JP3394391B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3394391B2 JP3394391B2 JP15628396A JP15628396A JP3394391B2 JP 3394391 B2 JP3394391 B2 JP 3394391B2 JP 15628396 A JP15628396 A JP 15628396A JP 15628396 A JP15628396 A JP 15628396A JP 3394391 B2 JP3394391 B2 JP 3394391B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
された絶縁膜上に、シリコン膜とその上のタングステン
シリサイド膜との積層構造を有する電極又は配線を含む
半導体装置に関するものである。
された絶縁膜上に、シリコン膜とその上のタングステン
シリサイド膜との積層構造を有する電極又は配線を含む
半導体装置に関するものである。
【０００２】
【従来の技術】ゲ−ト電極や配線構造としてポリサイド
構造が用いられている。ポリサイド構造は、ゲ−ト酸化
膜上に不純物を含んだアモルファス又は多結晶のシリコ
ン膜を形成し、その上にタングステンなどの高融点金属
シリサイド膜を形成した積層構造である。
構造が用いられている。ポリサイド構造は、ゲ−ト酸化
膜上に不純物を含んだアモルファス又は多結晶のシリコ
ン膜を形成し、その上にタングステンなどの高融点金属
シリサイド膜を形成した積層構造である。
【０００３】シリサイド中での不純物の拡散係数は、シ
リコン中での不純物の拡散係数より大きく、例えばリン
では約３桁大きい。その結果、ポリサイド構造を形成し
た後の熱処理により、アモルファス又は多結晶のシリコ
ン膜中の不純物濃度が低下し、トランジスタ動作時にゲ
−ト電極下部、すなわちゲ−ト酸化膜近傍に空乏層が生
成し、ドレイン電流が減少するなどの問題が生じる。
リコン中での不純物の拡散係数より大きく、例えばリン
では約３桁大きい。その結果、ポリサイド構造を形成し
た後の熱処理により、アモルファス又は多結晶のシリコ
ン膜中の不純物濃度が低下し、トランジスタ動作時にゲ
−ト電極下部、すなわちゲ−ト酸化膜近傍に空乏層が生
成し、ドレイン電流が減少するなどの問題が生じる。
【０００４】ポリシリコン膜からシリサイド膜への不純
物の外方拡散を抑制する手段として、以下の（１）〜
（３）のような方法が提案されている。 （１）ポリシリコン膜とシリサイド膜の間に拡散を防ぐ
ためのシリコン窒化膜を形成する方法（特開平６−２３
６９９４号公報参照）。 （２）ゲ−ト酸化膜上にアモルファスシリコン膜と多結
晶シリコン膜を順次形成した後、不純物イオンを注入し
て熱処理し、その上に高融点金属膜を形成し、熱処理し
てポリサイド構造を形成する方法（特開平７−１４７２
６０号公報参照）。 （３）タングステンシリサイド膜の少なくとも表面で
は、その組成式ＷＳｉｘのｘを２.４以下にする方法
（特開平７−２６３６７４号公報参照）。
物の外方拡散を抑制する手段として、以下の（１）〜
（３）のような方法が提案されている。 （１）ポリシリコン膜とシリサイド膜の間に拡散を防ぐ
ためのシリコン窒化膜を形成する方法（特開平６−２３
６９９４号公報参照）。 （２）ゲ−ト酸化膜上にアモルファスシリコン膜と多結
晶シリコン膜を順次形成した後、不純物イオンを注入し
て熱処理し、その上に高融点金属膜を形成し、熱処理し
てポリサイド構造を形成する方法（特開平７−１４７２
６０号公報参照）。 （３）タングステンシリサイド膜の少なくとも表面で
は、その組成式ＷＳｉｘのｘを２.４以下にする方法
（特開平７−２６３６７４号公報参照）。
【０００５】
【発明が解決しようとする課題】（１）の方法では、拡
散防止膜としてシリコン窒化膜を使用しているが、シリ
コン窒化膜によりゲ−ト電極の抵抗が上昇する懸念があ
る。特にトランジスタを高速動作させたときにゲ−ト電
極のスイッチング速度が低下し、トランジスタの遅延時
間が増大するおそれがある。（２）の方法では、不純物
イオンを注入した状態では表面の多結晶シリコン膜がア
モルファス化するが、その後の熱処理で下層のアモルフ
ァスシリコンとともに多結晶化するので、現実的には不
純物の外方拡散を抑制する効果は低いと考えられる。
（３）の方法では、タングステンシリサイド膜の表面の
組成ＷＳｉｘのｘを２.４以下にすると膜応力が増大
し、ゲート酸化膜の絶縁耐圧不良や信頼性不良が発生す
る懸念がある。
散防止膜としてシリコン窒化膜を使用しているが、シリ
コン窒化膜によりゲ−ト電極の抵抗が上昇する懸念があ
る。特にトランジスタを高速動作させたときにゲ−ト電
極のスイッチング速度が低下し、トランジスタの遅延時
間が増大するおそれがある。（２）の方法では、不純物
イオンを注入した状態では表面の多結晶シリコン膜がア
モルファス化するが、その後の熱処理で下層のアモルフ
ァスシリコンとともに多結晶化するので、現実的には不
純物の外方拡散を抑制する効果は低いと考えられる。
（３）の方法では、タングステンシリサイド膜の表面の
組成ＷＳｉｘのｘを２.４以下にすると膜応力が増大
し、ゲート酸化膜の絶縁耐圧不良や信頼性不良が発生す
る懸念がある。
【０００６】本発明はゲート電極の抵抗上昇がなく、ゲ
ート酸化膜の絶縁耐圧不良や信頼性不良も抑えながら、
ポリサイド構造の多結晶シリコン膜中の不純物の外方拡
散を抑制する方法と、その方法を適用した半導体装置を
提供することを目的とするものである。
ート酸化膜の絶縁耐圧不良や信頼性不良も抑えながら、
ポリサイド構造の多結晶シリコン膜中の不純物の外方拡
散を抑制する方法と、その方法を適用した半導体装置を
提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板に形成された絶縁膜上に、シリコン膜とその
上のタングステンシリサイド膜との積層構造を有するゲ
ート電極又は配線を含み、そのタングステンシリサイド
膜は、その側面及び上面の組成式ＷＳｉｘのｘが２.４
より大きく、その他の部分ではｘが２.４以下となって
いる。
半導体基板に形成された絶縁膜上に、シリコン膜とその
上のタングステンシリサイド膜との積層構造を有するゲ
ート電極又は配線を含み、そのタングステンシリサイド
膜は、その側面及び上面の組成式ＷＳｉｘのｘが２.４
より大きく、その他の部分ではｘが２.４以下となって
いる。
【０００８】タングステンシリサイドＷＳｉｘのｘを
２.４以下にすると不純物が拡散によりタングステンシ
リサイド膜を透過する透過率が低くなることが知られて
いる。このことは、例えば特開平７−２６３６７４号公
報の図４に示されているように、ｘ＝２.４とすると７
５０℃や７７５℃での高温酸化膜の成長時においても不
純物リンの透過率が低く、ｘ＝２.５５以上では７５０
℃より高い温度での高温酸化膜の成長では不純物リンの
透過率が高く、殆ど抜けてしまうことが報告されてい
る。本発明ではシリサイド膜の表面を除いて、ＷＳｉｘ
のｘを２.４以下とするので、不純物の透過率が低く、
シリコン膜の不純物の外方拡散を抑えることができる。
２.４以下にすると不純物が拡散によりタングステンシ
リサイド膜を透過する透過率が低くなることが知られて
いる。このことは、例えば特開平７−２６３６７４号公
報の図４に示されているように、ｘ＝２.４とすると７
５０℃や７７５℃での高温酸化膜の成長時においても不
純物リンの透過率が低く、ｘ＝２.５５以上では７５０
℃より高い温度での高温酸化膜の成長では不純物リンの
透過率が高く、殆ど抜けてしまうことが報告されてい
る。本発明ではシリサイド膜の表面を除いて、ＷＳｉｘ
のｘを２.４以下とするので、不純物の透過率が低く、
シリコン膜の不純物の外方拡散を抑えることができる。
【０００９】一方、タングステンシリサイド膜のＷＳｉ
ｘのｘと応力との関係は、図１に示されるように、ｘが
大きくなるほど小さくなることが明らかになった。本発
明では、シリサイド膜の表面の少なくとも１部でＷＳｉ
ｘのｘを２.４より大きくしているので、ゲート電極の
エッジ部分の直下に加わる応力が小さくなり、応力に起
因するゲート酸化膜の絶縁耐圧不良や信頼性劣化を抑え
ることができる。
ｘのｘと応力との関係は、図１に示されるように、ｘが
大きくなるほど小さくなることが明らかになった。本発
明では、シリサイド膜の表面の少なくとも１部でＷＳｉ
ｘのｘを２.４より大きくしているので、ゲート電極の
エッジ部分の直下に加わる応力が小さくなり、応力に起
因するゲート酸化膜の絶縁耐圧不良や信頼性劣化を抑え
ることができる。
【００１０】本発明の半導体装置製造方法は、次の工程
（Ａ）から（Ｃ）を順に含んで電極又は配線を形成す
る。 （Ａ）半導体基板に絶縁膜を形成し、その上にシリコン
膜を形成し、さらにその上に組成式ＷＳｉｘのｘが２.
４以下のタングステンシリサイド膜を形成する工程、 （Ｂ）フォトリソグラフィ工程及びエッチング工程によ
り前記シリコン膜及びタングステンシリサイド膜を電極
形状又は配線形状にパターン化する工程、 （Ｃ）前記半導体基板の表面側からシリコンイオンを回
転斜めイオン注入して前記タングステンシリサイド膜の
側面及び上面の組成式ＷＳｉｘのｘを２.４より大きく
する工程。
（Ａ）から（Ｃ）を順に含んで電極又は配線を形成す
る。 （Ａ）半導体基板に絶縁膜を形成し、その上にシリコン
膜を形成し、さらにその上に組成式ＷＳｉｘのｘが２.
４以下のタングステンシリサイド膜を形成する工程、 （Ｂ）フォトリソグラフィ工程及びエッチング工程によ
り前記シリコン膜及びタングステンシリサイド膜を電極
形状又は配線形状にパターン化する工程、 （Ｃ）前記半導体基板の表面側からシリコンイオンを回
転斜めイオン注入して前記タングステンシリサイド膜の
側面及び上面の組成式ＷＳｉｘのｘを２.４より大きく
する工程。
【００１１】工程（Ｂ）と（Ｃ）の間に、半導体基板の
表面側にシリコン酸化膜を堆積させる工程と、異方性エ
ッチングによりそのシリコン酸化膜をエッチバックし、
タングステンシリサイド膜の側面の少なくとも一部が露
出する高さのシリコン酸化膜サイドウォールを形成する
工程とを追加してもよい。このように、サイドウォール
を形成を形成した後にシリコンイオンを注入することに
より、シリコンイオンがゲート電極エッジ下部に注入さ
れるのを防止してゲート酸化膜の信頼性を一層向上させ
るのに役立つ。
表面側にシリコン酸化膜を堆積させる工程と、異方性エ
ッチングによりそのシリコン酸化膜をエッチバックし、
タングステンシリサイド膜の側面の少なくとも一部が露
出する高さのシリコン酸化膜サイドウォールを形成する
工程とを追加してもよい。このように、サイドウォール
を形成を形成した後にシリコンイオンを注入することに
より、シリコンイオンがゲート電極エッジ下部に注入さ
れるのを防止してゲート酸化膜の信頼性を一層向上させ
るのに役立つ。
【００１２】
（実施例１）図２は第１の実施例をその製造方法ととも
に表わしたものである。 （ａ）Ｐ型シリコン基板１を熱酸化し、ゲート酸化膜２
を厚さ６０〜１２０Å、例えば７０Åに形成する。その
上にリンを含んだ多結晶シリコン膜３ａを厚さ５００〜
３０００Å、例えば１５００Åに形成する。このリンを
含んだ多結晶シリコン膜３ａを形成するには、既知の種
々の方法を利用することができる。例えば、不純物を含
まない多結晶シリコン膜をＣＶＤ法で堆積した後、リン
をイオン注入法で例えば４×１０15／ｃｍ2導入する。
他の方法では、ＣＶＤ反応室内にＳｉＨ4とＰＨ3を同時
に導入することにより、in-situで多結晶シリコン膜中
にリンを導入できる。その他の方法として、多結晶シリ
コン膜を堆積した後、リンを含んだ酸化膜をその上に堆
積し、固相拡散法でリンを多結晶シリコン膜中に導入す
る方法でもよく、いずれの方法を採用してもよい。
に表わしたものである。 （ａ）Ｐ型シリコン基板１を熱酸化し、ゲート酸化膜２
を厚さ６０〜１２０Å、例えば７０Åに形成する。その
上にリンを含んだ多結晶シリコン膜３ａを厚さ５００〜
３０００Å、例えば１５００Åに形成する。このリンを
含んだ多結晶シリコン膜３ａを形成するには、既知の種
々の方法を利用することができる。例えば、不純物を含
まない多結晶シリコン膜をＣＶＤ法で堆積した後、リン
をイオン注入法で例えば４×１０15／ｃｍ2導入する。
他の方法では、ＣＶＤ反応室内にＳｉＨ4とＰＨ3を同時
に導入することにより、in-situで多結晶シリコン膜中
にリンを導入できる。その他の方法として、多結晶シリ
コン膜を堆積した後、リンを含んだ酸化膜をその上に堆
積し、固相拡散法でリンを多結晶シリコン膜中に導入す
る方法でもよく、いずれの方法を採用してもよい。
【００１３】その後、多結晶シリコン膜３ａ上にタング
ステンシリサイド膜４ａを形成する。このときの組成式
ＷＳｉｘのｘ＝２.４０が好ましい。タングステンシリ
サイド膜４ａの膜厚は５００〜２０００Å、例えば１０
００Åである。タングステンシリサイド膜４ａの形成方
法は、既知の種々の方法を用いることができる。例えば
ＳｉＨ4とＷＦ6を用いたＬＰＣＶＤ法でもよく、ＷＳｉ
ターゲットを用いたスパッタ法でもよく、いずれの方法
でもよい。
ステンシリサイド膜４ａを形成する。このときの組成式
ＷＳｉｘのｘ＝２.４０が好ましい。タングステンシリ
サイド膜４ａの膜厚は５００〜２０００Å、例えば１０
００Åである。タングステンシリサイド膜４ａの形成方
法は、既知の種々の方法を用いることができる。例えば
ＳｉＨ4とＷＦ6を用いたＬＰＣＶＤ法でもよく、ＷＳｉ
ターゲットを用いたスパッタ法でもよく、いずれの方法
でもよい。
【００１４】（ｂ）フォトリソグラフィー工程とエッチ
ング工程を経て、パターン化された多結晶シリコン膜
３、タングステンシリサイド膜４とする。
ング工程を経て、パターン化された多結晶シリコン膜
３、タングステンシリサイド膜４とする。
【００１５】（ｃ）矢印で示すように、Ｓｉイオンを回
転斜めイオン注入する。注入量は例えば３×１０15／ｃ
ｍ2、注入エネルギーは例えば４０ｋｅＶである。この
とき、斜め角度は、例えば２０°が適当である。Ｓｉイ
オンの注入によりシリコン基板１の表面にアモルファス
シリコン層５、多結晶シリコン膜３の側壁部分にアモル
ファスシリコン層６、タングステンシリサイド膜４の側
壁及び上面にＷＳｉｘのｘが２.４０より大きい層７が
形成される。
転斜めイオン注入する。注入量は例えば３×１０15／ｃ
ｍ2、注入エネルギーは例えば４０ｋｅＶである。この
とき、斜め角度は、例えば２０°が適当である。Ｓｉイ
オンの注入によりシリコン基板１の表面にアモルファス
シリコン層５、多結晶シリコン膜３の側壁部分にアモル
ファスシリコン層６、タングステンシリサイド膜４の側
壁及び上面にＷＳｉｘのｘが２.４０より大きい層７が
形成される。
【００１６】図２（ｃ）で示されるＭＯＳトランジスタ
構造が本発明の半導体装置の第１の実施例である。図２
の工程（ｂ）でのエッチング工程では、ゲート電極から
露出したゲート酸化膜２をパターン化せずに残している
が、タングステンシリサイド膜４ａ、多結晶シリコン膜
３ａをパターン化する際に同時にパターン化してもよ
い。
構造が本発明の半導体装置の第１の実施例である。図２
の工程（ｂ）でのエッチング工程では、ゲート電極から
露出したゲート酸化膜２をパターン化せずに残している
が、タングステンシリサイド膜４ａ、多結晶シリコン膜
３ａをパターン化する際に同時にパターン化してもよ
い。
【００１７】（実施例２）図３は第２の実施例をその製
造方法とともに表わしたものである。 （ａ)，(ｂ）図２の実施例と同じ工程（ａ)，(ｂ）を経
て、パターン化された多結晶シリコン膜３とタングステ
ンシリサイド膜４をもつポリサイドゲート電極を形成す
る。
造方法とともに表わしたものである。 （ａ)，(ｂ）図２の実施例と同じ工程（ａ)，(ｂ）を経
て、パターン化された多結晶シリコン膜３とタングステ
ンシリサイド膜４をもつポリサイドゲート電極を形成す
る。
【００１８】（ｃ）ゲート電極上から基板上全面にシリ
コン酸化膜８ａを堆積させる。シリコン酸化膜８ａの膜
厚は５００〜３０００Å、例えば１５００Åである。シ
リコン酸化膜８ａを形成する方法は、ＬＰＣＶＤ法が一
般的であるが、その他の方法でもよい。
コン酸化膜８ａを堆積させる。シリコン酸化膜８ａの膜
厚は５００〜３０００Å、例えば１５００Åである。シ
リコン酸化膜８ａを形成する方法は、ＬＰＣＶＤ法が一
般的であるが、その他の方法でもよい。
【００１９】（ｄ）続いて、異方性エッチングにて、シ
リコン酸化膜８ａをエッチバックし、多結晶シリコン膜
３とタングステンシリサイド膜４の側面に接するよう
に、シリコン酸化膜サイドウォール８を形成する。この
とき、異方性エッチングはシリサイド膜４の側面の少な
くとも一部が露出するまで行なう。
リコン酸化膜８ａをエッチバックし、多結晶シリコン膜
３とタングステンシリサイド膜４の側面に接するよう
に、シリコン酸化膜サイドウォール８を形成する。この
とき、異方性エッチングはシリサイド膜４の側面の少な
くとも一部が露出するまで行なう。
【００２０】（ｅ）矢印で示すように、Ｓｉイオンを回
転斜めイオン注入する。注入量は例えば３×１０15／ｃ
ｍ2、注入エネルギーは例えば４０ｋｅＶである。この
とき、斜め角度は、例えば２０°が適当である。Ｓｉイ
オンの注入によりシリコン基板１の表面にアモルファス
シリコン層５、多結晶シリコン膜３の側壁部分にアモル
ファスシリコン層６、タングステンシリサイド膜４の側
壁及び上面にＷＳｉｘのｘが２.４０より大きい層７が
形成される。
転斜めイオン注入する。注入量は例えば３×１０15／ｃ
ｍ2、注入エネルギーは例えば４０ｋｅＶである。この
とき、斜め角度は、例えば２０°が適当である。Ｓｉイ
オンの注入によりシリコン基板１の表面にアモルファス
シリコン層５、多結晶シリコン膜３の側壁部分にアモル
ファスシリコン層６、タングステンシリサイド膜４の側
壁及び上面にＷＳｉｘのｘが２.４０より大きい層７が
形成される。
【００２１】図３（ｅ）で示されるＭＯＳトランジスタ
構造が本発明の半導体装置の第２の実施例である。図３
の実施例では、シリコンイオン注入前にサイドウォール
８を形成することにより、シリコンイオンがゲート電極
エッジ部Ｘのゲート酸化膜２に注入されるのを防止し、
ゲート酸化膜２の信頼性を向上させることができる。
構造が本発明の半導体装置の第２の実施例である。図３
の実施例では、シリコンイオン注入前にサイドウォール
８を形成することにより、シリコンイオンがゲート電極
エッジ部Ｘのゲート酸化膜２に注入されるのを防止し、
ゲート酸化膜２の信頼性を向上させることができる。
【００２２】サイドウォール８はまた、ＬＤＤ（Lightl
y Doped Drain）構造を形成するためのサイドウォール
として使用することもできる。その場合、図３の工程
（ｃ）でシリコン酸化膜８ａを形成する前に、低濃度拡
散層を形成するための不純物イオン注入を行ない、工程
（ｄ）でエッチバックを施してサイドウォール８を形成
した後に、工程（ｅ）のシリコンイオン回転斜め注入
と、ソース・ドレインの高濃度拡散層を形成するための
不純物イオン注入を順次行なうことにより、ＬＤＤ構造
を形成することができる。
y Doped Drain）構造を形成するためのサイドウォール
として使用することもできる。その場合、図３の工程
（ｃ）でシリコン酸化膜８ａを形成する前に、低濃度拡
散層を形成するための不純物イオン注入を行ない、工程
（ｄ）でエッチバックを施してサイドウォール８を形成
した後に、工程（ｅ）のシリコンイオン回転斜め注入
と、ソース・ドレインの高濃度拡散層を形成するための
不純物イオン注入を順次行なうことにより、ＬＤＤ構造
を形成することができる。
【００２３】図２、図３の実施例で、多結晶シリコン膜
３ａの代りにアモルファスシリコン膜を用いてもよい。
図２、図３の実施例は本発明をゲート電極に適用した場
合を例示しているが、同様にしてポリサイド配線に適用
することもできる。
３ａの代りにアモルファスシリコン膜を用いてもよい。
図２、図３の実施例は本発明をゲート電極に適用した場
合を例示しているが、同様にしてポリサイド配線に適用
することもできる。
【００２４】
【発明の効果】本発明の半導体装置では、ゲート電極又
は配線のポリサイド構造のタングステンシリサイド膜
は、その側面及び上面の組成式ＷＳｉｘのｘが２.４よ
り大きく、その他の部分ではＷＳｉｘのｘが２.４以下
となっている。そのため、不純物が拡散によりタングス
テンシリサイド膜を透過する透過率が低くなり、シリコ
ン膜の不純物の外方拡散を抑えることができる。そし
て、シリサイド膜の側面及び上面でＷＳｉｘのｘを２.
４より大きくしているので、ゲート電極のエッジ部分の
直下に加わる応力が小さくなり、応力に起因するゲート
酸化膜の絶縁耐圧不良や信頼性劣化を抑えることができ
る。また、ポリサイド構造にシリコン窒化膜などの絶縁
体を用いる必要がないので、ゲート電極の抵抗が上昇す
ることもない。本発明の製造方法ではシリコン膜とシリ
サイド膜との積層構造を有する電極又は配線に、回転イ
オン注入によりシリコンを導入するので、シリサイド膜
の側面及び上面にＷＳｉｘのｘが２.４より大きくなる
膜を効果的に形成することができる。回転イオン注入に
先立ち、シリサイド膜の側面の少なくとも下部を被うよ
うなサイドウォールを形成すれば、シリコンイオンがゲ
ート電極エッジ下部に注入されるのを防止し、ゲート酸
化膜中にシリコンイオンが注入されるのも防止してゲー
ト酸化膜の信頼性を更に向上させることができる。回転
イオン注入によりシリコンを導入するので、ポリサイド
構造以外の領域の半導体基板表面がアモルファスシリコ
ンとなり、後にＭＯＳトランジスタの拡散領域形成のた
めの高濃度不純物イオン注入の際に注入深さが浅くな
り、拡散深さが浅くなるので、トランジスタのショート
チャネル効果を抑制する働きもある。
は配線のポリサイド構造のタングステンシリサイド膜
は、その側面及び上面の組成式ＷＳｉｘのｘが２.４よ
り大きく、その他の部分ではＷＳｉｘのｘが２.４以下
となっている。そのため、不純物が拡散によりタングス
テンシリサイド膜を透過する透過率が低くなり、シリコ
ン膜の不純物の外方拡散を抑えることができる。そし
て、シリサイド膜の側面及び上面でＷＳｉｘのｘを２.
４より大きくしているので、ゲート電極のエッジ部分の
直下に加わる応力が小さくなり、応力に起因するゲート
酸化膜の絶縁耐圧不良や信頼性劣化を抑えることができ
る。また、ポリサイド構造にシリコン窒化膜などの絶縁
体を用いる必要がないので、ゲート電極の抵抗が上昇す
ることもない。本発明の製造方法ではシリコン膜とシリ
サイド膜との積層構造を有する電極又は配線に、回転イ
オン注入によりシリコンを導入するので、シリサイド膜
の側面及び上面にＷＳｉｘのｘが２.４より大きくなる
膜を効果的に形成することができる。回転イオン注入に
先立ち、シリサイド膜の側面の少なくとも下部を被うよ
うなサイドウォールを形成すれば、シリコンイオンがゲ
ート電極エッジ下部に注入されるのを防止し、ゲート酸
化膜中にシリコンイオンが注入されるのも防止してゲー
ト酸化膜の信頼性を更に向上させることができる。回転
イオン注入によりシリコンを導入するので、ポリサイド
構造以外の領域の半導体基板表面がアモルファスシリコ
ンとなり、後にＭＯＳトランジスタの拡散領域形成のた
めの高濃度不純物イオン注入の際に注入深さが浅くな
り、拡散深さが浅くなるので、トランジスタのショート
チャネル効果を抑制する働きもある。
【図１】タングステンシリサイドの組成ＷＳｉｘにおけ
るｘと応力の関係を示す図である。
るｘと応力の関係を示す図である。
【図２】第１の実施例を製造方法とともに示す工程断面
図である。
図である。
【図３】第２の実施例を製造方法とともに示す工程断面
図である。
図である。
１ シリコン基板
２ ゲート酸化膜
３ 多結晶シリコン膜
４ タングステンシリサイド膜
５，６ アモルファスシリコン層
７ ＷＳｉｘのｘが２.４０より大きいタングステ
ンシリサイド層 ８ シリコン酸化膜サイドウォール
ンシリサイド層 ８ シリコン酸化膜サイドウォール
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/49
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/28 301
H01L 21/3205
H01L 21/336
H01L 29/423
H01L 29/49
Claims (3)
- 【請求項１】 半導体基板に形成された絶縁膜上に、シ
リコン膜とその上のタングステンシリサイド膜との積層
構造を有するゲート電極又は配線を含む半導体装置にお
いて、 前記タングステンシリサイド膜は、その側面及び上面の
組成式ＷＳｉｘのｘが２.４より大きく、その他の部分
ではｘが２.４以下となっていることを特徴とする半導
体装置。 - 【請求項２】 次の工程（Ａ）から（Ｃ）を順に含んで
ゲート電極又は配線を形成することを特徴とする半導体
装置の製造方法。 （Ａ）半導体基板に絶縁膜を形成し、その上にシリコン
膜を形成し、さらにその上に組成式ＷＳｉｘのｘが２.
４以下のタングステンシリサイド膜を形成する工程、 （Ｂ）フォトリソグラフィ工程及びエッチング工程によ
り前記シリコン膜及びタングステンシリサイド膜を電極
形状又は配線形状にパターン化する工程、 （Ｃ）前記半導体基板の表面側からシリコンイオンを回
転斜めイオン注入して前記タングステンシリサイド膜の
側面及び上面の組成式ＷＳｉｘのｘを２.４より大きく
する工程。 - 【請求項３】 次の工程（Ａ）から（Ｅ）を順に含んで
ゲート電極又は配線を形成することを特徴とする半導体
装置の製造方法。 （Ａ）半導体基板に絶縁膜を形成し、その上にシリコン
膜を形成し、さらにその上に組成式ＷＳｉｘのｘが２.
４以下のタングステンシリサイド膜を形成する工程、 （Ｂ）フォトリソグラフィ工程及びエッチング工程によ
り前記シリコン膜及びタングステンシリサイド膜を電極
形状又は配線形状にパターン化する工程、 （Ｃ）前記半導体基板の表面側にシリコン酸化膜を堆積
させる工程、 （Ｄ）異方性エッチングにより前記シリコン酸化膜をエ
ッチバックし、前記タングステンシリサイド膜の側面の
少なくとも一部が露出する高さのシリコン酸化膜サイド
ウォールを形成する工程、 （Ｅ）前記半導体基板の表面側からシリコンイオンを回
転斜めイオン注入して前記タングステンシリサイド膜の
側面及び上面の組成式ＷＳｉｘのｘを２.４より大きく
する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15628396A JP3394391B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15628396A JP3394391B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321298A JPH09321298A (ja) | 1997-12-12 |
| JP3394391B2 true JP3394391B2 (ja) | 2003-04-07 |
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ID=15624439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15628396A Expired - Fee Related JP3394391B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394391B2 (ja) |
-
1996
- 1996-05-27 JP JP15628396A patent/JP3394391B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321298A (ja) | 1997-12-12 |
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