JP3316027B2 - 絶縁ゲート型電界効果半導体装置の作製方法 - Google Patents
絶縁ゲート型電界効果半導体装置の作製方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 67
- 238000000034 method Methods 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 230000005669 field effect Effects 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims description 53
- 239000000463 material Substances 0.000 claims description 8
- 239000010408 film Substances 0.000 description 84
- 239000010410 layer Substances 0.000 description 66
- 230000015572 biosynthetic process Effects 0.000 description 33
- 229910052698 phosphorus Inorganic materials 0.000 description 33
- 239000011574 phosphorus Substances 0.000 description 33
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 29
- 229910052710 silicon Inorganic materials 0.000 description 29
- 239000010703 silicon Substances 0.000 description 29
- 238000010438 heat treatment Methods 0.000 description 25
- 238000005468 ion implantation Methods 0.000 description 19
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜半導体を用い
た絶縁ゲート型電界効果半導体装置（以下ＴＦＴとい
う）の構造、特にゲート電極の構造に関するものであ
る。
た絶縁ゲート型電界効果半導体装置（以下ＴＦＴとい
う）の構造、特にゲート電極の構造に関するものであ
る。
【０００２】
【従来の技術】従来よりＴＦＴの構造としては、ゲート
電極部分をマスクとして用い、イオン注入法等により一
導電型を付与する不純物をドーピングすることによっ
て、ソース・ドレイン領域を形成する自己整合型の構造
が知られている。
電極部分をマスクとして用い、イオン注入法等により一
導電型を付与する不純物をドーピングすることによっ
て、ソース・ドレイン領域を形成する自己整合型の構造
が知られている。
【０００３】この構造の代表的な構造を図２に示す。図
２(A) において、ガラス等の絶縁基板(21)、ソース領域
(25)とチャネル形成領域(27)とドレイン領域(26)とが形
成される薄膜半導体層(22)、ゲート絶縁膜(23)、ゲート
電極(24)が記載されている。また図面には記載しなかっ
たが、電極、層間絶縁膜、配線等が形成されることは周
知の通りである。
２(A) において、ガラス等の絶縁基板(21)、ソース領域
(25)とチャネル形成領域(27)とドレイン領域(26)とが形
成される薄膜半導体層(22)、ゲート絶縁膜(23)、ゲート
電極(24)が記載されている。また図面には記載しなかっ
たが、電極、層間絶縁膜、配線等が形成されることは周
知の通りである。
【０００４】図２(A)において、半導体層(22)は非晶質
珪素または非晶質珪素を結晶化させたものである。また
ソース領域(25)とドレイン領域(26)とはリンの注入のよ
ってＮ型化されている。従って、図２に示すＴＦＴはＮ
チャネル型ＴＦＴである。また、ゲート絶縁膜(23)は、
酸化珪素(SiO2)で構成されており、ゲート電極(24)は、
その抵抗を下げるためにリンが多量にドーピングされた
珪素膜が用いられている。
珪素または非晶質珪素を結晶化させたものである。また
ソース領域(25)とドレイン領域(26)とはリンの注入のよ
ってＮ型化されている。従って、図２に示すＴＦＴはＮ
チャネル型ＴＦＴである。また、ゲート絶縁膜(23)は、
酸化珪素(SiO2)で構成されており、ゲート電極(24)は、
その抵抗を下げるためにリンが多量にドーピングされた
珪素膜が用いられている。
【０００５】図２(A)に示すＴＦＴの作製は、まず基板
(21)上に気相法により非晶質珪素半導体層(22)を成膜
し、しかる後に非晶質珪素半導体層(22)を加熱あるいは
レーザー光の照射等によって結晶化させ、結晶性珪素と
する。
(21)上に気相法により非晶質珪素半導体層(22)を成膜
し、しかる後に非晶質珪素半導体層(22)を加熱あるいは
レーザー光の照射等によって結晶化させ、結晶性珪素と
する。
【０００６】次にゲート絶縁膜(23)となる酸化珪素膜を
スパッタ法等によって形成し、ゲート電極(24)となるリ
ンがドープされた珪素膜を気相等によって形成する。そ
してパターニング工程によって、ゲート絶縁膜(23)と、
ゲート電極(24)とを形成し、図２(A)のような形状を得
る。そして、ゲート電極(24)をマスクとしてリンイオン
の打ち込み（以下イオン注入という）を行い、ソース領
域(25)とドレイン領域(26)とを自己整合的に形成する。
この際自動的にチャネル形成領域(27)も形成される。
スパッタ法等によって形成し、ゲート電極(24)となるリ
ンがドープされた珪素膜を気相等によって形成する。そ
してパターニング工程によって、ゲート絶縁膜(23)と、
ゲート電極(24)とを形成し、図２(A)のような形状を得
る。そして、ゲート電極(24)をマスクとしてリンイオン
の打ち込み（以下イオン注入という）を行い、ソース領
域(25)とドレイン領域(26)とを自己整合的に形成する。
この際自動的にチャネル形成領域(27)も形成される。
【０００７】この後、注入した不純物であるリンの活性
化、イオン注入時における半導体層(22)の損傷をアニー
ルするため、熱処理を行う。なおこの際の熱処理によっ
て非晶質珪素で形成されたゲート電極(24)は結晶化され
る。
化、イオン注入時における半導体層(22)の損傷をアニー
ルするため、熱処理を行う。なおこの際の熱処理によっ
て非晶質珪素で形成されたゲート電極(24)は結晶化され
る。
【０００８】ここで以下のようなことが問題となる。図
２(B) の(28)で示されるように、イオン注入後の熱処理
の工程において、ゲート電極(24)中からリンが拡散し、
ゲート絶縁膜(23)中を突き抜けチャネル形成領域(27)を
Ｎ型化してしまう。この結果、チャネル形成領域が有効
に機能しなくなり、ＴＦＴの特性が劣化してしまう。
２(B) の(28)で示されるように、イオン注入後の熱処理
の工程において、ゲート電極(24)中からリンが拡散し、
ゲート絶縁膜(23)中を突き抜けチャネル形成領域(27)を
Ｎ型化してしまう。この結果、チャネル形成領域が有効
に機能しなくなり、ＴＦＴの特性が劣化してしまう。
【０００９】上記の問題を解決するためには、 (a)熱処理を必要としないドーピングの方法の採用。 (b)熱処理温度の低温化、及び熱処理時間の短時間化。 (c)ゲート電極(24)にイオン注入するリンの濃度を低く
する。 (d)ゲート電極にイオン注入の不要な金属材料を用い
る。 等の方法が考えられるが、(a) の方法はドーピングの方
式自体を変えなくては成らず、現実的ではない。即ち現
在用いている装置や作製工程を利用できない。また(b)
の方法は、熱処理によって得られるチャネル形成領域(2
7)とゲート絶縁膜(23)との界面における界面特性の改
善、イオン注入の際に生じる半導体層(22)のダメージの
回復、等の効果を犠牲にしなければならず、根本的な解
決にはならない。実際には、この熱処理の工程の処理温
度や処理時間とチャネル形成領域への不純物の拡散の程
度とを考慮して適当な許容範囲内で熱処理の条件を設定
し、妥協しているのが現状である。
する。 (d)ゲート電極にイオン注入の不要な金属材料を用い
る。 等の方法が考えられるが、(a) の方法はドーピングの方
式自体を変えなくては成らず、現実的ではない。即ち現
在用いている装置や作製工程を利用できない。また(b)
の方法は、熱処理によって得られるチャネル形成領域(2
7)とゲート絶縁膜(23)との界面における界面特性の改
善、イオン注入の際に生じる半導体層(22)のダメージの
回復、等の効果を犠牲にしなければならず、根本的な解
決にはならない。実際には、この熱処理の工程の処理温
度や処理時間とチャネル形成領域への不純物の拡散の程
度とを考慮して適当な許容範囲内で熱処理の条件を設定
し、妥協しているのが現状である。
【００１０】(c) の方法を採用した場合、ゲート電極自
体の抵抗が必然的に高くなるので、配線抵抗が高くな
り、ＴＦＴの特性を犠牲にしなければならない。
体の抵抗が必然的に高くなるので、配線抵抗が高くな
り、ＴＦＴの特性を犠牲にしなければならない。
【００１１】(d) の方法を採用した場合、イオン注入後
の熱処理工程、さらには後の保護膜の形成等の工程にお
いて、ゲート電極(24)を構成する金属材料の耐熱温度が
問題となるので、熱処理温度が制約される。またゲート
電極が溶融しないまでも、熱処理時において、ゲート電
極(24)を構成する金属材料がチャネル形成領域(27)に拡
散するという問題がある。なお以上の問題は、Ｎチャネ
ル型ＴＦＴであっても、Ｐチャネル型ＴＦＴであっても
本質的には同じであり、またイオン注入する元素に依る
ものでもない。
の熱処理工程、さらには後の保護膜の形成等の工程にお
いて、ゲート電極(24)を構成する金属材料の耐熱温度が
問題となるので、熱処理温度が制約される。またゲート
電極が溶融しないまでも、熱処理時において、ゲート電
極(24)を構成する金属材料がチャネル形成領域(27)に拡
散するという問題がある。なお以上の問題は、Ｎチャネ
ル型ＴＦＴであっても、Ｐチャネル型ＴＦＴであっても
本質的には同じであり、またイオン注入する元素に依る
ものでもない。
【００１２】
【発明が解決しようとする課題】本発明は、図２に示す
ような自己整合的な構造を有するＴＦＴの作製におい
て、イオン注入の後に行う熱処理の際に、注入したイオ
ンがゲート電極(23)を突き抜け、チャネル形成領域(27)
に拡散することを防ぐ構造を有するＴＦＴ、およびその
作製方法を提供することを目的とする。
ような自己整合的な構造を有するＴＦＴの作製におい
て、イオン注入の後に行う熱処理の際に、注入したイオ
ンがゲート電極(23)を突き抜け、チャネル形成領域(27)
に拡散することを防ぐ構造を有するＴＦＴ、およびその
作製方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】〔第１の発明〕 本発明の第１は、半導体材料で構成されたゲート電極中
における一導電型を付与する不純物の濃度をゲート絶縁
膜に接する領域では低く、他の一方の領域では高く、し
たことを特徴とする絶縁ゲート型電界効果半導体装置、
を要旨とする。
における一導電型を付与する不純物の濃度をゲート絶縁
膜に接する領域では低く、他の一方の領域では高く、し
たことを特徴とする絶縁ゲート型電界効果半導体装置、
を要旨とする。
【００１４】上記第１の発明は、ゲート電極中における
一導電型を付与する不純物の濃度をゲート電極側では低
くし、ゲート電極と反対側では高くする構造をとること
によって、ＴＦＴの作製時においてゲート電極中からゲ
ート絶縁膜を突き抜ける一導電型を付与する不純物の量
を低減させることができるものである。この第１の発明
の構成を実現するための構造として以下の例を挙げるこ
とができる。なお、以下の説明において用いる図３の各
部の構成は、ゲート電極(24)の構造以外に部分において
は、図２において説明したものと同一である。
一導電型を付与する不純物の濃度をゲート電極側では低
くし、ゲート電極と反対側では高くする構造をとること
によって、ＴＦＴの作製時においてゲート電極中からゲ
ート絶縁膜を突き抜ける一導電型を付与する不純物の量
を低減させることができるものである。この第１の発明
の構成を実現するための構造として以下の例を挙げるこ
とができる。なお、以下の説明において用いる図３の各
部の構成は、ゲート電極(24)の構造以外に部分において
は、図２において説明したものと同一である。
【００１５】図３に示すＴＦＴの構造において、半導体
層で構成されるゲート電極(24)のゲート絶縁膜(23)に接
する側(31)は、一導電型を付与する不純物を低い濃度で
含み、ゲート電極(23)に接する側と反対側(32)は、一導
電型を付与する不純物を高い濃度で含んでいる。
層で構成されるゲート電極(24)のゲート絶縁膜(23)に接
する側(31)は、一導電型を付与する不純物を低い濃度で
含み、ゲート電極(23)に接する側と反対側(32)は、一導
電型を付与する不純物を高い濃度で含んでいる。
【００１６】上記図３に示す構造は、ゲート電極(24)の
形成の際に、成膜の進行に従って、成膜と同時に徐々に
一導電型を付与する不純物を添加していく方法、または
ゲート電極を多層構造とし、一層ずつ一導電型を付与す
る不純物の濃度を変えて成膜する方法、を採ることで実
現される。
形成の際に、成膜の進行に従って、成膜と同時に徐々に
一導電型を付与する不純物を添加していく方法、または
ゲート電極を多層構造とし、一層ずつ一導電型を付与す
る不純物の濃度を変えて成膜する方法、を採ることで実
現される。
【００１７】〔第２の発明〕 第２の本発明は、半導体材料で構成された２層構造のゲ
ート電極を有し、ゲート絶縁膜に接する側の層には一導
電型を付与する不純物が低い濃度で含まれ、ゲート絶縁
膜に接しない側の層には、前記一導電型を付与する不純
物が高い濃度で含まれ、ていることを特徴とする絶縁ゲ
ート型電界効果半導体装置、を要旨とするものである。
ート電極を有し、ゲート絶縁膜に接する側の層には一導
電型を付与する不純物が低い濃度で含まれ、ゲート絶縁
膜に接しない側の層には、前記一導電型を付与する不純
物が高い濃度で含まれ、ていることを特徴とする絶縁ゲ
ート型電界効果半導体装置、を要旨とするものである。
【００１８】上記第２の発明は、前記第１の発明を具体
化した一つの構成である。具体的には、図３に示す構造
において、ゲート電極(24)を２層構造とし、ゲート電極
(23)に接する面側の層（この場合(31)で示される部分に
設けられている）は、一導電型を付与する不純物を低い
濃度で含み、ゲート電極に接する面と反対側の層（この
場合(32)で示される部分に設けられている）は、一導電
型を付与する不純物を高い濃度で含んでいる構成を挙げ
ることができる。
化した一つの構成である。具体的には、図３に示す構造
において、ゲート電極(24)を２層構造とし、ゲート電極
(23)に接する面側の層（この場合(31)で示される部分に
設けられている）は、一導電型を付与する不純物を低い
濃度で含み、ゲート電極に接する面と反対側の層（この
場合(32)で示される部分に設けられている）は、一導電
型を付与する不純物を高い濃度で含んでいる構成を挙げ
ることができる。
【００１９】〔第３の発明〕 第３の発明は、半導体材料で構成された多層構造のゲー
ト電極を有し、ゲート絶縁膜に接する側の層には一導電
型を付与する不純物が低い濃度で含まれ、ゲート絶縁膜
に接しない側の層には、前記一導電型を付与する不純物
が高濃度に含まれ、ていることを特徴とする絶縁ゲート
型電界効果半導体装置、を要旨とする。
ト電極を有し、ゲート絶縁膜に接する側の層には一導電
型を付与する不純物が低い濃度で含まれ、ゲート絶縁膜
に接しない側の層には、前記一導電型を付与する不純物
が高濃度に含まれ、ていることを特徴とする絶縁ゲート
型電界効果半導体装置、を要旨とする。
【００２０】上記第３の発明は、前記第１の発明におい
て、ゲート電極を多層構造とした場合の構造に当たる。
また層の数を２層に限定した場合は、前記第２の発明と
同一なものとなる。
て、ゲート電極を多層構造とした場合の構造に当たる。
また層の数を２層に限定した場合は、前記第２の発明と
同一なものとなる。
【００２１】〔第４の発明〕 第４の発明は、多層の半導体層で構成されたゲート電極
を有する絶縁ゲート型電界効果半導体装置の作製方法で
あって、ゲート絶縁膜上に実質的に真性の第１の半導体
層を形成する工程と、前記第１の層上に一導電型を付与
する不純物を添加しつつ第２の半導体層を形成する工程
と、を有することを特徴とする絶縁ゲート型電界効果半
導体装置の作製方法、を要旨とする。
を有する絶縁ゲート型電界効果半導体装置の作製方法で
あって、ゲート絶縁膜上に実質的に真性の第１の半導体
層を形成する工程と、前記第１の層上に一導電型を付与
する不純物を添加しつつ第２の半導体層を形成する工程
と、を有することを特徴とする絶縁ゲート型電界効果半
導体装置の作製方法、を要旨とする。
【００２２】上記第４の発明は、前記第３の発明を実現
する際の作製方法に関する。即ち、ゲート電極を形成す
るに際して、ゲート絶縁膜に接する第１層を実質的に真
性な半導体層として形成し、第１の層上に形成される第
２の層の形成の際には、一導電型を付与する不純物を添
加することを特徴とするものである。
する際の作製方法に関する。即ち、ゲート電極を形成す
るに際して、ゲート絶縁膜に接する第１層を実質的に真
性な半導体層として形成し、第１の層上に形成される第
２の層の形成の際には、一導電型を付与する不純物を添
加することを特徴とするものである。
【００２３】上記構成をとることによって、イオン注入
及びその後の熱処理によるソースドレイン領域の形成の
際に、実質的な第１の層（例えば、図３でいうと(31)の
部分に相当する）がいわゆるバッファー層となり、第２
の層（例えば、図３でいうと(32)の部分に相当する）に
添加されている一導電型を付与する不純物が、ゲート絶
縁膜を突き抜けてチャネル形成領域に拡散することを低
減、あるいは実用上防止することができる。当然第１の
層には第２の層から一導電型を付与する不純物が拡散す
る。なお、この際第１の層が一導電型化していることが
好ましい。
及びその後の熱処理によるソースドレイン領域の形成の
際に、実質的な第１の層（例えば、図３でいうと(31)の
部分に相当する）がいわゆるバッファー層となり、第２
の層（例えば、図３でいうと(32)の部分に相当する）に
添加されている一導電型を付与する不純物が、ゲート絶
縁膜を突き抜けてチャネル形成領域に拡散することを低
減、あるいは実用上防止することができる。当然第１の
層には第２の層から一導電型を付与する不純物が拡散す
る。なお、この際第１の層が一導電型化していることが
好ましい。
【００２４】また、第２の層に一導電型を付与する不純
物を多量に添加することによって、ゲート電極自体の電
気抵抗を十分下げることができる。
物を多量に添加することによって、ゲート電極自体の電
気抵抗を十分下げることができる。
【００２５】〔第５の発明〕 第５の発明は、多層の半導体層で構成されたゲート電極
を有する絶縁ゲート型電界効果半導体装置の作製方法で
あって、ゲート絶縁膜上に低濃度に一導電型を付与する
不純物をドーピングしつつ第１の半導体層を形成する工
程と、前記第１の層上に前記不純物を前記第１の層より
も高濃度に添加しつつ第２の半導体層を形成する工程
と、を有することを特徴とする絶縁ゲート型電界効果半
導体装置の作製方法、を要旨とするものである。
を有する絶縁ゲート型電界効果半導体装置の作製方法で
あって、ゲート絶縁膜上に低濃度に一導電型を付与する
不純物をドーピングしつつ第１の半導体層を形成する工
程と、前記第１の層上に前記不純物を前記第１の層より
も高濃度に添加しつつ第２の半導体層を形成する工程
と、を有することを特徴とする絶縁ゲート型電界効果半
導体装置の作製方法、を要旨とするものである。
【００２６】上記第５の発明は、前記第４の発明の変形
であって、ゲート電極に接する第１の層（例えば、図３
でいうと(31)の部分に相当する）にも実用上問題となら
ない程度に一導電型を付与する不純物の添加を行うもの
である。勿論、第１の層に添加される一導電型を付与す
る不純物の添加量は、該不純物が後に行われるソース・
ドレイン領域形成のためのイオン注入工程及び熱処理工
程において、ゲート電極を突き抜けてチャネル形成領域
に拡散することを考慮して決めなければならない。即
ち、一導電型を付与する不純物の拡散が問題とならない
程度に不純物の量を第１の層中に添加しなければならな
い。
であって、ゲート電極に接する第１の層（例えば、図３
でいうと(31)の部分に相当する）にも実用上問題となら
ない程度に一導電型を付与する不純物の添加を行うもの
である。勿論、第１の層に添加される一導電型を付与す
る不純物の添加量は、該不純物が後に行われるソース・
ドレイン領域形成のためのイオン注入工程及び熱処理工
程において、ゲート電極を突き抜けてチャネル形成領域
に拡散することを考慮して決めなければならない。即
ち、一導電型を付与する不純物の拡散が問題とならない
程度に不純物の量を第１の層中に添加しなければならな
い。
【００２７】〔第６の発明〕 第６の発明は、半導体材料で構成されたゲート電極を有
する絶縁ゲート型電界効果半導体装置の作製方法であっ
て、一導電型を付与する不純物をドーピングしつつゲー
ト絶縁膜上にゲート電極を形成する工程を有し、該工程
において、成膜開始時においては不純物のドーピングを
行わず、成膜が進行するとともに、連続的あるいは段階
的にドーピング濃度を高くする、ことを特徴とする絶縁
ゲート型電界効果半導体装置作製方法、を要旨とする。
する絶縁ゲート型電界効果半導体装置の作製方法であっ
て、一導電型を付与する不純物をドーピングしつつゲー
ト絶縁膜上にゲート電極を形成する工程を有し、該工程
において、成膜開始時においては不純物のドーピングを
行わず、成膜が進行するとともに、連続的あるいは段階
的にドーピング濃度を高くする、ことを特徴とする絶縁
ゲート型電界効果半導体装置作製方法、を要旨とする。
【００２８】上記第６の発明は、単一の層で構成された
ゲート電極の構造において、成膜開始時においては成膜
を行わず、成膜が進行したところで、一導電型を付与す
る不純物を添加して成膜を行うことによって、イオン注
入及び熱処理後において、図３の例でいうと、(31)の領
域のドーピング濃度を低く、(32)の領域のドーピング濃
度を高く、するものである。
ゲート電極の構造において、成膜開始時においては成膜
を行わず、成膜が進行したところで、一導電型を付与す
る不純物を添加して成膜を行うことによって、イオン注
入及び熱処理後において、図３の例でいうと、(31)の領
域のドーピング濃度を低く、(32)の領域のドーピング濃
度を高く、するものである。
【００２９】〔第７の発明〕 第７の発明は、半導体材料で構成されたゲート電極を有
する絶縁ゲート型電界効果半導体装置の作製方法であっ
て、一導電型を付与する不純物をドーピングしつつゲー
ト絶縁膜上にゲート電極を形成する工程を有し、該工程
において、成膜開始時においては低濃度で不純物のドー
ピングを行い、成膜が進行するとともに、連続的あるい
は段階的にドーピング濃度を高くすることを特徴とする
絶縁ゲート型電界効果半導体装置作製方法、を要旨とす
る。
する絶縁ゲート型電界効果半導体装置の作製方法であっ
て、一導電型を付与する不純物をドーピングしつつゲー
ト絶縁膜上にゲート電極を形成する工程を有し、該工程
において、成膜開始時においては低濃度で不純物のドー
ピングを行い、成膜が進行するとともに、連続的あるい
は段階的にドーピング濃度を高くすることを特徴とする
絶縁ゲート型電界効果半導体装置作製方法、を要旨とす
る。
【００３０】上記第７の発明は、前記第６の発明におい
て、ゲート絶縁膜に接する領域（例えば、図３でいうと
(31)の領域）に低濃度で一導電型を付与する不純物を添
加したものである。この第７の発明においても、後のイ
オン注入及び熱処理の工程において、添加された一導電
型を付与する不純物がゲート電極を突き抜けてチャネル
形成領域に拡散しないように、ゲート電極の成膜開始時
において添加する不純物の量を決定しなければならな
い。
て、ゲート絶縁膜に接する領域（例えば、図３でいうと
(31)の領域）に低濃度で一導電型を付与する不純物を添
加したものである。この第７の発明においても、後のイ
オン注入及び熱処理の工程において、添加された一導電
型を付与する不純物がゲート電極を突き抜けてチャネル
形成領域に拡散しないように、ゲート電極の成膜開始時
において添加する不純物の量を決定しなければならな
い。
【００３１】ゲート電極のゲート絶縁膜側をノンドープ
半導体、または低濃度半導体とし、その上に高濃度半導
体を形成することにより、ゲート電極をマスクとしてイ
オン注入によりソース・ドレイン領域を形成する際にお
いて、ゲート電極中からゲート絶縁膜を突き抜けてゲー
ト電極中に添加された一導電型を付与する不純物が拡散
する問題を解決することができる。そして同時に、ゲー
ト電極の低抵抗化を図ることができる。
半導体、または低濃度半導体とし、その上に高濃度半導
体を形成することにより、ゲート電極をマスクとしてイ
オン注入によりソース・ドレイン領域を形成する際にお
いて、ゲート電極中からゲート絶縁膜を突き抜けてゲー
ト電極中に添加された一導電型を付与する不純物が拡散
する問題を解決することができる。そして同時に、ゲー
ト電極の低抵抗化を図ることができる。
【００３２】
【発明の実施の形態】〔実施例１〕 以下本発明を利用した実施例を示す。本実施例の基本構
造を図１に示す。図１において、(11)はガラス基板であ
り、(12)が結晶性珪素の半導体層（1500Å厚）であり、
(13)がゲート絶縁膜となる酸化珪素膜（1000Å厚）であ
り、(14)がゲート電極を構成するノンドープの珪素半導
体層であり、(15)が(14)とともにゲート電極を構成する
高濃度にリンをドープした珪素半導体層（2000Å厚）で
ある。なおリンイオンの珪素半導体層(15)へのドーピン
グの濃度は、１×1021cm-3である。
造を図１に示す。図１において、(11)はガラス基板であ
り、(12)が結晶性珪素の半導体層（1500Å厚）であり、
(13)がゲート絶縁膜となる酸化珪素膜（1000Å厚）であ
り、(14)がゲート電極を構成するノンドープの珪素半導
体層であり、(15)が(14)とともにゲート電極を構成する
高濃度にリンをドープした珪素半導体層（2000Å厚）で
ある。なおリンイオンの珪素半導体層(15)へのドーピン
グの濃度は、１×1021cm-3である。
【００３３】本実施例は上記構成において、ノンドープ
の珪素膜(14)の厚さを０Å（即ち、ノンドープの珪素膜
(15)がない状態）、100Å、200Å、300Å、400Åと４段
階に変化させた場合におけるチャネル形成領域(17)とゲ
ート絶縁膜(13)との界面におけるリンの濃度の関係を計
算によって調べたものである。
の珪素膜(14)の厚さを０Å（即ち、ノンドープの珪素膜
(15)がない状態）、100Å、200Å、300Å、400Åと４段
階に変化させた場合におけるチャネル形成領域(17)とゲ
ート絶縁膜(13)との界面におけるリンの濃度の関係を計
算によって調べたものである。
【００３４】即ち、チャネル形成領域(17)とゲート絶縁
膜(13)との界面におけるリンの濃度を調べることによっ
て、チャネル形成領域(17)に珪素膜(15)からどの程度リ
ンが拡散したかを知ることができ、このことから、ノン
ドープの珪素膜(14)の効果を知ることができる。
膜(13)との界面におけるリンの濃度を調べることによっ
て、チャネル形成領域(17)に珪素膜(15)からどの程度リ
ンが拡散したかを知ることができ、このことから、ノン
ドープの珪素膜(14)の効果を知ることができる。
【００３５】〔ＴＦＴの作製方法〕 まず、図１に示す本実施のＴＦＴの作製方法を以下に説
明する。まず、ガラス基板(11)上に非晶質珪素半導体層
(12)を周知の減圧ＣＶＤ法によって1000Åの厚さに成膜
する。成膜条件は以下の通りである。 圧力 0.5 Torr 温度 520℃ 成膜ガス SiH4 200sccm
明する。まず、ガラス基板(11)上に非晶質珪素半導体層
(12)を周知の減圧ＣＶＤ法によって1000Åの厚さに成膜
する。成膜条件は以下の通りである。 圧力 0.5 Torr 温度 520℃ 成膜ガス SiH4 200sccm
【００３６】つぎに、非晶質珪素半導体層(12)を加熱に
より結晶化させる。結晶化条件は以下の通りである。 圧力 常圧 温度 600℃ 時間 48時間 雰囲気 Ｎ2
より結晶化させる。結晶化条件は以下の通りである。 圧力 常圧 温度 600℃ 時間 48時間 雰囲気 Ｎ2
【００３７】つぎに非晶質珪素半導体層(12)上にゲート
絶縁膜となる酸化珪素膜(SiO2)を1000Åの厚さにマグネ
トロンスパッタ法によって形成する。成膜条件は以下の
通りである。 ＲＦ電力(13.56MHz) 400 Ｗ 圧力 0.5Pa 雰囲気（スパッタガス） Ｏ2 基板温度 150 ℃
絶縁膜となる酸化珪素膜(SiO2)を1000Åの厚さにマグネ
トロンスパッタ法によって形成する。成膜条件は以下の
通りである。 ＲＦ電力(13.56MHz) 400 Ｗ 圧力 0.5Pa 雰囲気（スパッタガス） Ｏ2 基板温度 150 ℃
【００３８】つぎに、ゲート絶縁膜(13)上にゲート電極
を構成する第１の半導体層であるノンドープの珪素半導
体層(14)を減圧ＣＶＤ法によって必要とする膜厚に成膜
する。成膜条件は以下の通りである。 成膜温度 640 ℃ 成膜圧力 0.5Torr 成膜ガス SiH4 200sccm
を構成する第１の半導体層であるノンドープの珪素半導
体層(14)を減圧ＣＶＤ法によって必要とする膜厚に成膜
する。成膜条件は以下の通りである。 成膜温度 640 ℃ 成膜圧力 0.5Torr 成膜ガス SiH4 200sccm
【００３９】つぎにノンドープの珪素半導体層(14)上に
ゲート電極を構成する第２の半導体層として高濃度にリ
ンが添加された珪素半導体層(15)を減圧ＣＶＤ法により
成膜する。成膜条件は以下の通りである。 成膜温度 600 ℃ 成膜圧力 0.5Torr 成膜ガス PH3/SiH4＝0.5 ％ 200sccm 上記成膜の結果、リンが１×1021cm-3の濃度にドーピン
グされた珪素半導体層(15)が形成される。
ゲート電極を構成する第２の半導体層として高濃度にリ
ンが添加された珪素半導体層(15)を減圧ＣＶＤ法により
成膜する。成膜条件は以下の通りである。 成膜温度 600 ℃ 成膜圧力 0.5Torr 成膜ガス PH3/SiH4＝0.5 ％ 200sccm 上記成膜の結果、リンが１×1021cm-3の濃度にドーピン
グされた珪素半導体層(15)が形成される。
【００４０】つぎにリンのイオン打ち込みを行い、ソー
ス領域(16)、ドレイン領域(18)、チャネル形成領域(17)
を自己整合的に形成する。この工程において、ソース領
域(16)とドレイン領域(18)へはリンが1.7×1019cm-3程
度の濃度に注入される。
ス領域(16)、ドレイン領域(18)、チャネル形成領域(17)
を自己整合的に形成する。この工程において、ソース領
域(16)とドレイン領域(18)へはリンが1.7×1019cm-3程
度の濃度に注入される。
【００４１】上記イオン注入後に熱処理を行い、リンイ
オンの活性化、イオン打ち込みに従う損傷のアニールを
行う。熱処理条件は以下の通りである。 処理温度 600 度 処理時間 24時間 処理雰囲気 Ｎ2 ガス 処理圧力 常圧
オンの活性化、イオン打ち込みに従う損傷のアニールを
行う。熱処理条件は以下の通りである。 処理温度 600 度 処理時間 24時間 処理雰囲気 Ｎ2 ガス 処理圧力 常圧
【００４２】さらに必要に応じてソース電極、ドレイン
電極、ゲート電極の配線等を形成する。（図示せず） 本実施例においては、ゲート電極を２層構造としたが、
これを多層構造とすることもできる。この場合、ゲート
絶縁膜に接する層から段階的にドーピング濃度を変化さ
せるが有効である。
電極、ゲート電極の配線等を形成する。（図示せず） 本実施例においては、ゲート電極を２層構造としたが、
これを多層構造とすることもできる。この場合、ゲート
絶縁膜に接する層から段階的にドーピング濃度を変化さ
せるが有効である。
【００４３】〔評価方法〕 図４に、図１の構成を採用し、ノンドープの珪素半導体
層(14)の厚さを０Å〜400Åへと100Å毎に膜厚を変化さ
せていった場合の、チャネル形成領域(17)とゲート絶縁
膜(13)との界面付近におけるリンの濃度を計算によって
求めたものを示す。計算の仕方は、リンの濃度が分かっ
ている珪素膜(15)中のリン濃度を基にして、600 度の温
度におけるノンドープの珪素膜(14)とゲート絶縁膜(13)
におけるリンの拡散を計算し、600 度で24時間熱処理を
した結果、ゲート絶縁膜(13)を突き抜けたリンが、チャ
ネル形成領域(17)とゲート絶縁膜(13)との界面付近にど
れほどの濃度で存在するか求めたものである。
層(14)の厚さを０Å〜400Åへと100Å毎に膜厚を変化さ
せていった場合の、チャネル形成領域(17)とゲート絶縁
膜(13)との界面付近におけるリンの濃度を計算によって
求めたものを示す。計算の仕方は、リンの濃度が分かっ
ている珪素膜(15)中のリン濃度を基にして、600 度の温
度におけるノンドープの珪素膜(14)とゲート絶縁膜(13)
におけるリンの拡散を計算し、600 度で24時間熱処理を
した結果、ゲート絶縁膜(13)を突き抜けたリンが、チャ
ネル形成領域(17)とゲート絶縁膜(13)との界面付近にど
れほどの濃度で存在するか求めたものである。
【００４４】〔評価結果〕 図４に示すように、ゲート電極部分にノンドープ珪素半
導体層(14)を設け、その厚さを厚くしていくことによ
り、チャネル形成領域(17)とゲート絶縁膜(13)との界面
付近におけるリンの濃度を下げることができる。特にノ
ンドープ珪素半導体層(14)の厚さを400Å以上とすれ
ば、ゲート電極上層に７×1021／cm3程度の濃度にリン
をドーピングした場合であっても、チャネル形成領域(1
7)とゲート絶縁膜(13)との界面付近におけるリンの濃度
を１×1010／cm3程度にまで下げることができ、熱処理
におけるリンの異常拡散や、作製工程におけるリンの混
入を考えてもその影響を十分下げることができることが
分かる。
導体層(14)を設け、その厚さを厚くしていくことによ
り、チャネル形成領域(17)とゲート絶縁膜(13)との界面
付近におけるリンの濃度を下げることができる。特にノ
ンドープ珪素半導体層(14)の厚さを400Å以上とすれ
ば、ゲート電極上層に７×1021／cm3程度の濃度にリン
をドーピングした場合であっても、チャネル形成領域(1
7)とゲート絶縁膜(13)との界面付近におけるリンの濃度
を１×1010／cm3程度にまで下げることができ、熱処理
におけるリンの異常拡散や、作製工程におけるリンの混
入を考えてもその影響を十分下げることができることが
分かる。
【００４５】〔実施例２〕 本実施例は、実施例１で示したＴＦＴにおいて(14),(1
5) で構成されるゲート電極を単層の珪素膜としたもの
である。ゲート電極の構成及び作製方法以外は実施例１
において説明したのと同様である。従って本実施例にお
いては、ゲート電極の作製方法について説明する。
5) で構成されるゲート電極を単層の珪素膜としたもの
である。ゲート電極の構成及び作製方法以外は実施例１
において説明したのと同様である。従って本実施例にお
いては、ゲート電極の作製方法について説明する。
【００４６】本実施例にけるＴＦＴの基本構造を図５に
示す。ゲート電極(51)部分以外は図１に示すものと同様
の構成であり、符号も図１のものと同様である。図５に
示すＴＦＴはゲート電極(51)が珪素半導体で形成されて
おり、その抵抗を下げるためにドーピングしてあるリン
が、濃度が変化されてドーピングされていることを特徴
とするものである。
示す。ゲート電極(51)部分以外は図１に示すものと同様
の構成であり、符号も図１のものと同様である。図５に
示すＴＦＴはゲート電極(51)が珪素半導体で形成されて
おり、その抵抗を下げるためにドーピングしてあるリン
が、濃度が変化されてドーピングされていることを特徴
とするものである。
【００４７】本実施例におけるゲート電極(51)の厚さは
2000Åであり、(52)で示される400Å厚の下層部分には
作製時においてリンのドーピングがされず、(53)で示さ
れる1600Å厚の上層部分には成膜時にリンが高濃度（１
×1021cm-3）に添加される。作製方法は、まずＬＰＣＶ
Ｄ法等の気相法によってゲート電極(51)となる珪素膜を
形成する際に、最初リンをドーピングするための原料ガ
スであるフォスフィン(PH3)を反応室に導入せずに成膜
を行ない400Å厚の珪素膜を(52)として形成する。そし
て成膜途中のある時点でフォスフィンを反応室に導入す
ることによって、その後の成膜はリンがドーピングされ
た珪素膜を(53)として1600Åの厚さに成膜する。
2000Åであり、(52)で示される400Å厚の下層部分には
作製時においてリンのドーピングがされず、(53)で示さ
れる1600Å厚の上層部分には成膜時にリンが高濃度（１
×1021cm-3）に添加される。作製方法は、まずＬＰＣＶ
Ｄ法等の気相法によってゲート電極(51)となる珪素膜を
形成する際に、最初リンをドーピングするための原料ガ
スであるフォスフィン(PH3)を反応室に導入せずに成膜
を行ない400Å厚の珪素膜を(52)として形成する。そし
て成膜途中のある時点でフォスフィンを反応室に導入す
ることによって、その後の成膜はリンがドーピングされ
た珪素膜を(53)として1600Åの厚さに成膜する。
【００４８】この工程は従来の作製工程において単に成
膜途中において反応室に一導電型を付与する不純物を含
む反応性気体を加えるだけでよいため、工業的にも有用
である。
膜途中において反応室に一導電型を付与する不純物を含
む反応性気体を加えるだけでよいため、工業的にも有用
である。
【００４９】また上記構成において、ある時点でフォス
フィンを導入するのではなく、成膜開始にはフォスフィ
ンを導入せず、徐々にその添加量を増やしていくことに
よって、濃度勾配を与えてやる方法でもよい。この方法
を用いると、ゲイト電極(51)とゲイト絶縁膜(13)との界
面においては、リン濃度が低く、ゲイト電極(51)の上面
即ちゲイト電極(51)と接する面側とは反対側の面におい
てはリンの濃度が高くその抵抗が低い、という構成を実
現することができる。
フィンを導入するのではなく、成膜開始にはフォスフィ
ンを導入せず、徐々にその添加量を増やしていくことに
よって、濃度勾配を与えてやる方法でもよい。この方法
を用いると、ゲイト電極(51)とゲイト絶縁膜(13)との界
面においては、リン濃度が低く、ゲイト電極(51)の上面
即ちゲイト電極(51)と接する面側とは反対側の面におい
てはリンの濃度が高くその抵抗が低い、という構成を実
現することができる。
【００５０】 〔本発明を利用したその他の構成について〕 以下本発明を利用した他の構成について説明する。以上
においては、本発明を利用した基本的構造を有するＮチ
ャネル型ＴＦＴを実施例を示したが、ゲート電極をマス
クとして用い、半導体に一導電型を付与する不純物をイ
オン注入し、熱処理を行うことによって、ソース領域と
ドレイン領域、さらにはチャネル形成領域を自己整合的
に形成する方式のＴＦＴにおいて、本発明が利用できる
ことはいうまでもない。また半導体の種類も珪素に限定
されるものではない。さらに半導体の結晶性も非晶質、
微結晶、多結晶等を用いることができ、特に限定される
ものではない。
においては、本発明を利用した基本的構造を有するＮチ
ャネル型ＴＦＴを実施例を示したが、ゲート電極をマス
クとして用い、半導体に一導電型を付与する不純物をイ
オン注入し、熱処理を行うことによって、ソース領域と
ドレイン領域、さらにはチャネル形成領域を自己整合的
に形成する方式のＴＦＴにおいて、本発明が利用できる
ことはいうまでもない。また半導体の種類も珪素に限定
されるものではない。さらに半導体の結晶性も非晶質、
微結晶、多結晶等を用いることができ、特に限定される
ものではない。
【００５１】また本発明は、イオン注入を用いる方法以
外の方法で作製するＴＦＴにおいて、ゲート電極からの
不純物のチャネル形成領域への拡散を防ぐ構成、または
そのプロセスとして利用することができる。
外の方法で作製するＴＦＴにおいて、ゲート電極からの
不純物のチャネル形成領域への拡散を防ぐ構成、または
そのプロセスとして利用することができる。
【００５２】
【発明の効果】ゲート電極をマスクとして用いて一導電
型を付与する不純物をイオン注入によってドーピングを
行ない、ソース領域とドレイン領域とを自己整合的に形
成するＴＦＴにおいて、ゲート電極を２層に、ゲート絶
縁膜側から一導電型を付与する不純物がノンドープの珪
素膜、一導電型を付与する不純物が高濃度にドープされ
た珪素膜、と積層して設けることにより、ゲート電極自
体の抵抗を下げると同時に、イオン注入時及びその後の
熱処理時における前記不純物の拡散に起因するチャネル
形成領域へ悪影響を防ぐことができる。
型を付与する不純物をイオン注入によってドーピングを
行ない、ソース領域とドレイン領域とを自己整合的に形
成するＴＦＴにおいて、ゲート電極を２層に、ゲート絶
縁膜側から一導電型を付与する不純物がノンドープの珪
素膜、一導電型を付与する不純物が高濃度にドープされ
た珪素膜、と積層して設けることにより、ゲート電極自
体の抵抗を下げると同時に、イオン注入時及びその後の
熱処理時における前記不純物の拡散に起因するチャネル
形成領域へ悪影響を防ぐことができる。
【００５３】また、結晶性珪素（一般にポリシリコンと
も言われる）を用いたＴＦＴにおいては、そのしきい値
の絶対値が高くなるという問題が存在する。この問題を
解決するためには、ゲート絶縁膜の厚さを薄くすること
が有効であるが、前述のように、ゲート電極に半導体材
料を用いた場合には、熱処理工程におけるゲート絶縁膜
を突き抜ける不純物の存在が問題となるので、ゲート電
極を薄くすることは問題があった。
も言われる）を用いたＴＦＴにおいては、そのしきい値
の絶対値が高くなるという問題が存在する。この問題を
解決するためには、ゲート絶縁膜の厚さを薄くすること
が有効であるが、前述のように、ゲート電極に半導体材
料を用いた場合には、熱処理工程におけるゲート絶縁膜
を突き抜ける不純物の存在が問題となるので、ゲート電
極を薄くすることは問題があった。
【００５４】しかしながら、本発明の構成を利用した場
合、ゲート電極を突き抜ける不純物の問題をゲート電極
の構造を工夫することによって解決できるので、ゲート
絶縁膜の厚さを、ゲート絶縁膜の耐圧、成膜の際のステ
ップカバレッジ、成膜分布等の条件が許す限り、薄くす
ることができる。よってゲート絶縁膜を薄く形成して、
必要とする低いしきい値を有するＴＦＴを得ることがで
きる。
合、ゲート電極を突き抜ける不純物の問題をゲート電極
の構造を工夫することによって解決できるので、ゲート
絶縁膜の厚さを、ゲート絶縁膜の耐圧、成膜の際のステ
ップカバレッジ、成膜分布等の条件が許す限り、薄くす
ることができる。よってゲート絶縁膜を薄く形成して、
必要とする低いしきい値を有するＴＦＴを得ることがで
きる。
【図１】 実施例のＴＦＴの基本構造を示す。
【図２】 従来のＴＦＴの基本構造を示す。
【図３】 実施例のＴＦＴの基本構造を示す。
【図４】 実施例において、成膜時にドーピングを行わ
ない珪素膜（ノンドープ珪素膜）の厚さを変化させてい
った場合のチャネル形成領域とゲイト絶縁膜との界面に
おける不純物濃度（計算値）を示す。
ない珪素膜（ノンドープ珪素膜）の厚さを変化させてい
った場合のチャネル形成領域とゲイト絶縁膜との界面に
おける不純物濃度（計算値）を示す。
【図５】 実施例のＴＦＴの基本構造を示す。
【符号の説明】 ２１ ガラス等の絶縁基板 ２５ ソース領域 ２６ ドレイン領域 ２７ チャネル形成領域 ２２ 薄膜半導体層 ２３ ゲイト絶縁膜 ２４ ゲイト電極 １１ ガラス基板 １２ 半導体層 １３ ゲイト絶縁膜 １４ ゲイト電極を構成するノンドープの珪素半導体
層 １５ ゲイト電極を構成するリンをドープした珪素半
導体層 １７ チャネル形成領域 １６ ソース領域 １８ ドレイン領域 ５１ ゲイト電極
層 １５ ゲイト電極を構成するリンをドープした珪素半
導体層 １７ チャネル形成領域 １６ ソース領域 １８ ドレイン領域 ５１ ゲイト電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/28 301 H01L 29/43 H01L 29/78 H01L 29/786
Claims (2)
- 【請求項１】 ゲート絶縁膜上に、一導電型を付与する
不純物を添加しながら、半導体材料からなるゲート電極
を形成する絶縁ゲート型電界効果半導体装置の作製方法
であって、 形成開始時には前記不純物を添加せず、形成につれて連
続的に前記不純物の濃度を高めて添加しながら前記ゲー
ト電極を形成することを特徴とする絶縁ゲート型電界効
果半導体装置の作製方法。 - 【請求項２】 ゲート絶縁膜上に、一導電型を付与する
不純物を添加しながら、半導体材料からなるゲート電極
を形成する絶縁ゲート型電界効果半導体装置の作製方法
であって、 形成開始時には前記不純物の濃度を低濃度にし、形成に
つれて連続的に前記不純物の濃度を高めて添加しながら
前記ゲート電極を形成することを特徴とする絶縁ゲート
型電界効果半導体装置の作製方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08265493A JP3316027B2 (ja) | 1993-03-16 | 1993-03-16 | 絶縁ゲート型電界効果半導体装置の作製方法 |
| US08/459,825 US6001712A (en) | 1993-03-16 | 1995-06-02 | Insulated gate field effect semiconductor device and forming method thereof |
| US08/599,103 US5623165A (en) | 1993-03-16 | 1996-02-09 | Insulated gate field effect semiconductor device and forming method thereof |
| US09/439,998 US6259141B1 (en) | 1993-03-16 | 1999-11-15 | Insulated gate field effect semiconductor device and forming method thereof |
| JP2000074290A JP3361310B2 (ja) | 1993-03-16 | 2000-03-16 | 絶縁ゲート型電界効果半導体装置の作製方法 |
| US09/894,124 US6507072B2 (en) | 1993-03-16 | 2001-06-29 | Insulated gate field effect semiconductor device and forming method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08265493A JP3316027B2 (ja) | 1993-03-16 | 1993-03-16 | 絶縁ゲート型電界効果半導体装置の作製方法 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000074291A Division JP2000277749A (ja) | 2000-01-01 | 2000-03-16 | 半導体装置 |
| JP2000074290A Division JP3361310B2 (ja) | 1993-03-16 | 2000-03-16 | 絶縁ゲート型電界効果半導体装置の作製方法 |
| JP2000074289A Division JP2000277747A (ja) | 2000-01-01 | 2000-03-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268213A JPH06268213A (ja) | 1994-09-22 |
| JP3316027B2 true JP3316027B2 (ja) | 2002-08-19 |
Family
ID=13780423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08265493A Expired - Fee Related JP3316027B2 (ja) | 1993-03-16 | 1993-03-16 | 絶縁ゲート型電界効果半導体装置の作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5623165A (ja) |
| JP (1) | JP3316027B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US6001712A (en) | 1993-03-16 | 1999-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US6787844B2 (en) | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| JP5099983B2 (ja) * | 1995-09-29 | 2012-12-19 | インタレクチュアル ヴェンチャーズ ファースト エルエルシー | 半導体装置及びその製造方法 |
| US6066894A (en) * | 1997-02-07 | 2000-05-23 | United Microelectronics Corporation | Semiconductor device and a method of manufacturing the same |
| US6312993B1 (en) * | 2000-02-29 | 2001-11-06 | General Semiconductor, Inc. | High speed trench DMOS |
| JP2005072237A (ja) * | 2003-08-25 | 2005-03-17 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7157341B2 (en) * | 2004-10-01 | 2007-01-02 | International Business Machines Corporation | Gate stacks |
| US7638372B2 (en) | 2005-06-22 | 2009-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP5128100B2 (ja) * | 2006-09-29 | 2013-01-23 | 三菱電機株式会社 | 電力用半導体装置 |
| KR102006352B1 (ko) * | 2012-11-20 | 2019-08-02 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379383A (en) * | 1976-12-24 | 1978-07-13 | Toshiba Corp | Production of semiconductor device |
| US5237196A (en) * | 1987-04-14 | 1993-08-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US5021849A (en) * | 1989-10-30 | 1991-06-04 | Motorola, Inc. | Compact SRAM cell with polycrystalline silicon diode load |
| JPH03227516A (ja) * | 1990-02-01 | 1991-10-08 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP2875379B2 (ja) * | 1990-11-19 | 1999-03-31 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-03-16 JP JP08265493A patent/JP3316027B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-09 US US08/599,103 patent/US5623165A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH06268213A (ja) | 1994-09-22 |
| US5623165A (en) | 1997-04-22 |
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