JP3086579B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JP3086579B2 JP3086579B2 JP05335344A JP33534493A JP3086579B2 JP 3086579 B2 JP3086579 B2 JP 3086579B2 JP 05335344 A JP05335344 A JP 05335344A JP 33534493 A JP33534493 A JP 33534493A JP 3086579 B2 JP3086579 B2 JP 3086579B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- thin film
- region
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010409 thin film Substances 0.000 title claims description 14
- 239000010408 film Substances 0.000 claims description 39
- 238000005468 ion implantation Methods 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000007743 anodising Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 49
- 238000005530 etching Methods 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 239000010407 anodic oxide Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000003792 electrolyte Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- NGPGDYLVALNKEG-UHFFFAOYSA-N azanium;azane;2,3,4-trihydroxy-4-oxobutanoate Chemical compound [NH4+].[NH4+].[O-]C(=O)C(O)C(O)C([O-])=O NGPGDYLVALNKEG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来技術】薄膜トランジスタは非晶質シリコンあるい
は多結晶シリコンをチャンネル層とするものが一般的で
ある。特に低温プロセス（一般に600℃以下）のみで製
作される多結晶薄膜トランジスタは、低価格化、大面積
化と同時に、電子あるいは正孔が大きな電界移動度をも
つため、液晶表示素子に用いた場合、画素用トランジス
タだけでなくドライバの一体化が達成できる特徴があ
り、各所で開発されている。しかし、多結晶薄膜トラン
ジスタはオフ電流（リーク電流）が大きくなり易く、画
素用トランジスタとして安易に使用できない状況であ
る。
は多結晶シリコンをチャンネル層とするものが一般的で
ある。特に低温プロセス（一般に600℃以下）のみで製
作される多結晶薄膜トランジスタは、低価格化、大面積
化と同時に、電子あるいは正孔が大きな電界移動度をも
つため、液晶表示素子に用いた場合、画素用トランジス
タだけでなくドライバの一体化が達成できる特徴があ
り、各所で開発されている。しかし、多結晶薄膜トラン
ジスタはオフ電流（リーク電流）が大きくなり易く、画
素用トランジスタとして安易に使用できない状況であ
る。
【０００３】ところで、オフ電流を抑え、高い信頼性を
得るための技術の１つにLDD(LightlyDoped Drain)構造
がよく知られている。この構造は、例えば、図３に示す
ように、基板１上に多結晶Ｓｉ層２を形成し、さらに絶
縁層３を形成し、ゲート電極４を形成し（図３
（１））、この状態で例えばn-となるようイオン注入
し、次いで、酸化シリコンのサイドウォール用絶縁膜７
を形成し（図３（２））、さらに、該絶縁膜７を異方性
エッチバックしてサイドウォール７−１を形成し、この
後にソース、ドレインとなるn+領域形成のためイオン注
入を行うことによって作製される。
得るための技術の１つにLDD(LightlyDoped Drain)構造
がよく知られている。この構造は、例えば、図３に示す
ように、基板１上に多結晶Ｓｉ層２を形成し、さらに絶
縁層３を形成し、ゲート電極４を形成し（図３
（１））、この状態で例えばn-となるようイオン注入
し、次いで、酸化シリコンのサイドウォール用絶縁膜７
を形成し（図３（２））、さらに、該絶縁膜７を異方性
エッチバックしてサイドウォール７−１を形成し、この
後にソース、ドレインとなるn+領域形成のためイオン注
入を行うことによって作製される。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法では、セルフアラインでオフセットが形成できる特徴
はあるが、サイドウォール用絶縁膜７の異方性エッチバ
ックの工程において、ゲート絶縁膜だけを精度良く残す
ことが困難である。特に、ゲート絶縁膜とサイドウォー
ル用絶縁膜は通常酸化シリコンが用いられるため、ドラ
イエッチングでは例え膜質を変えてもエッチングレート
はほとんど同じであり、極めて困難である。このため、
例えば、大面積の液晶表示装置に適用するのは実用的で
ない、また、イオン注入工程が２度必要となりコストの
上昇となる。本発明は上記問題点を解決することのでき
る薄膜トランジスタの製造方法を提供することを目的と
する。
法では、セルフアラインでオフセットが形成できる特徴
はあるが、サイドウォール用絶縁膜７の異方性エッチバ
ックの工程において、ゲート絶縁膜だけを精度良く残す
ことが困難である。特に、ゲート絶縁膜とサイドウォー
ル用絶縁膜は通常酸化シリコンが用いられるため、ドラ
イエッチングでは例え膜質を変えてもエッチングレート
はほとんど同じであり、極めて困難である。このため、
例えば、大面積の液晶表示装置に適用するのは実用的で
ない、また、イオン注入工程が２度必要となりコストの
上昇となる。本発明は上記問題点を解決することのでき
る薄膜トランジスタの製造方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、２層構造の電極をエッチングしてゲー
ト電極を形成し、さらに該電極のうちの上層のみを別に
エッチングすることで上層の幅を下層の幅よりも小さな
構成とし、この後、該ゲート電極をマスクとしてソース
またはドレインとなる領域へイオンを注入することを特
徴とする。また、本発明の薄膜トランジスタの製造方法
は、２層構造のゲート電極を形成し、該電極のうちの上
層のみを陽極酸化して該陽極酸化膜を除去することで上
層の幅を下層の幅よりも小さな構成とし、この後、該ゲ
ート電極をマスクとしてソースまたはドレインとなる領
域へイオンを注入することを特徴とする。
タの製造方法は、２層構造の電極をエッチングしてゲー
ト電極を形成し、さらに該電極のうちの上層のみを別に
エッチングすることで上層の幅を下層の幅よりも小さな
構成とし、この後、該ゲート電極をマスクとしてソース
またはドレインとなる領域へイオンを注入することを特
徴とする。また、本発明の薄膜トランジスタの製造方法
は、２層構造のゲート電極を形成し、該電極のうちの上
層のみを陽極酸化して該陽極酸化膜を除去することで上
層の幅を下層の幅よりも小さな構成とし、この後、該ゲ
ート電極をマスクとしてソースまたはドレインとなる領
域へイオンを注入することを特徴とする。
【０００６】
【作用】本発明の製造方法による薄膜トランジスタによ
れば、ゲート電極をマスクとしてイオン注入を行うこと
により、ゲート電極の厚さが異なることによる場所によ
るイオンの侵入深さの違いを利用して一回の注入でＬＤ
Ｄ構造の形成が可能となる。さらに、同じ厚さが一層で
形成されているのに比べ、幅の異なる２層で形成されて
いるのでゲート電極のエッジが急峻でなくなり、ゲート
電極上に形成する層間絶縁膜、ソースバスラインの下地
に対する被覆性等が向上し、ソースバスラインすなわち
配線の断線が防止される。さらにゲートオーバーラップ
構造をＬＤＤ構造形成と同時に作製することも可能であ
る。
れば、ゲート電極をマスクとしてイオン注入を行うこと
により、ゲート電極の厚さが異なることによる場所によ
るイオンの侵入深さの違いを利用して一回の注入でＬＤ
Ｄ構造の形成が可能となる。さらに、同じ厚さが一層で
形成されているのに比べ、幅の異なる２層で形成されて
いるのでゲート電極のエッジが急峻でなくなり、ゲート
電極上に形成する層間絶縁膜、ソースバスラインの下地
に対する被覆性等が向上し、ソースバスラインすなわち
配線の断線が防止される。さらにゲートオーバーラップ
構造をＬＤＤ構造形成と同時に作製することも可能であ
る。
【０００７】本発明の製造方法によれば、上記２層構造
の電極がマスクとなるので、イオン注入時の加速電圧、
イオン注入量を適宜選択すれば、イオン注入時には、ゲ
ート電極のない領域はn+(あるいはp+)、ゲート電極が1層
のみの領域はn-(あるいはp-)、ゲート電極が2層ともある
領域はイントゥリシック(イオン注入されていない状態)
の領域が同時に形成される。すなわち一度のイオン注入
で3種類の注入量がセルフアライン(位置合わせを伴うフ
ォト工程無しの工程)で出来る。 また、過剰なエッチングを行う方法は、2層のエッチン
グレイトを変える事いわゆる選択比を変えることは既知
の技術で容易に出来、オバーエッチングしない層をレジ
ストの寸法通り残すことができ、比較的容易に製造でき
る。 また、陽極酸化による方法は、制御性が良い。特に、中
性電解液を用いた陽極酸化方法を用いれば、印加電圧
(あるいは電流密度)と酸化時間を制御すれば、再現性、
制御性よく、大きさが変化する。
の電極がマスクとなるので、イオン注入時の加速電圧、
イオン注入量を適宜選択すれば、イオン注入時には、ゲ
ート電極のない領域はn+(あるいはp+)、ゲート電極が1層
のみの領域はn-(あるいはp-)、ゲート電極が2層ともある
領域はイントゥリシック(イオン注入されていない状態)
の領域が同時に形成される。すなわち一度のイオン注入
で3種類の注入量がセルフアライン(位置合わせを伴うフ
ォト工程無しの工程)で出来る。 また、過剰なエッチングを行う方法は、2層のエッチン
グレイトを変える事いわゆる選択比を変えることは既知
の技術で容易に出来、オバーエッチングしない層をレジ
ストの寸法通り残すことができ、比較的容易に製造でき
る。 また、陽極酸化による方法は、制御性が良い。特に、中
性電解液を用いた陽極酸化方法を用いれば、印加電圧
(あるいは電流密度)と酸化時間を制御すれば、再現性、
制御性よく、大きさが変化する。
【０００８】
実施例１ 以下、図１を参照にしながら第１の実施例を説明する。
まず、ガラス基板１上にシラン、あるいはジシランをシ
リコンソースとしたLPCVD(Low Pressure Chemical Vapo
ur Deposition)法により非晶質シリコンを500-2000Åの
ぞましくは１０００Åの厚さに形成し、６００℃中でSP
C(Solid Phase Crystalization）することにより、多結
晶シリコン膜２を得る。次いで、フォトリソ、エッチン
グ工程により、所定のパターンに多結晶シリコン膜２を
加工した後、ゲート絶縁膜３として酸化シリコンをスパ
ッタ法、PCVD(Plasma assisted Chemical Vapour Depos
ition)法あるいはAPCVD(Atmosphric Pressure Chemical
Vapour Deposition)法により形成する。さらに、ゲー
ト電極４となる第1層４−１としてチタンあるいは窒化
チタン、第2層４−２としてアルミニウム、アルミニウム
合金(たとえばアルミニウムにシリコン、銅、スカンジウ
ム、タンタル、チタン、ハフニウムの1種類あるいは2種類
以上を添加した合金)膜の２層をＤＣスパッタ法により、
第1層と第2層の合計膜厚として1000Å-20000Åの厚さに
形成する。このように、２層構造は異なる材料で形成す
るのが後のエッチングにとって好ましい。次いで、ポジ
フォトレジストを1000Å-100000Å望ましくは10000Åの
厚さに、スピン法あるいはロールコータ法により塗布、プ
リベークし、所定のフォトマスクにより露光、現像、ポス
トベークを行い、ウエットあるいはドライエッチングに
よりパターン５を形成する。この後、塩素を含むガスを
用いたRIE(Reactive Ion Etching)により、異方性の高
いエッチングでパターン５通りの加工を行う。（図１
（ａ）） このエッチングの後、第２層４−２のみをサイドエッチ
ングによりフォトレジストに対し後退させる。これはア
ルミニウム膜を用いる場合には、リン酸によりウエット
エッチングする。このサイドエッチングによる寸法制御
はエッチングレイトとエッチング時間だけに拠る。（図
１（ｂ）） この後、フォトレジストを剥離し、燐をイオン注入す
る。 一度のイオン注入により、ゲート電極４のない領域
はn+,ゲート電極４−１の１層のみある領域はn-、ゲ-ト
電極４ー２の直下の領域はドーピングされない所とな
る。 n+部には1015cm-2、n-部には1013cm-2オーダーの注
入を行うのが好ましい。 n+となる領域はゲ-ト絶縁膜３
のみが、n-となる領域はゲート絶縁膜３とゲート電極４
−１の1層が、チャンネルとなる領域はゲート電極(第2層
４−２)がイオン注入マスクとなる。イオン注入の加速電
圧、第1層のゲート電極の厚さおよびゲート絶縁膜の厚さ
は適時選択する必要があり、例えば90kVの注入エネルギ
ーの場合第1層のゲート電極の厚さを200ないし2000Å、
ゲート絶縁膜は1000Åとする。 チャンネル層となるゲー
ト電極の直下にイオンが注入されないように2層構造が
残っているゲート電極の厚さは例えば3000ないし10000
Åとする。なお、イオン注入前にゲート電極がない領域の
ゲート絶縁膜を一部、あるいはすべて除去すれば、n+とな
る領域はほとんど半導体がむきだし、n-となる領域はゲ
ート絶縁膜とゲート電極の1層が、チャンネルとなる領域
はゲート絶縁膜とゲート電極(2層)がイオン注入マスク
となる。したがってイオン注入の加速電圧をたとえば、10
kVのように下げることができる。（図１（ｃ）） この後、層間絶縁膜８形成、コンタクトホール形成、ソー
スあるいはドレインとの配線９を形成する。（図１
（ｄ））本薄膜トランジスタでは、ゲート電極のエッジ
は第１層の下層膜がテラス状になっているため急峻でな
く、層間絶縁膜８、さらにはこの上にソースまたはドレ
イン配線膜が形成された場合もゲ-ト電極に対する被覆
性が改善され、配線の断線等の不良防止となる。 実施例２ 以下図２を参照しながら第２の実施例を説明する。ガラ
ス基板１上に多結晶シリコン膜２を形成し、ゲート絶縁
膜３を形成しするのは実施例１と同じである。ゲート電
極４となる第1層４−１として窒化チタン、第2層４−２
としてアルミニウムまたはアルミニウム合金(たとえば
アルミニウムにシリコン、銅、スカンジウム、タンタル、チ
タン、ハフニウムの1種類あるいは2種類以上を添加した
合金)を用い、それぞれＤＣスパッタ法により1000Å-20
000Åの厚さに形成する。ポジフォトレジストを1000Å-
100000Å望ましくは10000Åの厚さに、スピン法あるいは
ロールコータ法により塗布、プリベークし、所定のフォト
マスクにより露光、現像、ポストベークを行い、ウエット
あるいはドライエッチングによりパターン５を形成す
る。 次いで、パターン５通りにゲート電極４の加工を行
う。（図２（ａ）） 次に第２層４−２のみを陽極酸化法により一部分酸化さ
せる。アルミニウムの場合、この方法は酒石酸アンモニ
ウムの電解液に基板と対向電極を浸し、基板上のゲート
電極と対抗電極の間に電圧を印加することにより行い、
電圧に依存した陽極酸化膜６が再現性よく形成出来る。
別の方法としては、硫酸もしくはシュウ酸を電解液とし
てもちいる。電極間に3ないし20Vの電圧を加え、電圧印
加時間により酸化膜厚を制御する。ここでは第1層の窒化
チタンは陽極酸化されない。すなわちゲート電極の第1層
と第2層は陽極酸化されない膜と陽極酸化される膜の組
み合わである必要がある。（図２（ｂ）） このように陽極酸化工程を経た後、陽極酸化膜６のみ除
去する。 尚、陽極酸化膜６はあらかじめ1000ないし2000
0Å形成しておくがすべて除去する必要はない。例えば10
0Å程度残っていても問題はない。（図２（ｃ）） この後、イオン注入技術により、例えば燐をドーピングす
る。 ゲート電極のない領域はn+,第1層のゲート電極のみ
ある領域はn-、ゲ-ト電極(第1層第2層ともにある領域)の
直下の領域はドーピングされない所となる。ただし、n-と
するためのイオン注入マスクとなる１層のゲート電極の
厚さおよびゲート絶縁膜の厚さは適時選択する必要があ
る。例えば90kVの注入エネルギーの場合１層のゲート電
極の厚さを200ないし2000Å、ゲート絶縁膜は1000Åとす
る。 チャンネル層となるゲート電極の直下にイオンが注
入されないように2層構造が残っているゲート電極の厚
さは例えば3000ないし10000Åとする。この工程は実施例
１と同じであり、この後の素子化工程も実施例１と同じ
である。
まず、ガラス基板１上にシラン、あるいはジシランをシ
リコンソースとしたLPCVD(Low Pressure Chemical Vapo
ur Deposition)法により非晶質シリコンを500-2000Åの
ぞましくは１０００Åの厚さに形成し、６００℃中でSP
C(Solid Phase Crystalization）することにより、多結
晶シリコン膜２を得る。次いで、フォトリソ、エッチン
グ工程により、所定のパターンに多結晶シリコン膜２を
加工した後、ゲート絶縁膜３として酸化シリコンをスパ
ッタ法、PCVD(Plasma assisted Chemical Vapour Depos
ition)法あるいはAPCVD(Atmosphric Pressure Chemical
Vapour Deposition)法により形成する。さらに、ゲー
ト電極４となる第1層４−１としてチタンあるいは窒化
チタン、第2層４−２としてアルミニウム、アルミニウム
合金(たとえばアルミニウムにシリコン、銅、スカンジウ
ム、タンタル、チタン、ハフニウムの1種類あるいは2種類
以上を添加した合金)膜の２層をＤＣスパッタ法により、
第1層と第2層の合計膜厚として1000Å-20000Åの厚さに
形成する。このように、２層構造は異なる材料で形成す
るのが後のエッチングにとって好ましい。次いで、ポジ
フォトレジストを1000Å-100000Å望ましくは10000Åの
厚さに、スピン法あるいはロールコータ法により塗布、プ
リベークし、所定のフォトマスクにより露光、現像、ポス
トベークを行い、ウエットあるいはドライエッチングに
よりパターン５を形成する。この後、塩素を含むガスを
用いたRIE(Reactive Ion Etching)により、異方性の高
いエッチングでパターン５通りの加工を行う。（図１
（ａ）） このエッチングの後、第２層４−２のみをサイドエッチ
ングによりフォトレジストに対し後退させる。これはア
ルミニウム膜を用いる場合には、リン酸によりウエット
エッチングする。このサイドエッチングによる寸法制御
はエッチングレイトとエッチング時間だけに拠る。（図
１（ｂ）） この後、フォトレジストを剥離し、燐をイオン注入す
る。 一度のイオン注入により、ゲート電極４のない領域
はn+,ゲート電極４−１の１層のみある領域はn-、ゲ-ト
電極４ー２の直下の領域はドーピングされない所とな
る。 n+部には1015cm-2、n-部には1013cm-2オーダーの注
入を行うのが好ましい。 n+となる領域はゲ-ト絶縁膜３
のみが、n-となる領域はゲート絶縁膜３とゲート電極４
−１の1層が、チャンネルとなる領域はゲート電極(第2層
４−２)がイオン注入マスクとなる。イオン注入の加速電
圧、第1層のゲート電極の厚さおよびゲート絶縁膜の厚さ
は適時選択する必要があり、例えば90kVの注入エネルギ
ーの場合第1層のゲート電極の厚さを200ないし2000Å、
ゲート絶縁膜は1000Åとする。 チャンネル層となるゲー
ト電極の直下にイオンが注入されないように2層構造が
残っているゲート電極の厚さは例えば3000ないし10000
Åとする。なお、イオン注入前にゲート電極がない領域の
ゲート絶縁膜を一部、あるいはすべて除去すれば、n+とな
る領域はほとんど半導体がむきだし、n-となる領域はゲ
ート絶縁膜とゲート電極の1層が、チャンネルとなる領域
はゲート絶縁膜とゲート電極(2層)がイオン注入マスク
となる。したがってイオン注入の加速電圧をたとえば、10
kVのように下げることができる。（図１（ｃ）） この後、層間絶縁膜８形成、コンタクトホール形成、ソー
スあるいはドレインとの配線９を形成する。（図１
（ｄ））本薄膜トランジスタでは、ゲート電極のエッジ
は第１層の下層膜がテラス状になっているため急峻でな
く、層間絶縁膜８、さらにはこの上にソースまたはドレ
イン配線膜が形成された場合もゲ-ト電極に対する被覆
性が改善され、配線の断線等の不良防止となる。 実施例２ 以下図２を参照しながら第２の実施例を説明する。ガラ
ス基板１上に多結晶シリコン膜２を形成し、ゲート絶縁
膜３を形成しするのは実施例１と同じである。ゲート電
極４となる第1層４−１として窒化チタン、第2層４−２
としてアルミニウムまたはアルミニウム合金(たとえば
アルミニウムにシリコン、銅、スカンジウム、タンタル、チ
タン、ハフニウムの1種類あるいは2種類以上を添加した
合金)を用い、それぞれＤＣスパッタ法により1000Å-20
000Åの厚さに形成する。ポジフォトレジストを1000Å-
100000Å望ましくは10000Åの厚さに、スピン法あるいは
ロールコータ法により塗布、プリベークし、所定のフォト
マスクにより露光、現像、ポストベークを行い、ウエット
あるいはドライエッチングによりパターン５を形成す
る。 次いで、パターン５通りにゲート電極４の加工を行
う。（図２（ａ）） 次に第２層４−２のみを陽極酸化法により一部分酸化さ
せる。アルミニウムの場合、この方法は酒石酸アンモニ
ウムの電解液に基板と対向電極を浸し、基板上のゲート
電極と対抗電極の間に電圧を印加することにより行い、
電圧に依存した陽極酸化膜６が再現性よく形成出来る。
別の方法としては、硫酸もしくはシュウ酸を電解液とし
てもちいる。電極間に3ないし20Vの電圧を加え、電圧印
加時間により酸化膜厚を制御する。ここでは第1層の窒化
チタンは陽極酸化されない。すなわちゲート電極の第1層
と第2層は陽極酸化されない膜と陽極酸化される膜の組
み合わである必要がある。（図２（ｂ）） このように陽極酸化工程を経た後、陽極酸化膜６のみ除
去する。 尚、陽極酸化膜６はあらかじめ1000ないし2000
0Å形成しておくがすべて除去する必要はない。例えば10
0Å程度残っていても問題はない。（図２（ｃ）） この後、イオン注入技術により、例えば燐をドーピングす
る。 ゲート電極のない領域はn+,第1層のゲート電極のみ
ある領域はn-、ゲ-ト電極(第1層第2層ともにある領域)の
直下の領域はドーピングされない所となる。ただし、n-と
するためのイオン注入マスクとなる１層のゲート電極の
厚さおよびゲート絶縁膜の厚さは適時選択する必要があ
る。例えば90kVの注入エネルギーの場合１層のゲート電
極の厚さを200ないし2000Å、ゲート絶縁膜は1000Åとす
る。 チャンネル層となるゲート電極の直下にイオンが注
入されないように2層構造が残っているゲート電極の厚
さは例えば3000ないし10000Åとする。この工程は実施例
１と同じであり、この後の素子化工程も実施例１と同じ
である。
【０００９】ところで、上記ゲート電極材料として、配
線抵抗を下げることの可能な(ゲートバスラインを含む)
電気比抵抗の低いアルミニウムあるいはアルミニウム合
金を含むメタル層を用いる事は有用である。しかし、上
記イオン注入後は、一般に例えば600℃での熱処理工程
からなる活性化が必要である。イオン注入によりドーピ
ングしても一般には不純物は活性化しない。すなわち低
抵抗化しない。そのため例えば600℃での熱処理を行う。
この際、耐熱性の良いポリシリコンなどをゲート電極と
している場合は全く問題とならないが、上記アルミニウ
ム等を用いた場合、高温での熱処理では熔融してしまう。
一方、熔融しない温度での熱処理では活性化が十分出来
ない。そこで、以下に述べるイオン注入方法では活性化
工程が不要でありアルミニウム等を用いた場合好まし
い。
線抵抗を下げることの可能な(ゲートバスラインを含む)
電気比抵抗の低いアルミニウムあるいはアルミニウム合
金を含むメタル層を用いる事は有用である。しかし、上
記イオン注入後は、一般に例えば600℃での熱処理工程
からなる活性化が必要である。イオン注入によりドーピ
ングしても一般には不純物は活性化しない。すなわち低
抵抗化しない。そのため例えば600℃での熱処理を行う。
この際、耐熱性の良いポリシリコンなどをゲート電極と
している場合は全く問題とならないが、上記アルミニウ
ム等を用いた場合、高温での熱処理では熔融してしまう。
一方、熔融しない温度での熱処理では活性化が十分出来
ない。そこで、以下に述べるイオン注入方法では活性化
工程が不要でありアルミニウム等を用いた場合好まし
い。
【００１０】これはフォスフィン(PH3)、ジボラン(B2H6)
などのガス放電により生成した燐あるいはボロンを含む
イオンを所定の電圧で加速し基板に注入する方法であ
り、同時に水素を注入する（特許出願番号平成４-３０
７３５０に記載されている。）。 この方法は、質量分離を行わないため、大面積に均一に
注入できる利点がり、注入後の活性化を必要としない。 尚、2層構造のゲート電極に限って説明したが3層以上の
構造も同様な思想、手法の基に行えば本発明と同じであ
る。 また多結晶シリコンを半導体とした実施例を示した
が、単結晶シリコン、カドニウムセレナイド、シリコンゲ
ルマニウム合金など単結晶、多結晶、非晶質と構造、ある
いは材料を問わない。
などのガス放電により生成した燐あるいはボロンを含む
イオンを所定の電圧で加速し基板に注入する方法であ
り、同時に水素を注入する（特許出願番号平成４-３０
７３５０に記載されている。）。 この方法は、質量分離を行わないため、大面積に均一に
注入できる利点がり、注入後の活性化を必要としない。 尚、2層構造のゲート電極に限って説明したが3層以上の
構造も同様な思想、手法の基に行えば本発明と同じであ
る。 また多結晶シリコンを半導体とした実施例を示した
が、単結晶シリコン、カドニウムセレナイド、シリコンゲ
ルマニウム合金など単結晶、多結晶、非晶質と構造、ある
いは材料を問わない。
【００１１】
【発明の効果】本発明の製造方法による薄膜トランジス
タによれば、被覆性等が向上するので信頼性の高いトラ
ンジスタが得られん、かつ、簡単にＬＤＤ構造が得られ
るので安価なトランジスタを提供できる。また、本発明
の製造方法によれば、イオン注入工程が減り、コストを
下げることができる。さらに、陽極酸化を用いれば、精
度良くＬＤＤ構造ができる。さらには、低いイオン注入
量である領域すなわちLightly Dopedの領域の直上にゲ
ート電極がある構造すなわちゲートオーバーラップ構造
ともなり、信頼性の高いトランジスタが再現性よくしか
も容易に実現できる。
タによれば、被覆性等が向上するので信頼性の高いトラ
ンジスタが得られん、かつ、簡単にＬＤＤ構造が得られ
るので安価なトランジスタを提供できる。また、本発明
の製造方法によれば、イオン注入工程が減り、コストを
下げることができる。さらに、陽極酸化を用いれば、精
度良くＬＤＤ構造ができる。さらには、低いイオン注入
量である領域すなわちLightly Dopedの領域の直上にゲ
ート電極がある構造すなわちゲートオーバーラップ構造
ともなり、信頼性の高いトランジスタが再現性よくしか
も容易に実現できる。
【図１】本発明実施例１の製造工程を示す図である。
【図２】本発明実施例２の製造工程を示す図である。
【図３】従来技術による薄膜トランジスタの製造工程を
示す図である。
示す図である。
３ ゲート絶縁膜 ４ ゲート電極 ４-1 第１層 ４-2 第２層 ６ 陽極酸化膜 ８ 層間絶縁膜 ９ 配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (2)
- 【請求項１】 ２層構造の電極をエッチングしてゲート
電極を形成し、さらに該電極のうちの上層のみを別にエ
ッチングすることで上層の幅を下層の幅よりも小さな構
成とし、この後、該ゲート電極をマスクとしてソースま
たはドレインとなる領域へイオンを注入することを特徴
とするＬＤＤ構造の薄膜トランジスタの製造方法。 - 【請求項２】 ２層構造のゲート電極を形成し、該電極
のうちの上層のみを陽極酸化して該陽極酸化膜を除去す
ることで上層の幅を下層の幅よりも小さな構成とし、こ
の後、該ゲート電極をマスクとしてソースまたはドレイ
ンとなる領域へイオンを注入することを特徴とするＬＤ
Ｄ構造の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05335344A JP3086579B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05335344A JP3086579B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202210A JPH07202210A (ja) | 1995-08-04 |
| JP3086579B2 true JP3086579B2 (ja) | 2000-09-11 |
Family
ID=18287476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05335344A Expired - Fee Related JP3086579B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086579B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135462A (ja) * | 1996-10-28 | 1998-05-22 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| KR100384672B1 (ko) * | 1998-01-30 | 2003-05-22 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| US6909114B1 (en) | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
| US6501098B2 (en) | 1998-11-25 | 2002-12-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
| US7235810B1 (en) | 1998-12-03 | 2007-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6469317B1 (en) | 1998-12-18 | 2002-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| WO2000054339A1 (fr) * | 1999-03-10 | 2000-09-14 | Matsushita Electric Industrial Co., Ltd. | Transistors a couches minces, flan, et procedes de production de ceux-ci |
| GB2393576B (en) * | 1999-03-10 | 2004-05-19 | Matsushita Electric Ind Co Ltd | LCD substrate |
| US6531713B1 (en) | 1999-03-19 | 2003-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| DE20006642U1 (de) | 2000-04-11 | 2000-08-17 | Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif. | Optische Vorrichtung |
| JP4731714B2 (ja) * | 2000-04-17 | 2011-07-27 | 株式会社半導体エネルギー研究所 | 発光装置 |
| JP4731715B2 (ja) * | 2000-04-19 | 2011-07-27 | 株式会社半導体エネルギー研究所 | 発光装置の作製方法 |
| JP4817535B2 (ja) * | 2000-06-05 | 2011-11-16 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| US6562671B2 (en) | 2000-09-22 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| JP2002185008A (ja) | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 薄膜トランジスタ |
| US6773944B2 (en) | 2001-11-07 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| TWI273637B (en) | 2002-05-17 | 2007-02-11 | Semiconductor Energy Lab | Manufacturing method of semiconductor device |
| JP4382375B2 (ja) | 2003-03-13 | 2009-12-09 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタの製造方法 |
| CN100385684C (zh) * | 2004-10-08 | 2008-04-30 | 中华映管股份有限公司 | 薄膜晶体管及其轻掺杂漏极区的制造方法 |
| JP2007200936A (ja) | 2006-01-23 | 2007-08-09 | Nec Corp | 薄膜トランジスタ及びその製造方法並びに液晶表示装置 |
-
1993
- 1993-12-28 JP JP05335344A patent/JP3086579B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202210A (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3086579B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6335290B1 (en) | Etching method, thin film transistor matrix substrate, and its manufacture | |
| KR940007451B1 (ko) | 박막트랜지스터 제조방법 | |
| US7517738B2 (en) | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor | |
| US5742363A (en) | Liquid crystal display and method for fabricating the same in which the gate electrode is formed from two layers having differing widths | |
| JPH07118544B2 (ja) | 薄膜トランジスター及びその製造方法 | |
| JPH09181328A (ja) | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 | |
| JP2733909B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3270674B2 (ja) | 半導体集積回路の作製方法 | |
| US5668019A (en) | Method of fabricating thin film transistor | |
| KR100292044B1 (ko) | 액정표시장치제조방법 | |
| JPS61224360A (ja) | 電界効果トランジスタの製造方法 | |
| JPH06291145A (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| JP2692914B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100543436B1 (ko) | 액정 표시 장치의 제조 방법 | |
| JP3407067B2 (ja) | 半導体装置の製法 | |
| JP3312541B2 (ja) | 薄膜半導体装置の製造方法 | |
| US5963839A (en) | Reduction of polysilicon contact resistance by nitrogen implantation | |
| JPH05275450A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11345975A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3206069B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR19990015854A (ko) | 박막트랜지스터의 제조방법 | |
| JP2002523898A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3141636B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3374534B2 (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070707 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |