KR100543436B1 - 액정 표시 장치의 제조 방법 - Google Patents
액정 표시 장치의 제조 방법 Download PDFInfo
- Publication number
- KR100543436B1 KR100543436B1 KR1019980019760A KR19980019760A KR100543436B1 KR 100543436 B1 KR100543436 B1 KR 100543436B1 KR 1019980019760 A KR1019980019760 A KR 1019980019760A KR 19980019760 A KR19980019760 A KR 19980019760A KR 100543436 B1 KR100543436 B1 KR 100543436B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- metal
- layer
- region
- forming
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 229910017604 nitric acid Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 239000007921 spray Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 36
- 239000010410 layer Substances 0.000 description 28
- 239000010409 thin film Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000003487 electrochemical reaction Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
하부막이 상부막에 대해 언더 컷된 이중막 구조의 게이트 전극을 마스크로 반도체 패턴의 전면에 n+ 또는 p+ 이온을 주입한다. 이 과정에서, 상부 게이트 전극 패턴과 대응되는 영역의 바깥 부분에 위치한 반도체 패턴은 고농도로 도핑되어 소스 및 드레인 영역이 되고, 게이트 전극과 대응되는 부분은 도핑되지 않은 채널 영역이 되며, 채널 영역과 소스 및 드레인 영역의 사이에 게이트 전극과 중첩되지 않으며 도핑되지 않은 오프 셋 영역이 형성된다. 필요에 따라, 게이트 전극의 상부막을 전면 식각으로 제거하고, 하부막을 마스크로 하여 n_ 또는 p_ 이온을 주입하여 소스 및 드레인 영역의 안쪽에 저농도 LDD 영역을 형성한다.
Description
본 발명은 액정 표시 장치의 제조 방법에 관한 것으로서, 특히 누설 전류를 줄이기 위한 오프 셋(off-set) 또는 LDD(lightly doped drain) 구조의 형성 방법에 관한 것이다.
일반적으로, 박막 트랜지스터의 반도체층으로는 비정질 또는 다결정 규소가 이용되는데, 최근 다결정 규소를 이용한 박막 트랜지스터 액정 표시 장치는 차세대 고동작 평면 표시 장치의 하나로 주목받고 있다.
다결정 규소를 이용하는 경우, 비정질 규소를 이용하는 경우보다 전계 효과 이동도가 커서 보다 좋은 표시 화질을 확보할 수가 있으며, 기판 내에 구동 회로를 화소 부분 형성과 동시에 집적할 수 있어서 구동 아이시(integrated circuit:IC) 재료비나 관련 공정 설비의 비용을 줄일 수 있다.
반면, 박막 트랜지스터가 닫히는 순간 전류가 과도하게 누설되는 문제점이 있다.
그러면, 종래의 박막 트랜지스터 구조에 대하여 도 1을 참고로 하여 더 설명한다.
도 1에 도시한 바와 같이, 기판(10) 위에 버퍼층인 절연막(20)이 형성되어 있고, 그 위에 반도체 패턴(40)이 형성되어 있으며, 그 위를 게이트 절연막(50)이 덮고 있다. 또한, 게이트 절연막(50) 위에는 반도체 패턴(40)과 중첩되도록 게이트 전극(60)이 형성되어 있다.
여기에서, 반도체 패턴(40)은 게이트 전극(60)에 가장자리가 일치하도록 대응되는 부분인 도핑되지 않은 채널 영역(42)과 채널 영역(42)의 바깥쪽에 위치하며 도핑되어 있는 소스 및 드레인 영역(41, 43)으로 각각 나뉜다.
층간 절연막(70)이 게이트 전극(60)을 덮고 있으며 소스 및 드레인 영역(41, 43)을 드러내는 접촉구(C1, C2)가 층간 절연막(70)과 게이트 절연막(50)에 뚫려 있어서, 신호 단자(91, 92)가 접촉구(C1, C2)를 통해 소스 및 드레인 영역(41, 43)과 접촉되어 있다.
게이트 전극(60)으로 문턱 전압 이상의 전압이 인가되면 박막 트랜지스터가 열림 상태가 되어 신호 단자(91)를 통해 화상 신호가 인가되고, 인가된 신호는 고농도의 소스 영역(41), 도핑되지 않은 채널 영역(42) 및 드레인 영역(43)을 거쳐 화소 내로 전달된다.
게이트 전극(60)에 닫힘 전압이 인가되는 순간 박막 트랜지스터는 닫힘 상태가 되는데, 앞서 언급한 바와 같이 다결정 규소의 이동도가 좋기 때문에 많은 양의 전류가 순간적으로 누설된다. 따라서, 다음 열림 전압이 인가될 때까지 유지되어야 하는 화상 신호가 일부 누설된다.
이러한 문제를 해결하기 위해 반도체의 소스 또는 드레인 영역의 안쪽에 도핑되지 않은 오프 셋 구조나 엷게 도핑된 LDD 구조를 두는 방법을 주로 채용하고 있다.
오프 셋 구조나 LDD 구조는 박막 트랜지스터를 형성하기 위한 이온 도핑 공정 동안에 오프 셋 또는 LDD 구조에 필요한 부분을 다음과 같은 방법으로 선택적으로 마스킹(masking)하여 형성할 수 있다.
포토레지스트막 패턴을 마스크로 이용하여 인위적으로 오프-셋 지역을 형성할 수 있다. 그러나, 이온 주입 마스크로 포토레지스트막을 이용하므로 고에너지·고농도 도핑 조건에서 사용에 제한이 따른다. 또한, 사진 식각 공정 상의 오정렬을 세심하게 관리하여야 하며, 광공정이 추가된다.
게이트 금속을 양극 산화시켜 이 산화된 지역을 오프-셋으로 사용할 수 있다. 이 경우, 게이트선과 다른 층과의 전기적 접촉 부분에서는 산화막 형성을 방지하여야 하므로 1 단계 이상의 광 공정이 추가되며, 양극 산화 공정이 추가되어야 한다.
강한 이방성 건식 식각으로 스페이서(spacer)를 형성하여 스페이서 날개 부분을 오프 셋 지역으로 이용할 수 있다. 이 경우, 스페이서 형성을 위해 추가의 CVD(chemical vapor deposition) 공정 및 식각 공정이 필요하고, 건식 식각에 따른 선택비 확보가 어려우며 소자의 손상 등의 문제가 있다.
본 발명의 과제는 오프 셋 또는 LDD 영역을 단순하고 재현성 있게 형성하는 것이다.
이러한 과제를 해결하기 위해서 본 발명에 따른 액정 표시 장치의 제조 방법에서는 게이트 전극용 제1 금속막과 제2 금속막을 차례로 증착하고 식각하여 하부막이 상부막에 대해 언더 컷된 이중막 구조의 게이트 전극을 형성한 다음, 게이트 전극을 마스크로 반도체 패턴에 고농도 이온을 주입하여 소스 및 드레인 영역, 채널 영역 및 오프 셋 영역을 형성한다.
여기에서, 게이트 전극의 상부막을 전면 식각으로 제거하고, 하부막을 마스크로 반도체 패턴에 저농도 이온을 주입하여 오프 셋 영역을 저농도로 도핑하는 것도 가능하다.
게이트 전극 하부막의 언더 컷 구조는 제1 금속막을 식각하여 게이트 전극의 상부막 패턴을 형성한 다음, 상부막 패턴을 마스크로 제2 금속막을 등방성 습식 식각하여 형성할 수 있는데, 이 경우 제1 금속막과 제2 금속막은 서로 식각 선택비를 가지는 금속으로 형성하는 것이 바람직하다.
한편, 제1 및 제2 금속막을 동시에 식각하되, 전기·화학적 작용을 이용하여 언더 컷 구조를 형성할 수도 있다. 이 경우, 제1 금속막과 상기 제2 금속막은 해당 금속막 식각액에 대해 선택성이 없는 물질로 형성하는 것이 바람직하다.
이처럼, 이중막 구조의 게이트 전극을 이용하여 오프 셋 영역 또는 LDD 영역을 형성하므로 공정이 단순하고 재현성이 있다.
그러면, 첨부한 도면을 참고로 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터의 단면도로서, 소스 및 드레인 영역의 안쪽으로 도핑되지 않은 오프 셋 영역 또는 저농도로 도핑된 LDD 영역이 형성되어 있는 구조를 보여준다.
도 1의 구조와 마찬가지로, 기판(100) 위에 산화 규소 등으로 절연막(200)이 덮여 있고, 그 위에 반도체 패턴(400)이 형성되어 있다. 그 위를 게이트 절연막(500)이 덮고 있으며, 게이트 절연막(500) 위에는 반도체 패턴(400)과 중첩되도록 게이트 전극(600)이 형성되어 있다.
반도체 패턴(400)은 게이트 전극(600)과 대응되는 부분에 위치하는 도핑되지 않은 채널 영역(420), 채널 영역(420)의 바깥쪽에 위치하는 도핑된 소스 및 드레인 영역(410, 430)으로 각각 나뉘며, 소스 및 드레인 영역(410, 430)과 채널 영역(420)의 사이에는 도핑되지 않은 오프 셋 영역 또는 저농도로 도핑된 LDD 영역(421)이 형성되어 있다.
오프 셋(421) 영역은 채널 영역(420)과 소스 및 드레인 영역(410, 430)의 사이에서 일종의 전위 장벽의 역할을 하므로, 박막 트랜지스터가 닫힘 상태가 될 때 전류가 다량 누설되는 것을 막는 역할을 한다. 단, 오프 셋(421) 영역의 길이가 지나치게 길어지면, 구동 전류 자체를 감소시키는 현상이 나타날 수 있다.
오프 셋 영역 대신 저농도로 도핑된 LDD 영역(421)을 가지는 경우, 채널 영역(420)과 소스 및 드레인 영역(410, 430) 사이의 전도도가 증가되므로 누설 전류뿐 아니라 구동 전류의 감소 또한 막는 효과가 있다.
그러면, 이러한 구조의 액정 표시 장치의 오프 셋 및 LDD 영역을 형성하는 방법을 도 3a 내지 도 3h를 참고로 하여 다음에서 설명한다.
투명한 절연 기판(100) 위에 산화 규소(SiO2)와 같은 물질을 3000Å 정도의 두께로 형성하여 절연막(200)을 형성한 다음(도 3a 참조), 비정질 규소막(300)을 500∼800Å의 두께로 증착한다(도 3b 참조).
레이저 어닐링(laser annealing)으로 비정질 규소막(300)을 다결정화하고, 패터닝하여 반도체 패턴(400)을 형성한다(도 3c 참조).
그 위에 산화 규소 등을 1000Å 정도의 두께로 증착하여 게이트 절연막(500)을 형성한 다음(도 3d 참조), 게이트 전극을 형성하기 위한 제1 및 제2 게이트 금속막(600, 700)을 각각 2000∼3000Å 정도의 두께로 증착한다. 제1 및 제2 금속막(600, 700)은 서로 큰 선택비를 가지는 Al/Cr, Cr/Al 또는 Cr/ITO의 이중막으로 형성할 수도 있고, 알루미늄 식각액 또는 ITO 식각액에 대해 선택비가 거의 없는 Al/Mo, Mo/Al 또는 Mo/ITO의 이중막으로 형성할 수도 있다(도 3e 참조).
제1 및 제2 게이트 금속막(600, 700) 위에 포토레지스트를 도포하고 게이트 전극 형성을 위한 포토레지스트 패턴(810)을 형성한 다음, 포토레지스트 패턴(810)을 마스크로 하여 제1 및 제2 게이트 금속막(600, 700)을 습식 식각하여 상부막이 하부막보다 바깥쪽으로 튀어나온 이중막 구조의 게이트 전극(710, 610)을 형성한다.
이러한 이중막 구조를 형성하는 방법은 구체적으로 다음과 같다.
제1 및 제2 게이트 금속막(600, 700)이 서로 큰 선택비를 가지는 경우, 하부 금속막(600)에 대해 선택성이 있는 식각액으로 상부 금속막(700)을 식각한다.
이어, 상부 게이트 금속막(700)에 대해 선택성이 있는 식각액으로 하부 게이트 금속막(600)을 등방성 습식 식각한다. 이때, 등방성 습식 식각의 특성에 의해 하부 게이트 금속막(600)은 상부 게이트막(700)의 가장자리로부터 안쪽으로 일정 폭 깎여 들어간 언더 컷이 대칭적으로 형성된다. 언더 컷의 정도는 하부 게이트 금속막(600) 식각시 과식각량에 따라 결정된다.
한편, 제1 및 제2 게이트 금속막(600, 700)이 인산-질산-아세트산의 혼합액인 알루미늄 식각액에 대해 거의 선택비가 없는 경우, 스프레이 방식 또는 Dip방식으로 제1 및 제2 게이트 금속막(600, 700)을 동시에 식각한다. 이때, 상부 및 하부 게이트 금속막(600, 700) 사이의 전기·화학적 반응을 이용하여 하부 게이트 금속막(600)이 대칭형으로 언더 컷된 구조를 얻는다. 이때 언더 컷의 정도는 과식각량, 화학용액의 조성, 식각 모드의 정도에 따라 조절할 수 있다(도 3f 참조).
다음, 포토레지스트 패턴(810)을 제거한 후, 전면에 n+ 또는 p+ 이온을 주입한다. 이때, 상부의 게이트 전극 패턴(710)이 이온 주입시 마스크의 역할을 하므로 상부 게이트 전극 패턴(710)과 대응되는 영역의 바깥 부분에 위치한 반도체 패턴(400)이 도핑된다. 이 도핑된 영역이 소스 및 드레인 영역(410, 430)이 되고, 게이트 전극(710)과 자기 정합된 도핑되지 않은 영역이 채널 영역(422)이 되며, 채널 영역(422)과 소스 및 드레인 영역(410, 430)의 사이에 위치하며 게이트 전극(710)과는 중첩되어 있지 않은 도핑되지 않은 영역이 오프 셋 영역(421)이 된다(도 3g 참조).
필요에 따라, 상부 게이트 금속막(710)을 선택적 전면 식각으로 제거하고, 하부 게이트 금속막(810)을 마스크로 하여 n_ 또는 p_ 이온을 주입하여 소스 및 드레인 영역(410, 430)의 안쪽에 저농도 LDD 영역(421)을 형성한다(도 3h 참조).
이상에서와 같이, 하부막이 상부막에 대해 언더 컷된 이중막 구조의 게이트 전극을 이용한 자기 정합 방식으로 이온을 주입함으로써, 단순하고 재현성있는 공정으로 오프 셋 또는 LDD 영역을 형성할 수 있다.
도 1은 종래의 기술에 따른 박막 트랜지스터의 단면도이고,
도 2는 본 발명의 실시예에 따른 오프셋(off-set) 또는 LDD(lightly doped drain) 영역을 가지는 박막 트랜지스터의 단면도이고,
도 3a 내지 도 3h는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
Claims (10)
- 기판 위에 다결정 규소층을 형성하는 단계,상기 다결정 규소층을 패터닝하여 반도체 패턴을 형성하는 단계,상기 반도체 패턴을 덮는 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 제1 금속막과 제2 금속막을 차례로 증착하는 단계,상기 제1 및 제2 금속막을 식각하여 하부막이 상부막에 대해 언더 컷된 이중막 구조의 게이트 전극을 형성하는 단계,상기 게이트 전극을 마스크로 고농도 이온을 주입하여 상기 게이트 전극의 상부막 패턴에 대응하는 부분의 바깥에 위치하는 도핑된 소스 및 드레인 영역, 상기 게이트 전극의 하부막 패턴에 대응하는 부분인 도핑되지 않은 채널 영역, 상기 채널 영역과 상기 소스 및 드레인 영역 사이에 위치하는 도핑되지 않은 오프 셋 영역을 상기 반도체 패턴에 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
- 제1항에서,상기 게이트 전극의 상부막을 전면 식각으로 제거하는 단계, 상기 게이트 전극의 하부막을 마스크로 상기 반도체 패턴에 저농도 이온을 주입하여 상기 오프 셋 영역을 저농도로 도핑하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
- 제1항에서,상기 게이트 전극을 형성하는 단계는 상기 제1 금속막을 식각하여 상기 게이트 전극의 상부막 패턴을 형성하는 단계, 상기 상부막 패턴을 마스크로 상기 제2 금속막을 등방성 습식 식각하는 단계를 포함하는 액정 표시 장치의 제조 방법.
- 제3항에서,상기 제1 금속막과 상기 제2 금속막은 서로 식각 선택비를 가지는 금속으로 형성하는 액정 표시 장치의 제조 방법.
- 제4항에서,상기 제1 및 제2 금속막은 각각 증착순으로 Al/Cr, Cr/Al 또는 Cr/ITO로 형성하는 액정 표시 장치의 제조 방법.
- 제5항에서,상기 제1 금속막 및 제2 금속막은 각각 2000∼3000Å의 두께로 형성하는 액정 표시 장치의 제조 방법.
- 제1항에서,상기 게이트 전극을 형성하는 단계는 상기 제1 금속막과 상기 제2 금속막을 동시에 식각하는 단계, 상기 제1 및 제2 금속막 사이의 전기·화학적 작용을 이용하여 상기 제1 금속막에 언더 컷 구조를 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
- 제7항에서,상기 제1 금속막과 상기 제2 금속막은 알루미늄 식각액에 대해 선택성이 없는 물질로 형성하는 액정 표시 장치의 제조 방법.
- 제8항에서,상기 제1 금속막과 상기 제2 금속막은 인산-질산-아세트산의 혼합액을 이용한 스프레이 방식으로 식각하는 액정 표시 장치의 제조 방법.
- 제9항에서,상기 제1 및 제2 금속막은 각각 증착순으로 Al/Mo, Mo/Al 또는 Mo/ITO로 형성하는 액정 표시 장치의 제조 방법.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980019760A KR100543436B1 (ko) | 1998-05-29 | 1998-05-29 | 액정 표시 장치의 제조 방법 |
TW088108139A TW418539B (en) | 1998-05-29 | 1999-05-17 | A method for forming TFT in liquid crystal display |
CNB991094646A CN1157772C (zh) | 1998-05-29 | 1999-05-28 | 在液晶显示器中形成薄膜晶体管的方法 |
JP15184099A JP3377184B2 (ja) | 1998-05-29 | 1999-05-31 | 液晶表示装置用薄膜トランジスタ形成方法 |
US09/323,030 US6225150B1 (en) | 1998-05-29 | 1999-06-01 | Method for forming a TFT in a liquid crystal display |
US09/793,541 US6403406B2 (en) | 1998-05-29 | 2001-02-27 | Method for forming a TFT in a liquid crystal display |
JP2001384463A JP3564455B2 (ja) | 1998-05-29 | 2001-12-18 | 液晶表示装置用薄膜トランジスタ形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980019760A KR100543436B1 (ko) | 1998-05-29 | 1998-05-29 | 액정 표시 장치의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990086657A KR19990086657A (ko) | 1999-12-15 |
KR100543436B1 true KR100543436B1 (ko) | 2006-03-23 |
Family
ID=37179848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980019760A KR100543436B1 (ko) | 1998-05-29 | 1998-05-29 | 액정 표시 장치의 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100543436B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001194676A (ja) * | 2000-01-07 | 2001-07-19 | Hitachi Ltd | 液晶表示装置 |
KR101026808B1 (ko) | 2004-04-30 | 2011-04-04 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
KR101232061B1 (ko) * | 2006-04-24 | 2013-02-12 | 삼성디스플레이 주식회사 | 금속 배선의 제조 방법 및 표시 기판의 제조 방법 |
KR102442615B1 (ko) | 2015-07-09 | 2022-09-14 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판의 제조방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06148685A (ja) * | 1992-11-13 | 1994-05-27 | Toshiba Corp | 液晶表示装置 |
JPH0713193A (ja) * | 1993-06-15 | 1995-01-17 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法および表示装置および裏面露光装置 |
JPH09160072A (ja) * | 1995-12-12 | 1997-06-20 | Sanyo Electric Co Ltd | 半導体素子の製造方法 |
-
1998
- 1998-05-29 KR KR1019980019760A patent/KR100543436B1/ko not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06148685A (ja) * | 1992-11-13 | 1994-05-27 | Toshiba Corp | 液晶表示装置 |
JPH0713193A (ja) * | 1993-06-15 | 1995-01-17 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法および表示装置および裏面露光装置 |
JPH09160072A (ja) * | 1995-12-12 | 1997-06-20 | Sanyo Electric Co Ltd | 半導体素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR19990086657A (ko) | 1999-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5010027A (en) | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure | |
US6335290B1 (en) | Etching method, thin film transistor matrix substrate, and its manufacture | |
JP3564455B2 (ja) | 液晶表示装置用薄膜トランジスタ形成方法 | |
US6329672B1 (en) | Thin film transistor having a second gate metal layer preventing formation of hillocks | |
KR950008261B1 (ko) | 반도체장치의 제조방법 | |
JP3086579B2 (ja) | 薄膜トランジスタの製造方法 | |
KR100350112B1 (ko) | 반도체장치의 제조방법 | |
KR100272272B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
US6475843B2 (en) | Polysilicon thin film transistor with a self-aligned LDD structure | |
KR100543436B1 (ko) | 액정 표시 장치의 제조 방법 | |
KR100552296B1 (ko) | 다결정규소박막트랜지스터기판의제조방법 | |
JP2948965B2 (ja) | 薄膜トランジスタの製造方法 | |
KR100292044B1 (ko) | 액정표시장치제조방법 | |
KR19990085497A (ko) | 박막트랜지스터 제조방법 | |
US6803263B1 (en) | Method of fabricating TFT with self-aligned structure | |
KR100308852B1 (ko) | 액정표시장치의트랜지스터제조방법 | |
KR100580396B1 (ko) | 액정 표시 장치용 박막 트랜지스터의 제조 방법 | |
KR100370451B1 (ko) | 단순공정에의한비정질실리콘박막트랜지스터와액정표시소자(lcd)제조방법 | |
KR100274893B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
KR0172880B1 (ko) | 액정표시장치의 제조방법 | |
KR100612987B1 (ko) | 박막 트랜지스터 액정 표시 장치의 제조 방법 | |
KR970003742B1 (ko) | 자기정열구조의 박막트랜지스터 제조방법 | |
KR100304910B1 (ko) | 박막트랜지스터제조방법 | |
KR100191786B1 (ko) | 박막트랜지스터의 제조방법 | |
JPH11233776A (ja) | 薄膜半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121214 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140102 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20151230 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |