JPH05275450A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH05275450A JPH05275450A JP29269292A JP29269292A JPH05275450A JP H05275450 A JPH05275450 A JP H05275450A JP 29269292 A JP29269292 A JP 29269292A JP 29269292 A JP29269292 A JP 29269292A JP H05275450 A JPH05275450 A JP H05275450A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- gate insulating
- insulating film
- photoresist
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 オフセット構造あるいはＬＤＤ構造を有し、
オフ時のドレイン電流を低減させることができる薄膜ト
ランジスタをマスク数の増加やマスク間の位置合せ精度
の向上などの写真工程上の精度を要求されることなく製
造する。 【構成】 絶縁性基板１上にチャネル用のSi薄膜２を形
成後、SiO2を主成分とするゲート絶縁膜３を形成し、こ
のゲート絶縁膜３上に不純物をドーピングしたSi薄膜に
よるゲート電極４を形成し、このゲート電極４をホトレ
ジスト１１をマスクとして等方性エッチングによりパタ
ーニングするとともに、このホトレジスト１１をマスク
として異方性エッチングによりゲート絶縁膜３をゲート
電極４よりも広めにパターニングしてソース・ドレイン
領域から除去し、不純物をSi薄膜２に注入してソース・
ドレイン領域にオフセット構造を形成する。
オフ時のドレイン電流を低減させることができる薄膜ト
ランジスタをマスク数の増加やマスク間の位置合せ精度
の向上などの写真工程上の精度を要求されることなく製
造する。 【構成】 絶縁性基板１上にチャネル用のSi薄膜２を形
成後、SiO2を主成分とするゲート絶縁膜３を形成し、こ
のゲート絶縁膜３上に不純物をドーピングしたSi薄膜に
よるゲート電極４を形成し、このゲート電極４をホトレ
ジスト１１をマスクとして等方性エッチングによりパタ
ーニングするとともに、このホトレジスト１１をマスク
として異方性エッチングによりゲート絶縁膜３をゲート
電極４よりも広めにパターニングしてソース・ドレイン
領域から除去し、不純物をSi薄膜２に注入してソース・
ドレイン領域にオフセット構造を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、アクティブマトリク
ス液晶ディスプレイ等のスイッチとして用いられる薄膜
トランジスタの製造方法に関するものである。
ス液晶ディスプレイ等のスイッチとして用いられる薄膜
トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】図６（ｄ）は図５（ａ）〜図５（ｄ）及
び図６（ａ）〜図６（ｃ）の工程断面図に沿って製造さ
れた従来のＬＤＤ（Lightly Doped Drain)構造を持つ薄
膜トランジスタの断面図であり、例えば特公平３−３８
７５５号公報に示されたものである。図６（ｄ）におい
て、１は絶縁性基板、２は絶縁性基板１上に形成された
チャネルとして働くSi薄膜、３はSi薄膜２上に形成され
たゲート絶縁膜、４はゲート絶縁膜３上に形成されたゲ
ート電極、５はリン、ホウ素などの不純物を低濃度にSi
薄膜２中にドーピングしたソース・ドレイン領域、６は
リン、ホウ素などの不純物を高濃度にSi薄膜２上にドー
ピングしたソース・ドレイン領域である。
び図６（ａ）〜図６（ｃ）の工程断面図に沿って製造さ
れた従来のＬＤＤ（Lightly Doped Drain)構造を持つ薄
膜トランジスタの断面図であり、例えば特公平３−３８
７５５号公報に示されたものである。図６（ｄ）におい
て、１は絶縁性基板、２は絶縁性基板１上に形成された
チャネルとして働くSi薄膜、３はSi薄膜２上に形成され
たゲート絶縁膜、４はゲート絶縁膜３上に形成されたゲ
ート電極、５はリン、ホウ素などの不純物を低濃度にSi
薄膜２中にドーピングしたソース・ドレイン領域、６は
リン、ホウ素などの不純物を高濃度にSi薄膜２上にドー
ピングしたソース・ドレイン領域である。
【０００３】７は金属薄膜からなるソース電極、８は金
属薄膜からなるドレイン電極、９はソース電極７及びド
レイン電極８とソース・ドレイン領域６とを接続するコ
ンタクトホールである。
属薄膜からなるドレイン電極、９はソース電極７及びド
レイン電極８とソース・ドレイン領域６とを接続するコ
ンタクトホールである。
【０００４】次に、図５（ａ）〜図５（ｄ）、及び図６
（ａ）〜図６（ｄ）の工程断面に基づいて、図６（ｄ）
に示す薄膜トランジスタの製造方法について説明する。
まず、図５（ａ）〜図５（ｄ）に示す第１段の工程段階
から説明する。
（ａ）〜図６（ｄ）の工程断面に基づいて、図６（ｄ）
に示す薄膜トランジスタの製造方法について説明する。
まず、図５（ａ）〜図５（ｄ）に示す第１段の工程段階
から説明する。
【０００５】まず、図５（ａ）に示すように絶縁性基板
１上にチャネル層となるSi薄膜２を形成する。次に、図
５（ｂ）に示すように、SiO2からなるゲート絶縁膜３を
例えば熱酸化法あるいはスパッタ法で１４００Å成膜す
る。このゲート絶縁膜３上に例えばリンをドープしたド
ープドSi薄膜を成膜し、次いでパターニングすることに
より図５（ｃ）に示すようにゲート電極４を形成する。
このゲート電極４をマスクとして、例えばリンを低濃度
にイオン注入して図５（ｄ）に示すようにSi薄膜２にソ
ース・ドレイン領域５を形成する。
１上にチャネル層となるSi薄膜２を形成する。次に、図
５（ｂ）に示すように、SiO2からなるゲート絶縁膜３を
例えば熱酸化法あるいはスパッタ法で１４００Å成膜す
る。このゲート絶縁膜３上に例えばリンをドープしたド
ープドSi薄膜を成膜し、次いでパターニングすることに
より図５（ｃ）に示すようにゲート電極４を形成する。
このゲート電極４をマスクとして、例えばリンを低濃度
にイオン注入して図５（ｄ）に示すようにSi薄膜２にソ
ース・ドレイン領域５を形成する。
【０００６】次に、図６（ａ）〜図６（ｄ）に示す第２
段の工程段階に入り、図６（ａ）に示すようにホトレジ
スト１０を用いてゲート電極４よりも広めのパターンを
ゲート電極４上に形成する。次に、ホトレジスト１０を
マスクとして、高濃度に例えばリンをSi薄膜２にイオン
注入する。これにより、不純物のリンが低濃度にドーピ
ングされたソース・ドレイン領域５と不純物のリンが高
濃度にドーピングされたソース・ドレイン領域６が図６
（ｂ）に示すように形成される。
段の工程段階に入り、図６（ａ）に示すようにホトレジ
スト１０を用いてゲート電極４よりも広めのパターンを
ゲート電極４上に形成する。次に、ホトレジスト１０を
マスクとして、高濃度に例えばリンをSi薄膜２にイオン
注入する。これにより、不純物のリンが低濃度にドーピ
ングされたソース・ドレイン領域５と不純物のリンが高
濃度にドーピングされたソース・ドレイン領域６が図６
（ｂ）に示すように形成される。
【０００７】次に、図６（ｃ）に示すようにゲート絶縁
膜３にコンタクトホール９を形成し、次に図６（ｄ）に
示すようにコンタクトホール９を介してソース電極７と
ドレイン電極８を同時に形成する。これにより、ＬＤＤ
構造の薄膜トランジスタが形成される。又、図５（ｄ）
に示した低濃度のイオン注入を行わないと、領域５は意
図的に不純物ドーピングを行わない領域となり、オフセ
ット構造の薄膜トランジスタが実現できる。
膜３にコンタクトホール９を形成し、次に図６（ｄ）に
示すようにコンタクトホール９を介してソース電極７と
ドレイン電極８を同時に形成する。これにより、ＬＤＤ
構造の薄膜トランジスタが形成される。又、図５（ｄ）
に示した低濃度のイオン注入を行わないと、領域５は意
図的に不純物ドーピングを行わない領域となり、オフセ
ット構造の薄膜トランジスタが実現できる。
【０００８】次に、動作について説明する。ソース電極
７とドレイン電極８との間に電圧を印加した状態で、ソ
ース電極７とゲート電極４との間に印加する電圧を変化
させることによりソース電極７とドレイン電極８の間に
流れるドレイン電流を変化させることができ、図６
（ｄ）に示す薄膜トランジスタをスイッチング素子とし
て使用することができる。
７とドレイン電極８との間に電圧を印加した状態で、ソ
ース電極７とゲート電極４との間に印加する電圧を変化
させることによりソース電極７とドレイン電極８の間に
流れるドレイン電流を変化させることができ、図６
（ｄ）に示す薄膜トランジスタをスイッチング素子とし
て使用することができる。
【０００９】例えば、アクティブマトリクス液晶ディス
プレイのスイッチング素子として使用する場合は、薄膜
トランジスタのオフ時の抵抗は少なくとも液晶の比抵抗
以下にすることが必要であり、このためトランジスタの
オフ時のドレイン電流を低減することが必要になる。
プレイのスイッチング素子として使用する場合は、薄膜
トランジスタのオフ時の抵抗は少なくとも液晶の比抵抗
以下にすることが必要であり、このためトランジスタの
オフ時のドレイン電流を低減することが必要になる。
【００１０】特に、オン時のドレイン電流を大きくする
ために、チャネルを形成するためのSi薄膜２として多結
晶Si膜を用いた場合は、多結晶Si中に存在する結晶粒界
のためにField enhanced emmission電流が流れ、オフ時
のドレイン電流が増加する。このオフ時のドレイン電流
は結晶粒界に存在する未結合手の数及びドレイン近傍の
電界強度に比例すると、一般的に言われている。
ために、チャネルを形成するためのSi薄膜２として多結
晶Si膜を用いた場合は、多結晶Si中に存在する結晶粒界
のためにField enhanced emmission電流が流れ、オフ時
のドレイン電流が増加する。このオフ時のドレイン電流
は結晶粒界に存在する未結合手の数及びドレイン近傍の
電界強度に比例すると、一般的に言われている。
【００１１】このため、図６（ｄ）において、ドレイン
近傍の電界強度を低減する目的で不純物を低濃度にドー
ピングしたソース・ドレイン領域５を形成し、Si薄膜２
とソース・ドレイン領域６との間に形成される空乏層幅
を広げ、電界強度を低減させる。その結果として、オフ
時のドレイン電流を低減できるＬＤＤ構造となってい
る。
近傍の電界強度を低減する目的で不純物を低濃度にドー
ピングしたソース・ドレイン領域５を形成し、Si薄膜２
とソース・ドレイン領域６との間に形成される空乏層幅
を広げ、電界強度を低減させる。その結果として、オフ
時のドレイン電流を低減できるＬＤＤ構造となってい
る。
【００１２】
【発明が解決しようとする課題】従来のＬＤＤ構造を持
つ薄膜トランジスタは以上のように構成されており、不
純物濃度が低い領域５と不純物濃度が高い領域６を作り
分けるために２回の写真製版工程が必要であった。又、
不純物濃度が低い領域５の長さが長くなるとその領域５
の抵抗成分が増加し、薄膜トランジスタのオン時のドレ
イン電流が低減するため、図６（ａ）におけるゲート電
極４とレジスト１０の位置合せに精度が要求された。特
に、オフ時のドレイン電流を低下させるために、低濃度
にドーピングした領域５の不純物濃度を低下させると、
この低濃度領域５の抵抗成分が増加し、オン時のドレイ
ン電流の低下を引き起こすために、ゲート電極４とレジ
スト１０の位置合せに精度の向上が要求された。
つ薄膜トランジスタは以上のように構成されており、不
純物濃度が低い領域５と不純物濃度が高い領域６を作り
分けるために２回の写真製版工程が必要であった。又、
不純物濃度が低い領域５の長さが長くなるとその領域５
の抵抗成分が増加し、薄膜トランジスタのオン時のドレ
イン電流が低減するため、図６（ａ）におけるゲート電
極４とレジスト１０の位置合せに精度が要求された。特
に、オフ時のドレイン電流を低下させるために、低濃度
にドーピングした領域５の不純物濃度を低下させると、
この低濃度領域５の抵抗成分が増加し、オン時のドレイ
ン電流の低下を引き起こすために、ゲート電極４とレジ
スト１０の位置合せに精度の向上が要求された。
【００１３】又、不純物濃度が低い領域５に不純物を意
図的に入れないオフセット構造を作り、オフ時のドレイ
ン電流を低下させることも行われるが、この部分の抵抗
成分が増加するため、その長さを精度良く制御しないと
オン時のドレイン電流の急激な低下をもたらし、精度良
く露光することがきわめて難しかった。液晶ディスプレ
イのように、デバイスの表示部の対角線の長さが数イン
チを越えるような大型のデバイスにおいては、大面積露
光ができかつ位置合せ精度が高い露光機の利用が比較的
難かしく、上記要求を満すことができなかった。
図的に入れないオフセット構造を作り、オフ時のドレイ
ン電流を低下させることも行われるが、この部分の抵抗
成分が増加するため、その長さを精度良く制御しないと
オン時のドレイン電流の急激な低下をもたらし、精度良
く露光することがきわめて難しかった。液晶ディスプレ
イのように、デバイスの表示部の対角線の長さが数イン
チを越えるような大型のデバイスにおいては、大面積露
光ができかつ位置合せ精度が高い露光機の利用が比較的
難かしく、上記要求を満すことができなかった。
【００１４】この発明は上記のような課題を解決するた
めに成されたものであり、ドレイン近傍の電界強度を弱
めてオフ時のドレイン電流を減少させることができるオ
フセット構造あるいはＬＤＤ構造を有する薄膜トランジ
スタをマスク数の増加やマスク間の位置合せ精度の向上
を特別に要求されることなく製造することができる薄膜
トランジスタの製造方法を得ることを目的とする。
めに成されたものであり、ドレイン近傍の電界強度を弱
めてオフ時のドレイン電流を減少させることができるオ
フセット構造あるいはＬＤＤ構造を有する薄膜トランジ
スタをマスク数の増加やマスク間の位置合せ精度の向上
を特別に要求されることなく製造することができる薄膜
トランジスタの製造方法を得ることを目的とする。
【００１５】
【課題を解決するための手段】請求項１に係る薄膜トラ
ンジスタの製造方法は、ゲート絶縁膜上にドープドSi薄
膜を成膜してホトレジストをマスクとして等方性エッチ
ングによりパターン化してゲート電極を形成する工程
と、上記ホトレジストをマスクとして異方性エッチング
によりゲート電極パターン幅よりも広めにゲート絶縁膜
をパターニングしてソース・ドレイン領域から取り除く
工程と、チャネル用のSi薄膜にイオン注入してソース・
ドレイン領域にオフセット構造を形成する工程を設けた
ものである。
ンジスタの製造方法は、ゲート絶縁膜上にドープドSi薄
膜を成膜してホトレジストをマスクとして等方性エッチ
ングによりパターン化してゲート電極を形成する工程
と、上記ホトレジストをマスクとして異方性エッチング
によりゲート電極パターン幅よりも広めにゲート絶縁膜
をパターニングしてソース・ドレイン領域から取り除く
工程と、チャネル用のSi薄膜にイオン注入してソース・
ドレイン領域にオフセット構造を形成する工程を設けた
ものである。
【００１６】請求項２に係る薄膜トランジスタの製造方
法は、イオン注入に際して、ゲート絶縁膜に不純物が十
分通過しない低い加速電圧で高濃度にチャネル用Si薄膜
にイオン注入する工程と、ゲート絶縁膜に不純物が十分
通過する高い加速電圧でチャネル用Si薄膜に低濃度にイ
オン注入してソース・ドレイン領域にＬＤＤ構造を形成
する工程を設けたものである。
法は、イオン注入に際して、ゲート絶縁膜に不純物が十
分通過しない低い加速電圧で高濃度にチャネル用Si薄膜
にイオン注入する工程と、ゲート絶縁膜に不純物が十分
通過する高い加速電圧でチャネル用Si薄膜に低濃度にイ
オン注入してソース・ドレイン領域にＬＤＤ構造を形成
する工程を設けたものである。
【００１７】請求項３に係る薄膜トランジスタの製造方
法は、イオン注入に際して上記した高濃度のイオン注入
の後にゲート電極両端のゲート絶縁膜をエッチング除去
し、その後に上記した低濃度のイオン注入を行う工程を
設けたものである。
法は、イオン注入に際して上記した高濃度のイオン注入
の後にゲート電極両端のゲート絶縁膜をエッチング除去
し、その後に上記した低濃度のイオン注入を行う工程を
設けたものである。
【００１８】請求項４に係る薄膜トランジスタの製造方
法は、ゲート絶縁膜上に不純物をドーピングしたSi薄膜
を成膜してホトレジストをマスクとして等方性エッチン
グによりパターン化してホトレジストより狭いゲート電
極を形成する工程と、上記ホトレジストをマスクとして
ゲート絶縁膜を介してチャネル用Si薄膜に不純物をイオ
ン注入してソース・ドレイン領域にオフセット構造を形
成する工程を設けたものである。
法は、ゲート絶縁膜上に不純物をドーピングしたSi薄膜
を成膜してホトレジストをマスクとして等方性エッチン
グによりパターン化してホトレジストより狭いゲート電
極を形成する工程と、上記ホトレジストをマスクとして
ゲート絶縁膜を介してチャネル用Si薄膜に不純物をイオ
ン注入してソース・ドレイン領域にオフセット構造を形
成する工程を設けたものである。
【００１９】請求項５に係る薄膜トランジスタの製造方
法は、イオン注入に際して、ホトレジストをマスクとし
てゲート絶縁膜を介してチャネル用Si薄膜に不純物を高
濃度にイオン注入する工程と、ホトレジストを除去した
後、ゲート電極をマスクとしてゲート絶縁膜を介してチ
ャネル用Si薄膜に不純物を低濃度にイオン注入してソー
ス・ドレイン領域にＬＤＤ構造を形成する工程を設けた
ものである。
法は、イオン注入に際して、ホトレジストをマスクとし
てゲート絶縁膜を介してチャネル用Si薄膜に不純物を高
濃度にイオン注入する工程と、ホトレジストを除去した
後、ゲート電極をマスクとしてゲート絶縁膜を介してチ
ャネル用Si薄膜に不純物を低濃度にイオン注入してソー
ス・ドレイン領域にＬＤＤ構造を形成する工程を設けた
ものである。
【００２０】
【作用】請求項１，２においては、ゲート電極パターン
幅よりも広めにゲート絶縁膜がパターニングされてソー
ス・ドレイン領域から取り除かれ、マスク数の増加や高
精度のマスク位置合せが不必要となり、またソース・ド
レイン領域にイオン注入してオフセット構造又はＬＤＤ
構造が形成され、オフ時のドレイン電流が減少する。
幅よりも広めにゲート絶縁膜がパターニングされてソー
ス・ドレイン領域から取り除かれ、マスク数の増加や高
精度のマスク位置合せが不必要となり、またソース・ド
レイン領域にイオン注入してオフセット構造又はＬＤＤ
構造が形成され、オフ時のドレイン電流が減少する。
【００２１】請求項３においては、高濃度のイオン注入
に際して高い加速電圧を必要としない。
に際して高い加速電圧を必要としない。
【００２２】請求項４においては、ゲート電極のパター
ン形成時に等方性エッチングが行われてホトレジストよ
りも狭くゲート電極が形成され、イオン注入もこのホト
レジストをマスクとして行われる。このため、マスク数
の増加や高精度のマスク位置合せを必要とせずにオフセ
ット構造が形成され、オフ時のドレイン電流が減少す
る。
ン形成時に等方性エッチングが行われてホトレジストよ
りも狭くゲート電極が形成され、イオン注入もこのホト
レジストをマスクとして行われる。このため、マスク数
の増加や高精度のマスク位置合せを必要とせずにオフセ
ット構造が形成され、オフ時のドレイン電流が減少す
る。
【００２３】請求項５においては、ゲート電極がホトレ
ジストより狭く形成され、不純物の高濃度のイオン注入
もこのホトレジストをマスクとして行われる。又、この
ホトレジストを除去した後ゲート電極をマスクとして不
純物の低濃度のイオン注入が行われる。このため、マス
ク数の増加や高精度のマスク位置合せを必要とせずにＬ
ＤＤ構造が形成され、オフ時のドレイン電流が低減され
る。
ジストより狭く形成され、不純物の高濃度のイオン注入
もこのホトレジストをマスクとして行われる。又、この
ホトレジストを除去した後ゲート電極をマスクとして不
純物の低濃度のイオン注入が行われる。このため、マス
ク数の増加や高精度のマスク位置合せを必要とせずにＬ
ＤＤ構造が形成され、オフ時のドレイン電流が低減され
る。
【００２４】
【実施例】実施例１ 以下、この発明の実施例について説明する。図１（ａ）
〜図１（ｄ）はこの実施例の薄膜トランジスタの製造方
法の第１段の工程断面図であり、図２（ａ）〜図２
（ｃ）は同じく第２段の工程断面図である。まず、図２
（ｃ）の最終工程図により構成を述べると、絶縁性基板
１上にチャネルとして働くSi薄膜２が形成され、このSi
薄膜２上にゲート絶縁膜３が形成され、このゲート絶縁
膜３上にゲート電極４が形成されている。
〜図１（ｄ）はこの実施例の薄膜トランジスタの製造方
法の第１段の工程断面図であり、図２（ａ）〜図２
（ｃ）は同じく第２段の工程断面図である。まず、図２
（ｃ）の最終工程図により構成を述べると、絶縁性基板
１上にチャネルとして働くSi薄膜２が形成され、このSi
薄膜２上にゲート絶縁膜３が形成され、このゲート絶縁
膜３上にゲート電極４が形成されている。
【００２５】又、Si薄膜２中にはリン、ホウ素などの不
純物を高濃度にドーピングして、ソース・ドレイン領域
６ａを形成する。又、保護膜１２にはコンタクトホール
９が形成されており、このコンタクトホール９にはソー
ス電極７及びドレイン電極８が形成され、それぞれソー
ス・ドレイン領域６ａとコンタクトをとるようにしてい
る。なお、ソース電極７及びドレイン電極８は金属薄膜
により形成されている。
純物を高濃度にドーピングして、ソース・ドレイン領域
６ａを形成する。又、保護膜１２にはコンタクトホール
９が形成されており、このコンタクトホール９にはソー
ス電極７及びドレイン電極８が形成され、それぞれソー
ス・ドレイン領域６ａとコンタクトをとるようにしてい
る。なお、ソース電極７及びドレイン電極８は金属薄膜
により形成されている。
【００２６】次に、製造方法について説明する。まず、
図１（ａ）に示すように、絶縁性基板１上にチャネル層
としてSi薄膜２を形成し、次に図１（ｂ）に示すように
SiO2からなるゲート絶縁膜３を例えば熱酸化法あるいは
スパッタ法により１４００Å程度の膜厚で成膜する。
図１（ａ）に示すように、絶縁性基板１上にチャネル層
としてSi薄膜２を形成し、次に図１（ｂ）に示すように
SiO2からなるゲート絶縁膜３を例えば熱酸化法あるいは
スパッタ法により１４００Å程度の膜厚で成膜する。
【００２７】このゲート絶縁膜３上には図１（ｃ）に示
すように、例えばリンをドーピングしたSi薄膜を１５０
０Å程度の膜厚で成膜し、次いでホトレジスト１１をマ
スクとして例えばSF6 ガスを用いてプラズマ中でドライ
エッチングを行い、パターニングすることによりゲート
電極４を形成する。このとき、SF6 ガスは等方性のエッ
チングを行う。例えば、ＳＦ6 ドライエッチング条件を
高周波電力０．０８Ｗ／cm2 、圧力４０ｍTorrとしてエ
ッチングを行うと、同時にゲート電極４はサイドエッチ
ングされ、ホトレジスト１１のパターン端部より０．５
μｍ程度内側に入る。
すように、例えばリンをドーピングしたSi薄膜を１５０
０Å程度の膜厚で成膜し、次いでホトレジスト１１をマ
スクとして例えばSF6 ガスを用いてプラズマ中でドライ
エッチングを行い、パターニングすることによりゲート
電極４を形成する。このとき、SF6 ガスは等方性のエッ
チングを行う。例えば、ＳＦ6 ドライエッチング条件を
高周波電力０．０８Ｗ／cm2 、圧力４０ｍTorrとしてエ
ッチングを行うと、同時にゲート電極４はサイドエッチ
ングされ、ホトレジスト１１のパターン端部より０．５
μｍ程度内側に入る。
【００２８】次に、図１（ｄ）に示すように、ゲート絶
縁膜３をCHF3ガスを用いてドライエッチングする。この
場合のドライエッチングの条件は高周波電力０．２５Ｗ
／cm 2 、圧力４０ｍTorrとする。このCHF3ガスによるド
ライエッチングは異方性であるため、ゲート絶縁膜３は
ゲート電極４上のホトレジスト１１と同一パターンにエ
ッチングされる。このため、ゲート絶縁膜３のエッチン
グを完了したとき、ドープSi膜からなるゲート電極４は
ゲート絶縁膜３よりも０．５μｍほど内側に入った構造
となる。
縁膜３をCHF3ガスを用いてドライエッチングする。この
場合のドライエッチングの条件は高周波電力０．２５Ｗ
／cm 2 、圧力４０ｍTorrとする。このCHF3ガスによるド
ライエッチングは異方性であるため、ゲート絶縁膜３は
ゲート電極４上のホトレジスト１１と同一パターンにエ
ッチングされる。このため、ゲート絶縁膜３のエッチン
グを完了したとき、ドープSi膜からなるゲート電極４は
ゲート絶縁膜３よりも０．５μｍほど内側に入った構造
となる。
【００２９】次に、図２（ａ）に示すようにホトレジス
ト１１を剥離した後、ゲート電極４及びゲート絶縁膜３
をマスクとして、例えばリンなどの不純物を高濃度にSi
薄膜２にイオン注入する。このときのイオン注入の加速
電圧は、ゲート絶縁膜３をリンが通過しない電圧に設定
する。このイオン注入により、SiO2からなるゲート絶縁
膜３がない領域ではリンの不純物が高濃度にドーピング
されたソース・ドレイン領域６ａが形成されるが、その
他のSi薄膜２中には不純物がイオン注入されない。
ト１１を剥離した後、ゲート電極４及びゲート絶縁膜３
をマスクとして、例えばリンなどの不純物を高濃度にSi
薄膜２にイオン注入する。このときのイオン注入の加速
電圧は、ゲート絶縁膜３をリンが通過しない電圧に設定
する。このイオン注入により、SiO2からなるゲート絶縁
膜３がない領域ではリンの不純物が高濃度にドーピング
されたソース・ドレイン領域６ａが形成されるが、その
他のSi薄膜２中には不純物がイオン注入されない。
【００３０】次に、図２（ｂ）に示すように保護膜１２
を形成後、コンタクトホール９を形成し、次に図２
（ｃ）に示すようにソース電極７とドレイン電極８を同
時に形成する。この結果、オフセット構造をもつ薄膜ト
ランジスタが形成される。
を形成後、コンタクトホール９を形成し、次に図２
（ｃ）に示すようにソース電極７とドレイン電極８を同
時に形成する。この結果、オフセット構造をもつ薄膜ト
ランジスタが形成される。
【００３１】次に、上記構成の薄膜トランジスタの動作
について説明する。ソース電極７とドレイン電極８の間
に電圧を印加した状態でソース電極７とゲート電極４間
に印加する電圧を変化させると、ソース電極７とドレイ
ン電極８間に流れるドレイン電流を変化させることがで
き、図２（ｃ）の薄膜トランジスタをスイッチング素子
として使用することができる。
について説明する。ソース電極７とドレイン電極８の間
に電圧を印加した状態でソース電極７とゲート電極４間
に印加する電圧を変化させると、ソース電極７とドレイ
ン電極８間に流れるドレイン電流を変化させることがで
き、図２（ｃ）の薄膜トランジスタをスイッチング素子
として使用することができる。
【００３２】既に述べたように、アクティブマトリクス
液晶ディスプレイのスイッチング素子として使用する場
合には、薄膜トランジスタのオフ時の抵抗は少なくとも
液晶の比抵抗以下にすることが必要であり、このために
薄膜トランジスタのオフ時にのドレイン電流を低減する
ことが必要である。特にオン時のドレイン電流を大きく
するためにチャネルを形成するSi薄膜２として多結晶Si
膜を用いた場合は、多結晶Si膜中に存在する結晶粒界の
ためにField enhanced emission 電流が流れ、オフ時の
ドレイン電流が増加する。
液晶ディスプレイのスイッチング素子として使用する場
合には、薄膜トランジスタのオフ時の抵抗は少なくとも
液晶の比抵抗以下にすることが必要であり、このために
薄膜トランジスタのオフ時にのドレイン電流を低減する
ことが必要である。特にオン時のドレイン電流を大きく
するためにチャネルを形成するSi薄膜２として多結晶Si
膜を用いた場合は、多結晶Si膜中に存在する結晶粒界の
ためにField enhanced emission 電流が流れ、オフ時の
ドレイン電流が増加する。
【００３３】このオフ時のドレイン電流は結晶粒界に存
在する未結合手の数及びドレイン近傍の電界強度に比例
すると言われており、オフ時のドレイン電流低減のため
にはドレイン近傍の電界強度を低減することが大切であ
る。図２（ｃ）の薄膜トランジスタはチャネル端部がオ
フセット構造となっており、ドレイン近傍の電界強度を
弱めることができ、薄膜トランジスタのオフ時のドレイ
ン電流を低減することができる。しかも、ホトレジスト
１１をゲート電極４及びゲート絶縁膜３のエッチングに
使用でき、マスク数の増加や高精度のマスク位置合せが
不要となる。
在する未結合手の数及びドレイン近傍の電界強度に比例
すると言われており、オフ時のドレイン電流低減のため
にはドレイン近傍の電界強度を低減することが大切であ
る。図２（ｃ）の薄膜トランジスタはチャネル端部がオ
フセット構造となっており、ドレイン近傍の電界強度を
弱めることができ、薄膜トランジスタのオフ時のドレイ
ン電流を低減することができる。しかも、ホトレジスト
１１をゲート電極４及びゲート絶縁膜３のエッチングに
使用でき、マスク数の増加や高精度のマスク位置合せが
不要となる。
【００３４】実施例２ 実施例１では、ソース・ドレイン領域６ａを形成するた
めのイオン注入時において、イオン注入の加速電圧をリ
ンがゲート絶縁膜３を通過しない程度以下としたので、
オフセット構造の薄膜トランジスタを製造することがで
きたが、実施例２ではイオン注入時に、リンなどの不純
物をゲート絶縁膜３を通過しない程度以下の加速電圧で
高濃度にSi薄膜２中にイオン注入し、ソース・ドレイン
領域６ａを形成する工程と、ゲート絶縁膜３を通過する
高い加速電圧でリンなどの不純物を低濃度にSi薄膜２中
にさらにイオン注入する工程を用いることにより、図３
に示すように低濃度に不純物がドーピングされた領域５
ａをもつＬＤＤ構造の薄膜トランジスタを製造すること
ができ、オン時のドレイン電流の低減をあまり生じるこ
となく、オフ時のドレイン電流の低減に貢献することが
できる。
めのイオン注入時において、イオン注入の加速電圧をリ
ンがゲート絶縁膜３を通過しない程度以下としたので、
オフセット構造の薄膜トランジスタを製造することがで
きたが、実施例２ではイオン注入時に、リンなどの不純
物をゲート絶縁膜３を通過しない程度以下の加速電圧で
高濃度にSi薄膜２中にイオン注入し、ソース・ドレイン
領域６ａを形成する工程と、ゲート絶縁膜３を通過する
高い加速電圧でリンなどの不純物を低濃度にSi薄膜２中
にさらにイオン注入する工程を用いることにより、図３
に示すように低濃度に不純物がドーピングされた領域５
ａをもつＬＤＤ構造の薄膜トランジスタを製造すること
ができ、オン時のドレイン電流の低減をあまり生じるこ
となく、オフ時のドレイン電流の低減に貢献することが
できる。
【００３５】実施例３ 実施例２ではＬＤＤ構造を実現するためには、ゲート電
極４の両端にゲート絶縁膜３を残し、イオン注入時の加
速電圧を変化させた。これに対し、例えば図２（ａ）で
示した高濃度のイオン注入後、例えばバッファーフッ酸
のように、ゲート電極４として用いるドーブドSiはエッ
チングしないがゲート絶縁膜３として用いるSiO2はエッ
チングするエッチャントに漬け、ゲート電極４の両端の
ゲート絶縁膜３をエッチングし、次に低濃度にイオン注
入することにより図４に示したＬＤＤ構造の薄膜トラン
ジスタを製造することができる。実施例２では、高い加
速電圧を印加する必要がなくなる。
極４の両端にゲート絶縁膜３を残し、イオン注入時の加
速電圧を変化させた。これに対し、例えば図２（ａ）で
示した高濃度のイオン注入後、例えばバッファーフッ酸
のように、ゲート電極４として用いるドーブドSiはエッ
チングしないがゲート絶縁膜３として用いるSiO2はエッ
チングするエッチャントに漬け、ゲート電極４の両端の
ゲート絶縁膜３をエッチングし、次に低濃度にイオン注
入することにより図４に示したＬＤＤ構造の薄膜トラン
ジスタを製造することができる。実施例２では、高い加
速電圧を印加する必要がなくなる。
【００３６】なお、上記各実施例ではゲート電極４のエ
ッチングにSF6 を用いたが、Cl2 ，NF3 ，CF4 等を主成
分とする等方性ドライエッチングを実現できるガスを用
いてもよい。又、ゲート絶縁膜３のエッチングにCHF3ガ
スを用いたが、CF4 ，CF3Cl，CF2Cl2，C2F6，C2F5Cl，C
2F4Cl2 ，C3F8などを主成分とする異方性ドライエッチ
ングを実現できるガスを用いてもよい。
ッチングにSF6 を用いたが、Cl2 ，NF3 ，CF4 等を主成
分とする等方性ドライエッチングを実現できるガスを用
いてもよい。又、ゲート絶縁膜３のエッチングにCHF3ガ
スを用いたが、CF4 ，CF3Cl，CF2Cl2，C2F6，C2F5Cl，C
2F4Cl2 ，C3F8などを主成分とする異方性ドライエッチ
ングを実現できるガスを用いてもよい。
【００３７】実施例４ 図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は実施例４
による薄膜トランジスタの製造方法の工程断面図であ
り、まず図７（ａ）に示すように絶縁性基板１上にチャ
ネル層としてSi薄膜２を形成し、次に図７（ｂ）に示す
ようにSiO2からなるゲート絶縁膜３を例えば熱酸化法あ
るいはスパッタ法により１４００Å程度成膜する。次
に、図７（ｃ）に示すように、ゲート絶縁膜３上に例え
ばリンをドーピングしたSi薄膜を１５００Å成膜した
後、ホトレジスト１１をマスクとして例えばSF6 ガスを
用いてプラズマ中でドライエッチングを行い、パターニ
ングすることによりゲート電極４を形成する。SF6 ガス
は等方性のエッチングを行う。例えば、高周波電力０．
０８Ｗ／cm2 、圧力４０ｍtorrの条件で上記ドライエッ
チングを行うと、ゲート電極４はサイドエッチされ、ホ
トレジスト１１の端部より０．５μｍ程度内側に入る。
による薄膜トランジスタの製造方法の工程断面図であ
り、まず図７（ａ）に示すように絶縁性基板１上にチャ
ネル層としてSi薄膜２を形成し、次に図７（ｂ）に示す
ようにSiO2からなるゲート絶縁膜３を例えば熱酸化法あ
るいはスパッタ法により１４００Å程度成膜する。次
に、図７（ｃ）に示すように、ゲート絶縁膜３上に例え
ばリンをドーピングしたSi薄膜を１５００Å成膜した
後、ホトレジスト１１をマスクとして例えばSF6 ガスを
用いてプラズマ中でドライエッチングを行い、パターニ
ングすることによりゲート電極４を形成する。SF6 ガス
は等方性のエッチングを行う。例えば、高周波電力０．
０８Ｗ／cm2 、圧力４０ｍtorrの条件で上記ドライエッ
チングを行うと、ゲート電極４はサイドエッチされ、ホ
トレジスト１１の端部より０．５μｍ程度内側に入る。
【００３８】次に、図８（ａ）に示すように、ホトレジ
スト１１を残したまま、これをマスクとして、例えばリ
ンなどの不純物をSi薄膜２にイオン注入する。このと
き、ホトレジスト１１はゲート電極４よりも少し幅が広
いため、ゲート電極４よりも広い範囲のSi薄膜２にイオ
ンが注入されない。上記したイオン注入により、不純物
が高濃度にドーピングされたソース・ドレイン領域６ｂ
が形成される。
スト１１を残したまま、これをマスクとして、例えばリ
ンなどの不純物をSi薄膜２にイオン注入する。このと
き、ホトレジスト１１はゲート電極４よりも少し幅が広
いため、ゲート電極４よりも広い範囲のSi薄膜２にイオ
ンが注入されない。上記したイオン注入により、不純物
が高濃度にドーピングされたソース・ドレイン領域６ｂ
が形成される。
【００３９】次に、図８（ｂ）に示すように、ホトレジ
スト１１を取り除き、保護膜１２を形成後コンタクトホ
ール９をあけ、次に図８（ｃ）に示すように金属薄膜か
らなるソース電極７とドレイン電極８を同時に形成す
る。この結果、オフセット構造をもつ薄膜トランジスタ
が形成される。なお、実施例４の動作は実施例１の動作
と同様であるので説明を省略する。
スト１１を取り除き、保護膜１２を形成後コンタクトホ
ール９をあけ、次に図８（ｃ）に示すように金属薄膜か
らなるソース電極７とドレイン電極８を同時に形成す
る。この結果、オフセット構造をもつ薄膜トランジスタ
が形成される。なお、実施例４の動作は実施例１の動作
と同様であるので説明を省略する。
【００４０】実施例５ 実施例４ではオフセット構造について示したが、ソース
・ドレイン領域６ｂを形成するためのイオン注入工程
後、ホトレジスト１１を取り除いてゲート電極４をマス
クとして例えばリンなどの不純物を今度は低濃度でSi薄
膜２にイオン注入することにより、図９に示したように
低濃度に不純物がドーピングされた領域５ｂを持つＬＤ
Ｄ構造の薄膜トランジスタを製造することができ、薄膜
トランジスタのオフ時のドレイン電流を低減することが
できる。又、この際、ゲート電極４をゲート絶縁膜３よ
りも厚くすることにより、２回目のイオン注入時におい
て、ゲート電極４の下のゲート絶縁膜３に注入不純物が
混入するのを防ぐことができる。
・ドレイン領域６ｂを形成するためのイオン注入工程
後、ホトレジスト１１を取り除いてゲート電極４をマス
クとして例えばリンなどの不純物を今度は低濃度でSi薄
膜２にイオン注入することにより、図９に示したように
低濃度に不純物がドーピングされた領域５ｂを持つＬＤ
Ｄ構造の薄膜トランジスタを製造することができ、薄膜
トランジスタのオフ時のドレイン電流を低減することが
できる。又、この際、ゲート電極４をゲート絶縁膜３よ
りも厚くすることにより、２回目のイオン注入時におい
て、ゲート電極４の下のゲート絶縁膜３に注入不純物が
混入するのを防ぐことができる。
【００４１】実施例６ 実施例５ではソース・ドレイン領域６ｂ上のゲート絶縁
膜３を残したまま２回目のイオン注入を行うため、ゲー
ト電極４をゲート絶縁膜３よりも厚くする必要があっ
た。これに対して、１回目のイオン注入後、ホトレジス
ト１１を取り除いた後、例えばバッファーフッ酸のよう
に、ゲート電極４として用いるドープドSiはエッチング
しないがゲート絶縁膜３として用いるSiO2はエッチング
するエッチャントに漬け、ゲート電極４からはみ出した
ゲート絶縁膜３をエッチングし、次に上記した２回目の
イオン注入をすることにより、ゲート電極４を厚くする
ことなく図１０に示したＬＤＤ構造を得ることができ
る。
膜３を残したまま２回目のイオン注入を行うため、ゲー
ト電極４をゲート絶縁膜３よりも厚くする必要があっ
た。これに対して、１回目のイオン注入後、ホトレジス
ト１１を取り除いた後、例えばバッファーフッ酸のよう
に、ゲート電極４として用いるドープドSiはエッチング
しないがゲート絶縁膜３として用いるSiO2はエッチング
するエッチャントに漬け、ゲート電極４からはみ出した
ゲート絶縁膜３をエッチングし、次に上記した２回目の
イオン注入をすることにより、ゲート電極４を厚くする
ことなく図１０に示したＬＤＤ構造を得ることができ
る。
【００４２】なお、実施例４〜６ではゲート電極４のエ
ッチングにSF6 を用いたが、Cl2 ，NF3 ，CF4 などを主
成分とする等方性ドライエッチングを実現できるガスを
用いてもよい。
ッチングにSF6 を用いたが、Cl2 ，NF3 ，CF4 などを主
成分とする等方性ドライエッチングを実現できるガスを
用いてもよい。
【００４３】
【発明の効果】以上のように、請求項１，２の発明によ
れば、ゲート電極を等方性エッチングし、エッチングと
同時にサイドエッチングを起こした後に同一のホトレジ
ストマスクを用いて異方性エッチングによりゲート絶縁
膜をエッチングし、その後に不純物を高濃度にあるいは
低濃度にイオン注入しており、セルフアライメント的に
オフセット構造あるいはＬＤＤ構造を形成することがで
き、マスク数の増加やマスク間の位置合せ精度の向上な
どの精度の高い写真工程の追加なしにオフ時のドレイン
電流の少ない薄膜トランジスタを得ることができる。
れば、ゲート電極を等方性エッチングし、エッチングと
同時にサイドエッチングを起こした後に同一のホトレジ
ストマスクを用いて異方性エッチングによりゲート絶縁
膜をエッチングし、その後に不純物を高濃度にあるいは
低濃度にイオン注入しており、セルフアライメント的に
オフセット構造あるいはＬＤＤ構造を形成することがで
き、マスク数の増加やマスク間の位置合せ精度の向上な
どの精度の高い写真工程の追加なしにオフ時のドレイン
電流の少ない薄膜トランジスタを得ることができる。
【００４４】又、請求項３によれば、高濃度のイオン注
入の後にゲート電極の両端部のゲート絶縁膜をエッチン
グにより除去し、その後に低濃度の不純物のイオン注入
を行っており、低濃度のイオン注入の際に高い加速電圧
を加える必要がなく、製造を容易にすることができる。
入の後にゲート電極の両端部のゲート絶縁膜をエッチン
グにより除去し、その後に低濃度の不純物のイオン注入
を行っており、低濃度のイオン注入の際に高い加速電圧
を加える必要がなく、製造を容易にすることができる。
【００４５】又、請求項４，５によれば、ゲート電極を
等方性エッチングし、エッチングと同時にサイドエッチ
ングを起こした後に、同一のホトレジストマスクを残し
たままイオン注入を行うことによりオフセット構造を形
成し、さらにはホトレジストを取り除いて低濃度のイオ
ン注入を行うことによりＬＤＤ構造を形成しており、精
度の高い写真製版工程の追加なしにオフ時のドレイン電
流が少ない薄膜トランジスタを得ることができる。
等方性エッチングし、エッチングと同時にサイドエッチ
ングを起こした後に、同一のホトレジストマスクを残し
たままイオン注入を行うことによりオフセット構造を形
成し、さらにはホトレジストを取り除いて低濃度のイオ
ン注入を行うことによりＬＤＤ構造を形成しており、精
度の高い写真製版工程の追加なしにオフ時のドレイン電
流が少ない薄膜トランジスタを得ることができる。
【図１】この発明の第１の実施例による薄膜トランジス
タの製造方法を示す工程断面図である。
タの製造方法を示す工程断面図である。
【図２】この発明の実施例１による薄膜トランジスタの
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図３】この発明の実施例２による薄膜トランジスタの
断面図である。
断面図である。
【図４】この発明の実施例３による薄膜トランジスタの
断面図である。
断面図である。
【図５】従来の薄膜トランジスタの製造方法を示す工程
断面図である。
断面図である。
【図６】従来の薄膜トランジスタの製造方法を示す工程
断面図である。
断面図である。
【図７】この発明の実施例４による薄膜トランジスタの
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図８】この発明の実施例４による薄膜トランジスタの
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図９】この発明の実施例５による薄膜トランジスタの
断面図である。
断面図である。
【図１０】この発明の実施例６による薄膜トランジスタ
の断面図である。
の断面図である。
１ 絶縁性基板 ２ Si薄膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ａ，５ｂ 低濃度に不純物がドーピングされた領域 ６ａ，６ｂ ソース・ドレイン領域 ７ ソース電極 ８ ドレイン電極 ９ コンタクトホール １１ ホトレジスト １２ 保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ (72)発明者 升谷 雄一 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社材料デバイス研究所内
Claims (5)
- 【請求項１】 絶縁性基板上にチャネル層となるSi薄膜
を形成した後にSiO2を主成分とするゲート絶縁膜を形成
する工程と、ゲート絶縁膜上に不純物をドーピングした
Si薄膜を成膜してホトレジストをマスクとして等方性エ
ッチングによりパターン化してゲート電極を形成する工
程と、上記ホトレジストをマスクとして異方性エッチン
グにより上記ゲート電極パターン幅より広めに上記ゲー
ト絶縁膜をパターニングしてこのゲート絶縁膜をソース
・ドレイン領域から取り除く工程と、上記チャネル用の
Si薄膜に不純物をイオン注入してソース・ドレイン領域
にオフセット構造を形成する工程を備えたことを特徴と
する薄膜トランジスタの製造方法。 - 【請求項２】 絶縁性基板上にチャネル層となるSi薄膜
を形成した後にSiO2を主成分とするゲート絶縁膜を形成
する工程と、ゲート絶縁膜上に不純物をドーピングした
Si薄膜を成膜してホトレジストをマスクとして等方性エ
ッチングによりパターン化してゲート電極を形成する工
程と、上記ホトレジストをマスクとして異方性エッチン
グにより上記ゲート電極パターン幅よりも広めに上記ゲ
ート絶縁膜をパターニングしてこのゲート絶縁膜をソー
ス・ドレイン領域から取り除く工程と、上記ゲート絶縁
膜に不純物が十分通過しない低い加速電圧で高濃度に上
記チャネル用のSi薄膜にイオン注入する工程と、上記ゲ
ート絶縁膜に不純物が十分通過する高い加速電圧で上記
チャネル用のSi薄膜に低濃度にイオン注入してソース・
ドレイン領域にＬＤＤ構造を形成する工程を備えたこと
を特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 絶縁性基板上にチャネル層となるSi薄膜
を形成した後にSiO2を主成分とするゲート絶縁膜を形成
する工程と、ゲート絶縁膜上に不純物をドーピングした
Si薄膜を成膜してホトレジストをマスクとして等方性エ
ッチングによりパターン化してゲート電極を形成する工
程と、上記ホトレジストをマスクとして異方性エッチン
グにより上記ゲート電極パターン幅よりも広めに上記ゲ
ート絶縁膜をパターニングしてこのゲート絶縁膜をソー
ス・ドレイン領域から取り除く工程と、上記ゲート絶縁
膜に不純物が十分通過しない低い加速電圧で高濃度に上
記チャネル用のSi薄膜にイオン注入する工程と、上記ゲ
ート電極の両端部のゲート絶縁膜をエッチングにより取
り除いた後に上記チャネル用のSi薄膜に不純物を低濃度
にイオン注入してソース・ドレイン領域にＬＤＤ構造を
形成する工程を備えたことを特徴とする薄膜トランジス
タの製造方法。 - 【請求項４】 絶縁性基板上にチャネル層となるSi薄膜
を形成した後にSiO2を主成分とするゲート絶縁膜を形成
する工程と、ゲート絶縁膜上に不純物をドーピングした
Si薄膜を成膜してホトレジストをマスクとして等方性エ
ッチングによりパターン化してホトレジストより狭いゲ
ート電極を形成する工程と、上記ホトレジストをマスク
としてゲート絶縁膜を介してチャネル用のSi薄膜に不純
物をイオン注入してソース・ドレイン領域にオフセット
構造を形成する工程を備えたことを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項５】 絶縁性基板上にチャネル層となるSi薄膜
を形成した後にSiO2を主成分とするゲート絶縁膜を形成
する工程と、ゲート絶縁膜上に不純物をドーピングした
Si薄膜を成膜してホトレジストをマスクとして等方性エ
ッチングによりパターン化してホトレジストより狭いゲ
ート電極を形成する工程と、上記ホトレジストをマスク
としてゲート絶縁膜を介してチャネル用のSi薄膜に不純
物を高濃度にイオン注入する工程と、ホトレジストを取
り除いた後、ゲート電極をマスクとしてゲート絶縁膜を
介してチャネル用Si薄膜に不純物を低濃度にイオン注入
してソース・ドレイン領域にＬＤＤ構造を形成する工程
を備えたことを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/094,954 US5668019A (en) | 1992-01-30 | 1993-07-23 | Method of fabricating thin film transistor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1477092 | 1992-01-30 | ||
| JP4-14770 | 1992-01-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275450A true JPH05275450A (ja) | 1993-10-22 |
Family
ID=11870299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29269292A Pending JPH05275450A (ja) | 1992-01-30 | 1992-10-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275450A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19500380A1 (de) * | 1994-05-20 | 1995-11-23 | Mitsubishi Electric Corp | Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür |
| JPH08186262A (ja) * | 1994-12-19 | 1996-07-16 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
| JP2002533925A (ja) * | 1998-12-18 | 2002-10-08 | タレス | Ｃｍｏｓトランジスタ及び関連素子の製造方法 |
-
1992
- 1992-10-30 JP JP29269292A patent/JPH05275450A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19500380A1 (de) * | 1994-05-20 | 1995-11-23 | Mitsubishi Electric Corp | Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür |
| DE19500380C2 (de) * | 1994-05-20 | 2001-05-17 | Mitsubishi Electric Corp | Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür |
| JPH08186262A (ja) * | 1994-12-19 | 1996-07-16 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| JP2002533925A (ja) * | 1998-12-18 | 2002-10-08 | タレス | Ｃｍｏｓトランジスタ及び関連素子の製造方法 |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3474604B2 (ja) | 薄膜トランジスタおよびその製法 | |
| US6146930A (en) | Method of fabricating an active-matrix liquid crystal display | |
| KR100395667B1 (ko) | Mos구조용게이트전극제조방법 | |
| JP3086579B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5668019A (en) | Method of fabricating thin film transistor | |
| US6677189B2 (en) | Method for forming polysilicon thin film transistor with a self-aligned LDD structure | |
| JPH07211912A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH05182983A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05275450A (ja) | 薄膜トランジスタの製造方法 | |
| JPH06250212A (ja) | アクティブマトリックス基板とその製造方法 | |
| JPH07131027A (ja) | 薄膜半導体装置の製造方法 | |
| JPH06140421A (ja) | 薄膜トランジスタの製造方法 | |
| KR0141197B1 (ko) | 반도체소자 콘택 형성방법 | |
| KR100362191B1 (ko) | 반도체소자의박막트랜지스터및그제조방법 | |
| KR100543436B1 (ko) | 액정 표시 장치의 제조 방법 | |
| JP3407067B2 (ja) | 半導体装置の製法 | |
| US6100122A (en) | Thin film transistor having an insulating membrane layer on a portion of its active layer | |
| KR0151066B1 (ko) | 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 | |
| KR0141780B1 (ko) | 반도체소자 제조방법 | |
| JP3499861B2 (ja) | 薄膜トランジスタの製法 | |
| JP3499860B2 (ja) | 薄膜トランジスタおよびその製法 | |
| KR960019768A (ko) | 트랜지스터 제조방법 | |
| JP3316518B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100304910B1 (ko) | 박막트랜지스터제조방법 | |
| JP3374534B2 (ja) | 薄膜トランジスタの製造方法 |