JP2002533925A - Ｃｍｏｓトランジスタ及び関連素子の製造方法 - Google Patents
Ｃｍｏｓトランジスタ及び関連素子の製造方法Info
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Abstract
(57)【要約】
本発明は、ＣＭＯＳ型トランジスタとそれに関連する装置の製造方法に関するものである。アクティブ層においてＣＭＯＳ技術を利用して第１型及び第２型のトランジスタを製造する方法である。この方法によると、−アクティブ層の特定の領域をエッチング又は不活性化することで、第１（Ｎ）型及び第２（Ｐ）型のトランジスタのソース、所定幅のチャネル及びドレインを形成するアクティブ島部を画定（１）し、−少なくともアクティブ島部を絶縁層によって被覆（２）し、絶縁層を導電層で被覆（２）し、−第１型のトランジスタのゲートを全て、そして第２型のトランジスタのゲートを全て順番にエッチング（３）する。関連する装置とは、発明による方法に従って得られたＣＭＯＳ型トランジスタ装置である。特に、アクティブマトリックス型液晶表示板のアドレッシング及び制御用の装置に適用可能である。
Description
【０００１】 本発明は、ＭＯＳトランジスタの製造方法、この方法によって得られるＭＯＳ
トランジスタを具備する装置及びこのような装置を用いたアクティブマトリック
スのアドレッシング及び制御用装置に関するものである。 本発明は、特に、アクティブマトリックス型液晶表示板のためのアドレッシン
グ及び制御装置に関するものである。 本発明は、更に、大型の家電の分野に関連するものである。本発明によって、
多結晶性シリコンからなるＣＭＯＳ型相補トランジスタで電子回路を形成するこ
とができる。これらのトランジスタは、軽くドーピングされたゲート・エッジ領
域を有する。 本発明は、非耐熱性や非結晶性の基板にも対応する低温法（Ｔｍａｘ＜４５０
℃）にも適用可能である。
トランジスタを具備する装置及びこのような装置を用いたアクティブマトリック
スのアドレッシング及び制御用装置に関するものである。 本発明は、特に、アクティブマトリックス型液晶表示板のためのアドレッシン
グ及び制御装置に関するものである。 本発明は、更に、大型の家電の分野に関連するものである。本発明によって、
多結晶性シリコンからなるＣＭＯＳ型相補トランジスタで電子回路を形成するこ
とができる。これらのトランジスタは、軽くドーピングされたゲート・エッジ領
域を有する。 本発明は、非耐熱性や非結晶性の基板にも対応する低温法（Ｔｍａｘ＜４５０
℃）にも適用可能である。
【０００２】 従来の方法によれば、ＡＭＬＣＤ、即ちアクティブマトリックス型液晶表示板
は、ガラス製の基板上に形成される。アクティブマトリックス型液晶板のアドレ
ッシングは、現在ではガラス板上に薄膜トランジスタを集積することで行う。こ
のようなＴＦＴトランジスタは水素化アモルファスシリコンａＳｉ：Ｈからなる
ものである。この種のＴＦＴトランジスタは、電子の移動度が０．５ｃｍ2Ｖ-1
ｓ-1程度と低い。また、この製造技術では、相補型の論理回路を作成することが
不可能である。このような制限によって、この技術は画面上の画素のアドレッシ
ングを行うために必要なトランジスタの作成に限って使用されていた。画面の制
御は、線の選択、成形及び異なるカラム上にビデオデータを表示する処理等を含
む。画面制御を扱うことのできる装置を作成するには、例えば、シリコン集積回
路をガラス板の周囲に移動させるための方法等の他の技術を必要とする。
は、ガラス製の基板上に形成される。アクティブマトリックス型液晶板のアドレ
ッシングは、現在ではガラス板上に薄膜トランジスタを集積することで行う。こ
のようなＴＦＴトランジスタは水素化アモルファスシリコンａＳｉ：Ｈからなる
ものである。この種のＴＦＴトランジスタは、電子の移動度が０．５ｃｍ2Ｖ-1
ｓ-1程度と低い。また、この製造技術では、相補型の論理回路を作成することが
不可能である。このような制限によって、この技術は画面上の画素のアドレッシ
ングを行うために必要なトランジスタの作成に限って使用されていた。画面の制
御は、線の選択、成形及び異なるカラム上にビデオデータを表示する処理等を含
む。画面制御を扱うことのできる装置を作成するには、例えば、シリコン集積回
路をガラス板の周囲に移動させるための方法等の他の技術を必要とする。
【０００３】 アモルファスシリコンを用いた技術の弱点を改善すべく、多結晶性薄膜シリコ
ンを使用する技術が開発されている。多結晶性薄膜シリコンの価値は、この材料
を使用して非耐熱性や非結晶性の基板に高品質の電子回路を形成することができ
るところにある。 その主な利用法は、アクティブマトリックス型液晶表示板のアドレッシングで
ある。
ンを使用する技術が開発されている。多結晶性薄膜シリコンの価値は、この材料
を使用して非耐熱性や非結晶性の基板に高品質の電子回路を形成することができ
るところにある。 その主な利用法は、アクティブマトリックス型液晶表示板のアドレッシングで
ある。
【０００４】 多結晶性シリコンは、それぞれ１００あるいは５０ｃｍ2Ｖ-1ｓ-1程度の高い
範囲の移動度を有するＮ型及びＰ型ＴＦＴの低温製造を可能とする。よって、多
結晶性シリコンを用いることで、フラット型表示板のアドレッシングに対応でき
る性能を有するＣＭＯＳ回路を作成することができる。周囲のアドレッシング回
路の一部又はすべてを集積することで、集積回路が減ることによる表示板の相対
的なコストダウンを図ることができる。しかし、これはガラス板上に形成される
回路がより複雑化することによって製造効率が大きく低下しないことが条件にな
る。製造効率は、電子回路の製造に用いるマスクの数に直接的に左右される。
範囲の移動度を有するＮ型及びＰ型ＴＦＴの低温製造を可能とする。よって、多
結晶性シリコンを用いることで、フラット型表示板のアドレッシングに対応でき
る性能を有するＣＭＯＳ回路を作成することができる。周囲のアドレッシング回
路の一部又はすべてを集積することで、集積回路が減ることによる表示板の相対
的なコストダウンを図ることができる。しかし、これはガラス板上に形成される
回路がより複雑化することによって製造効率が大きく低下しないことが条件にな
る。製造効率は、電子回路の製造に用いるマスクの数に直接的に左右される。
【０００５】 絶縁基板上にＣＭＯＳ（例えばＳＯＩ、即ちシリコン・オン・インシュレータ
型）回路を形成する基本方法は、次の各工程に対応する少なくとも６つのマスク
を要する： シリコンの島部の画定、 トランジスタのゲートの画定、 Ｎ型注入領域の画定、 Ｐ型注入領域の画定、 コンタクト孔の形成、 金属の画定。
型）回路を形成する基本方法は、次の各工程に対応する少なくとも６つのマスク
を要する： シリコンの島部の画定、 トランジスタのゲートの画定、 Ｎ型注入領域の画定、 Ｐ型注入領域の画定、 コンタクト孔の形成、 金属の画定。
【０００６】 本発明の目的は、既知の方法と比較してより少ない数のマスクでＣＭＯＳ回路
の製造を実現することである。 そのため、本発明は、アクティブ層においてＣＭＯＳ技術を用いた第１型及び
第２型のトランジスタの製造方法であって、 アクティブ層における特定の領域をエッチングするか又は非アクティブにする
ことで、第１型及び第２型のトランジスタのソース、特定の幅のチャネル及びド
レインとなるアクティブ島を画定し、 少なくともアクティブ島部を絶縁層及び導電層で被覆し、 第１型のトランジスタのゲートを全て、次に、第２型のトランジスタのゲート
を全てエッチングすることを特徴とする方法を提供するものである。
の製造を実現することである。 そのため、本発明は、アクティブ層においてＣＭＯＳ技術を用いた第１型及び
第２型のトランジスタの製造方法であって、 アクティブ層における特定の領域をエッチングするか又は非アクティブにする
ことで、第１型及び第２型のトランジスタのソース、特定の幅のチャネル及びド
レインとなるアクティブ島を画定し、 少なくともアクティブ島部を絶縁層及び導電層で被覆し、 第１型のトランジスタのゲートを全て、次に、第２型のトランジスタのゲート
を全てエッチングすることを特徴とする方法を提供するものである。
【０００７】 各トランジスタのゲートは、トランジスタのチャネルの制御を可能とすること
でトランジスタを制御する。 本発明による方法の利点は、マスクの数と注入工程の数を減らすところにある
。
でトランジスタを制御する。 本発明による方法の利点は、マスクの数と注入工程の数を減らすところにある
。
【０００８】 従来の基本的な方法では、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートは同時
にエッチングされる。Ｎ+及びＰ+のコンタクト領域はイオン注入で得る。これら
はゲートエッジ部に対して自己整列され、ゲートはマスクの役割を果す。Ｎ型ト
ランジスタに対して、この状況はゲートエッジチャネルにおいて強力な電界を引
き起こす。この強力な電界は、ゲートバイアスがプラス側にあるとき特性を不安
定にし、ゲートバイアスがマイナス側にあるとき大きな漏洩電流を引き起こす。
特性の不安定さは、チャネルにおいてホット電子が発生し、このホットキャリア
が水素原子との相互作用により界面の欠損が生じ、ＳｉＯ2／Ｓｉ界面の欠損が
不活性となることが原因である。漏洩電流は、逆バイアスのドレイン・チャネル
接合における強力な電界が原因である。漏洩電流のレベルはドレイン・ソース及
びゲート・ソース電圧の指数関数的である。
にエッチングされる。Ｎ+及びＰ+のコンタクト領域はイオン注入で得る。これら
はゲートエッジ部に対して自己整列され、ゲートはマスクの役割を果す。Ｎ型ト
ランジスタに対して、この状況はゲートエッジチャネルにおいて強力な電界を引
き起こす。この強力な電界は、ゲートバイアスがプラス側にあるとき特性を不安
定にし、ゲートバイアスがマイナス側にあるとき大きな漏洩電流を引き起こす。
特性の不安定さは、チャネルにおいてホット電子が発生し、このホットキャリア
が水素原子との相互作用により界面の欠損が生じ、ＳｉＯ2／Ｓｉ界面の欠損が
不活性となることが原因である。漏洩電流は、逆バイアスのドレイン・チャネル
接合における強力な電界が原因である。漏洩電流のレベルはドレイン・ソース及
びゲート・ソース電圧の指数関数的である。
【０００９】 このような強力な電界を減衰させるため、ゲートエッジに特定の領域を形成す
る。この領域はチャネルの他の個所より軽くドーピングされていることが特徴で
ある。ＬＤＤ領域、即ち軽ドープ領域と称する。Ｎ型トランジスタＮにおいて、
ＬＤＤ領域はＮ型領域である。ＬＤＤ領域の長さはチャネルの長さの１０％程度
、即ち単結晶シリコン技術の場合約０．１μｍ、多結晶シリコン技術の場合約０
．５μｍである。単結晶技術では、ＬＤＤ領域はゲートエッジスペーサ又は誘電
間隔を形成することで得られる。スペーサは、誘電膜を適切に付着及び異方性エ
ッチングすることによって得られる。この技術は、広い表面を有する基板に直接
適用することはできない。
る。この領域はチャネルの他の個所より軽くドーピングされていることが特徴で
ある。ＬＤＤ領域、即ち軽ドープ領域と称する。Ｎ型トランジスタＮにおいて、
ＬＤＤ領域はＮ型領域である。ＬＤＤ領域の長さはチャネルの長さの１０％程度
、即ち単結晶シリコン技術の場合約０．１μｍ、多結晶シリコン技術の場合約０
．５μｍである。単結晶技術では、ＬＤＤ領域はゲートエッジスペーサ又は誘電
間隔を形成することで得られる。スペーサは、誘電膜を適切に付着及び異方性エ
ッチングすることによって得られる。この技術は、広い表面を有する基板に直接
適用することはできない。
【００１０】 既知の多結晶シリコン技術では、ＬＤＤ領域を形成するために特別なマスクと
特定の注入工程が必要である。これにより、必要なマスクの数が７つとなり、注
入工程が３つとなる。本発明は、マスクの数を５つとし、注入工程を２つにする
。また、本発明ではＬＤＤ領域が自己整列し、ＬＤＤ領域の長さと独立したドー
パント量の確認を可能とする。
特定の注入工程が必要である。これにより、必要なマスクの数が７つとなり、注
入工程が３つとなる。本発明は、マスクの数を５つとし、注入工程を２つにする
。また、本発明ではＬＤＤ領域が自己整列し、ＬＤＤ領域の長さと独立したドー
パント量の確認を可能とする。
【００１１】 既知の多結晶シリコン技術では、ＬＤＤ領域はゲート上に自己整列した低ドー
ズの注入によって得られる。その後、Ｎ型トランジスタの場合では例えばリン等
のＮ+型注入によるドーパントの重ドーズ注入の際、ＬＤＤ領域は樹脂によって
保護される。この方法が大型のガラス板上で行われる場合、イオン流下での樹脂
の加熱に関連する技術的課題がある。本発明による方法では、このような課題は
皆無である。保護用樹脂の層は、ドーパントの高ドーズ注入の前に除去される。
ズの注入によって得られる。その後、Ｎ型トランジスタの場合では例えばリン等
のＮ+型注入によるドーパントの重ドーズ注入の際、ＬＤＤ領域は樹脂によって
保護される。この方法が大型のガラス板上で行われる場合、イオン流下での樹脂
の加熱に関連する技術的課題がある。本発明による方法では、このような課題は
皆無である。保護用樹脂の層は、ドーパントの高ドーズ注入の前に除去される。
【００１２】 本発明の他の目的は、本発明による方法で得られたＣＭＯＳトランジスタから
なるアクティブマトリックス型液晶表示板のアドレッシング及び制御装置を提供
することである。 アドレッシング及び制御装置は、アドレッシング装置及び制御装置を具備する
。アドレッシング装置はＣＭＯＳ型相補トランジスタを有するものである。
なるアクティブマトリックス型液晶表示板のアドレッシング及び制御装置を提供
することである。 アドレッシング及び制御装置は、アドレッシング装置及び制御装置を具備する
。アドレッシング装置はＣＭＯＳ型相補トランジスタを有するものである。
【００１３】 制御装置は、相補トランジスタを不要とする装置である。また、好ましくはＮ
型トランジスタからなるものである。本発明の具体的な実施形態によって、これ
らのトランジスタにＬＤＤ領域を設けることで、漏洩電流が非常に弱くなるとい
った利点がある。この特徴は、大型アクティブマトリックス表示板にとっては特
に重要である。表示板の各画素はトランジスタのゲートによって制御される。マ
トリックスの一行を更新するための２回の処理の間、画素の状態は、画素のキャ
パシタンスとトランジスタのオフ状態との組合せによる記憶機能によって保持さ
れる。但し、ここでドレイン・ソース間の漏洩電流が、キャパシタンスの電圧に
大きな効果を与えないほど時間が短いことを前提とする。そのため、制御トラン
ジスタのドレイン・ソース間漏洩電流は画像の質に直接的に係っている。特に、
ドレイン・ソース間漏洩電流が大きいほど、グレーレベルの数が大きい。
型トランジスタからなるものである。本発明の具体的な実施形態によって、これ
らのトランジスタにＬＤＤ領域を設けることで、漏洩電流が非常に弱くなるとい
った利点がある。この特徴は、大型アクティブマトリックス表示板にとっては特
に重要である。表示板の各画素はトランジスタのゲートによって制御される。マ
トリックスの一行を更新するための２回の処理の間、画素の状態は、画素のキャ
パシタンスとトランジスタのオフ状態との組合せによる記憶機能によって保持さ
れる。但し、ここでドレイン・ソース間の漏洩電流が、キャパシタンスの電圧に
大きな効果を与えないほど時間が短いことを前提とする。そのため、制御トラン
ジスタのドレイン・ソース間漏洩電流は画像の質に直接的に係っている。特に、
ドレイン・ソース間漏洩電流が大きいほど、グレーレベルの数が大きい。
【００１４】 以下に述べる説明によって本発明はより明確となり、他の特徴や利点が明らか
となるであろう。なお、以下に述べる添付の図面を参照して説明するものはあく
まで本発明の一例に過ぎず、本発明はそれに限定されないことは当業者には自明
であろう。
となるであろう。なお、以下に述べる添付の図面を参照して説明するものはあく
まで本発明の一例に過ぎず、本発明はそれに限定されないことは当業者には自明
であろう。
【００１５】 図１には、本発明による方法を実施するための各工程が示してある。この方法
は、アクティブ薄膜が形成される基板に適用することができる。アクティブ層に
おいてＣＭＯＳ技術を適用して第１型及び第２型のトランジスタを作成するこの
方法は、複数の工程からなる。この方法の第１ステップはアクティブ島部を画定
１する工程である。アクティブ島部の画定１は、アクティブ層の特定の領域をエ
ッチングするかあるいはアクティブ層の特定の領域を非アクティブにすることで
行う。アクティブ島部は、第１型及び第２型のトランジスタのソース、チャネル
及びドレインを形成するために設ける。第２ステップにおいて、２つの層を形成
する。第１の層は少なくともアクティブ島部を被覆する。第１層は第２導電層に
よって被覆される。第２導電層はトランジスタのコントロールゲートとなる。第
３ステップでは、第１型のトランジスタを全て、次に、第２型のトランジスタを
全てエッチング３する。特定の種類のトランジスタの全ゲートのエッチングは特
殊なマスクによって行う。マスクはその種のトランジスタのゲートを形成し、他
の種類のトランジスタの注入領域をマスキングする。同一のマスクを用いて特定
の種類のトランジスタのドーピング処理を行うことができる。
は、アクティブ薄膜が形成される基板に適用することができる。アクティブ層に
おいてＣＭＯＳ技術を適用して第１型及び第２型のトランジスタを作成するこの
方法は、複数の工程からなる。この方法の第１ステップはアクティブ島部を画定
１する工程である。アクティブ島部の画定１は、アクティブ層の特定の領域をエ
ッチングするかあるいはアクティブ層の特定の領域を非アクティブにすることで
行う。アクティブ島部は、第１型及び第２型のトランジスタのソース、チャネル
及びドレインを形成するために設ける。第２ステップにおいて、２つの層を形成
する。第１の層は少なくともアクティブ島部を被覆する。第１層は第２導電層に
よって被覆される。第２導電層はトランジスタのコントロールゲートとなる。第
３ステップでは、第１型のトランジスタを全て、次に、第２型のトランジスタを
全てエッチング３する。特定の種類のトランジスタの全ゲートのエッチングは特
殊なマスクによって行う。マスクはその種のトランジスタのゲートを形成し、他
の種類のトランジスタの注入領域をマスキングする。同一のマスクを用いて特定
の種類のトランジスタのドーピング処理を行うことができる。
【００１６】 図２ａ、２ｂ及び２ｃは、アクティブ島部の画定１及び第１型又は第２型トラ
ンジスタの第１及び第２層の堆積２のステップを示す。この方法の以下の説明に
おいては、第１型はＮ型、第２型はＰ型を意味する。この選択は方法の第一実施
形態に相当する。本発明による方法の第１の実施形態によって、同一の基板上に
Ｎ型トランジスタ及びＰ型トランジスタが製作される。基板４は、好ましくはガ
ラス上に堆積した、以後の処理に適した表面状態を得るための予備層５からなる
ものである。従来の技術と同様に、この予備層はシリカＳｉＯ2からなるもので
あっても良い。予備層５上にアクティブ層６が堆積される。アクティブ層６は、
例えば多結晶シリコンからなるものである。アクティブ層６上に保護樹脂７の層
が堆積される。
ンジスタの第１及び第２層の堆積２のステップを示す。この方法の以下の説明に
おいては、第１型はＮ型、第２型はＰ型を意味する。この選択は方法の第一実施
形態に相当する。本発明による方法の第１の実施形態によって、同一の基板上に
Ｎ型トランジスタ及びＰ型トランジスタが製作される。基板４は、好ましくはガ
ラス上に堆積した、以後の処理に適した表面状態を得るための予備層５からなる
ものである。従来の技術と同様に、この予備層はシリカＳｉＯ2からなるもので
あっても良い。予備層５上にアクティブ層６が堆積される。アクティブ層６は、
例えば多結晶シリコンからなるものである。アクティブ層６上に保護樹脂７の層
が堆積される。
【００１７】 図示しない第１のマスクは、アクティブ層６から保持されるアクティブ島部を
形成する。これらのアクティブ島部は後にトランジスタのソース、チャネル及び
ドレインとする個所である。このアクティブ島部は、例えばエッチング等の既知
の方法によって形成する。
形成する。これらのアクティブ島部は後にトランジスタのソース、チャネル及び
ドレインとする個所である。このアクティブ島部は、例えばエッチング等の既知
の方法によって形成する。
【００１８】 図２ｂに示す様に、アクティブ島部６は材料を除去することによって作成され
る。この方法の一変形例では、第１マスクによってマスキングされない領域は、
除去されず、例えば不活性化等によって非アクティブとされる。アクティブ島部
６が作成されると、樹脂層７は水洗浴等の既知の方法によって除去される。
る。この方法の一変形例では、第１マスクによってマスキングされない領域は、
除去されず、例えば不活性化等によって非アクティブとされる。アクティブ島部
６が作成されると、樹脂層７は水洗浴等の既知の方法によって除去される。
【００１９】 次のステップでは、絶縁層８と導電層９が順に堆積される。絶縁層８は例えば
酸化シリコン、特にＳｉＯ2等からなる。絶縁層８の厚さは５０乃至１５０ｎｍ
である。図２ｃに示すように、絶縁層８は基板の全体を覆う。方法の他の実施形
態では、絶縁層８は少なくともアクティブ島部６を覆う。導電層９は、例えばＮ + ドープの多結晶シリコン又は、例えばタングステン（Ｗ）、モリブデン（Ｍｏ
）又はアルミニウム（Ａｌ）等の金属からなる。各金属の中でも、抵抗が最も低
いアルミニウムが好ましい。導電層９の厚さは１５０乃至３００ｎｍである。ト
ランジスタのゲートとなるものである。
酸化シリコン、特にＳｉＯ2等からなる。絶縁層８の厚さは５０乃至１５０ｎｍ
である。図２ｃに示すように、絶縁層８は基板の全体を覆う。方法の他の実施形
態では、絶縁層８は少なくともアクティブ島部６を覆う。導電層９は、例えばＮ + ドープの多結晶シリコン又は、例えばタングステン（Ｗ）、モリブデン（Ｍｏ
）又はアルミニウム（Ａｌ）等の金属からなる。各金属の中でも、抵抗が最も低
いアルミニウムが好ましい。導電層９の厚さは１５０乃至３００ｎｍである。ト
ランジスタのゲートとなるものである。
【００２０】 図３ａ、３ｂ、３ｃ、３ｄ、３ｅ、４ａ、４ｂ、４ｃ、４ｄ及び４ｅは、Ｎ型
トランジスタのゲートを全て、そしてＰ型トランジスタのゲートを全て順番にエ
ッチングするステップを示すものである。
トランジスタのゲートを全て、そしてＰ型トランジスタのゲートを全て順番にエ
ッチングするステップを示すものである。
【００２１】 本発明による方法の第一実施形態では、Ｎ型トランジスタとＰ型トランジスタ
は同一の基板上に形成される。方法の第一実施形態は、同一基板の異なる領域を
示す図３ａ〜３ｅ及び４ａ〜４ｅに示す。図３ａ〜３ｅはＮ型トランジスタの注
入領域を示し、図４ａ〜４ｅはＰ型トランジスタの注入領域を示す。
は同一の基板上に形成される。方法の第一実施形態は、同一基板の異なる領域を
示す図３ａ〜３ｅ及び４ａ〜４ｅに示す。図３ａ〜３ｅはＮ型トランジスタの注
入領域を示し、図４ａ〜４ｅはＰ型トランジスタの注入領域を示す。
【００２２】 図３ａ及び４ａはそれぞれアクティブ島部６がエッチングされる予備層５で覆
われた基板４を示す。アクティブ島部６は絶縁層８の下に埋もれており、絶縁層
自体もまた導電層９で覆われている。図３ａ及び４ａはそれぞれ図２ｃに示す方
法を用いる。
われた基板４を示す。アクティブ島部６は絶縁層８の下に埋もれており、絶縁層
自体もまた導電層９で覆われている。図３ａ及び４ａはそれぞれ図２ｃに示す方
法を用いる。
【００２３】 図３ａと３ｂとの間、そして４ａと４ｂとの間では、特定の領域を保護するた
めに保護樹脂層７が堆積される。Ｎ型トランジスタのゲートを画定する図示しな
い第２のマスクを用いて、図３ｂに示すように、Ｎ型トランジスタのゲート９を
のみエッチングする。Ｎ型トランジスタのエッチング中、保護樹脂層７はＰ型ト
ランジスタ上に残存する。図４ｂにそれを示す。Ｎ型トランジスタのエッチング
は図３ｂに示すように等方性のエッチングである。その後、図３ｃ及び４ｃに示
すとおり、異方性のエッチングを行う。等方性エッチングの方法は、ウェットエ
ッチング方法あるいはドライエッチング方法のいずれであっても構わない。導電
層９がモリブデンＭｏ又はアルミニウムＡｌからなるものであると、通常はウェ
ットエッチングを用いる（この方法は、エッチングする回路を溶液に漬けるもの
である）。導電層９が多結晶シリコン又はタングステンＷである場合、通常はド
ライエッチング方法を用いる。これは、エッチングする回路をプラズマを含んだ
処理室に搬入するものである。等方性エッチングでは、オーバーエッチ深度ＬOV まで腐食する。オーバーエッチ深度ＬOVは、ドライエッチングの場合には０．２
乃至２μｍに設定し、ウェットエッチングの場合には０．５乃至２μｍに設定す
る。導電層９の等方性エッチングは絶縁層８に到達するまで行う。
めに保護樹脂層７が堆積される。Ｎ型トランジスタのゲートを画定する図示しな
い第２のマスクを用いて、図３ｂに示すように、Ｎ型トランジスタのゲート９を
のみエッチングする。Ｎ型トランジスタのエッチング中、保護樹脂層７はＰ型ト
ランジスタ上に残存する。図４ｂにそれを示す。Ｎ型トランジスタのエッチング
は図３ｂに示すように等方性のエッチングである。その後、図３ｃ及び４ｃに示
すとおり、異方性のエッチングを行う。等方性エッチングの方法は、ウェットエ
ッチング方法あるいはドライエッチング方法のいずれであっても構わない。導電
層９がモリブデンＭｏ又はアルミニウムＡｌからなるものであると、通常はウェ
ットエッチングを用いる（この方法は、エッチングする回路を溶液に漬けるもの
である）。導電層９が多結晶シリコン又はタングステンＷである場合、通常はド
ライエッチング方法を用いる。これは、エッチングする回路をプラズマを含んだ
処理室に搬入するものである。等方性エッチングでは、オーバーエッチ深度ＬOV まで腐食する。オーバーエッチ深度ＬOVは、ドライエッチングの場合には０．２
乃至２μｍに設定し、ウェットエッチングの場合には０．５乃至２μｍに設定す
る。導電層９の等方性エッチングは絶縁層８に到達するまで行う。
【００２４】 異方性エッチング中は、第２のマスクが保持される。異方性エッチングは専ら
ドライエッチングによって行う。この処理は、アクティブ島部６に到達するまで
樹脂７と自己整列した状態で絶縁層８をエッチングするものである。連続した２
つのエッチング処理、即ち等方性エッチング及び異方性エッチングによって、絶
縁層８からなる段がゲートエッジに形成される。段の幅はオーバーエッチ深度Ｌ OV に等しい。図３ｂに示すゲートのエッチング処理によって保護樹脂層７がエッ
チングされる長さをＬrとすると、導電層９にエッチングされるゲートの長さＬ
は次のように表現することができる。 （１） Ｌ＝Ｌr−（２ＬOV）
ドライエッチングによって行う。この処理は、アクティブ島部６に到達するまで
樹脂７と自己整列した状態で絶縁層８をエッチングするものである。連続した２
つのエッチング処理、即ち等方性エッチング及び異方性エッチングによって、絶
縁層８からなる段がゲートエッジに形成される。段の幅はオーバーエッチ深度Ｌ OV に等しい。図３ｂに示すゲートのエッチング処理によって保護樹脂層７がエッ
チングされる長さをＬrとすると、導電層９にエッチングされるゲートの長さＬ
は次のように表現することができる。 （１） Ｌ＝Ｌr−（２ＬOV）
【００２５】 第２のマスクはＮ型トランジスタのゲートを形成するだけであるため、保護樹
脂層７は、図４ｂ及び４ｃに示すように、引き続きＰ型トランジスタを保護する
。異方性エッチング処理後、保護樹脂層７は除去される。
脂層７は、図４ｂ及び４ｃに示すように、引き続きＰ型トランジスタを保護する
。異方性エッチング処理後、保護樹脂層７は除去される。
【００２６】 Ｎ型トランジスタのゲートをエッチングし、絶縁層をエッチングするステップ
の後、Ｎ型トランジスタのソース及びドレインをドーピングする。Ｎ型トランジ
スタに使用するドーパントはリン等のＮ型ドーパントである。ドーピング処理は
、マスクや保護樹脂が無い状態で表面に施す。金属層９がＰ型トランジスタの注
入領域を完全に覆い、ドーパントから保護するため、Ｐ型トランジスタの注入領
域は、Ｎ型トランジスタのドーピング処理中は自動的に保護される。
の後、Ｎ型トランジスタのソース及びドレインをドーピングする。Ｎ型トランジ
スタに使用するドーパントはリン等のＮ型ドーパントである。ドーピング処理は
、マスクや保護樹脂が無い状態で表面に施す。金属層９がＰ型トランジスタの注
入領域を完全に覆い、ドーパントから保護するため、Ｐ型トランジスタの注入領
域は、Ｎ型トランジスタのドーピング処理中は自動的に保護される。
【００２７】 方法の第一実施形態では、この方法は特定の処理を含む。この処理は、Ｎ型ト
ランジスタのゲートの縁部のＬＤＤと称する軽ドープ領域の注入である。図３ｄ
及び４ｄに示す。この処理では、Ｎ型ドーパントによるドーピング処理は、次の
注入シーケンスからなるものである。 −低エネルギーにおけるドーパントの高いドーズ、例えばエネルギー値Ｅ＝１
５ｋｅＶの電界における密度Ｄ＝１０15ｃｍ-2のリンのドーズ。 −高エネルギーにおけるドーパントの低いドーズ、例えばエネルギー値Ｅ＝１
００ｋｅＶの電界における密度Ｄ＝１０13ｃｍ-2のリンのドーズ。
ランジスタのゲートの縁部のＬＤＤと称する軽ドープ領域の注入である。図３ｄ
及び４ｄに示す。この処理では、Ｎ型ドーパントによるドーピング処理は、次の
注入シーケンスからなるものである。 −低エネルギーにおけるドーパントの高いドーズ、例えばエネルギー値Ｅ＝１
５ｋｅＶの電界における密度Ｄ＝１０15ｃｍ-2のリンのドーズ。 −高エネルギーにおけるドーパントの低いドーズ、例えばエネルギー値Ｅ＝１
００ｋｅＶの電界における密度Ｄ＝１０13ｃｍ-2のリンのドーズ。
【００２８】 低エネルギーで高いドーズを注入すると、ドーパントは約４０ｎｍの深度まで
浸透する。この深さは絶縁層８の厚さより小さいため、絶縁層の下にあるチャネ
ル１０の部分はこの層によって注入から保護される。
浸透する。この深さは絶縁層８の厚さより小さいため、絶縁層の下にあるチャネ
ル１０の部分はこの層によって注入から保護される。
【００２９】 高エネルギーで低いドーズを注入すると、注入のピークが表面から約１５０ｎ
ｍにある。よって、ドーパントは絶縁層８を通過し、チャネル１０のゲート９に
よって保護されていない領域１１まで達する。Ｐ型トランジスタのアクティブ島
部６は、図４ｄに示すように、絶縁層８及び導電層９の重なりによって完全に保
護される。
ｍにある。よって、ドーパントは絶縁層８を通過し、チャネル１０のゲート９に
よって保護されていない領域１１まで達する。Ｐ型トランジスタのアクティブ島
部６は、図４ｄに示すように、絶縁層８及び導電層９の重なりによって完全に保
護される。
【００３０】 チャネル１０の延長におけるゲート９の両側にトランジスタのソース１２とド
レイン１３が位置する。先の両注入工程の際に、ドーパントはゲート９によって
マスクされていないアクティブ島部の領域まで到達し、それによってソース１２
とドレイン１３がドーピングされる。
レイン１３が位置する。先の両注入工程の際に、ドーパントはゲート９によって
マスクされていないアクティブ島部の領域まで到達し、それによってソース１２
とドレイン１３がドーピングされる。
【００３１】 ドーピング処理の前に保護樹脂層７が除去されるので、この方法は基板４上に
残留樹脂が無い状態でリンの重ドーズを注入することが望ましい。高ドーズのリ
ン（原子量２９）での注入によってガラス板が１２０〜１５０℃を越える温度ま
で加熱されることは周知である。この熱は保護樹脂層の除去処理を邪魔し、表面
に有機残留物を残す。
残留樹脂が無い状態でリンの重ドーズを注入することが望ましい。高ドーズのリ
ン（原子量２９）での注入によってガラス板が１２０〜１５０℃を越える温度ま
で加熱されることは周知である。この熱は保護樹脂層の除去処理を邪魔し、表面
に有機残留物を残す。
【００３２】 次に、Ｐ型トランジスタのゲートのエッチングとＰ型ドーパントによるドーピ
ングを行う。図３ｅ及び４ｅに示すとおり、方法はＮ型トランジスタとＰ型トラ
ンジスタを含む全てのトランジスタに対する樹脂７の保護層の堆積する工程から
なる。Ｐ型トランジスタのゲートを形成し、Ｎ型トランジスタを全てマスクする
第３のマスク（図示せず）を使用してＰ型トランジスタのゲート９をエッチング
する。 エッチング処理は異方性である。これによって導電層９及び絶縁層８の保護樹脂
７上のエッチングを自己整列させることができる。
ングを行う。図３ｅ及び４ｅに示すとおり、方法はＮ型トランジスタとＰ型トラ
ンジスタを含む全てのトランジスタに対する樹脂７の保護層の堆積する工程から
なる。Ｐ型トランジスタのゲートを形成し、Ｎ型トランジスタを全てマスクする
第３のマスク（図示せず）を使用してＰ型トランジスタのゲート９をエッチング
する。 エッチング処理は異方性である。これによって導電層９及び絶縁層８の保護樹脂
７上のエッチングを自己整列させることができる。
【００３３】 ドーピング処理によってＰ型トランジスタのソース１２及びドレイン１３をド
ーピングすることができる。ドーピングはＰ型ドーピングである。例えばホウ素
であっても良い。ドーピング処理は、低エネルギーで高いドーズのドーパントを
注入するものであり、例えばエネルギーＥ＝５ｋｅＶと密度Ｄ＝１０15ｃｍ-2で
行う。ドーピング処理の最中、Ｎ型トランジスタは保護樹脂層７によって保護さ
れる。リンを使用する際の過熱は、第一にホウ素（原子量１０）とリン（原子量
２９）の原子量の差と、第二にホウ素の注入の場合にはエネルギーがより低いた
め、ほとんど問題とはならない。
ーピングすることができる。ドーピングはＰ型ドーピングである。例えばホウ素
であっても良い。ドーピング処理は、低エネルギーで高いドーズのドーパントを
注入するものであり、例えばエネルギーＥ＝５ｋｅＶと密度Ｄ＝１０15ｃｍ-2で
行う。ドーピング処理の最中、Ｎ型トランジスタは保護樹脂層７によって保護さ
れる。リンを使用する際の過熱は、第一にホウ素（原子量１０）とリン（原子量
２９）の原子量の差と、第二にホウ素の注入の場合にはエネルギーがより低いた
め、ほとんど問題とはならない。
【００３４】 図５ａ及び５ｂはそれぞれ図３ｄのＮ型トランジスタと図４ｅのＰ型トランジ
スタを示した上面図である。 図５ａ及び５ｂはＮ型トランジスタとＰ型トランジスタを部分的に示したもの
である。また、図５ａ及び５ｂはトランジスタのゲートとチャネルの相対的な配
置を示すものである。
スタを示した上面図である。 図５ａ及び５ｂはＮ型トランジスタとＰ型トランジスタを部分的に示したもの
である。また、図５ａ及び５ｂはトランジスタのゲートとチャネルの相対的な配
置を示すものである。
【００３５】 図５ａのＮ型トランジスタは絶縁段８を有する。図５ａ及び５ｂはトランジス
タのチャネル１０の一部を示す。チャネル１０は図示しないソース１２及び図示
しないドレイン１３の延長上に設けてある。 ゲート９の幅はｌgである。チャネルの幅はｌdである。ゲート９のエッチング
は、周知の方法でｌg＞ｌdとなるように行う。
タのチャネル１０の一部を示す。チャネル１０は図示しないソース１２及び図示
しないドレイン１３の延長上に設けてある。 ゲート９の幅はｌgである。チャネルの幅はｌdである。ゲート９のエッチング
は、周知の方法でｌg＞ｌdとなるように行う。
【００３６】 Ｎ型トランジスタのソース及びドレインのドーピング処理は、既に図３ｄを参
照して説明済みである。ドーピング処理は他の実施形態も可能である。例えば、 −特定のドーパントで第一の表面ドーピング工程、 −導電層の縁部の絶縁段を除去する工程、 −特定のドーパントで第二の表面ドーピング工程を行う。
照して説明済みである。ドーピング処理は他の実施形態も可能である。例えば、 −特定のドーパントで第一の表面ドーピング工程、 −導電層の縁部の絶縁段を除去する工程、 −特定のドーパントで第二の表面ドーピング工程を行う。
【００３７】 トランジスタの製造は、Ｎ型もＰ型も同様に、不活性化処理及びコンタクト孔
の形成で補われる。これらの処理は周知の方法で行う。第４及び第５のマスクを
必要とする。
の形成で補われる。これらの処理は周知の方法で行う。第４及び第５のマスクを
必要とする。
【００３８】 本発明の第二実施形態では、第１型のトランジスタはＰ型トランジスタであり
、第２型のトランジスタはＮ型トランジスタである。
、第２型のトランジスタはＮ型トランジスタである。
【００３９】 本発明の第三実施形態では、方法にはＬＤＤ領域の注入工程が含まれない。こ
うして得られる構造はオフセット構造と称する種類の構造である。
うして得られる構造はオフセット構造と称する種類の構造である。
【００４０】 本発明の第四実施形態では、第２型のトランジスタは第１型トランジスタが形
成される基板とは異なる基板上に形成される。
成される基板とは異なる基板上に形成される。
【００４１】 本発明によるアクティブマトリックス型液晶表示板用のアドレッシング及び制
御装置は本発明の方法に従って得られたＣＭＯＳトランジスタからなるものであ
る。アドレッシング及び制御装置はアドレッシング装置と制御装置とを含む。
御装置は本発明の方法に従って得られたＣＭＯＳトランジスタからなるものであ
る。アドレッシング及び制御装置はアドレッシング装置と制御装置とを含む。
【００４２】 アドレッシング装置はＣＭＯＳ型相補トランジスタを用いた装置である。第一
実施形態では、Ｎ型及びＰ型トランジスタは方法の第三実施形態に従って得られ
る。アドレッシング装置の他の形態は本発明によるトランジスタの製造方法の他
の実施形態によって作成される。
実施形態では、Ｎ型及びＰ型トランジスタは方法の第三実施形態に従って得られ
る。アドレッシング装置の他の形態は本発明によるトランジスタの製造方法の他
の実施形態によって作成される。
【００４３】 制御装置は、漏洩電流が低いトランジスタを必要とする装置である。好ましく
はＮ型の、ＬＤＤ領域を設けたトランジスタからなるものである。Ｎ型トランジ
スタは方法の第一実施形態によって作成される。制御装置は相補トランジスタを
必要としないため、方法の第一実施形態をＮ型トランジスタの製造にのみ適用す
るようにしても良い。Ｐ型トランジスタは方法の第二実施形態によって作成され
る。制御装置は相補トランジスタを必要としないため、方法の第一実施形態をＰ
型トランジスタの製造にのみ適用するようにしても良い。
はＮ型の、ＬＤＤ領域を設けたトランジスタからなるものである。Ｎ型トランジ
スタは方法の第一実施形態によって作成される。制御装置は相補トランジスタを
必要としないため、方法の第一実施形態をＮ型トランジスタの製造にのみ適用す
るようにしても良い。Ｐ型トランジスタは方法の第二実施形態によって作成され
る。制御装置は相補トランジスタを必要としないため、方法の第一実施形態をＰ
型トランジスタの製造にのみ適用するようにしても良い。
【００４４】 本発明は、例えばガラス板を使用したものについて説明した。しかし、本発明
はプラスチックや石英等、他の材質の基板を使用しても良い。
はプラスチックや石英等、他の材質の基板を使用しても良い。
【００４５】 本発明による方法は、特定の範囲内の特定の温度で進行する。ガラス板は、そ
れに対応する所定の温度範囲を有する。プラスチック板は、それに対応する所定
の温度範囲より低い温度範囲を有する。石英板は、それに対応する所定の温度範
囲より高い温度範囲を有する。
れに対応する所定の温度範囲を有する。プラスチック板は、それに対応する所定
の温度範囲より低い温度範囲を有する。石英板は、それに対応する所定の温度範
囲より高い温度範囲を有する。
【図１】 本発明による方法の各工程を示したものである。
【図２ａ、ｂ及びｃ】 第１型又は第２型のトランジスタのアクティブ島部の画定及び堆積の各工程を
示したものである。
示したものである。
【図３ａ、ｂ、ｃ、ｄ及びｅ】 第１型のトランジスタのゲートのエッチング処理の各工程を示したものである
。
。
【図４ａ、ｂ、ｃ、ｄ及びｅ】 第２型のトランジスタのゲートのエッチング処理の各工程を示したものである
。
。
【図５ａ及びｂ】 第１型のゲート及び第２型のゲートの概略上面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 27/08 ３３１Ｅ Ｈ０１Ｌ 21/336 29/78 ６１３Ａ 21/8238 ６１６Ａ 27/08 ３３１ ３２１Ｅ 27/092 Ｆターム(参考） 2H092 JA26 KA04 MA17 MA27 NA27 NA29 PA01 5C094 AA43 AA44 AA45 BA03 BA43 CA19 DA15 EA04 EA07 5F048 AA09 AC03 BA16 BB04 BB06 BB09 BC06 BC16 DA17 DA20 5F110 AA16 BB02 BB04 CC02 DD01 DD02 DD03 DD13 EE03 EE04 EE09 FF02 GG02 GG13 HJ01 HJ04 HJ13 HM15 NN78 QQ04 QQ05 QQ11 【要約の続き】
Claims (16)
- 【請求項１】 アクティブ層におけるＣＭＯＳ技術を利用した第１型及び第
２型のトランジスタの製造方法であって、 −アクティブ層の特定の領域をエッチング又は不活性化することで、第１（Ｎ
）型及び第２（Ｐ）型のトランジスタのソース（１２）、所定幅のチャネル（１
０）及びドレイン（１３）を形成するアクティブ島部（６）を画定（１）し、 −少なくともアクティブ島部（６）を絶縁層（８）によって被覆（２）し、絶
縁層（８）を導電層（９）で被覆（２）し、 −第１（Ｎ）型のトランジスタのゲート（９）を全て、次に、第２（Ｐ）型の
トランジスタのゲート（９）を全てエッチング（３）することを特徴とする方法
。 - 【請求項２】 第１（Ｎ）型のトランジスタのゲート（９）を全てエッチン
グする工程が、 −第１（Ｎ）方のトランジスタのゲート（９）を形成するマスクを画定し、第
２（Ｐ）型のトランジスタをマスキングし、 −マスクを用いて第１（Ｎ）型のトランジスタのゲート（９）をエッチングし
、 −マスクを除去する工程を含み、 方法が、 −特定のドーパントを用いてドーピング処理をすることを特徴とする請求項１
に記載のトランジスタの製造方法。 - 【請求項３】 第１（Ｎ）型のトランジスタのゲートのエッチングが、絶縁
層（８）に到達し、所定のオーバーエッチ深度（ＬOV）に達するまで導電層（９
）を等方性オーバーエッチングし、次にアクティブ島部（６）に到達するまで絶
縁層（８）を異方性エッチングし、等方性オーバーエッチング及び異方性エッチ
ング処理によって導電層（９）の縁部に幅がオーバーエッチ深度（ＬOV）によっ
て決定される絶縁段を設ける工程を含むことを特徴とする請求項２に記載のトラ
ンジスタの製造方法。 - 【請求項４】 ドーピング処理が、 −低エネルギードーピングの工程と、 −高エネルギードーピングの工程とを含むことを特徴とする請求項２に記載の
トランジスタの製造方法。 - 【請求項５】 ドーピング処理が、 −特定のドーパントで第１のドーピング処理を行い、 −導電層の縁部の段を除去し、 −該特定のドーパントで第２のドーピング処理を行う工程を含むことを特徴と
する請求項２に記載のトランジスタの製造方法。 - 【請求項６】 第２（Ｐ）型のトランジスタのゲートのエッチングが、 −第２（Ｐ）型のトランジスタのゲート（９）を形成し、第１（Ｎ）型のトラ
ンジスタをマスキングするマスクを画定し、 −マスクを用いて第２（Ｐ）型のトランジスタのゲート（９）をエッチングす
る工程を含み、方法が、 マスクを用いて特定のドーパントによるドーピング処理を行うことを特徴とす
る請求項１ないし５のいずれかに記載のトランジスタの製造方法。 - 【請求項７】 第１型のトランジスタがＮ型トランジスタであり、第２型の
トランジスタがＰ型トランジスタであることを特徴とする請求項１乃至６のいず
れかに記載のトランジスタの製造方法。 - 【請求項８】 ドーパントがリンであることを特徴とする請求項７及び請求
項２に記載のトランジスタの製造方法。 - 【請求項９】 第１型のトランジスタがＰ型トランジスタであり、第２型の
トランジスタがＮ型トランジスタであることを特徴とする請求項１乃至６のいず
れかに記載のトランジスタの製造方法。 - 【請求項１０】 ドーパントがホウ素であることを特徴とする請求項９及び
請求項６に記載のトランジスタの製造方法。 - 【請求項１１】 各トランジスタのゲートの幅が、そのトランジスタのドレ
インとソースの間のチャネルの特定の幅より大きいことを特徴とする請求項１乃
至１０のいずれかに記載のトランジスタの製造方法。 - 【請求項１２】 アクティブマトリックスの画素が各々請求項４に記載の方
法に従って得られたＮ型トランジスタによって制御されることを特徴とするアク
ティブマトリックス型液晶表示板用のアドレッシング及び制御装置。 - 【請求項１３】 アクティブマトリックスの画素が各々請求項４に記載の方
法に従って得られたＰ型トランジスタによって制御されることを特徴とするアク
ティブマトリックス型液晶表示板用のアドレッシング及び制御装置。 - 【請求項１４】 相補型のトランジスタを有する装置によってアドレッシン
グを行い、そのトランジスタが請求項１乃至８のいずれかに記載の方法で得られ
たものであることを特徴とするアクティブマトリックス型液晶表示板用のアドレ
ッシング及び制御装置。 - 【請求項１５】 結晶性半導体の層上に設けた特定の幅の絶縁素子と、絶縁
素子上に設けたゲートを有し、ゲートの幅が該特定の幅より小さいことを特徴と
するトランジスタ装置。 - 【請求項１６】 結晶性半導体が絶縁素子の両側で特定のドーピングレベル
にドーピングされ、ゲートの下ではなく絶縁素子の下に位置する領域において該
特定のドーピングレベルにドーピングされることを特徴とする請求項１５に記載
のトランジスタ装置。
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