JP2002353463A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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JP2002353463A
JP2002353463A JP2001158730A JP2001158730A JP2002353463A JP 2002353463 A JP2002353463 A JP 2002353463A JP 2001158730 A JP2001158730 A JP 2001158730A JP 2001158730 A JP2001158730 A JP 2001158730A JP 2002353463 A JP2002353463 A JP 2002353463A
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film transistor
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Masumi Ido
眞澄 井土
Narihiro Morosawa
成浩 諸沢
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 薄膜トランジスタおよびその製造方法におい
て、チャネル領域とドレイン領域との接合部（高電界領
域）におけるリーク電流の増加や、ホットキャリアの発
生による信頼性の劣化などが問題となっている。そこ
で、比較的容易に、高性能でかつ信頼性に優れた薄膜ト
ランジスタおよびその製造方法を提供することを目的と
する。 【解決手段】 絶縁性基板上に形成されたチャネル領
域、ソース・ドレイン領域から成る半導体層と、絶縁層
とゲート電極と半導体層に電気的に接触するソース・ド
レイン電極とを少なくとも有する薄膜トランジスタであ
って、半導体層のチャネル領域とドレイン領域との間に
半導体層よりも高バンドギャップ領域を設ける構造とす
る。この構造によれば、高性能でかつ信頼性に優れた薄
膜トランジスタを得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、各種の表示装置、
半導体装置やセンサーアレイ、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに
応用される薄膜トランジスタおよびその製造方法に関す
る。また、液晶表示装置およびその製造方法、ならびに
エレクトロルミネッセンス表示装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、非晶質シリコン（ａ−Ｓｉ）また
は多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いた薄膜トラ
ンジスタ（ＴＦＴ）をスイッチング素子としてマトリク
ス状に配置した液晶表示装置（ＴＦＴ−ＬＣＤ）は、事
務機器やコンピュータなどのディスプレイとして広く応
用展開されている。
【０００３】特に、ｐｏｌｙ−Ｓｉを用いたＴＦＴは、
ａ−Ｓｉを用いたＴＦＴに比べて移動度が高く優れた特
性を実現できることから、駆動回路を内蔵することも可
能であり、高性能化および高精細化を図ることができる
といった特長を有している。
【０００４】しかしながら、ｐｏｌｙ−Ｓｉ ＴＦＴは
移動度は非常に高いが、オフ電流が大きいという課題を
有している。また、長期にわたって動作させると、半導
体層のチャネル領域とドレイン領域との接合部（高電界
領域）における電界集中によって発生するホットキャリ
アによりオン電流が低下するといった信頼性課題も有し
ている。
【０００５】これらの課題に対して、ＴＦＴのオフ電流
低減および高電界領域における電界緩和策として、オフ
セット構造や、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造などを採用する試みが行われている。
【０００６】以下、このようなｐｏｌｙ−Ｓｉ ＴＦＴ
の一般的な構造について、図を用いて説明する。図７に
示すＴＦＴは、オフセット構造を採用したｐｏｌｙ−Ｓ
ｉＴＦＴであり、図８はＬＤＤ構造を採用したｐｏｌｙ
−Ｓｉ ＴＦＴである。
【０００７】各図において、１は基板、２はバッファー
層、３は半導体層であり、半導体層３における３ｃはチ
ャネル領域、３ｓ、３ｄはソースおよびドレイン領域、
図７における３ｏはオフセット領域、図８における３ｌ
はＬＤＤ領域である。４はゲート絶縁層、５はゲート電
極、６は層間絶縁層、７ｓ、７ｄはソースおよびドレイ
ン電極である。
【０００８】
【発明が解決しようとする課題】しかしながら、オフセ
ット構造のＴＦＴでは、オフセット幅が大きい場合は移
動が低下し、逆にオフセット幅が小さい場合は十分な効
果が得られない。また、ＬＤＤ構造のＴＦＴでは、ＬＤ
Ｄ領域の長さ制御が難しく、ＬＤＤ長のばらつきがＴＦ
Ｔ特性の差を生むといった問題を有しており、両構造と
もに微細化が進みオフセット長あるいはＬＤＤ長が短く
なるに従い、オフ電流の増加や信頼性の低下という問題
が生じる。
【０００９】本発明はかかる点に鑑みてなされたもの
で、高性能でかつ信頼性に優れた薄膜トランジスタおよ
びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明の薄膜トランジスタおよびその製造方法が、具
体的に講じた手段は以下の通りである。
【００１１】すなわち、本発明の薄膜トランジスタは、
半導体層のチャネル領域とドレイン領域との間に半導体
層よりもバンドギャップの高い領域を設ける構造とする
ことを特徴としたものである。これにより、高電界領域
における電界を緩和し、オフ電流の低減およびホットキ
ャリアの発生を抑制するといった効果を有する。
【００１２】また本発明の薄膜トランジスタは、半導体
層のドレイン領域の一部に酸素、窒素、あるいは炭素を
含むことより、半導体層よりもバンドギャップの高い領
域を設けることを特徴としたものであり、高性能でかつ
信頼性に優れた薄膜トランジスタが得られる。
【００１３】また本発明の薄膜トランジスタは、半導体
層のチャネル領域とドレイン領域との間に絶縁層を設け
ることを特徴としたものであり、高性能でかつ信頼性に
優れた薄膜トランジスタが得られる。
【００１４】また本発明の薄膜トランジスタは、半導体
層のドレイン領域の一部に酸素、窒素、あるいは炭素が
１×１０20原子／ｃｍ2以上含まれることにより、高電
界領域での電界を緩和し、十分にオフ電流を低減するこ
とができる。
【００１５】また本発明の薄膜トランジスタは、半導体
層のチャネル領域とドレイン領域との間に設ける絶縁層
としてシリコン酸化膜、シリコン窒化膜もしくはシリコ
ン炭化膜などを用いることを特徴としている。
【００１６】また本発明の薄膜トランジスタは、半導体
層が多結晶シリコンにより形成することによって、高性
能の薄膜トランジスタを得ることができる。
【００１７】本発明の薄膜トランジスタの製造方法は、
半導体層を形成する工程として、半導体層のドレイン領
域の一部に酸素、窒素もしくは炭素を添加する工程を含
むことを特徴としたものである。本発明によれば、ドレ
イン領域の一部に酸素、窒素もしくは炭素を添加するこ
とにより、比較的容易にバンドギャップの高い領域を形
成することができる。
【００１８】また本発明の薄膜トランジスタの製造方法
は、半導体層のチャネル領域とドレイン領域との間に絶
縁層を形成する工程を含むことを特徴としたものであ
る。本発明によれば、チャネル領域とドレイン領域との
間に絶縁層を形成することにより、バンドギャップの高
い領域を形成することができる。
【００１９】また本発明の薄膜トランジスタの製造方法
は、半導体層のドレイン領域の一部への酸素、窒素もし
くは炭素の添加をイオン注入法により行うことを特徴と
したものであり、イオン注入法を用いることにより、添
加する原子の濃度と深さを精密にコントロールすること
ができる。
【００２０】本発明の液晶表示装置は、第１の基板を本
発明による薄膜トランジスタをマトリクス状に配置して
なることを特徴としたものである。
【００２１】本発明のエレクトロルミネッセンス表示装
置は、第１の基板を本発明による薄膜トランジスタをマ
トリクス状に配置してなることを特徴としたものであ
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態に薄膜
トランジスタおよびその製造方法について、図面を参照
にしながら説明する。
【００２３】（実施の形態１）図１は本発明の実施の形
態１における薄膜トランジスタの構造断面図である。
【００２４】図１に示すように、本実施形態の薄膜トラ
ンジスタはバッファ層２を有する基板１の上に半導体層
３、ゲート絶縁層４、ゲート電極５、層間絶縁層６、ソ
ースおよびドレイン電極７ｓ、７ｄを積層してなり、半
導体層３にはチャネル領域３ｃ、ソースおよびドレイン
領域３ｓ、３ｄに加えてドレイン領域の一部に高バンド
ギャップ領域３ｂが形成されている。
【００２５】図２は図１に示した薄膜トランジスタの製
造工程断面図であり、以下、図２を用いて、本発明の実
施の形態１における薄膜トランジスタの製造方法につい
て説明する。
【００２６】まず、図２（ａ）に示すように、基板１上
にバッファ層２としてシリコン酸化膜を形成し、バッフ
ァ層２上に半導体層３として非晶質シリコンを形成す
る。
【００２７】次に、図２（ｂ）に示すように、非晶質シ
リコンにエキシマレーザーを照射して、多結晶シリコン
に改質した後、所定の形状に選択形成する。
【００２８】そして、図２（ｃ）に示すように、ゲート
絶縁層４としてシリコン酸化膜を形成し、ゲート絶縁層
４上にゲート電極５として、例えばタンタル（Ｔａ）を
選択形成した後、ゲート電極５をマスクとして用いて、
半導体層３にドナーまたはアクセプタとなる不純物を注
入することによって、ソース領域３ｓおよびドレイン領
域３ｄを形成する。
【００２９】その後、図２（ｄ）に示すように、フォト
レジストを所定の形状に選択形成し、フォトレジストを
マスクとして用いて、ドレイン領域３ｄの一部にイオン
注入法にて窒素を１×１０20原子／ｃｍ2添加すること
によって、高バンドギャップ領域３ｂを形成する。
【００３０】続いて、図２（ｅ）に示すように、マスク
として用いたフォトレジストをエッチングにより除去し
た後、層間絶縁層６としてシリコン酸化膜を形成後、コ
ンタクトホールを開口し、ソース電極７ｓおよびドレイ
ン電極７ｄとして、例えばアルミニウム（Ａｌ）を選択
形成し、最後に活性化アニールを行い、ＴＦＴを完成す
る。
【００３１】本実施の形態の特徴は、半導体層３の部分
であり、半導体層３のドレイン領域３ｄの一部にイオン
注入法にて窒素を添加することによって、高バンドギャ
ップ領域３ｂを形成していることである。
【００３２】この構造および製造方法によれば、比較的
容易に高バンドギャップ領域を形成することができ、高
電界領域における電界を緩和し、オフ電流の低減および
ホットキャリアの発生を抑制することができた。
【００３３】なお、本発明の実施の形態１では、半導体
層のドレイン領域に窒素を添加することによって、高バ
ンドギャップ領域を形成したが、酸素もしくは炭素を添
加しても構わない。
【００３４】また、本発明実施の形態１では、非晶質シ
リコンを多結晶シリコンに改質する方法として、エキシ
マレーザーを照射する方法を用いたが、熱処理により行
う方法であっても構わない。また、エネルギービームと
してエキシマレーザーを用いたが、他のエネルギービー
ム、Ａｒレーザー、ＹＡＧレーザーなどが使用できる。
【００３５】また、半導体材料としてシリコン（Ｓｉ）
を用いたが、他の材料としてゲルマニウム（Ｇｅ）やＳ
ｉとＧｅの化合物であっても構わない。ゲート電極材料
としてＴａを用いたが、Ａｌ、モリブデン（Ｍｏ）、ジ
リコニウム（Ｚｒ）などやそれらを複数種選択して少量
添加した材料を使うことも可能である。ソースおよびド
レイン電極材料としてＡｌを用いたが、チタン（Ｔ
ｉ）、クロム（Ｃｒ）などの金属またはそれらの合金で
も良い。
【００３６】（実施の形態２）図３は本発明の実施の形
態２における薄膜トランジスタの構造断面図である。
【００３７】実施の形態２の薄膜トランジスタは実施の
形態１の図１とほとんど同じ構造であるが、半導体層３
のドレイン領域３ｄの一部とゲート絶縁層４の一部にま
たがって絶縁層よりなる高バンドギャップ領域３ｂが形
成されているのが特徴である。
【００３８】図４は図３に示した薄膜トランジスタの製
造工程断面図であり、以下、図４を用いて、本発明の実
施の形態２における薄膜トランジスタの製造方法につい
て説明する。
【００３９】まず、図４（ａ）に示すように、基板１上
にバッファ層２としてシリコン酸化膜を形成し、バッフ
ァ層２上に半導体層３として非晶質シリコンを形成す
る。
【００４０】次に、図４（ｂ）に示すように、非晶質シ
リコンにエキシマレーザーを照射して多結晶シリコンに
改質した後、所定の形状に選択形成する。
【００４１】そして、図４（ｃ）に示すように、ゲート
絶縁層４としてシリコン酸化膜を形成し、ゲート絶縁層
４上にゲート電極５として、例えばＴａを選択形成した
後、ゲート電極５をマスクとして用いて、半導体層３に
ドナーまたはアクセプタとなる不純物を添加することに
よって、ソース領域３ｓおよびドレイン領域３ｄを形成
する。
【００４２】その後、図４（ｄ）に示すように、フォト
レジストを所定の形状に選択形成し、エッチングによ
り、半導体層３のドレイン領域３ｄの一部と、半導体層
３上のゲート絶縁層４の一部を除去した後、絶縁層とし
てシリコン酸化膜を選択形成し、半導体層３のチャネル
領域３ｃとドレイン領域３ｄとの間に高バンドギャップ
領域３ｂを形成する。
【００４３】続いて、図４（ｅ）に示すように、層間絶
縁層６としてシリコン酸化膜を形成後、コンタクトホー
ルを開口し、ソース電極７ｓおよびドレイン電極７ｄと
して、例えばＡｌを選択形成し、最後に活性化アニール
を行い、ＴＦＴを完成する。
【００４４】その結果、高電界領域における電界を緩和
し、リーク電流の低減およびホットキャリアの発生を抑
制することができた。
【００４５】なお、本実施の形態２では、半導体層のチ
ャネル領域とドレイン領域との間に設ける絶縁層として
シリコン酸化膜を用いたが、シリコン窒化膜もしくはシ
リコン炭化膜などの絶縁層でも構わない。
【００４６】また、本実施の形態２では、非晶質シリコ
ンを多結晶シリコンに改質する方法として、エキシマレ
ーザーを照射する方法を用いたが、熱処理により行う方
法であっても構わない。また、エネルギービームとして
エキシマレーザーを用いたが、他のエネルギービーム、
Ａｒレーザー、ＹＡＧレーザーなどが使用できる。
【００４７】また、半導体材料としてＳｉを用いたが、
他の材料としてＧｅやＳｉとＧｅの化合物であっても構
わない。ゲート電極材料としてＴａを用いたが、Ａｌ、
Ｍｏ、Ｚｒなどやそれらを複数種選択して少量添加した
材料を使うことも可能である。
【００４８】ソースおよびドレイン電極材料としてＡｌ
を用いたが、Ｔｉ、Ｃｒなどの金属またはそれらの合金
でも良い。
【００４９】（実施の形態３）図５は本発明の実施の形
態３における液晶表示装置の製造方法を説明するための
構造断面図である。（実施の形態１）の方法に準拠し
て、薄膜トランジスタを各画素のスイッチングトランジ
スタとしてマトリクス状に形成するのと同時に各画素ト
ランジスタを駆動するためのＣＭＯＳ駆動回路を一体化
して形成した薄膜トランジスタアレイ基板上に画素電極
８を形成し、配向膜９を塗布し、ラビングによる配向処
理を行った。そして、対向電極１１とカラーフィルタ１
２を形成した対向基板１０にも同様に配向膜９を塗布
し、ラビングによる配向処理を行った。両基板を貼り合
わせ、その間に液晶１３を注入し、両基板の前後に偏光
板１４を配置することによって液晶表示装置が完成す
る。これによって高性能でかつ信頼性に優れた液晶表示
装置が得られる。
【００５０】（実施の形態４）（実施の形態２）の方法
に準拠して、薄膜トランジスタを形成し、（実施の形態
３）の方法に準拠して、液晶表示装置を完成する。これ
によって高性能でかつ信頼性に優れた液晶表示装置が得
られる。
【００５１】（実施の形態５）図６は本発明の実施の形
態５におけるエレクトロルミネッセンス表示装置の製造
方法を説明するための構造断面図である。（実施の形態
１）の方法に準拠して、薄膜トランジスタを各画素のス
イッチングトランジスタとしてマトリクス上に形成する
のと同時に各画素トランジスタを駆動するためのＣＭＯ
Ｓ駆動回路を一体化して形成した薄膜トランジスタアレ
イ基板上に透明電極１５としてＩＴＯ電極を形成する。
その後、例えば導電性高分子１６としてポリエチレンジ
オキシチオフェン（ＰＥＤＴ）と実際に発光するポリジ
アルキルフルオレン誘導体１７を形成し、最後にＣａ陰
極１８を蒸着してエレクトロルミネッセンス表示装置が
完成する。これによって高性能でかつ信頼性に優れたエ
レクトロルミネッセンス表示装置が得られる。
【００５２】なお、本実施の形態４では、エレクトロル
ミネッセンス材料として、ポリジアルキルフルオレン誘
導体を用いたが、他の有機材料、例えば他のポリフルオ
レン系やポリフェルビニレン系の材料でも良いし、無機
材料でも使用可能なことは言うまでもない。
【００５３】（実施の形態６）（実施の形態２）の方法
に準拠して、薄膜トランジスタを形成し、（実施の形態
５）の方法に準拠して、エレクトロルミネッセンス表示
装置を完成する。これによって高性能でかつ信頼性に優
れたエレクトロルミネッセンス表示装置が得られる。
【００５４】
【発明の効果】以上のように本発明によれば、半導体層
のチャネル領域とドレイン領域との間に、高バンドギャ
ップ領域を形成することにより、高性能でかつ信頼性に
優れた薄膜トランジスタおよびその製造方法を得ことが
できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における薄膜トランジス
タの構造断面図
【図２】本発明の実施の形態１における薄膜トランジス
タの製造工程断面図
【図３】本発明の実施の形態２における薄膜トランジス
タの構造断面図
【図４】本発明の実施の形態２における薄膜トランジス
タの製造工程断面図
【図５】本発明の実施の形態３における液晶表示装置の
構造断面図
【図６】本発明の実施の形態５におけるエレクトロルミ
ネッセンス表示装置の構造断面図
【図７】オフセット構造を採用した一般的なｐｏｌｙ−
Ｓｉ ＴＦＴの構造断面図
【図８】ＬＤＤ構造を採用した一般的なｐｏｌｙ−Ｓｉ
ＴＦＴの構造断面図
【符号の説明】
１ 基板 ２ バッファ層 ３ 半導体層 ３ｃ チャネル領域 ３ｓ ソース領域 ３ｄ ドレイン領域 ３ｂ 高バンドギャップ領域 ４ ゲート絶縁層 ５ ゲート電極 ６ 層間絶縁層 ７ｓ ソース電極 ７ｄ ドレイン電極 ８ 画素電極 ９ 配向膜 １０ 対向基板 １１ 対向電極 １２ カラーフィルタ １３ 液晶 １４ 偏光板 １５ 透明電極 １６ 導電性高分子 １７ ポリジアルチルフルオレン誘導体 １８ Ｃａ陰極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０５Ｂ 33/14 Ａ Ｈ０５Ｂ 33/08 Ｈ０１Ｌ 29/78 ６１６Ｓ 33/14 ６１６Ｖ ６１６Ｌ Ｆターム(参考） 2H092 HA06 HA14 JA24 JB56 KA04 KB24 KB25 MA15 MA27 MA29 NA25 3K007 AB05 AB11 EB00 FA01 FA03 5C094 AA02 AA21 AA31 BA03 BA29 BA43 CA19 DA14 DA15 DB04 EA04 EA07 EB02 FB12 FB14 FB15 FB16 5F110 AA06 AA30 BB02 BB04 CC02 DD13 EE03 EE04 FF02 GG01 GG02 GG03 GG13 GG39 HJ02 HJ04 HJ06 HJ13 HJ23 HL03 HL04 HM12 NN02 NN23 NN72 PP03 QQ11

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成されたチャネル領域、ソー
    ス・ドレイン領域を構成する半導体層と、絶縁層と、ゲ
    ート電極と、前記半導体層に電気的に接触するソース・
    ドレイン電極とを少なくとも有する薄膜トランジスタで
    あって、前記半導体層のチャネル領域とドレイン領域と
    の間に前記半導体層よりもバンドギャップの高い領域を
    設ける構造とすることを特徴とする薄膜トランジスタ。
  2. 【請求項２】 前記半導体層のドレイン領域の一部に酸
    素、窒素、あるいは炭素を含むことにより、前記半導体
    層よりもバンドギャップの高い領域を設けることを特徴
    とする請求項１記載の薄膜トランジスタ。
  3. 【請求項３】 前記半導体層のチャネル領域とドレイン
    領域との間に絶縁層を設けることを特徴とする請求項１
    記載の薄膜トランジスタ。
  4. 【請求項４】 前記半導体層のドレイン領域の一部に酸
    素、窒素、あるいは炭素が１×１０20原子／ｃｍ2以上
    含まれることを特徴とする請求項２記載の薄膜トランジ
    スタ。
  5. 【請求項５】 前記半導体層のチャネル領域とドレイン
    領域との間に設ける絶縁層がシリコン酸化膜、シリコン
    窒化膜、もしくはシリコン炭化膜などであることを特徴
    とする請求項３記載の薄膜トランジスタ。
  6. 【請求項６】 前記半導体層が多結晶シリコンにより形
    成されることを特徴とする請求項１記載の薄膜トランジ
    スタ。
  7. 【請求項７】 基板上に半導体層を形成する工程と、絶
    縁層を形成する工程と、前記絶縁層上にゲート電極を形
    成する工程と、前記半導体層に電気的に接触するソース
    ・ドレイン電極を形成する工程とを少なくとも含む薄膜
    トランジスタの製造方法であって、前記半導体層を形成
    する工程は、半導体層のドレイン領域の一部に酸素、窒
    素もしくは炭素を添加する工程を含むことを特徴とする
    薄膜トランジスタの製造方法。
  8. 【請求項８】 基板上に半導体層を形成する工程と、絶
    縁層を形成する工程と、前記絶縁層上にゲート電極を形
    成する工程と、前記半導体層に電気的に接触するソース
    ・ドレイン電極を形成する工程とを少なくとも含む薄膜
    トランジスタの製造方法であって、前記半導体層のチャ
    ネル領域とドレイン領域との間に絶縁層を形成する工程
    を含むことを特徴とする薄膜トランジスタの製造方法。
  9. 【請求項９】 前記半導体層のドレイン領域の一部への
    酸素、窒素もしくは炭素の添加をイオン注入法により行
    うことを特徴とする請求項７記載の薄膜トランジスタの
    製造方法。
  10. 【請求項１０】 薄膜トランジスタをマトリクス状に配
    置した薄膜トランジスタアレイを有する第１の基板と対
    向する電極を配置した第２の基板間に液晶を挟持した液
    晶表示装置であって、前記第１の基板は請求項１記載の
    薄膜トランジスタをマトリクス状に配置してなることを
    特徴とする液晶表示装置。
  11. 【請求項１１】 薄膜トランジスタをマトリクス状に配
    置した薄膜トランジスタアレイを有する第１の基板と対
    向する電極を配置した第２の基板間に液晶を挟持した液
    晶表示装置の製造方法であって、前記第１の基板は請求
    項７または８記載の薄膜トランジスタの製造方法に従っ
    て製造することを特徴とする液晶表示装置の製造方法。
  12. 【請求項１２】 薄膜トランジスタをマトリクス状に配
    置した薄膜トランジスタアレイを有する第１の基板上に
    エレクトロルミネッセンス材料を選択的に被着形成した
    エレクトロルミネッセンス表示装置であって、前記第１
    の基板は請求項１記載の薄膜トランジスタをマトリクス
    状に配置してなることを特徴とするエレクトロルミネッ
    センス表示装置。
  13. 【請求項１３】 薄膜トランジスタをマトリクス状に配
    置した薄膜トランジスタアレイを有する第１の基板上に
    エレクトロルミネッセンス材料を選択的に被着形成した
    エレクトロルミネッセンス表示装置の製造方法であっ
    て、前記第１の基板は請求項７または８記載の薄膜トラ
    ンジスタの製造方法に従って製造することを特徴とする
    エレクトロルミネッセンス表示装置の製造方法。
JP2001158730A 2001-05-28 2001-05-28 薄膜トランジスタおよびその製造方法 Pending JP2002353463A (ja)

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KR100623699B1 (ko) 2004-09-06 2006-09-19 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그의 제조 방법
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US8487308B2 (en) 2009-04-10 2013-07-16 Toppan Printing Co., Ltd. Thin film transistor and image display unit

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