FR2787634A1 - Procede de realisation de transistors cmos et dispositifs associes - Google Patents
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Abstract
L'invention concerne les procédés de réalisation de transistors CMOS et les dispositifs associés.Le procédé réalise des transistors d'un premier type et d'un second type en technologie CMOS dans une couche active. Le procédé consiste :- à graver ou rendre inactives des zones de la couche active de façon à définir (1) des îlots actifs destinés à réaliser les sources, les canaux de largeur déterminée et les drains des transistors du premier type, respectivement du second type,- à recouvrir (2) au moins les îlots actifs par une couche isolante et à recouvrir (2) la couche isolante par une couche conductrice,- à graver séquentiellement (3) l'ensemble des grilles des transistors du premier type puis l'ensemble des grilles des transistors du second type.Les dispositifs associés consistent en des dispositifs à transistors CMOS obtenus par un procédé selon l'invention.Application, en particulier, à des dispositifs d'adressage et de commande d'un écran plat à cristal liquide et matrice active.
Description
L'invention se rapporte à un procédé de réalisation de transistors MOS, à
un dispositif comprenant des transistors MOS obtenus par un tel procédé et à un dispositif d'adressage et de commande d'une matrice active
réalisé avec de tels dispositifs.
L'invention se rapporte notamment à un dispositif d'adressage et
de commande d'un écran plat à cristal liquide et à matrice active.
L'invention concerne en particulier le domaine de l'électronique grande surface. Elle intervient dans la réalisation de circuits électroniques à transistors complémentaires CMOS en silicium polycristallin; ces transistors
lo pouvant comporter une zone faiblement dopée en bord de grille.
L'invention s'applique à des procédés basse température (Tmax < 450 C) compatibles avec des substrats non réfractaires et non cristallins. Les écrans plats à cristal liquide et matrice active, connus sous I'abréviation anglo-saxonne AMLCD pour Active Matrix Liquid Crystal Display, sont, suivant des techniques connues, réalisés sur une plaque de verre. L'adressage des écrans plats à cristal liquide et matrice active est actuellement réalisé en intégrant sur la plaque de verre des transistors en couches minces; transistors désignés par l'abrévation TFT qui correspond à I'expression anglo-saxonne Thin Film Transistor. Ces transistors TFT sont réalisés à partir de silicium amorphe hydrogéné aSiH. Ce type de transistors
TFT présente une faible mobilité électronique, de l'ordre de 0,5 cm2 V-1 s-'.
La technologie mise en oeuvre pour leur réalisation ne permet pas d'obtenir une logique complémentaire. Ces contraintes limitent l'utilisation d'une telle technologie à la réalisation des transistors nécessaires à l'adressage des pixels de l'écran. La gestion de l'écran comprend la sélection des lignes, la mise en forme et la présentation des données vidéo sur les différentes colonnes. La réalisation d'un dispositif permettant d'assurer la gestion de l'écran nécessite de faire intervenir une autre technologie; par exemple une technique pour rapporter des circuits intégrés silicium à la périphérie de la
dalle de verre.
Pour remédier aux inconvénients des technologies utilisant le silicium amorphe, une évolution des technologies se fait vers le silicium polycristallin en couche mince. L'intérêt de l'utilisation du silicium polycristallin en couche mince réside dans les possibilités qu'offre ce matériau de réaliser des circuits électroniques de bonne qualité sur des
substrats non réfractaires et non cristallins.
Les principales applications connues se situent dans le domaine de l'adressage des écrans plats à cristal liquide et à matrice active. Le silicium polycristallin permet la réalisation à basse température de TFT de type N et de TFT de type P présentant des mobilités supérieures respectivement de l'ordre de 100 et 50 cm2 Vl s-1. Le silicium polycristallin permet donc la réalisation de circuits CMOS de performances compatibles avec l'adressage des écrans plats. L'intégration de tout ou partie de l'électronique périphérique d'adressage se traduit par une diminution relative du coût de l'écran liée à la disparition des circuits intégrés. Mais ceci n'est vrai que dans la mesure o la complexification des circuits réalisés sur la plaque de verre ne se traduit pas par une baisse importante des rendements de fabrication. Le rendement de fabrication est directement lié au nombre de
masques utilisés pour la réalisation des circuits électroniques.
Le procédé de base connu pour la réalisation de circuits CMOS sur substrats isolants (par exemple de type SOI, abréviation des termes anglo-saxons Silicon On Insulator), requiert au minimum six masques correspondant aux étapes suivantes: - définition des îlots de silicium, définition de la grille des transistors, - définition de la zone d'implantation de type N, - définition de la zone d'implantation de type P, - ouverture des trous de contact,
- définition du métal.
Le but de l'invention est de réduire le nombre de masques nécessaires à la réalisation de circuits en technologie CMOS par rapport aux
procédés connus.
A cet effet, l'invention a pour objet un procédé de réalisation de transistors d'un premier et d'un second types en technologie CMOS dans une couche active, caractérisé en ce qu'il consiste: - à graver ou rendre inactives des zones de la couche active de façon à définir des îlots actifs destinés à réaliser les sources, les canaux de largeur déterminée et les drains de transistors du premier type respectivement du second type, - à recouvrir au moins les îlots actifs par une couche isolante puis une couche conductrice, - à graver séquentiellement l'ensemble des grilles des transistors
du premier type puis l'ensemble des grilles des transistors du second type.
La grille de chaque transistor commande le transistor en
permettant le contrôle du canal de ce transistor.
Le procédé selon l'invention a pour avantage de réduire le
nombre de masques et le nombre d'étapes d'implantation.
Dans le procédé de base connu, les grilles des transistors NMOS et PMOS sont gravées simultanément. Les zones de contact N+ et P+ sont obtenues par implantation ionique. Elles sont autoalignées par rapport aux bords de la grille; la grille jouant le rôle de masque. Pour les transistors de type N, cette situation conduit à des champs électriques intenses dans le canal en bord de la grille. Les champs électriques intenses induisent, soit une instabilité des caractéristiques lorsque la polarisation de la grille est positive, soit des courants de fuite importants lorsque la polarisation de la grille est négative. L'instabilité des caractéristiques est liée à la génération d'électrons chauds dans le canal et à la création de défauts d'interface lorsque ces porteurs chauds interagissent avec les atomes d'hydrogène rendant passifs les défauts de l'interface Si02/Si. Les courants de fuite ont pour origine le champ électrique intense de la jonction drain- canal polarisée en inverse. Le niveau des courants de fuite dépend alors exponentiellement
des tensions drain-source et grille-source.
Pour atténuer ces champs électriques intenses, une zone particulière est réalisée en bord de grille. Cette zone a pour caractéristique d'être plus faiblement dopée que le reste du canal; elle est dite zone LDD, abréviation des termes anglo-saxons Lightly Doped Drain. La zone LDD est de type N- pour un transistor de type N. L'extension de la zone LDD est de l'ordre de 10% de la longueur du canal, soit environ 0,1 pm pour les technologies silicium monocristallin et soit environ 0,5 pm pour les technologies silicium polycristallin. En technologie silicium monocristallin, la zone LDD est obtenue en réalisant un espace diélectrique en bord de grille ou " spacer " suivant la terminologie anglo-saxonne. L'espace diélectrique
est obtenu par dépôt conforme et gravure anisotrope d'un film diélectrique.
Cette technologie n'est pas directement applicable sur des substrats de
grande surface.
Dans les technologies silicium polycristallin connues, la réalisation de la zone LDD nécessite un masque particulier et une étape d'implantation particulière. Ceci porte le nombre de masques nécessaires à sept et le nombre d'étapes d'implantation à trois. L'invention réduit le nombre de
masques nécessaires à cinq et le nombre d'étapes d'implantation à deux.
L'invention permet un autoalignement de la zone LDD et autorise un contrôle
de la dose de dopant indépendamment de l'extension de la zone LDD.
Dans les technologies silicium polycristallin connues, la zone LDD est obtenue par une implantation faible dose autoalignée sur la grille. La zone LDD est ensuite protégée par de la résine lors de l'implantation forte dose en dopant; de type N+ pour un transistor de type N, par exemple du phosphore. Ceci peut amener des difficultés technologiques supplémentaires liées à l'échauffement de la résine sous le flux d'ions lorsque le procédé est réalisé sur des plaques de verre de grandes dimensions. Ce risque est totalement absent dans un procédé selon l'invention; la couche de résine de protection est supprimée avant
I'implantation forte dose d'un dopant.
L'invention a également pour objet un dispositif d'adressage et de commande d'un écran plat à cristal liquide et à matrice active réalisé avec
des transistors CMOS obtenus par un procédé selon l'invention.
Le dispositif d'adressage et de commande comprend un dispositif
d'adressage et un dispositif de commande.
Le dispositif d'adressage est un dispositif à transistors complémentaires CMOS. Le dispositif de commande est un dispositif qui ne nécessite pas de transistors complémentaires. Il est, de préférence, réalisé avec des transistors de type N. Lorsque ces transistors sont équipés d'une zone LDD, selon un mode particulier de réalisation de l'invention, ils présentent l'avantage d'avoir un courant de fuite très réduit. Cette caractéristique est particulièrement importante pour des écrans à matrice active de grandes dimensions. Chaque pixel de l'écran est commandé par l'intermédiaire de la grille d'un transistor. Entre deux rafraîchissements d'une ligne de la matrice, l'état d'un pixel est maintenu grâce à la fonction mémoire réalisée par l'association de la capacité du pixel et du transistor à l'état bloqué; à condition toutefois que le courant de fuite drain-source n'ait pas le temps d'avoir un effet notable sur la charge de la capacité. Ainsi, le courant de fuite drain-source des transistors de commande a un effet immédiat sur la qualité de l'image. En particulier, plus le courant de fuite drain-source est faible, plus
il permet l'obtention d'un grand nombre de niveaux de gris.
L'invention sera bien comprise et ses autres caractéristiques et
autres avantages ressortiront, lors de la description suivante présentée à
lo titre d'illustration non limitative et faite en regard des figures annexées qui représentent: - la figure 1, les étapes du procédé selon l'invention, - les figures 2a, 2b, 2c, des étapes de définition d'îlots actifs et de dépot de couches pour un transistor d'un premier type ou d'un second type, - les figures 3a, 3b, 3c, 3d et 3e des étapes de réalisation de la gravure des grilles pour un transistor du premier type, - les figures 4a, 4b, 4c, 4d et 4e des étapes de réalisation de la gravure des grilles pour un transistor du second type, - la figure 5a, respectivement 5b, une vue de dessus schématique d'une grille d'un transistor d'un premier type, respectivement d'une grille d'un
transistor d'un second type.
La figure 1 illustre les différentes étapes de réalisation du procédé selon l'invention. Le procédé s'applique à un substrat sur lequel a été déposée une couche active mince. Pour réaliser des transistors d'un premier et d'un second types en technologie CMOS dans la couche active, le procédé se déroule en plusieurs étapes. Dans une première étape, le procédé consiste à définir 1 des îlots actifs. La définition 1 des îlots actifs est réalisée, soit en gravant des zones de la couche active, soit en rendant inactives des zones de la couche active. Les îlots actifs sont destinés à réaliser les sources, les canaux et les drains des transistors du premier type, respectivement du second type. Dans une deuxième étape, le procédé consiste à déposer 2 deux couches. Une première couche isolante recouvre au moins les îlots actifs. Une seconde couche conductrice recouvre la première couche. La seconde couche conductrice est destinée à réaliser la grille de commande des transistors. Dans une troisième étape, le procédé consiste à graver 3 séquentiellement l'ensemble des grilles des transistors du premier type et l'ensemble des grilles des transistors du second type. La gravure de l'ensemble des grilles des transistors d'un type donné est réalisée au moyen d'un masque particulier. Le masque reproduit les grilles des transistors du type donné et masque les zones d'implantation des transistors de l'autre type. Avec le même masque il est ainsi possible de
réaliser des opérations de dopage pour un type de transistors donné.
Les figures 2a, 2b et 2c illustrent les étapes de définition 1 d'îlots actifs et de dépot 2 des première et seconde couches pour un transistor d'un
premier type ou d'un second type. Dans la suite de la description du
procédé, le premier type correspond au type N et le second type au type P. Ce choix correspond à un premier mode de mise en oeuvre du procédé. Les transistors N et les transistors P sont réalisés, par le premier mode de mise en oeuvre du procédé selon l'invention, sur un même substrat. Le substrat 4 consiste de préférence en du verre sur lequel est déposée une couche de préparation 5 destinée à obtenir un état de surface favorable aux traitements ultérieurs. Suivant l'état de l'art, cette couche de préparation peut être de la
silice SiO2. Une couche active 6 est déposée sur la couche de préparation 5.
La couche active 6 est composée par exemple de silicium polycristallin. Une
couche de résine de protection 7 est déposée sur la couche active 6.
Un premier masque, non représenté, reproduit les îlots actifs à conserver dans la couche active 6; îlots actifs qui permettent de réaliser ultérieurement les sources, les canaux et les drains des transistors. Les îlots
actifs sont réalisés par des techniques connues, par exemple de gravure.
Suivant l'illustration figure 2b, les îlots actifs 6 sont réalisés par suppression de matière. Une variante à cette technique consiste à rendre inactives, au lieu de les supprimer, les zones non masquées par le premier masque, par exemple par passivation. Les îlots actifs 6 étant réalisés, la couche de résine 7 est supprimée par des techniques connues; par
exemple des bains aqueux.
Dans une étape suivante sont déposées successivement la couche isolante 8 et la couche conductrice 9. La couche isolante 8 est par example un oxyde de silicium, SiO2 en particulier. La couche isolante 8 a une épaisseur comprise entre 50 et 150 nm. Suivant l'illustration, figure 2c, la couche isolante 8 recouvre la totalité du substrat. Dans des variantes de i mise en oeuvre du procédé, la couche isolante 8 recouvre au moins les îlots actifs 6. La couche conductrice 9 est par exemple réalisée avec du silicium polycristallin dopé N+ ou avec un métal, par exemple du tungstène (W), du molybdène (Mo) ou de l'aluminium (AI). Entre les différents métaux, le choix porte de préférence sur l'aluminium qui est le moins résistif. La couche conductrice 9 a une épaisseur comprise entre 150 et 300 nm. Elle est
destinée à réaliser la grille des transistors.
Les figures 3a, 3b, 3c, 3d, 3e, 4a, 4b, 4c, 4d et 4e, illustrent l'étape de gravure séquentielle de l'ensemble des grilles des transistors N et de l'ensemble des grilles des transistors P. Dans un premier mode de mise en oeuvre du procédé selon l'invention, les transistors N et les transistors P sont réalisés sur un même substrat. Le premier mode de mise en oeuvre du procédé est illustré par les figures 3a à 3e et 4a à 4e qui représentent des zones différentes d'un même substrat. Les figures 3a à 3e illustrent une zone d'implantation d'un transistor de type N, les figures 4a à 4e illustrent une zone d'implantation d'un transistor de type P. La figure 3a, respectivement 4a, représente un substrat 4 recouvert d'une couche de préparation 5 sur laquelle a été gravé un îlot actif 6. L'îlot actif 6 est enterré sous une couche isolante 8, elle-même recouverte d'une couche conductrice 9. La figure 3a, respectivement 4a, reprend le
procédé tel qu'il est illustré par la figure 2c.
Entre les figures 3a et 3b, respectivement 4a et 4b, une couche de résine de protection 7 a été déposée pour protéger certaines zones. Un deuxième masque, non représenté, définissant les grilles des transistors N
permet de graver uniquement les grilles 9 des transistors N, figure 3b.
Pendant la gravure des grilles des transistors N, la couche de résine de protection 7 reste intact sur les transistors P; la figure 4b en donne l'illustration. La gravure des grilles des transistors N consiste en une gravure réalisée de façon isotropique illustrée par la figure 3b. Elle est suivie d'une gravure réalisée de façon anisotropique illustrée par les figures 3c et 4c. La technique de gravure isotropique mise en oeuvre peut être, soit une technique voie humide, soit une technique voie sèche. Si la couche conductrice 9 est réalisée à partir de molybdène Mo ou d'aluminium AI, la technique voie humide est généralement retenue (elle consiste à tremper le circuit à graver dans une solution). Si la couche conductrice 9 est réalisée à partir de silicium polycristallin ou de tungstène W, la technique voie sèche est généralement retenue; elle consiste à introduire le circuit à graver dans une enceinte remplie d'un plasma. La gravure isotropique dégage une profondeur de surgravure Lov. La profondeur de surgravure Lov est contrôlée entre 0,2 et 2 pm dans le cas d'une technique voie sèche et entre 0,5 et 2 pm dans le cas d'une technique voie humide. La gravure isotropique de la couche conductrice 9 est réalisée jusqu'à atteindre la couche isolante 8. Le deuxième masque est maintenu pendant la gravure anisotropique. La gravure anisotropique est exclusivement réalisée par une technique voie sèche. Cette opération consiste à graver la couche isolante 8
de façon autoalignée par rapport à la résine 7 jusqu'à atteindre un îlot actif 6.
La succession des deux gravures, isotropique et anisotropique, permet
d'obtenir une marche au bord de la grille constituée par la couche isolante 8.
La largeur de la marche est égale à la profondeur de surgravure Lov. Soit Lr la longueur de la couche de résine de protection 7 gravée lors de l'opération de gravure de la grille illustrée par la figure 3b. La longueur L de la grille, gravée dans la couche conductrice 9, est donnée par la relation (1) L = Lr - (2.Lov) Le deuxième masque reproduisant uniquement les grilles des transistors N, la couche de résine de protection 7 maintient une protection, figures 4b et 4c, sur les transistors P. Après l'opération de gravure
anisotropique, la couche de résine de protection 7 est enlevée.
Après la gravure des grilles des transistors N et la gravure des marches d'isolant, le procédé consiste à réaliser le dopage des sources et des drains des transistors N. Pour les transistors de type N, le dopant utilisé est du type N, par exemple du phosphore. L'opération de dopage est réalisée en surface sans masque ni résine de protection. Les zones d'implantation des transistors P sont protégées automatiquement pendant l'opération de dopage des transistors N: la couche métallique 9 recouvre totalement les zones d'implantation des transistors de type P et les protège
du dopant.
Dans le premier mode de mise en ceuvre du procédé, le procédé comporte une opération particulière. Cette opération consiste à implanter -T _ une zone faiblement dopée, dite LDD, au bord de la grille des transistors de type N. Elle est illustrée par les figures 3d et 4d. Selon cette opération, l'opération de dopage avec un dopant de type N consiste à implanter séquentiellement: - une forte dose du dopant à faible énergie; soit par exemple une dose de phosphore ayant une densité D = 1015 cm-2 dans un champ avec une énergie E = 15 kev, - une faible dose du dopant à forte énergie; soit par exemple une dose de phosphore ayant une densité D = 10'3 cm-2 dans un champ avec
une énergie E = 100 kev.
L'implantation d'une forte dose à faible énergie entraîne une pénétration du dopant sur une profondeur d'environ 40 nm. Cette profondeur étant inférieure à l'épaisseur de la couche isolante 8, la partie du canal 10 située sous la couche isolante est protégée par celle- ci durant cette
implantation.
L'implantation d'une faible dose à forte énergie présente un pic d'implantation situé à environ 150 nm de la surface. Elle entraîne une pénétration du dopant, au-delà de la couche isolante 8, dans la zone 11 du canal 10 non protégée par la grille 9. Les îlots actifs 6 des transistors P sont totalement protégés par la superposition de la couche isolante 8 et de la
couche conductrice 9, comme illustré par la figure 4d.
La source 12 et le drain 13 d'un transistor sont de part et d'autre de la grille 9 dans le prolongement du canal 10. Lors de chacune des deux implantations précédentes, le dopant pénètre dans les zones de l'ilot actif non masquées par la grille 9 permettant le dopage de la source 12 et du
drain 13.
La couche de résine de protection 7 ayant été supprimée avant l'opération de dopage, le procédé permet avantageusement une implantation d'une forte dose de phosphore sans avoir de résine résiduelle sur le substrat 4. Il est en effet connu qu'une implantation à forte dose de phosphore (masse atomique 29) est susceptible de provoquer un échauffement de la plaque de verre à une température supérieure à 120-150 C. L'échauffement compromet l'opération de suppression de la couche de résine de protection,
en laissant des résidus organiques en surface.
Le procédé consiste ensuite à réaliser l'opération de gravure des grilles des transistors de type P et l'opération de dopage avec un dopant de type P. En suivant l'illustration, figures 3e et 4e, le procédé consiste à déposer une couche de résine de protection 7 sur l'ensemble des transistors, aussi bien de type N que de type P. Un troisième masque (non représenté), reproduisant les grilles des transistors P et masquant l'ensemble des transistors de type N, est utilisé pour graver les grilles 9 des transistors P. L'opération de gravure est de type anisotropique. Elle permet d'autoaligner la gravure de la couche conductrice 9 et de la couche isolante
8 sur la résine de protection 7.
L'opération de dopage permet de doper les sources 12 et les drains 13 des transistors de type P. Le dopant est de type P, ce peut être par exemple du bore. L'opération de dopage consiste à implanter une forte dose de dopant avec une très faible énergie. Par exemple une densité D = 1015 cm-2 de dopant avec une énergie E = 5 kev. Pendant l'opération de dopage les transistors N sont protégés par la couche de résine de protection 7. Le problème d'échauffement rencontré avec le phosphore est presque inexistant dans le cas du bore; d'une part, du fait de la différence de masse atomique entre le bore (masse atomique 10) et le phosphore (masse atomique 29) et d'autre part, du fait de l'énergie mise en jeu qui est moins
importante lors de l'implantation du bore.
La figure 5a, respectivement 5b, représente une vue de dessus
du transistor N de la figure 3d, respectivement du transistor P de la figure 4e.
Les figures 5a et 5b donnent une vue tronquée du transistor N et du transistor P. Les figures 5a et 5b schématisent la disposition relative de la
grille et du canal du transistor.
Le transistor N, figure 5a, présente une marche d'isolant 8. La grille 9, figures 5a et 5b, recouvre une partie du canal 10 du transistor. Le canal 10 est dans le prolongement de la source 12, non représentée, et du
drain 13, non représenté.
La grille 9 a une largeur g19. Le canal a une largeur Id. La gravure de la grille 9 est réalisée de manière à ce que Ig > Id, suivant les techniques
de l'homme de l'art.
L'opération de dopage des sources et des drains des transistors N a été décrite en regard de la figure 3d. Un autre mode de réalisation de l'opération de dopage peut être mis en oeuvre. Il consiste: - à réaliser une première opération de dopage en surface avec le dopant déterminé, - à supprimer la marche d'isolant au bord de la couche conductrice, - à réaliser une seconde opération de dopage en surface avec le
dopant déterminé.
La réalisation des transistors, aussi bien de type N que de type P, est complétée par une opération de passivation et une opération d'ouverture
de contacts. Ces opérations sont réalisées suivant des techniques connues.
Elles nécessitent un quatrième et un cinquième masques.
Dans un second mode de mise en oeuvre du procédé selon I'invention, les transistors du premier type sont de type P et les transistors du second type sont de type N. Dans un troisième mode de mise en oeuvre du procédé selon l'invention, le procédé ne comporte pas l'opération particulière qui consiste à implanter une zone LDD. Les structures obtenues sont du type des
structures dites offset.
Dans un quatrième mode de mise en oeuvre du procédé selon l'invention, les transistors du second type sont réalisés sur un substrat
différent du substrat sur lequel sont réalisés les transistors du premier type.
Un dispositif d'adressage et de commande d'un écran plat à cristal liquide et à matrice active selon l'invention est réalisé avec des transistors CMOS obtenus par un procédé selon l'invention. Le dispositif d'adressage et de commande comprend un dispositif d'adressage et un
dispositif de commande.
Le dispositif d'adressage est un dispositif à transistors complémentaires CMOS. Dans un premier mode de réalisation, les transistors de type N et de type P sont obtenus suivant le troisième mode de mise en oeuvre du procédé. Les autres modes de réalisation du dispositif d'adressage sont réalisés par les autres modes de mises en oeuvre du procédé de réalisation
de transistors selon l'invention.
Le dispositif de commande est un dispositif qui nécessite des transistors ayant un faible courant de fuite. Il est réalisé avec des transistors équipés d'une zone LDD, de préférence de type N. Les transistors de type N sont réalisés suivant le premier mode de mise en oeuvre du procédé. Le dispositif de commande ne nécessitant pas de transistors complémentaires, le premier mode de mise en oeuvre du procédé peut être limité à la seule réalisation des transistors N. Dans un autre mode de réalisation du dispositif de commande, les transistors sont de type P. Les transistors de type P sont réalisés suivant le deuxième mode de mise en oeuvre du procédé. Le io dispositif de commande ne nécessitant pas de transistors complémentaires, le deuxième mode de mise en oeuvre du procédé peut être limité à la seule réalisation des transistors P. L'invention a été décrite en prenant pour exemple un substrat en verre. L'invention s'applique à d'autres types de substrat, tels des substrats
en plastique ou en quartz.
Le procédé selon l'invention se déroule à une température donnée comprise dans une certaine gamme. A un substrat en verre correspond une gamme de température déterminée. A un substrat en plastique correspond une autre gamme de température, inférieure à la gamme de température déterminée. A un substrat en quartz correspond encore une autre gamme de température, supérieure à la gamme de
température déterminée.
Claims (11)
1 - Procédé de réalisation de transistors d'un premier et d'un second types en technologie CMOS dans une couche active, caractérisé en ce qu'il consiste: - à graver ou rendre inactives des zones de la couche active de façon à définir (1) des îlots actifs (6) destinés à réaliser les sources (12), les canaux (10) de largeur déterminée et les drains (13) des transistors du premier type (N), respectivement du second type (P), - à recouvrir (2) au moins les îlots actifs (6) par une couche isolante (8) et à recouvrir (2) la couche isolante (8) par une couche conductrice (9), - à graver séquentiellement (3) l'ensemble des grilles (9) des transistors du premier type (N) puis l'ensemble des grilles (9) des transistors
du second type (P).
2 - Procédé de réalisation de transistors selon la revendication 1, caractérisé en ce que la gravure de l'ensemble des grilles des transistors du premier type (N) consiste: - à définir un masque reproduisant les grilles (9) des transistors du premier type (N) et masquant les transistors du deuxième type (P), - à graver les grilles (9) des transistors du premier type (N) avec le masque, - à retirer le masque et en ce que le procédé consiste:
- à réaliser une opération de dopage avec un dopant déterminé.
3 - Procédé de réalisation de transistors selon la revendication 2, caractérisé en ce que la gravure des grilles des transistors du premier type (N) consiste à surgraver de façon isotrope la couche conductrice (9) jusqu'à atteindre la couche isolante (8) et jusqu'à dégager une profondeur de surgravure (Lov) déterminée, et est suivie d'une gravure anisotrope de la couche isolante (8) jusqu'à atteindre un îlot actif (6), les opérations de surgravure isotrope et de gravure anisotrope permettant d'obtenir, au bord de la couche conductrice (9), une marche d'isolant dont la largeur est
donnée par la profondeur de surgravure (Lo,,).
4 - Procédé de réalisation de transistors selon l'une quelconque
des revendications 2 et 3, caractérisé en ce que l'opération de dopage
comprend: - une opération de dopage à basse énergie et
- une opération de dopage à haute énergie.
- Procédé de réalisation de transistors selon la revendication 3, caractérisé en ce que l'opération de dopage consiste: - à réaliser une première opération de dopage avec le dopant déterminé, - à supprimer la marche en bord de la couche conductrice, - à réaliser une seconde opération de dopage avec le dopant déterminé. 6 - Procédé de réalisation de transistors selon l'une quelconque
des revendications 1 à 5, caractérisé en ce que la gravure de l'ensemble des
grilles des transistors du second type (P) consiste: - à définir un masque reproduisant les grilles (9) des transistors du second type (P) et masquant les transistors du premier type (N), - à graver les grilles (9) des transistors du second type (P) avec le masque et en ce que le procédé consiste: - à réaliser, avec le masque, une opération de dopage avec un
dopant déterminé.
7 - Procédé de réalisation de transistors selon l'une quelconque
des revendications 1 à 6, caractérisé en ce que les transistors du premier
type sont de type N et les transistors du second type sont de type P. 8 Procédé de réalisation de transistors selon la revendication 7
et la revendication 2, caractérisé en ce que le dopant est du phosphore.
9 - Procédé de réalisation de transistors selon l'une quelconque
des revendications 1 à 6, caractérisé en ce que les transistors du premier
type sont de type P et les transistors du second type sont de type N. Procédé de réalisation de transistors selon la revendication 9
et la revendication 6, caractérisé en ce que le dopant est du bore.
11 - Procédé de réalisation de transistors selon l'une quelconque
des revendications 1 à 10, caractérisé en ce que la grille de chaque
transistor a une largeur supérieure à la largeur déterminée du canal séparant
le drain et la source de ce transistor.
12 - Dispositif d'adressage et de commande d'un écran plat à cristal liquide et matrice active, caractérisé en ce que chaque point de la matrice active est commandé par un transistor de type N obtenu par un
procédé selon la revendication 4.
13 - Dispositif d'adressage et de commande d'un écran plat à cristal liquide et matrice active, caractérisé en ce que chaque point de la matrice active est commandé par un transistor de type P obtenu par un
procédé selon la revendication 4.
14 - Dispositif d'adressage et de commande d'un écran plat à cristal liquide et matrice active, caractérisé en ce que l'adressage est réalisé par un dispositif à transistors complémentaires dont les transistors sont
obtenus par un procédé selon l'une quelconque des revendications 1 à 8.
- Dispositif à transistors, caractérisé en ce qu'il comporte un
élément isolant de largeur déterminée disposé sur une couche de semi-
conducteur cristallin et une grille située sur l'élément isolant, la largeur de la
grille étant inférieure à la largeur déterminée.
16 - Dispositif à transistors selon la revendication 15, caractérisé en ce que la couche de semi-conducteur cristallin est dopée à un niveau de dopage déterminé de part et d'autre de l'élément isolant et est dopée à un niveau de dopage supérieur audit niveau de dopage déterminé dans une
zone située sous l'isolant et non située sous la grille.
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