WO2000038229A1 - Procede de realisation de transistors cmos et dispositifs associes - Google Patents

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WO2000038229A1
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transistors
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etching
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François PLAIS
Carlo Reita
Odile Huet
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Thomson-Csf
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Definitions

  • the invention relates to a method for producing MOS transistors, to a device comprising MOS transistors obtained by such a method and to a device for addressing and controlling an active matrix produced with such devices.
  • the invention relates in particular to a device for addressing and controlling a flat screen with liquid crystal and active matrix.
  • the invention relates in particular to the field of large area electronics. It is involved in the production of electronic circuits with complementary CMOS transistors in polycrystalline silicon; these transistors may include a lightly doped area at the edge of the gate.
  • the invention applies to low temperature processes (Tmax ⁇ 450 ° C) compatible with non-refractory and non-crystalline substrates.
  • the liquid crystal and active matrix flat screens are, according to known techniques, produced on a glass plate.
  • the addressing of liquid crystal and active matrix flat screens is currently achieved by integrating thin film transistors on the glass plate; transistors designated by the abbreviation TFT which corresponds to the Anglo-Saxon expression Thin Film Transistor.
  • TFT thin film transistors
  • These TFT transistors are made from aSi-H hydrogenated amorphous silicon.
  • This type of TFT transistor has low electronic mobility, of the order of 0.5 cm 2 V "1 s " 1 .
  • the technology implemented for their realization does not allow to obtain a complementary logic. These constraints limit the use of such technology to the production of the transistors necessary for addressing the pixels of the screen.
  • Screen management includes selecting rows, formatting and presenting video data on the different columns.
  • the creation of a device for managing the screen requires the use of another technology; for example a technique for bringing silicon integrated circuits to the periphery of the glass slab.
  • a technique for bringing silicon integrated circuits to the periphery of the glass slab To overcome the drawbacks of technologies using amorphous silicon, an evolution of technologies is made towards polycrystalline silicon in thin layer.
  • the benefits of using silicon polycrystalline thin film lies in the possibilities offered by this material to produce good quality electronic circuits on non-refractory and non-crystalline substrates.
  • the main known applications are in the field of addressing liquid crystal and active matrix flat screens.
  • Polycrystalline silicon allows the production at low temperature of N-type TFT and P-type TFT exhibiting greater mobilities respectively of the order of 100 and 50 cm 2 V “1 s " 1 .
  • Polycrystalline silicon therefore makes it possible to produce performance CMOS circuits compatible with the addressing of flat screens.
  • the integration of all or part of the peripheral addressing electronics results in a relative reduction in the cost of the screen linked to the disappearance of the integrated circuits.
  • the manufacturing yield is directly related to the number of masks used for the realization of the electronic circuits.
  • CMOS circuits on insulating substrates for example of the SOI type, abbreviation of the English terms Silicon On Insulator
  • SOI type abbreviation of the English terms Silicon On Insulator
  • the object of the invention is to reduce the number of masks necessary for the production of circuits in CMOS technology compared to known methods.
  • the subject of the invention is a method for producing transistors of a first and a second type in CMOS technology in an active layer, characterized in that it consists:
  • each transistor controls the transistor allowing control of the channel of this transistor.
  • the method according to the invention has the advantage of reducing the number of masks and the number of implantation steps.
  • the gates of the NMOS and PMOS transistors are etched simultaneously.
  • the N + and P + contact zones are obtained by ion implantation. They are self-aligned with respect to the edges of the grid; the grid playing the role of mask.
  • This situation leads to intense electric fields in the channel at the edge of the gate.
  • the intense electric fields induce either an instability of the characteristics when the grid polarization is positive, or large leakage currents when the grid polarization is negative.
  • the instability of the characteristics is linked to the generation of hot electrons in the channel and to the creation of interface defects when these hot carriers interact with the hydrogen atoms making the defects of the Si0 2 / Si interface passive.
  • Leakage currents originate from the intense electric field of the reverse-polarized drain-channel junction. The level of the leakage currents then depends exponentially on the drain-source and gate-source voltages.
  • LDD area abbreviation of the Anglo-Saxon terms Lightly Doped Drain.
  • the LDD zone is of the N- type for a N-type transistor.
  • the extension of the LDD zone is of the order of 10% of the length of the channel, or approximately 0.1 ⁇ m for monocrystalline silicon technologies and approximately 0.5 ⁇ m for polycrystalline silicon technologies.
  • the LDD area is obtained by producing a dielectric space at the edge of the grid or "spacer" according to English terminology. Dielectric space is obtained by conformal deposition and anisotropic etching of a dielectric film. This technology is not directly applicable on large surface substrates.
  • the production of the LDD zone requires a particular mask and a particular implantation step. This brings the number of masks required to seven and the number of implantation steps to three.
  • the invention reduces the number of masks required to five and the number of implantation steps to two.
  • the invention allows self-alignment of the LDD area and allows control of the dopant dose independently of the extension of the LDD area.
  • the LDD area is obtained by a low dose self-aligned implantation on the grid.
  • the LDD region is then protected by the resin during the implantation dose dopant; N + type for an N type transistor, for example phosphorus.
  • N + type for an N type transistor for example phosphorus.
  • the subject of the invention is also a device for addressing and controlling a flat screen with liquid crystal and active matrix produced with CMOS transistors obtained by a method according to the invention.
  • the addressing and control device includes an addressing device and a control device.
  • the addressing device is a CMOS complementary transistor device.
  • the control device is a device which does not require additional transistors. It is preferably made with N type transistors. When these transistors are equipped with an LDD zone, according to a particular embodiment of the invention, they have the advantage of having a very reduced leakage current. . This characteristic is particularly important for screens with active matrix of large dimensions. Each pixel of the screen is controlled by the gate of a transistor. Between two refreshes of a row in the matrix, the state of a pixel is maintained thanks to the memory function performed by the association of the capacity of the pixel and of the transistor in the off state; provided, however, that the drain-source leakage current does not have time to have a noticeable effect on the capacity charge. Thus, the drain-source leakage current of the control transistors has an immediate effect on the quality of the image. In particular, the lower the drain-source leakage current, the more it allows a large number of gray levels to be obtained.
  • FIG. 5a respectively 5b, a schematic top view of a gate of a transistor of a first type, respectively of a gate of a transistor of a second type.
  • FIG. 1 illustrates the different stages of carrying out the method according to the invention.
  • the method applies to a substrate on which a thin active layer has been deposited.
  • the process takes place in several stages.
  • the method consists in defining 1 of the active islands. Definition 1 of the active islands is carried out either by engraving zones of the active layer, or by rendering zones of the active layer inactive.
  • the active islands are intended to produce the sources, the channels and the drains of the transistors of the first type, respectively of the second type.
  • the process consists of depositing two two layers.
  • a first insulating layer covers at least the active islands.
  • a second conductive layer covers the first layer.
  • the second conductive layer is intended to produce the control grid for the transistors.
  • the process consists in etching 3 sequentially all of the gates of the transistors of the first type and all of the gates of the transistors of the second type.
  • the etching of all of the gates of the transistors of a given type is carried out by means of a particular mask.
  • the mask reproduces the grids of the transistors of the given type and masks the implantation areas of the transistors of the other type. With the same mask it is thus possible to carry out doping operations for a given type of transistors.
  • FIGS. 2a, 2b and 2c illustrate the steps of defining 1 of active islands and of depositing 2 of the first and second layers for a transistor of a first type or of a second type.
  • the first type corresponds to type N and the second type to type P.
  • This choice corresponds to a first mode of implementation of the method.
  • the transistors N and the transistors P are produced, by the first mode of implementation of the method according to the invention, on the same substrate.
  • the substrate 4 preferably consists of glass on which is deposited a preparation layer 5 intended to obtain a surface condition favorable to subsequent treatments. According to the state of the art, this preparation layer can be silica Si0 2 .
  • An active layer 6 is deposited on the preparation layer 5.
  • the active layer 6 is composed for example of polycrystalline silicon.
  • a protective resin layer 7 is deposited on the active layer 6.
  • a first mask reproduces the active islands to be kept in the active layer 6; active islands which allow the sources, channels and drains of the transistors to be produced subsequently.
  • the active islands are produced by known techniques, for example by etching. According to the illustration in FIG. 2b, the active islands 6 are produced by removing material.
  • a variant of this technique consists in making inactive, instead of deleting them, the areas not masked by the first mask, for example by passivation.
  • the active islands 6 being produced, the resin layer 7 is removed by known techniques; for example aqueous baths.
  • the insulating layer 8 and the conductive layer 9 are successively deposited.
  • the insulating layer 8 is for example a silicon oxide, SiO 2 in particular.
  • the insulating layer 8 has a thickness of between 50 and 150 nm. According to the illustration, FIG. 2c, the insulating layer 8 covers the entire substrate. In variants of implementation of the method, the insulating layer 8 covers at least the active islands 6.
  • the conductive layer 9 is for example made with N + doped polycrystalline silicon or with a metal, for example tungsten (W), molybdenum (Mo) or aluminum (Al). Between the different metals, the choice is preferably made of aluminum which is the least resistive.
  • the conductive layer 9 has a thickness between 150 and 300 nm. It is intended to make the gate of the transistors.
  • FIGS. 3a, 3b, 3c, 3d-, 3e, 4a, 4b, 4c, 4d and 4e illustrate the step of sequential etching of the set of gates of the N transistors and of the set of gates of the P transistors.
  • the N transistors and the P transistors are produced on the same substrate.
  • the first mode of implementation of the method is illustrated by FIGS. 3a to 3e and 4a to 4e which represent different zones of the same substrate.
  • Figures 3a to 3e illustrate an implantation area of an N-type transistor
  • Figures 4a to 4e illustrate an implantation area of a P-type transistor.
  • FIG. 3a represents a substrate 4 covered with a preparation layer 5 on which has been engraved an active island 6.
  • the active island 6 is buried under an insulating layer 8, itself covered with a layer conductive 9.
  • FIGS. 3a and 3b respectively 4a and 4b
  • a layer of protective resin 7 has been deposited to protect certain areas.
  • a second mask, not shown, defining the gates of the transistors N makes it possible to engrave only the gates 9 of the transistors N, FIG. 3b.
  • the protective resin layer 7 remains intact on the transistors P; Figure 4b illustrates this.
  • the etching of the gates of the transistors N consists of an etching produced in an isotropic manner illustrated in FIG. 3b. It is followed by an anisotropic etching illustrated by Figures 3c and 4c.
  • the isotropic etching technique used can be either a wet technique or a dry technique.
  • the wet technique is generally retained (it consists of dipping the circuit to be etched in a solution).
  • the conductive layer 9 is made from polycrystalline silicon or tungsten W, the dry process technique is generally used; it consists in introducing the circuit to be etched in an enclosure filled with a plasma. Isotropic etching gives a depth of overprint L ov - The depth of overprint L ov is controlled between 0.2 and 2 ⁇ m in the case of a dry technique and between 0.5 and 2 ⁇ m in the case of a technique wet. Isotropic etching of the conductive layer 9 is carried out until reaching the insulating layer 8.
  • the second mask is maintained during the anisotropic etching.
  • Anisotropic etching is exclusively carried out by a dry technique. This operation consists in etching the insulating layer 8 in a self-aligned manner with respect to the resin 7 until reaching an active island 6.
  • the succession of the two etchings, isotropic and anisotropic makes it possible to obtain a step at the edge of the grid constituted by the insulating layer 8.
  • the width of the step is equal to the depth of the etching L ov .
  • L r be the length of the protective resin layer 7 etched during the grid etching operation illustrated in FIG. 3b.
  • the length L of the grid, etched in the conductive layer 9, is given by the relation: (1)
  • L L r - (2.L 0V )
  • the method consists in doping the sources and drains of the N transistors.
  • the dopant used is of the N type, for example phosphorus.
  • the doping operation is carried out on the surface without mask or protective resin.
  • the implantation areas of the P transistors are automatically protected during the doping operation of the N transistors: the metal layer 9 completely covers the implantation areas of the P-type transistors and protects them from the dopant.
  • the method includes a particular operation.
  • This operation consists of implanting a weakly doped area, called LDD, at the edge of the gate of type N transistors. It is illustrated by Figures 3d and 4d.
  • the implantation of a high dose at low energy leads to penetration of the dopant to a depth of about 40 nm. This depth being less than the thickness of the insulating layer 8, the part of the channel 10 located under the insulating layer is protected by the latter during this implantation.
  • the implantation of a low dose with high energy has an implantation peak located approximately 150 nm from the surface. It causes penetration of the dopant, beyond the insulating layer 8, into the zone 11 of the channel 10 not protected by the gate 9.
  • the active islands 6 of the transistors P are completely protected by the superposition of the insulating layer 8 and the conductive layer 9, as illustrated in FIG. 4d.
  • the source 12 and the drain 13 of a transistor are on either side of the gate 9 in the extension of the channel 10. During each of the two preceding implantations, the dopant penetrates into the areas of the active islet not masked by the gate 9 allowing the doping of the source 12 and the drain 13.
  • the method advantageously allows implantation of a high dose of phosphorus without having residual resin on the substrate 4. It is in fact known that implantation with high dose of phosphorus (atomic mass 29) is likely to cause the glass plate to heat up to a temperature above 120-150 ° C. The heating compromises the operation of removing the protective resin layer, leaving organic residues on the surface.
  • the method then consists in carrying out the operation of etching the gates of the P-type transistors and the doping operation with a P-type dopant. Following the illustration, FIGS. 3e and 4e, the method consists in depositing a layer of protective resin 7 on all of the transistors, both of type N and of type P. A third mask (not shown), reproducing the gates of transistors P and masking all of the transistors of type N, is used for etching the grids 9 of the transistors P.
  • the etching operation is of the anisotropic type. It allows the etching of the conductive layer 9 and the insulating layer 8 to self-align with the protective resin 7.
  • the doping operation makes it possible to dop the sources 12 and the drains 13 of the P-type transistors.
  • the dopant is of the P-type, this can for example be boron.
  • the transistors N are protected by the protective resin layer 7.
  • the heating problem encountered with phosphorus is almost nonexistent in the case of boron; on the one hand, due to the difference in atomic mass between boron (atomic mass 10) and phosphorus (atomic mass 29) and on the other hand, due to energy which is less important during the implantation of the boron.
  • FIG. 5a represents a top view of the transistor N of FIG. 3d, respectively of the transistor P of FIG. 4e.
  • Figures 5a and 5b give a truncated view of the transistor N and the transistor P.
  • Figures 5a and 5b show schematically the relative arrangement of the gate and the channel of the transistor.
  • the transistor N has an insulating step 8.
  • the channel 10 is in line with the source 12, not shown, and the drain 13, not shown.
  • the grid 9 has a width lg.
  • the channel has a width l ⁇ .
  • the etching of the grid 9 is carried out so that lg> l ⁇ j, according to the techniques of a person skilled in the art.
  • the doping operation of the sources and drains of the N transistors has been described with reference to FIG. 3d. Another embodiment of the doping operation can be implemented. It consists :
  • the transistors of the first type are of type P and the transistors of the second type are of type N.
  • the method does not include the particular operation which consists in implanting an LDD area.
  • the structures obtained are of the type of so-called offset structures.
  • the transistors of the second type are produced on a substrate different from the substrate on which the transistors of the first type are produced.
  • a device for addressing and controlling a flat screen with liquid crystal and active matrix according to the invention is produced with CMOS transistors obtained by a method according to the invention.
  • the addressing and control device includes an addressing device and a control device.
  • the addressing device is a CMOS complementary transistor device.
  • the N-type and P-type transistors are obtained according to the third mode of implementation of the method.
  • the other embodiments of the addressing device are produced by the other embodiments of the method for producing transistors according to the invention.
  • the control device is a device which requires transistors having a low leakage current.
  • Transistors of type N are produced according to the first mode of implementation of the method. Since the control device does not require additional transistors, the first embodiment of the method can be limited to the sole production of the N transistors. In another embodiment of the control device, the transistors are of type P. The P type transistors are produced according to the second mode of implementation of the method. Since the control device does not require additional transistors, the second mode of implementation of the method can be limited to the sole production of the transistors P.
  • the invention has been described using the example of a glass substrate.
  • the invention is applicable to other types of substrate, such as plastic substrates or quartz.
  • the process according to the invention takes place at a given temperature within a certain range.
  • a glass substrate corresponds to a determined temperature range.
  • a plastic substrate corresponds to another temperature range, lower than the determined temperature range.
  • Yet another temperature range corresponds to a quartz substrate, higher than the determined temperature range.

Abstract

L'invention concerne les procédés de réalisation de transistors CMOS et les dispositifs associés. Le procédé réalise des transistors d'un premier type et d'un second type en technologie CMOS dans une couche active. Le procédé consiste: à graver ou rendre inactives des zones de la couche active de façon à définir (1) des îlots actifs destinés à réaliser les sources, les canaux de largeur déterminée et les drains des transistors du premier type, respectivememt du second type, à recouvrir (2) au moins les îlots actifs par une couche isolante et à recouvrir (2) la couche isolante par une couche conductrice, à graver séquentiellement (3) l'ensemble des grilles des transistors du premier type puis l'ensemble des grilles des transistors du second type. Les dispositifs associés consistent en des dispositifs à transistors CMOS obtenus par un procédé selon l'invention. Application, en particulier, à des dispositifs d'adressage et de commande d'un écran plat à cristal liquide et matrice active.

Description

PROCEDE DE REALISATION DE TRANSISTORS CMOS ET DISPOSITIFS
ASSOCIES
L'invention se rapporte à un procédé de réalisation de transistors MOS, à un dispositif comprenant des transistors MOS obtenus par un tel procédé et à un dispositif d'adressage et de commande d'une matrice active réalisé avec de tels dispositifs.
L'invention se rapporte notamment à un dispositif d'adressage et de commande d'un écran plat à cristal liquide et à matrice active. L'invention concerne en particulier le domaine de l'électronique grande surface. Elle intervient dans la réalisation de circuits électroniques à transistors complémentaires CMOS en silicium polycristallin ; ces transistors pouvant comporter une zone faiblement dopée en bord de grille.
L'invention s'applique à des procédés basse température (Tmax < 450°C) compatibles avec des substrats non réfractaires et non cristallins.
Les écrans plats à cristal liquide et matrice active, connus sous l'abréviation anglo-saxonne AMLCD pour Active Matrix Liquid Crystal Display, sont, suivant des techniques connues, réalisés sur une plaque de verre. L'adressage des écrans plats à cristal liquide et matrice active est actuellement réalisé en intégrant sur la plaque de verre des transistors en couches minces ; transistors désignés par l'abrévation TFT qui correspond à l'expression anglo-saxonne Thin Film Transistor. Ces transistors TFT sont réalisés à partir de silicium amorphe hydrogéné aSi-H. Ce type de transistors TFT présente une faible mobilité électronique, de l'ordre de 0,5 cm2 V"1 s"1. La technologie mise en œuvre pour leur réalisation ne permet pas d'obtenir une logique complémentaire. Ces contraintes limitent l'utilisation d'une telle technologie à la réalisation des transistors nécessaires à l'adressage des pixels de l'écran. La gestion de l'écran comprend la sélection des lignes, la mise en forme et la présentation des données vidéo sur les différentes colonnes. La réalisation d'un dispositif permettant d'assurer la gestion de l'écran nécessite de faire intervenir une autre technologie ; par exemple une technique pour rapporter des circuits intégrés silicium à la périphérie de la dalle de verre. Pour remédier aux inconvénients des technologies utilisant le silicium amorphe, une évolution des technologies se fait vers le silicium polycristallin en couche mince. L'intérêt de l'utilisation du silicium polycristallin en couche mince réside dans les possibilités qu'offre ce matériau de réaliser des circuits électroniques de bonne qualité sur des substrats non réfractaires et non cristallins.
Les principales applications connues se situent dans le domaine de l'adressage des écrans plats à cristal liquide et à matrice active.
Le silicium polycristallin permet la réalisation à basse température de TFT de type N et de TFT de type P présentant des mobilités supérieures respectivement de l'ordre de 100 et 50 cm2 V"1 s"1. Le silicium polycristallin permet donc la réalisation de circuits CMOS de performances compatibles avec l'adressage des écrans plats. L'intégration de tout ou partie de l'électronique périphérique d'adressage se traduit par une diminution relative du coût de l'écran liée à la disparition des circuits intégrés. Mais ceci n'est vrai que dans la mesure où la complexification des circuits réalisés sur la plaque de verre ne se traduit pas par une baisse importante des rendements de fabrication. Le rendement de fabrication est directement lié au nombre de masques utilisés pour la réalisation des circuits électroniques.
Le procédé de base connu pour la réalisation de circuits CMOS sur substrats isolants (par exemple de type SOI, abréviation des termes anglo-saxons Silicon On Insulator), requiert au minimum six masques correspondant aux étapes suivantes :
- définition des îlots de silicium,
- définition de la grille des transistors,
- définition de la zone d'implantation de type N,
- définition de la zone d'implantation de type P, - ouverture des trous de contact,
- définition du métal.
Le but de l'invention est de réduire le nombre de masques nécessaires à la réalisation de circuits en technologie CMOS par rapport aux procédés connus. A cet effet, l'invention a pour objet un procédé de réalisation de transistors d'un premier et d'un second types en technologie CMOS dans une couche active, caractérisé en ce qu'il consiste :
- à graver ou rendre inactives des zones de la couche active de façon à définir des îlots actifs destinés à réaliser les sources, les canaux de largeur déterminée et les drains de transistors du premier type respectivement du second type,
- à recouvrir au moins les îlots actifs par une couche isolante puis une couche conductrice, - à graver séquentiellement l'ensemble des grilles des transistors du premier type puis l'ensemble des grilles des transistors du second type.
La grille de chaque transistor commande le transistor en permettant le contrôle du canal de ce transistor.
Le procédé selon l'invention a pour avantage de réduire le nombre de masques et le nombre d'étapes d'implantation.
Dans le procédé de base connu, les grilles des transistors NMOS et PMOS sont gravées simultanément. Les zones de contact N+ et P+ sont obtenues par implantation ionique. Elles sont autoalignées par rapport aux bords de la grille ; la grille jouant le rôle de masque. Pour les transistors de type N, cette situation conduit à des champs électriques intenses dans le canal en bord de la grille. Les champs électriques intenses induisent, soit une instabilité des caractéristiques lorsque la polarisation de la grille est positive, soit des courants de fuite importants lorsque la polarisation de la grille est négative. L'instabilité des caractéristiques est liée à la génération d'électrons chauds dans le canal et à la création de défauts d'interface lorsque ces porteurs chauds interagissent avec les atomes d'hydrogène rendant passifs les défauts de l'interface Si02/Si. Les courants de fuite ont pour origine le champ électrique intense de la jonction drain-canal polarisée en inverse. Le niveau des courants de fuite dépend alors exponentiellement des tensions drain-source et grille-source.
Pour atténuer ces champs électriques intenses, une zone particulière est réalisée en bord de grille. Cette zone a pour caractéristique d'être plus faiblement dopée que le reste du canal ; elle est dite zone LDD, abréviation des termes anglo-saxons Lightly Doped Drain. La zone LDD est de type N- pour un transistor de type N. L'extension de la zone LDD est de l'ordre de 10% de la longueur du canal, soit environ 0,1 μm pour les technologies silicium monocristallin et soit environ 0,5 μm pour les technologies silicium polycristallin. En technologie silicium monocristallin, la zone LDD est obtenue en réalisant un espace diélectrique en bord de grille ou « spacer » suivant la terminologie anglo-saxonne. L'espace diélectrique est obtenu par dépôt conforme et gravure anisotrope d'un film diélectrique. Cette technologie n'est pas directement applicable sur des substrats de grande surface.
Dans les technologies silicium polycristallin connues, la réalisation de la zone LDD nécessite un masque particulier et une étape d'implantation particulière. Ceci porte le nombre de masques nécessaires à sept et le nombre d'étapes d'implantation à trois. L'invention réduit le nombre de masques nécessaires à cinq et le nombre d'étapes d'implantation à deux. L'invention permet un autoalignement de la zone LDD et autorise un contrôle de la dose de dopant indépendamment de l'extension de la zone LDD.
Dans les technologies silicium polycristallin connues, la zone LDD est obtenue par une implantation faible dose autoalignée sur la grille. La zone LDD est ensuite protégée par de la résine lors de l'implantation forte dose en dopant ; de type N+ pour un transistor de type N, par exemple du phosphore. Ceci peut amener des difficultés technologiques supplémentaires liées à réchauffement de la résine sous le flux d'ions lorsque le procédé est réalisé sur des plaques de verre de grandes dimensions. Ce risque est totalement absent dans un procédé selon l'invention ; la couche de résine de protection est supprimée avant l'implantation forte dose d'un dopant.
L'invention a également pour objet un dispositif d'adressage et de commande d'un écran plat à cristal liquide et à matrice active réalisé avec des transistors CMOS obtenus par un procédé selon l'invention.
Le dispositif d'adressage et de commande comprend un dispositif d'adressage et un dispositif de commande.
Le dispositif d'adressage est un dispositif à transistors complémentaires CMOS.
Le dispositif de commande est un dispositif qui ne nécessite pas de transistors complémentaires. Il est, de préférence, réalisé avec des transistors de type N. Lorsque ces transistors sont équipés d'une zone LDD, selon un mode particulier de réalisation de l'invention, ils présentent l'avantage d'avoir un courant de fuite très réduit. Cette caractéristique est particulièrement importante pour des écrans à matrice active de grandes dimensions. Chaque pixel de l'écran est commandé par l'intermédiaire de la grille d'un transistor. Entre deux rafraîchissements d'une ligne de la matrice, l'état d'un pixel est maintenu grâce à la fonction mémoire réalisée par l'association de la capacité du pixel et du transistor à l'état bloqué ; à condition toutefois que le courant de fuite drain-source n'ait pas le temps d'avoir un effet notable sur la charge de la capacité. Ainsi, le courant de fuite drain-source des transistors de commande a un effet immédiat sur la qualité de l'image. En particulier, plus le courant de fuite drain-source est faible, plus il permet l'obtention d'un grand nombre de niveaux de gris.
L'invention sera bien comprise et ses autres caractéristiques et autres avantages ressortiront, lors de la description suivante présentée à titre d'illustration non limitative et faite en regard des figures annexées qui représentent :
- la figure 1 , les étapes du procédé selon l'invention,
- les figures 2a, 2b, 2c, des étapes de définition d'îlots actifs et de dépôt de couches pour un transistor d'un premier type ou d'un second type, - les figures 3a, 3b, 3c, 3d et 3e des étapes de réalisation de la gravure des grilles pour un transistor du premier type,
- les figures 4a, 4b, 4c, 4d et 4e des étapes de réalisation de la gravure des grilles pour un transistor du second type,
- la figure 5a, respectivement 5b, une vue de dessus schématique d'une grille d'un transistor d'un premier type, respectivement d'une grille d'un transistor d'un second type.
La figure 1 illustre les différentes étapes de réalisation du procédé selon l'invention. Le procédé s'applique à un substrat sur lequel a été déposée une couche active mince. Pour réaliser des transistors d'un premier et d'un second types en technologie CMOS dans la couche active, le procédé se déroule en plusieurs étapes. Dans une première étape, le procédé consiste à définir 1 des îlots actifs. La définition 1 des îlots actifs est réalisée, soit en gravant des zones de la couche active, soit en rendant inactives des zones de la couche active. Les îlots actifs sont destinés à réaliser les sources, les canaux et les drains des transistors du premier type, respectivement du second type. Dans une deuxième étape, le procédé consiste à déposer 2 deux couches. Une première couche isolante recouvre au moins les îlots actifs. Une seconde couche conductrice recouvre la première couche. La seconde couche conductrice est destinée à réaliser la grille de commande des transistors. Dans une troisième étape, le procédé consiste à graver 3 séquentiellement l'ensemble des grilles des transistors du premier type et l'ensemble des grilles des transistors du second type. La gravure de l'ensemble des grilles des transistors d'un type donné est réalisée au moyen d'un masque particulier. Le masque reproduit les grilles des transistors du type donné et masque les zones d'implantation des transistors de l'autre type. Avec le même masque il est ainsi possible de réaliser des opérations de dopage pour un type de transistors donné.
Les figures 2a, 2b et 2c illustrent les étapes de définition 1 d'îlots actifs et de dépôt 2 des première et seconde couches pour un transistor d'un premier type ou d'un second type. Dans la suite de la description du procédé, le premier type correspond au type N et le second type au type P. Ce choix correspond à un premier mode de mise en œuvre du procédé. Les transistors N et les transistors P sont réalisés, par le premier mode de mise en œuvre du procédé selon l'invention, sur un même substrat. Le substrat 4 consiste de préférence en du verre sur lequel est déposée une couche de préparation 5 destinée à obtenir un état de surface favorable aux traitements ultérieurs. Suivant l'état de l'art, cette couche de préparation peut être de la silice Si02. Une couche active 6 est déposée sur la couche de préparation 5. La couche active 6 est composée par exemple de silicium polycristallin. Une couche de résine de protection 7 est déposée sur la couche active 6.
Un premier masque, non représenté, reproduit les îlots actifs à conserver dans la couche active 6 ; îlots actifs qui permettent de réaliser ultérieurement les sources, les canaux et les drains des transistors. Les îlots actifs sont réalisés par des techniques connues, par exemple de gravure. Suivant l'illustration figure 2b, les îlots actifs 6 sont réalisés par suppression de matière. Une variante à cette technique consiste à rendre inactives, au lieu de les supprimer, les zones non masquées par le premier masque, par exemple par passivation. Les îlots actifs 6 étant réalisés, la couche de résine 7 est supprimée par des techniques connues ; par exemple des bains aqueux.
Dans une étape suivante sont déposées successivement la couche isolante 8 et la couche conductrice 9. La couche isolante 8 est par exemple un oxyde de silicium, Si02 en particulier. La couche isolante 8 a une épaisseur comprise entre 50 et 150 nm. Suivant l'illustration, figure 2c, la couche isolante 8 recouvre la totalité du substrat. Dans des variantes de mise en œuvre du procédé, la couche isolante 8 recouvre au moins les îlots actifs 6. La couche conductrice 9 est par exemple réalisée avec du silicium polycristallin dopé N+ ou avec un métal, par exemple du tungstène (W), du molybdène (Mo) ou de l'aluminium (Al). Entre les différents métaux, le choix porte de préférence sur l'aluminium qui est le moins résistif. La couche conductrice 9 a une épaisseur comprise entre 150 et 300 nm. Elle est destinée à réaliser la grille des transistors.
Les figures 3a, 3b, 3c, 3d-, 3e, 4a, 4b, 4c, 4d et 4e, illustrent l'étape de gravure séquentielle de l'ensemble des grilles des transistors N et de l'ensemble des grilles des transistors P.
Dans un premier mode de mise en œuvre du procédé selon l'invention, les transistors N et les transistors P sont réalisés sur un même substrat. Le premier mode de mise en œuvre du procédé est illustré par les figures 3a à 3e et 4a à 4e qui représentent des zones différentes d'un même substrat. Les figures 3a à 3e illustrent une zone d'implantation d'un transistor de type N, les figures 4a à 4e illustrent une zone d'implantation d'un transistor de type P.
La figure 3a, respectivement 4a, représente un substrat 4 recouvert d'une couche de préparation 5 sur laquelle a été gravé un îlot actif 6. L'îlot actif 6 est enterré sous une couche isolante 8, elle-même recouverte d'une couche conductrice 9. La figure 3a, respectivement 4a, reprend le procédé tel qu'il est illustré par la figure 2c.
Entre les figures 3a et 3b, respectivement 4a et 4b, une couche de résine de protection 7 a été déposée pour protéger certaines zones. Un deuxième masque, non représenté, définissant les grilles des transistors N permet de graver uniquement les grilles 9 des transistors N, figure 3b. Pendant la gravure des grilles des transistors N, la couche de résine de protection 7 reste intact sur les transistors P ; la figure 4b en donne l'illustration. La gravure des grilles des transistors N consiste en une gravure réalisée de façon isotropique illustrée par la figure 3b. Elle est suivie d'une gravure réalisée de façon anisotropique illustrée par les figures 3c et 4c. La technique de gravure isotropique mise en œuvre peut être, soit une technique voie humide, soit une technique voie sèche. Si la couche conductrice 9 est réalisée à partir de molybdène Mo ou d'aluminium Al, la technique voie humide est généralement retenue (elle consiste à tremper le circuit à graver dans une solution). Si la couche conductrice 9 est réalisée à partir de silicium polycristallin ou de tungstène W, la technique voie sèche est généralement retenue ; elle consiste à introduire le circuit à graver dans une enceinte remplie d'un plasma. La gravure isotropique dégage une profondeur de surgravure Lov- La profondeur de surgravure Lov est contrôlée entre 0,2 et 2 μm dans le cas d'une technique voie sèche et entre 0,5 et 2 μm dans le cas d'une technique voie humide. La gravure isotropique de la couche conductrice 9 est réalisée jusqu'à atteindre la couche isolante 8. Le deuxième masque est maintenu pendant la gravure anisotropique. La gravure anisotropique est exclusivement réalisée par une technique voie sèche. Cette opération consiste à graver la couche isolante 8 de façon autoalignée par rapport à la résine 7 jusqu'à atteindre un îlot actif 6. La succession des deux gravures, isotropique et anisotropique, permet d'obtenir une marche au bord de la grille constituée par la couche isolante 8. La largeur de la marche est égale à la profondeur de surgravure Lov. Soit Lr la longueur de la couche de résine de protection 7 gravée lors de l'opération de gravure de la grille illustrée par la figure 3b. La longueur L de la grille, gravée dans la couche conductrice 9, est donnée par la relation : (1 ) L = Lr - (2.L0V)
Le deuxième masque reproduisant uniquement les grilles des transistors N, la couche de résine de protection 7 maintient une protection, figures 4b et 4c, sur les transistors P. Après l'opération de gravure anisotropique, la couche de résine de protection 7 est enlevée. Après la gravure des grilles des transistors N et la gravure des marches d'isolant, le procédé consiste à réaliser le dopage des sources et des drains des transistors N. Pour les transistors de type N, le dopant utiiisé est du type N, par exemple du phosphore. L'opération de dopage est réalisée en surface sans masque ni résine de protection. Les zones d'implantation des transistors P sont protégées automatiquement pendant l'opération de dopage des transistors N : la couche métallique 9 recouvre totalement les zones d'implantation des transistors de type P et les protège du dopant.
Dans le premier mode de mise en œuvre du procédé, le procédé comporte une opération particulière. Cette opération consiste à implanter une zone faiblement dopée, dite LDD, au bord de la grille des transistors de type N. Elle est illustrée par les figures 3d et 4d. Selon cette opération, l'opération de dopage avec un dopant de type N consiste à implanter séquentiellement : - une forte dose du dopant à faible énergie ; soit par exemple une dose de phosphore ayant une densité D = 101a cm"2 dans un champ avec une énergie E = 15 kev,
- une faible dose du dopant à forte énergie ; soit par exemple une dose de phosphore ayant une densité D = 1013 cm"2 dans un champ avec une énergie E = 100 kev.
L'implantation d'une forte dose à faible énergie entraîne une pénétration du dopant sur une profondeur d'environ 40 nm. Cette profondeur étant inférieure à l'épaisseur de la couche isolante 8, la partie du canal 10 située sous la couche isolante est protégée par celle-ci durant cette implantation.
L'implantation d'une faible dose à forte énergie présente un pic d'implantation situé à environ 150 nm de la surface. Elle entraîne une pénétration du dopant, au-delà de la couche isolante 8, dans la zone 11 du canal 10 non protégée par la grille 9. Les îlots actifs 6 des transistors P sont totalement protégés par la superposition de la couche isolante 8 et de la couche conductrice 9, comme illustré par la figure 4d.
La source 12 et le drain 13 d'un transistor sont de part et d'autre de la grille 9 dans le prolongement du canal 10. Lors de chacune des deux implantations précédentes, le dopant pénètre dans les zones de l'ilot actif non masquées par la grille 9 permettant le dopage de la source 12 et du drain 13.
La couche de résine de protection 7 ayant été supprimée avant l'opération de dopage, le procédé permet avantageusement une implantation d'une forte dose de phosphore sans avoir de résine résiduelle sur le substrat 4. Il est en effet connu qu'une implantation à forte dose de phosphore (masse atomique 29) est susceptible de provoquer un échauffement de la plaque de verre à une température supérieure à 120-150°C. L'échauffement compromet l'opération de suppression de la couche de résine de protection, en laissant des résidus organiques en surface. Le procédé consiste ensuite à réaliser l'opération de gravure des grilles des transistors de type P et l'opération de dopage avec un dopant de type P. En suivant l'illustration, figures 3e et 4e, le procédé consiste à déposer une couche de résine de protection 7 sur l'ensemble des transistors, aussi bien de type N que de type P. Un troisième masque (non représenté), reproduisant les grilles des transistors P et masquant l'ensemble des transistors de type N, est utilisé pour graver les grilles 9 des transistors P.
L'opération de gravure est de type anisotropique. Elle permet d'autoaligner la gravure de la couche conductrice 9 et de la couche isolante 8 sur la résine de protection 7.
L'opération de dopage permet de doper les sources 12 et les drains 13 des transistors de type P. Le dopant est de type P, ce peut être par exemple du bore. L'opération de dopage consiste à implanter une forte dose de dopant avec une très faible énergie. Par exemple une densité D = 1015 cm"2 de dopant avec une énergie E = 5 kev. Pendant l'opération de dopage les transistors N sont protégés par la couche de résine de protection 7. Le problème d'échauffement rencontré avec le phosphore est presque inexistant dans le cas du bore ; d'une part, du fait de la différence de masse atomique entre le bore (masse atomique 10) et le phosphore (masse atomique 29) et d'autre part, du fait de l'énergie mise en jeu qui est moins importante lors de l'implantation du bore.
La figure 5a, respectivement 5b, représente une vue de dessus du transistor N de la figure 3d, respectivement du transistor P de la figure 4e. Les figures 5a et 5b donnent une vue tronquée du transistor N et du transistor P. Les figures 5a et 5b schématisent la disposition relative de la grille et du canal du transistor.
Le transistor N, figure 5a, présente une marche d'isolant 8. La grille 9, figures 5a et 5b, recouvre une partie du canal 10 du transistor. Le canal 10 est dans le prolongement de la source 12, non représentée, et du drain 13, non représenté.
La grille 9 a une largeur lg. Le canal a une largeur l^. La gravure de la grille 9 est réalisée de manière à ce que lg > l<j, suivant les techniques de l'homme de l'art. L'opération de dopage des sources et des drains des transistors N a été décrite en regard de la figure 3d. Un autre mode de réalisation de l'opération de dopage peut être mis en œuvre. Il consiste :
- à réaliser une première opération de dopage en surface avec le dopant déterminé,
- à supprimer la marche d'isolant au bord de la couche conductrice,
- à réaliser une seconde opération de dopage en surface avec le dopant déterminé. La réalisation des transistors, aussi bien de type N que de type P, est complétée par une opération de passivation et une opération d'ouverture de contacts. Ces opérations sont réalisées suivant des techniques connues. Elles nécessitent un quatrième et un cinquième masques.
Dans un second mode de mise en œuvre du procédé selon l'invention, les transistors du premier type sont de type P et les transistors du second type sont de type N.
Dans un troisième mode de mise en œuvre du procédé selon l'invention, le procédé ne comporte pas l'opération particulière qui consiste à implanter une zone LDD. Les structures obtenues sont du type des structures dites offset.
Dans un quatrième mode de mise en œuvre du procédé selon l'invention, les transistors du second type sont réalisés sur un substrat différent du substrat sur lequel sont réalisés les transistors du premier type. Un dispositif d'adressage et de commande d'un écran plat à cristal liquide et à matrice active selon l'invention est réalisé avec des transistors CMOS obtenus par un procédé selon l'invention. Le dispositif d'adressage et de commande comprend un dispositif d'adressage et un dispositif de commande. Le dispositif d'adressage est un dispositif à transistors complémentaires CMOS. Dans un premier mode de réalisation, les transistors de type N et de type P sont obtenus suivant le troisième mode de mise en œuvre du procédé. Les autres modes de réalisation du dispositif d'adressage sont réalisés par les autres modes de mises en œuvre du procédé de réalisation de transistors selon l'invention. Le dispositif de commande est un dispositif qui nécessite des transistors ayant un faible courant de fuite. Il est réalisé avec des transistors équipés d'une zone LDD, de préférence de type N. Les transistors de type N sont réalisés suivant le premier mode de mise en œuvre du procédé. Le dispositif de commande ne nécessitant pas de transistors complémentaires, le premier mode de mise en œuvre du procédé peut être limité à la seule réalisation des transistors N. Dans un autre mode de réalisation du dispositif de commande, les transistors sont de type P. Les transistors de type P sont réalisés suivant le deuxième mode de mise en œuvre du procédé. Le dispositif de commande ne nécessitant pas de transistors complémentaires, le deuxième mode de mise en œuvre du procédé peut être limité à la seule réalisation des transistors P.
L'invention a été décrite en prenant pour exemple un substrat en verre. L'invention s'applique à d'autres types de substrat, tels des substrats en plastique ou en quartz.
Le procédé selon l'invention se déroule à une température donnée comprise dans une certaine gamme. A un substrat en verre correspond une gamme de température déterminée. A un substrat en plastique correspond une autre gamme de température, inférieure à la gamme de température déterminée. A un substrat en quartz correspond encore une autre gamme de température, supérieure à la gamme de température déterminée.

Claims

REVENDICATIONS
1 - Procédé de réalisation de transistors d'un premier et d'un second types en technologie CMOS dans une couche active, caractérisé en ce qu'il consiste :
- à graver ou rendre inactives des zones de la couche active de façon à définir (1 ) des îlots actifs (6) destinés à réaliser les sources (12), les canaux (10) de largeur déterminée et les drains (13) des transistors du premier type (N), respectivement du second type (P),
- à recouvrir (2) au moins les îlots actifs (6) par une couche isolante (8) et à recouvrir (2) la couche isolante (8) par une couche conductrice (9),
- à graver séquentiellement (3) l'ensemble des grilles (9) des transistors du premier type (N) puis l'ensemble des grilles (9) des transistors du second type (P).
2 - Procédé de réalisation de transistors selon la revendication 1 , caractérisé en ce que la gravure de l'ensemble des grilles des transistors du premier type (N) consiste :
- à définir un masque reproduisant les grilles (9) des transistors du premier type (N) et masquant les transistors du deuxième type (P), - à graver les grilles (9) des transistors du premier type (N) avec le masque,
- à retirer le masque et en ce que le procédé consiste :
- à réaliser une opération de dopage avec un dopant déterminé.
3 - Procédé de réalisation de transistors selon la revendication 2, caractérisé en ce que la gravure des grilles des transistors du premier type (N) consiste à surgraver de façon isotrope la couche conductrice (9) jusqu'à atteindre la couche isolante (8) et jusqu'à dégager une profondeur de surgravure (Lov) déterminée, et est suivie d'une gravure anisotrope de la couche isolante (8) jusqu'à atteindre un îlot actif (6), les opérations de surgravure isotrope et de gravure anisotrope permettant d'obtenir, au bord de la couche conductrice (9), une marche d'isolant dont la largeur est donnée par la profondeur de surgravure (Lov).
4 - Procédé de réalisation de transistors selon l'une quelconque des revendications 2 et 3, caractérisé en ce que l'opération de dopage comprend :
- une opération de dopage à basse énergie et
- une opération de dopage à haute énergie.
5 - Procédé de réalisation de transistors selon la revendication 3, caractérisé en ce que l'opération de dopage consiste :
- à réaliser une première opération de dopage avec le dopant déterminé, - à supprimer la marche en bord de la couche conductrice,
- à réaliser une seconde opération de dopage avec le dopant déterminé.
6 - Procédé de réalisation de transistors selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la gravure de l'ensemble des grilles des transistors du second type (P) consiste :
- à définir un masque reproduisant les grilles (9) des transistors du second type (P) et masquant les transistors du premier type (N),
- à graver les grilles (9) des transistors du second type (P) avec le masque et en ce que le procédé consiste :
- à réaliser, avec le masque, une opération de dopage avec un dopant déterminé.
7 - Procédé de réalisation de transistors selon l'une quelconque des revendications 1 à 6, caractérisé en ce que les transistors du premier type sont de type N et les transistors du second type sont de type P.
8 - Procédé de réalisation de transistors selon la revendication 7 et la revendication 2, caractérisé en ce que le dopant est du phosphore. 9 - Procédé de réalisation de transistors selon l'une quelconque des revendications 1 à 6, caractérisé en ce que les transistors du premier type sont de type P et les transistors du second type sont de type N.
10 - Procédé de réalisation de transistors selon la revendication 9 et la revendication 6, caractérisé en ce que le dopant est du bore.
11 - Procédé de réalisation de transistors selon l'une quelconque des revendications 1 à 10, caractérisé en ce que la grille de chaque transistor a une largeur supérieure à la largeur déterminée du canal séparant le drain et la source de ce transistor.
12 - Dispositif d'adressage et de commande d'un écran plat à cristal liquide et matrice active, caractérisé en ce que chaque point de la matrice active est commandé par un transistor de type N obtenu par un procédé selon la revendication 4.
13 - Dispositif d'adressage et de commande d'un écran plat à cristal liquide et matrice active, caractérisé en ce que chaque point de la matrice active est commandé par un transistor de type P obtenu par un procédé selon la revendication 4.
14 - Dispositif d'adressage et de commande d'un écran plat à cristal liquide et matrice active, caractérisé en ce que l'adressage est réalisé par un dispositif à transistors complémentaires dont les transistors sont obtenus par un procédé selon l'une quelconque des revendications 1 à 8.
15 - Dispositif à transistors, caractérisé en ce qu'il comporte un élément isolant de largeur déterminée disposé sur une couche de semiconducteur cristallin et une grille située sur l'élément isolant, la largeur de la grille étant inférieure à la largeur déterminée.
16 - Dispositif à transistors selon la revendication 15, caractérisé en ce que la couche de semi-conducteur cristallin est dopée à un niveau de dopage déterminé de part et d'autre de l'élément isolant et est dopée à un niveau de dopage supérieur audit niveau de dopage déterminé dans une zone située sous l'isolant et non située sous la grille.
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