JP2002009298A - 薄膜半導体素子とその製造方法及び液晶表示装置 - Google Patents
薄膜半導体素子とその製造方法及び液晶表示装置Info
- Publication number
- JP2002009298A JP2002009298A JP2000190898A JP2000190898A JP2002009298A JP 2002009298 A JP2002009298 A JP 2002009298A JP 2000190898 A JP2000190898 A JP 2000190898A JP 2000190898 A JP2000190898 A JP 2000190898A JP 2002009298 A JP2002009298 A JP 2002009298A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- semiconductor device
- forming
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ゲート電極がMoW合金電極の場合に生じる薄
膜半導体素子の信頼性試験での信頼性劣化を防止する。 【解決手段】 ゲート電極がモリブデンMoとタングステ
ンWの合金を主導体とし、かつゲート絶縁膜と接触する
表面側にタンタルTa、チタンTi、ジルコニウムZrから選
ばれた１種又は複数種から成る金属膜、或いは前記金属
膜の窒化膜を設けることにより、ゲート絶縁膜SiO2中の
水分によるゲート絶縁膜とMoW合金電極との界面で起こ
るタングステンWの酸化を防止して、ゲート絶縁膜中で
の固定電荷の発生を抑制し、信頼性の高い薄膜半導体素
子を提供する。
膜半導体素子の信頼性試験での信頼性劣化を防止する。 【解決手段】 ゲート電極がモリブデンMoとタングステ
ンWの合金を主導体とし、かつゲート絶縁膜と接触する
表面側にタンタルTa、チタンTi、ジルコニウムZrから選
ばれた１種又は複数種から成る金属膜、或いは前記金属
膜の窒化膜を設けることにより、ゲート絶縁膜SiO2中の
水分によるゲート絶縁膜とMoW合金電極との界面で起こ
るタングステンWの酸化を防止して、ゲート絶縁膜中で
の固定電荷の発生を抑制し、信頼性の高い薄膜半導体素
子を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜半導体素子の
配線電極とその製造方法及び液晶表示装置に関するもの
で、特に駆動回路を一体化した液晶表示装置やイメージ
センサー等に用いられる薄膜トランジスタとその製造方
法及び液晶表示装置に関するものである。
配線電極とその製造方法及び液晶表示装置に関するもの
で、特に駆動回路を一体化した液晶表示装置やイメージ
センサー等に用いられる薄膜トランジスタとその製造方
法及び液晶表示装置に関するものである。
【０００２】
【従来の技術】近年、薄膜半導体素子である薄膜トラン
ジスタ（Thin Film Transistor：以下TFTと略記する）
駆動による液晶表示装置は家庭用ビデオカメラのビュー
ファインダーやノートパソコン、カーナビゲーション等
に搭載されているが、これらの液晶表示装置の中でも高
画質表示が可能なアクティブマトリックス型液晶表示装
置が特に注目されている。このアクティブマトリックス
型液晶表示装置は、今後更に小型・軽量化と低コスト化
が望まれている。この要望を実現するために、駆動回路
の内蔵化が可能である多結晶シリコンTFTの高性能化が
期待されている。
ジスタ（Thin Film Transistor：以下TFTと略記する）
駆動による液晶表示装置は家庭用ビデオカメラのビュー
ファインダーやノートパソコン、カーナビゲーション等
に搭載されているが、これらの液晶表示装置の中でも高
画質表示が可能なアクティブマトリックス型液晶表示装
置が特に注目されている。このアクティブマトリックス
型液晶表示装置は、今後更に小型・軽量化と低コスト化
が望まれている。この要望を実現するために、駆動回路
の内蔵化が可能である多結晶シリコンTFTの高性能化が
期待されている。
【０００３】従って本発明では、薄膜半導体素子の１つ
である多結晶シリコンTFTを例に挙げて述べる。
である多結晶シリコンTFTを例に挙げて述べる。
【０００４】従来の多結晶シリコンTFTの例が平成８年
度特許公報(特開平8-153722号公報)に記載されている。
従来の多結晶シリコンTFTの一例として図５を参照しな
がら以下に説明する。透明絶縁性基板１上に下地膜９
が、その上に多結晶シリコン半導体膜２が形成されてい
る。半導体膜２の上にゲート絶縁膜３が、その上にゲー
ト電極４が形成されている。そして、半導体膜２に接続
するようにソース・ドレイン領域が形成されているが、
この図では示していない。そして、層間絶縁膜５、コン
タクトホール、ソース電極６・ドレイン電極７、保護膜
８が形成されて多結晶シリコンTFTが構成されている。
度特許公報(特開平8-153722号公報)に記載されている。
従来の多結晶シリコンTFTの一例として図５を参照しな
がら以下に説明する。透明絶縁性基板１上に下地膜９
が、その上に多結晶シリコン半導体膜２が形成されてい
る。半導体膜２の上にゲート絶縁膜３が、その上にゲー
ト電極４が形成されている。そして、半導体膜２に接続
するようにソース・ドレイン領域が形成されているが、
この図では示していない。そして、層間絶縁膜５、コン
タクトホール、ソース電極６・ドレイン電極７、保護膜
８が形成されて多結晶シリコンTFTが構成されている。
【０００５】図５に示したTFT構造はトップゲート構造
と呼ばれており、多結晶シリコンTFTでは多用されてい
る構造である。また下地膜９は、透明絶縁性基板１の構
成成分が多結晶シリコン薄膜内に拡散することを防止す
る目的で形成されているが、基板１の材質や処理法の工
夫によっては形成されていない場合もある。
と呼ばれており、多結晶シリコンTFTでは多用されてい
る構造である。また下地膜９は、透明絶縁性基板１の構
成成分が多結晶シリコン薄膜内に拡散することを防止す
る目的で形成されているが、基板１の材質や処理法の工
夫によっては形成されていない場合もある。
【０００６】
【発明が解決しようとする課題】このような従来の多結
晶シリコンTFTに於いては、ゲート電極として例えばス
パッタリング法により形成されたモリブデン-タングス
テンMoW合金がよく用いられており、これは次に示す耐
熱安定性と低抵抗の２点を両立する材料として適してい
るためである。従来の多結晶シリコンTFTは、TFTの信頼
性を確保する事と、イオンシャワードーピング法等の元
素導入法によって多結晶シリコン薄膜に注入した燐Pや
ホウ素B等の不純物を活性化する事の２点から、500〜60
0℃で熱処理を行っている。この熱処理は少なくともゲ
ート電極の形成後に行う必要があるので、ゲート電極と
しては500℃以上の耐熱安定性が要求される。次に、信
号の遅延を防ぎ、駆動の高速化を達成するためには、ゲ
ート電極の抵抗が低いことも要求される。
晶シリコンTFTに於いては、ゲート電極として例えばス
パッタリング法により形成されたモリブデン-タングス
テンMoW合金がよく用いられており、これは次に示す耐
熱安定性と低抵抗の２点を両立する材料として適してい
るためである。従来の多結晶シリコンTFTは、TFTの信頼
性を確保する事と、イオンシャワードーピング法等の元
素導入法によって多結晶シリコン薄膜に注入した燐Pや
ホウ素B等の不純物を活性化する事の２点から、500〜60
0℃で熱処理を行っている。この熱処理は少なくともゲ
ート電極の形成後に行う必要があるので、ゲート電極と
しては500℃以上の耐熱安定性が要求される。次に、信
号の遅延を防ぎ、駆動の高速化を達成するためには、ゲ
ート電極の抵抗が低いことも要求される。
【０００７】しかしながらMoW合金によるゲート電極を
用いた従来の多結晶シリコンTFTでは、ゲート電極の作
製条件によりTFTの信頼性が大きく影響されて、また自
動車用等のより過酷な使用条件では特性劣化によりTFT
が機能しなくなる可能性があるという課題を有してい
た。ここで信頼性を評価する試験としては、半導体で行
なわれている高温電圧印加試験(Bias Temperature Stre
ss Experiment：B-T試験)が用いられる。これは85℃の
条件下でTFTのゲート電極に30Vを印加してTFT特性の時
間変動を測定する方法であるが、温度を変えてTFT特性
の時間変動を測定する場合もある。発明者達は、信頼性
の課題の原因が、ゲート絶縁膜SiO2中に含まれている水
分によってゲート絶縁膜とゲート電極MoWとの界面でタ
ングステンWが酸化されて、ゲート絶縁膜中に正の固定
電荷が発生することによることを突き止めた。
用いた従来の多結晶シリコンTFTでは、ゲート電極の作
製条件によりTFTの信頼性が大きく影響されて、また自
動車用等のより過酷な使用条件では特性劣化によりTFT
が機能しなくなる可能性があるという課題を有してい
た。ここで信頼性を評価する試験としては、半導体で行
なわれている高温電圧印加試験(Bias Temperature Stre
ss Experiment：B-T試験)が用いられる。これは85℃の
条件下でTFTのゲート電極に30Vを印加してTFT特性の時
間変動を測定する方法であるが、温度を変えてTFT特性
の時間変動を測定する場合もある。発明者達は、信頼性
の課題の原因が、ゲート絶縁膜SiO2中に含まれている水
分によってゲート絶縁膜とゲート電極MoWとの界面でタ
ングステンWが酸化されて、ゲート絶縁膜中に正の固定
電荷が発生することによることを突き止めた。
【０００８】本発明は前記の課題を解決した信頼性の高
い薄膜半導体素子を提供することを目的とする。
い薄膜半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の薄膜半導体素子
は、透明絶縁性基板上に形成した多結晶シリコンからな
る半導体薄膜とゲート絶縁膜、ゲート電極を少なくとも
有する薄膜半導体素子に於いて、ゲート電極がモリブデ
ンMoとタングステンWの合金を主導体とし、かつゲート
絶縁膜と接触する表面側にタンタルTa、チタンTi、ジル
コニウムZrから選ばれた１種又は複数種からなる金属
膜、或いは金属膜の窒化膜よりなる中間層を設けたこと
を特徴としたものであり、これは、ゲート絶縁膜SiO2中
の水分によるゲート絶縁膜とMoW合金電極との界面で起
こるタングステンWの酸化を防止して、ゲート絶縁膜中
での固定電荷の発生を抑制し、薄膜半導体素子の信頼性
を向上させるという作用を有する。
は、透明絶縁性基板上に形成した多結晶シリコンからな
る半導体薄膜とゲート絶縁膜、ゲート電極を少なくとも
有する薄膜半導体素子に於いて、ゲート電極がモリブデ
ンMoとタングステンWの合金を主導体とし、かつゲート
絶縁膜と接触する表面側にタンタルTa、チタンTi、ジル
コニウムZrから選ばれた１種又は複数種からなる金属
膜、或いは金属膜の窒化膜よりなる中間層を設けたこと
を特徴としたものであり、これは、ゲート絶縁膜SiO2中
の水分によるゲート絶縁膜とMoW合金電極との界面で起
こるタングステンWの酸化を防止して、ゲート絶縁膜中
での固定電荷の発生を抑制し、薄膜半導体素子の信頼性
を向上させるという作用を有する。
【００１０】また本発明の薄膜半導体素子は、より好ま
しくは、ゲート絶縁膜と接触する表面側に設けた中間層
の膜厚を2nmから30nmとしたことを特徴とするものであ
り、これは、ゲート電極のエッチングに於けるエッチン
グ時間の増加による生産性の低下を防止すると共に、金
属膜で膜厚が増加するのに伴い膜材料の応力が増すこと
による薄膜半導体素子の特性劣化を防ぎ、半導体素子の
信頼性を向上させるという作用を有する。
しくは、ゲート絶縁膜と接触する表面側に設けた中間層
の膜厚を2nmから30nmとしたことを特徴とするものであ
り、これは、ゲート電極のエッチングに於けるエッチン
グ時間の増加による生産性の低下を防止すると共に、金
属膜で膜厚が増加するのに伴い膜材料の応力が増すこと
による薄膜半導体素子の特性劣化を防ぎ、半導体素子の
信頼性を向上させるという作用を有する。
【００１１】また本発明による薄膜半導体素子の製造方
法は、透明絶縁性基板上に多結晶シリコンから成る半導
体薄膜を形成する工程、半導体薄膜を覆うようにゲート
絶縁膜を形成する工程、ゲート絶縁膜上にタンタルTa、
チタンTi、ジルコニウムZrから選ばれた１種又は複数種
から成る金属膜を形成する工程、金属膜の形成に引き続
いてモリブデン-タングステンMoW合金膜を形成する工程
を少なくとも有することを特徴とするものである。さら
に好ましくは、金属膜を形成する工程とMoW合金膜を形
成する工程は真空を破らずに連続的に行うことが望まし
い。真空を破らずに連続的に成膜することにより、金属
膜である下層ゲート電極の大気中にさらして生じる酸化
を防止した特性劣化が低く信頼性の高い薄膜半導体素子
を作製できるという作用を有する。
法は、透明絶縁性基板上に多結晶シリコンから成る半導
体薄膜を形成する工程、半導体薄膜を覆うようにゲート
絶縁膜を形成する工程、ゲート絶縁膜上にタンタルTa、
チタンTi、ジルコニウムZrから選ばれた１種又は複数種
から成る金属膜を形成する工程、金属膜の形成に引き続
いてモリブデン-タングステンMoW合金膜を形成する工程
を少なくとも有することを特徴とするものである。さら
に好ましくは、金属膜を形成する工程とMoW合金膜を形
成する工程は真空を破らずに連続的に行うことが望まし
い。真空を破らずに連続的に成膜することにより、金属
膜である下層ゲート電極の大気中にさらして生じる酸化
を防止した特性劣化が低く信頼性の高い薄膜半導体素子
を作製できるという作用を有する。
【００１２】また本発明による薄膜半導体素子の製造方
法はとくに、ガスとしてクリプトンKr又はキセノンXe、
或いはKr、Xe、アルゴンArから選ばれた２種より成る混
合ガスを用い、かつ放電電力密度を12W/cm2以下とした
条件のスパッタリング法による成膜を行うことを特徴と
するものであり、これは、スパッタリングの際に生成し
たエネルギーの大きな放電ガスイオンがゲート絶縁膜Si
O2及びゲート電極に衝突して、SiO2やゲート電極にダメ
ージが生じることを防止した特性劣化が低く信頼性の高
い薄膜半導体素子を作製できるという作用を有する。
法はとくに、ガスとしてクリプトンKr又はキセノンXe、
或いはKr、Xe、アルゴンArから選ばれた２種より成る混
合ガスを用い、かつ放電電力密度を12W/cm2以下とした
条件のスパッタリング法による成膜を行うことを特徴と
するものであり、これは、スパッタリングの際に生成し
たエネルギーの大きな放電ガスイオンがゲート絶縁膜Si
O2及びゲート電極に衝突して、SiO2やゲート電極にダメ
ージが生じることを防止した特性劣化が低く信頼性の高
い薄膜半導体素子を作製できるという作用を有する。
【００１３】また本発明の液晶表示装置は、上述した本
発明による薄膜半導体素子を用いたものであり、これ
は、ゲート絶縁膜SiO2中の水分によるゲート絶縁膜とMo
W合金電極との界面で起こるタングステンWの酸化を防止
して、ゲート絶縁膜中での固定電荷の発生を抑制し、薄
膜半導体素子の信頼性を向上させて、画像表示品位の信
頼性が高くなるという作用を有する。
発明による薄膜半導体素子を用いたものであり、これ
は、ゲート絶縁膜SiO2中の水分によるゲート絶縁膜とMo
W合金電極との界面で起こるタングステンWの酸化を防止
して、ゲート絶縁膜中での固定電荷の発生を抑制し、薄
膜半導体素子の信頼性を向上させて、画像表示品位の信
頼性が高くなるという作用を有する。
【００１４】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１を用いて説明する。
て図１を用いて説明する。
【００１５】（実施の形態１）まず、絶縁性基板１とし
て例えばコーニング社の1737ガラス基板を用い、その上
に下地膜８として、例えば正珪酸エチル（Si(OC2H5)4，
テトラエトキシシラン）を含むガスを用いたプラズマCV
D法により膜厚400nmのSiO2を形成する。次に、多結晶シ
リコン半導体膜２の前駆体として、プラズマＣＶＤ(Che
mical Vapour Deposition：化学気相堆積)法により膜厚
50nmの非晶質シリコン半導体膜を成膜し、フォトリソグ
ラフィーおよびエッチングを用いて島状に加工する。そ
の後、450℃で1時間の熱処理により非晶質シリコン半導
体膜中の水素含有量を減少させる。これは、次の結晶化
工程で水素が突沸してシリコン半導体膜が損傷するのを
防ぐためである。そして、例えば波長308nmのXeClレー
ザーを300mJ/cm2程度のエネルギ−密度で照射し、結晶
化させて多結晶シリコン半導体膜２を形成する。その上
に、ゲート絶縁膜３として、例えば正珪酸エチル（Si(O
C2H5)4，テトラエトキシシラン）を含むガスを用いたプ
ラズマCVD法により膜厚100nmのSiO2を形成する。次に、
ゲート電極４として膜厚20nmのTa（下層ゲート電極１
１）を、そして真空を破らずに引き続いて膜厚250nmのM
oW（上層ゲート電極１０）をスパッタリング法により成
膜し、フォトリソグラフィーおよびエッチングを用いて
加工する。このゲート電極に関しては、詳細に後述す
る。次に、ゲート電極４をマスクとしてドナーとなる燐
Pを多結晶シリコン半導体層２の一部領域に導入して、
ソース・ドレイン領域（図示せず）を形成する。この
時、例えばイオン・ドーピング法、つまり高周波放電プ
ラズマによりガスを分解して少なくとも導入すべき元素
を含むイオンを生成し、そのイオンを質量分離させない
で加速電圧によって加速して活性半導体薄層に導入する
方法を用いることにより、水素ガスで希釈したホスフィ
ンガスを使用してドナーとなる燐Pを導入する。その
後、500〜600℃の熱処理によって充分にP等の不純物を
活性化して、ソース・ドレイン領域を形成する。そし
て、層間絶縁層５として例えば常圧CVD法により膜厚300
nmのSiO2を形成した後、フォトリソグラフィーおよびエ
ッチングによってコンタクトホールを形成する。さら
に、ソース電極６・ドレイン電極７として例えば膜厚10
0nmのＴｉを、引き続いて膜厚600nmのAlを成膜し、フォ
トリソグラフィーおよびエッチングを用いて加工する。
その上に、保護膜（図示せず）として膜厚360nmのSiNx
を形成し、フォトリソグラフィーおよびエッチングを用
いて加工して多結晶シリコンTFTが完成する。
て例えばコーニング社の1737ガラス基板を用い、その上
に下地膜８として、例えば正珪酸エチル（Si(OC2H5)4，
テトラエトキシシラン）を含むガスを用いたプラズマCV
D法により膜厚400nmのSiO2を形成する。次に、多結晶シ
リコン半導体膜２の前駆体として、プラズマＣＶＤ(Che
mical Vapour Deposition：化学気相堆積)法により膜厚
50nmの非晶質シリコン半導体膜を成膜し、フォトリソグ
ラフィーおよびエッチングを用いて島状に加工する。そ
の後、450℃で1時間の熱処理により非晶質シリコン半導
体膜中の水素含有量を減少させる。これは、次の結晶化
工程で水素が突沸してシリコン半導体膜が損傷するのを
防ぐためである。そして、例えば波長308nmのXeClレー
ザーを300mJ/cm2程度のエネルギ−密度で照射し、結晶
化させて多結晶シリコン半導体膜２を形成する。その上
に、ゲート絶縁膜３として、例えば正珪酸エチル（Si(O
C2H5)4，テトラエトキシシラン）を含むガスを用いたプ
ラズマCVD法により膜厚100nmのSiO2を形成する。次に、
ゲート電極４として膜厚20nmのTa（下層ゲート電極１
１）を、そして真空を破らずに引き続いて膜厚250nmのM
oW（上層ゲート電極１０）をスパッタリング法により成
膜し、フォトリソグラフィーおよびエッチングを用いて
加工する。このゲート電極に関しては、詳細に後述す
る。次に、ゲート電極４をマスクとしてドナーとなる燐
Pを多結晶シリコン半導体層２の一部領域に導入して、
ソース・ドレイン領域（図示せず）を形成する。この
時、例えばイオン・ドーピング法、つまり高周波放電プ
ラズマによりガスを分解して少なくとも導入すべき元素
を含むイオンを生成し、そのイオンを質量分離させない
で加速電圧によって加速して活性半導体薄層に導入する
方法を用いることにより、水素ガスで希釈したホスフィ
ンガスを使用してドナーとなる燐Pを導入する。その
後、500〜600℃の熱処理によって充分にP等の不純物を
活性化して、ソース・ドレイン領域を形成する。そし
て、層間絶縁層５として例えば常圧CVD法により膜厚300
nmのSiO2を形成した後、フォトリソグラフィーおよびエ
ッチングによってコンタクトホールを形成する。さら
に、ソース電極６・ドレイン電極７として例えば膜厚10
0nmのＴｉを、引き続いて膜厚600nmのAlを成膜し、フォ
トリソグラフィーおよびエッチングを用いて加工する。
その上に、保護膜（図示せず）として膜厚360nmのSiNx
を形成し、フォトリソグラフィーおよびエッチングを用
いて加工して多結晶シリコンTFTが完成する。
【００１６】ここでゲート電極４は下層ゲート電極１１
と上層ゲート電極１０の２層構成であり、ゲート電極に
関して、種々の成膜条件で形成されたゲート電極を有す
る薄膜半導体素子を作成し、本発明者らが仔細に検討し
た結果、図２〜図４に示すような結果が得られた。図２
は、LDD(Lightly Doped Drain：軽く不純物をドープし
たドレイン領域)構造を有するｎチャネル薄膜半導体素
子と通常のpチャネル薄膜半導体素子に於ける下層ゲー
ト電極Taの膜厚(横軸)と薄膜半導体素子のSS値(Subthre
shold Slope：サブスレッショルド特性)(縦軸)との関係
を示す。この図で下層Ta、および膜厚250nmの上層MoW合
金ゲート電極は、Arガス雰囲気、基板温度200℃、圧力
0.2Pa、放電電力密度5W/cm2のスパッタリング条件下で
形成した。図２より、LDD構造nチャネル及びpチャネル
の薄膜半導体素子に於いて、Ta膜厚が増加するに伴いSS
値が大きくなり素子の特性が低下している。Ta膜はスパ
ッタリング法による成膜では圧縮応力を示し、その圧縮
応力はTa膜の膜厚が増加する程大きくなり、薄膜半導体
素子の特性劣化を引き起こすものと考えられる。SS値の
許容値としては、0.3以下であれば薄膜半導体素子とし
て実用可能であると考えられるので、図２よりTa膜厚は
30nm以下が望ましい。また図では示していないが、実験
的にTa膜厚は2nm以上であればよいことが判明した。MoW
単層ゲート電極のみの場合には、ゲート絶縁膜SiO2中に
ある水分によってゲート電極とゲート絶縁膜との界面で
タングステンWが酸化されて、ゲート絶縁膜に正の固定
電荷を誘起することにより、信頼性試験に於ける薄膜半
導体素子の特性劣化、即ち信頼性の低下が起こる。この
信頼性低下を防止するために、タンタルTa、チタンTi、
ジルコニウムZrから選ばれた１種または複数種より成る
金属膜、或いは前記金属膜の窒化膜をゲート電極のゲー
ト絶縁膜と接触する表面側に設ける。但し、金属膜及び
窒化膜の膜厚が2nmより小さい場合、ゲート絶縁膜中の
水分によるゲート電極とゲート絶縁膜との界面でのタン
グステンWの酸化が防止されず、信頼性は改善されな
い。なお、上層ゲート電極であるMoW合金のエッチング
にはフッ素Fによるドライエッチング、即ち４フッ化炭
素CF4または３フッ化メタンCHF3と酸素O2の混合ガスに
よるドライエッチングをよく用いるので、フッ素ドライ
エッチングが同様に使えることができる導体膜として上
記のような金属膜及び窒化膜を選択したものである。
と上層ゲート電極１０の２層構成であり、ゲート電極に
関して、種々の成膜条件で形成されたゲート電極を有す
る薄膜半導体素子を作成し、本発明者らが仔細に検討し
た結果、図２〜図４に示すような結果が得られた。図２
は、LDD(Lightly Doped Drain：軽く不純物をドープし
たドレイン領域)構造を有するｎチャネル薄膜半導体素
子と通常のpチャネル薄膜半導体素子に於ける下層ゲー
ト電極Taの膜厚(横軸)と薄膜半導体素子のSS値(Subthre
shold Slope：サブスレッショルド特性)(縦軸)との関係
を示す。この図で下層Ta、および膜厚250nmの上層MoW合
金ゲート電極は、Arガス雰囲気、基板温度200℃、圧力
0.2Pa、放電電力密度5W/cm2のスパッタリング条件下で
形成した。図２より、LDD構造nチャネル及びpチャネル
の薄膜半導体素子に於いて、Ta膜厚が増加するに伴いSS
値が大きくなり素子の特性が低下している。Ta膜はスパ
ッタリング法による成膜では圧縮応力を示し、その圧縮
応力はTa膜の膜厚が増加する程大きくなり、薄膜半導体
素子の特性劣化を引き起こすものと考えられる。SS値の
許容値としては、0.3以下であれば薄膜半導体素子とし
て実用可能であると考えられるので、図２よりTa膜厚は
30nm以下が望ましい。また図では示していないが、実験
的にTa膜厚は2nm以上であればよいことが判明した。MoW
単層ゲート電極のみの場合には、ゲート絶縁膜SiO2中に
ある水分によってゲート電極とゲート絶縁膜との界面で
タングステンWが酸化されて、ゲート絶縁膜に正の固定
電荷を誘起することにより、信頼性試験に於ける薄膜半
導体素子の特性劣化、即ち信頼性の低下が起こる。この
信頼性低下を防止するために、タンタルTa、チタンTi、
ジルコニウムZrから選ばれた１種または複数種より成る
金属膜、或いは前記金属膜の窒化膜をゲート電極のゲー
ト絶縁膜と接触する表面側に設ける。但し、金属膜及び
窒化膜の膜厚が2nmより小さい場合、ゲート絶縁膜中の
水分によるゲート電極とゲート絶縁膜との界面でのタン
グステンWの酸化が防止されず、信頼性は改善されな
い。なお、上層ゲート電極であるMoW合金のエッチング
にはフッ素Fによるドライエッチング、即ち４フッ化炭
素CF4または３フッ化メタンCHF3と酸素O2の混合ガスに
よるドライエッチングをよく用いるので、フッ素ドライ
エッチングが同様に使えることができる導体膜として上
記のような金属膜及び窒化膜を選択したものである。
【００１７】また図３は、スパッタリング法に用いるガ
スの種類をパラメータとして、信頼性試験に於ける温度
(横軸)と薄膜半導体素子のしきい値電圧Vthのシフト量
(縦軸)との関係を示す。この図でゲート電極の作製条件
は、基板温度200℃、圧力0.2Pa、放電電力密度5W/cm2の
スパッタリング条件下で形成した、膜厚20nm の下層T
a、膜厚250nmの上層 MoW合金である。図３より、アルゴ
ンArガスの場合150℃で前記Vthシフト量が-0.8Vになっ
ているのに対して、クリプトンKrガスの場合150℃で前
記Vthシフト量が-0.4Vとなっていて、Krガスの方がArガ
スより良い傾向を示している。これは、スパッタリング
の際に生成したエネルギーの大きな放電ガスイオンの一
部がゲート絶縁膜SiO2及びゲート電極に衝突して、これ
らの表面や内部に入り込むことにより、SiO2やゲート電
極にダメージが生じて、薄膜半導体素子の特性が劣化す
ること、及びArがSiやOと同等以下の原子量であること
とKrの方がArより原子量が大きいことの３点より、Krガ
スの方がArガスよりゲート絶縁膜SiO2やゲート電極に生
じるダメージが少なく、素子の特性劣化が抑制されるも
のと推定している。
スの種類をパラメータとして、信頼性試験に於ける温度
(横軸)と薄膜半導体素子のしきい値電圧Vthのシフト量
(縦軸)との関係を示す。この図でゲート電極の作製条件
は、基板温度200℃、圧力0.2Pa、放電電力密度5W/cm2の
スパッタリング条件下で形成した、膜厚20nm の下層T
a、膜厚250nmの上層 MoW合金である。図３より、アルゴ
ンArガスの場合150℃で前記Vthシフト量が-0.8Vになっ
ているのに対して、クリプトンKrガスの場合150℃で前
記Vthシフト量が-0.4Vとなっていて、Krガスの方がArガ
スより良い傾向を示している。これは、スパッタリング
の際に生成したエネルギーの大きな放電ガスイオンの一
部がゲート絶縁膜SiO2及びゲート電極に衝突して、これ
らの表面や内部に入り込むことにより、SiO2やゲート電
極にダメージが生じて、薄膜半導体素子の特性が劣化す
ること、及びArがSiやOと同等以下の原子量であること
とKrの方がArより原子量が大きいことの３点より、Krガ
スの方がArガスよりゲート絶縁膜SiO2やゲート電極に生
じるダメージが少なく、素子の特性劣化が抑制されるも
のと推定している。
【００１８】次に図４は、スパッタリング法の放電電力
密度をパラメータとして、信頼性試験に於けるストレス
時間(横軸)としきい値電圧Vthのシフト量(縦軸)との関
係を示す。ゲート電極は、Arガス雰囲気、基板温度200
℃、圧力0.2Paのスパッタリング条件下で形成した。こ
の図より、放電電力密度が5W/cm2の場合3600秒後にVth
シフト量が-0.3Vになっているのに対して、電力密度が3
0W/ cm2の場合3600秒後にVthシフト量が-0.45Vになって
いて、より低い放電電力密度の方が良い傾向を示してい
る。また図４では示していないが、電力密度が12W/ cm2
の場合3600秒後にVthシフト量が-0.35Vになっていて、V
thシフト量の許容値としては-0.35V以下であれば薄膜半
導体素子として特性劣化を生じず実用可能であるので、
放電電力密度は12W/ cm2以下が望ましいと推定してい
る。放電ガスイオンの一部はゲート絶縁膜SiO2やゲート
電極に衝突しSiO2やゲート電極にダメージを発生させ、
薄膜半導体素子の特性が劣化するが、放電電力密度を小
さくすることにより、放電ガスイオンの衝突の影響が軽
減され素子の特性劣化が抑制されるものと考えられる。
密度をパラメータとして、信頼性試験に於けるストレス
時間(横軸)としきい値電圧Vthのシフト量(縦軸)との関
係を示す。ゲート電極は、Arガス雰囲気、基板温度200
℃、圧力0.2Paのスパッタリング条件下で形成した。こ
の図より、放電電力密度が5W/cm2の場合3600秒後にVth
シフト量が-0.3Vになっているのに対して、電力密度が3
0W/ cm2の場合3600秒後にVthシフト量が-0.45Vになって
いて、より低い放電電力密度の方が良い傾向を示してい
る。また図４では示していないが、電力密度が12W/ cm2
の場合3600秒後にVthシフト量が-0.35Vになっていて、V
thシフト量の許容値としては-0.35V以下であれば薄膜半
導体素子として特性劣化を生じず実用可能であるので、
放電電力密度は12W/ cm2以下が望ましいと推定してい
る。放電ガスイオンの一部はゲート絶縁膜SiO2やゲート
電極に衝突しSiO2やゲート電極にダメージを発生させ、
薄膜半導体素子の特性が劣化するが、放電電力密度を小
さくすることにより、放電ガスイオンの衝突の影響が軽
減され素子の特性劣化が抑制されるものと考えられる。
【００１９】以上のように構成されたこの実施の形態１
の薄膜半導体素子には、次の効果がある。
の薄膜半導体素子には、次の効果がある。
【００２０】ゲート電極がモリブデンMoとタングステン
Wの合金を主導体とし、かつゲート絶縁膜と接触する表
面側にタンタルTa、チタンTi、ジルコニウムZrから選ば
れた１種又は複数種から成る金属膜、或いは前記金属膜
の窒化膜を設けることにより、ゲート絶縁膜SiO2中の水
分によるゲート絶縁膜とMoW合金電極との界面で起こる
タングステンWの酸化を防止して、ゲート絶縁膜中での
固定電荷の発生を抑制し、信頼性の高い薄膜半導体素子
が得られる。
Wの合金を主導体とし、かつゲート絶縁膜と接触する表
面側にタンタルTa、チタンTi、ジルコニウムZrから選ば
れた１種又は複数種から成る金属膜、或いは前記金属膜
の窒化膜を設けることにより、ゲート絶縁膜SiO2中の水
分によるゲート絶縁膜とMoW合金電極との界面で起こる
タングステンWの酸化を防止して、ゲート絶縁膜中での
固定電荷の発生を抑制し、信頼性の高い薄膜半導体素子
が得られる。
【００２１】（実施の形態２）実施の形態１を用いて、
液晶表示装置の画素電極のスイッチング素子として働く
ようにマトリックス状に多結晶シリコンTFTを配置した
透明絶縁性基板を形成し、それと対向する基板の間に液
晶を封入して、液晶表示装置を作製する。
液晶表示装置の画素電極のスイッチング素子として働く
ようにマトリックス状に多結晶シリコンTFTを配置した
透明絶縁性基板を形成し、それと対向する基板の間に液
晶を封入して、液晶表示装置を作製する。
【００２２】以上のように構成されたこの実施の形態２
の液晶表示装置には、次の効果がある。ゲート電極がモ
リブデンMoとタングステンWの合金を主導体とし、かつ
ゲート絶縁膜と接触する表面側にタンタルTa、チタンT
i、ジルコニウムZrから選ばれた１種又は複数種から成
る金属膜、或いは前記金属膜の窒化膜を設けることによ
り、ゲート絶縁膜SiO2中の水分によるゲート絶縁膜とMo
W合金電極との界面で起こるタングステンWの酸化を防止
して、ゲート絶縁膜中での固定電荷の発生を抑制し、信
頼性の高い薄膜半導体素子を形成しているため、画像表
示品位の信頼性が高い液晶表示装置が得られる。
の液晶表示装置には、次の効果がある。ゲート電極がモ
リブデンMoとタングステンWの合金を主導体とし、かつ
ゲート絶縁膜と接触する表面側にタンタルTa、チタンT
i、ジルコニウムZrから選ばれた１種又は複数種から成
る金属膜、或いは前記金属膜の窒化膜を設けることによ
り、ゲート絶縁膜SiO2中の水分によるゲート絶縁膜とMo
W合金電極との界面で起こるタングステンWの酸化を防止
して、ゲート絶縁膜中での固定電荷の発生を抑制し、信
頼性の高い薄膜半導体素子を形成しているため、画像表
示品位の信頼性が高い液晶表示装置が得られる。
【００２３】なお、実施の形態１、２では、下層ゲート
電極としてTaを用いたが、チタンTiやジルコニウムZrの
単体金属膜、Ta・Ti・Zrから選んだ複数種より成る混合
金属膜、または単体・混合金属膜の窒化膜でもよい。
電極としてTaを用いたが、チタンTiやジルコニウムZrの
単体金属膜、Ta・Ti・Zrから選んだ複数種より成る混合
金属膜、または単体・混合金属膜の窒化膜でもよい。
【００２４】なお、実施の形態１、２では、スパッタリ
ング法のガスとしてKrガスを用いたが、キセノンXeガ
ス、Kr・Xe・Arから選ばれた２種の混合ガスでもよい。
ング法のガスとしてKrガスを用いたが、キセノンXeガ
ス、Kr・Xe・Arから選ばれた２種の混合ガスでもよい。
【００２５】なお、実施の形態１、２では、ゲート電極
の形成方法として枚葉方式のスパッタリング法を用いた
が、インライン方式でも同様の結果が得られる。
の形成方法として枚葉方式のスパッタリング法を用いた
が、インライン方式でも同様の結果が得られる。
【００２６】なお、実施の形態１、２では、多結晶シリ
コンTFTを用いたが、薄膜半導体素子として使えるモノ
なら何でもよく、非晶質シリコンや微結晶シリコン等の
単体半導体、シリコンゲルマニウムSiGeやガリウム砒素
GaAs等の化合物半導体等を用いたTFTでもよい。
コンTFTを用いたが、薄膜半導体素子として使えるモノ
なら何でもよく、非晶質シリコンや微結晶シリコン等の
単体半導体、シリコンゲルマニウムSiGeやガリウム砒素
GaAs等の化合物半導体等を用いたTFTでもよい。
【００２７】なお、実施の形態１、２では、多結晶シリ
コン半導体膜の前駆体の形成方法としてプラズマCVD法
を用いたが、減圧CVD法，スパッタリング法，真空蒸着
法，または光CVD法など、所定のシリコン膜を形成でき
るものなら何でもよい。
コン半導体膜の前駆体の形成方法としてプラズマCVD法
を用いたが、減圧CVD法，スパッタリング法，真空蒸着
法，または光CVD法など、所定のシリコン膜を形成でき
るものなら何でもよい。
【００２８】なお、実施の形態１、２では、多結晶シリ
コン半導体膜の前駆体をレーザー照射による結晶化の前
に熱処理をしているが、これは前駆体膜中の水素濃度が
充分小さくレーザー照射時に所定のシリコン膜の損傷が
なければ熱処理を行う必要はない。
コン半導体膜の前駆体をレーザー照射による結晶化の前
に熱処理をしているが、これは前駆体膜中の水素濃度が
充分小さくレーザー照射時に所定のシリコン膜の損傷が
なければ熱処理を行う必要はない。
【００２９】なお、実施の形態１、２では、多結晶シリ
コン半導体膜の前駆体を結晶化するためにXeClレーザー
光を照射したが、これは前駆体を結晶化できる方法なら
ば何でもよく、KrFレーザー光やアルゴン(Ar)イオンレ
ーザー光等のレーザー光照射や炉による熱アニール等で
もよい。
コン半導体膜の前駆体を結晶化するためにXeClレーザー
光を照射したが、これは前駆体を結晶化できる方法なら
ば何でもよく、KrFレーザー光やアルゴン(Ar)イオンレ
ーザー光等のレーザー光照射や炉による熱アニール等で
もよい。
【００３０】なお、実施の形態１、２では、多結晶シリ
コン半導体膜を用いたが、半導体なら何でもよく、非晶
質シリコンや微結晶シリコン等の単体半導体、シリコン
ゲルマニウムSiGeやガリウム砒素GaAs等の化合物半導体
等でもよい。
コン半導体膜を用いたが、半導体なら何でもよく、非晶
質シリコンや微結晶シリコン等の単体半導体、シリコン
ゲルマニウムSiGeやガリウム砒素GaAs等の化合物半導体
等でもよい。
【００３１】なお、実施の形態１、２では、ゲート絶縁
層として正珪酸エチル（Si(OC2H5)4，テトラエトキシシ
ラン）を含むガスを用いたプラズマCVD法により形成し
た酸化シリコンSiO2を用いたが、これはSiO2なら何でも
よく、テトラエチルシラン(Si(C2H5)4)やトリエトキシ
シラン(SiH(OC2H5)3)を含むガスを用いたプラズマCVD法
や常圧CVD法等でもよい。
層として正珪酸エチル（Si(OC2H5)4，テトラエトキシシ
ラン）を含むガスを用いたプラズマCVD法により形成し
た酸化シリコンSiO2を用いたが、これはSiO2なら何でも
よく、テトラエチルシラン(Si(C2H5)4)やトリエトキシ
シラン(SiH(OC2H5)3)を含むガスを用いたプラズマCVD法
や常圧CVD法等でもよい。
【００３２】なお、実施の形態１、２では、所定の元素
を導入する方法としてイオン・ドーピング法を用いた
が、これは所定の元素を導入できる方法ならば何でもよ
く、イオン注入法やプラズマドーピング法等でもよい。
を導入する方法としてイオン・ドーピング法を用いた
が、これは所定の元素を導入できる方法ならば何でもよ
く、イオン注入法やプラズマドーピング法等でもよい。
【００３３】なお、実施の形態１、２では、ソース・ド
レイン領域を形成するドナーとして燐Pを用いたが、こ
れはnチャネルの多結晶シリコンTFTを作製する場合には
砒素Asなどドナーとして働くものなら何でもよく、pチ
ャネルの多結晶シリコンTFTを作製する場合にはアルミ
ニウムAlやほう素Bなどアクセプターとして働くものな
らば何でもよい。
レイン領域を形成するドナーとして燐Pを用いたが、こ
れはnチャネルの多結晶シリコンTFTを作製する場合には
砒素Asなどドナーとして働くものなら何でもよく、pチ
ャネルの多結晶シリコンTFTを作製する場合にはアルミ
ニウムAlやほう素Bなどアクセプターとして働くものな
らば何でもよい。
【００３４】なお、実施の形態１、２では、ソース電極
およびドレイン電極としてチタンTiとアルミニウムAlの
２層膜を用いたが、これは電極として働くものなら何で
もよく、例えばクロムCr、タンタルTa、モリブデンMo、
アルミニウムAl等の金属や不純物を大量にドープした多
結晶シリコンやITO(Indium Tin Oxide：酸化インジウム
スズ)等の透明導電層等の電極膜、及びこれらの電極膜
より選んだ複数種から成る積層電極膜等でもよい。
およびドレイン電極としてチタンTiとアルミニウムAlの
２層膜を用いたが、これは電極として働くものなら何で
もよく、例えばクロムCr、タンタルTa、モリブデンMo、
アルミニウムAl等の金属や不純物を大量にドープした多
結晶シリコンやITO(Indium Tin Oxide：酸化インジウム
スズ)等の透明導電層等の電極膜、及びこれらの電極膜
より選んだ複数種から成る積層電極膜等でもよい。
【００３５】なお、実施の形態１、２では、層間絶縁層
として常圧CVD法により形成したSiO 2を用いたが、これ
は絶縁層として働くものなら何でもよく、例えば減圧CV
D法，プラズマCVD法，スパッタリング法，またはECR−C
VD法等の成膜手法を用いて形成した窒化シリコンSiNxや
酸化タンタルTaOx等でもよい。
として常圧CVD法により形成したSiO 2を用いたが、これ
は絶縁層として働くものなら何でもよく、例えば減圧CV
D法，プラズマCVD法，スパッタリング法，またはECR−C
VD法等の成膜手法を用いて形成した窒化シリコンSiNxや
酸化タンタルTaOx等でもよい。
【００３６】なお、実施の形態２では、多結晶シリコン
TFTを画素のスイッチング素子として用いたが、これ
は、画素の多結晶シリコンTFTを駆動させるために必要
な回路を多結晶シリコンTFTで形成してもよい。
TFTを画素のスイッチング素子として用いたが、これ
は、画素の多結晶シリコンTFTを駆動させるために必要
な回路を多結晶シリコンTFTで形成してもよい。
【００３７】
【発明の効果】ゲート電極がモリブデンMoとタングステ
ンWの合金を主導体とし、かつゲート絶縁膜と接触する
表面側にタンタルTa、チタンTi、ジルコニウムZrから選
ばれた１種又は複数種から成る金属膜、或いは前記金属
膜の窒化膜を設けることにより、ゲート絶縁膜SiO2中の
水分によるゲート絶縁膜とMoW合金電極との界面で起こ
るタングステンWの酸化を防止して、ゲート絶縁膜中で
の固定電荷の発生を抑制し、薄膜半導体素子の信頼性を
向上させることができるという有効な効果が得られる。
ンWの合金を主導体とし、かつゲート絶縁膜と接触する
表面側にタンタルTa、チタンTi、ジルコニウムZrから選
ばれた１種又は複数種から成る金属膜、或いは前記金属
膜の窒化膜を設けることにより、ゲート絶縁膜SiO2中の
水分によるゲート絶縁膜とMoW合金電極との界面で起こ
るタングステンWの酸化を防止して、ゲート絶縁膜中で
の固定電荷の発生を抑制し、薄膜半導体素子の信頼性を
向上させることができるという有効な効果が得られる。
【図１】本発明の実施の形態１に於ける方法で製造され
た薄膜半導体素子の構造を示す断面図
た薄膜半導体素子の構造を示す断面図
【図２】下層ゲート電極Taの膜厚と薄膜半導体素子のSS
値との関係図
値との関係図
【図３】スパッタリング法のガスに対する信頼性試験に
於ける温度と薄膜半導体素子のしきい値電圧Vthのシフ
ト量との関係図
於ける温度と薄膜半導体素子のしきい値電圧Vthのシフ
ト量との関係図
【図４】スパッタリング法の放電電力密度に対する信頼
性試験に於けるストレス時間としきい値電圧Vthシフト
量との関係図
性試験に於けるストレス時間としきい値電圧Vthシフト
量との関係図
【図５】従来例の方法で製造された薄膜半導体素子の構
造を示す断面図
造を示す断面図
１ 透明絶縁性基板 ２ 多結晶シリコン半導体膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 層間絶縁膜 ６ ソース電極 ７ ドレイン電極 ８ 保護膜 ９ 下地膜 １０ 上層ゲート電極 １１ 下層ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 厚 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田中 宏典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA25 JA29 JA33 JA35 JA38 JA42 JA43 JA44 JA46 JB13 JB23 JB27 JB32 JB33 JB36 JB38 JB51 JB57 JB63 JB69 KA04 KA07 KA12 KA16 KA18 KB14 KB22 MA05 MA08 MA14 MA15 MA16 MA17 MA18 MA19 MA27 MA30 MA35 MA41 NA11 NA25 NA27 4M104 AA10 BB01 BB02 BB14 BB16 BB17 BB36 CC05 DD37 DD65 FF13 GG20 HH20 5F110 AA14 BB02 BB10 CC02 DD02 DD13 EE01 EE04 EE06 EE14 EE15 EE44 FF02 FF30 GG01 GG02 GG04 GG13 GG14 GG15 GG42 GG43 GG45 GG47 GG48 HJ01 HJ12 HJ18 HJ23 HL03 HL04 HL07 HL08 HL11 HM15 NN03 NN04 NN22 NN23 NN24 NN35 NN72 PP01 PP03 PP04 PP35 QQ04 QQ11
Claims (6)
- 【請求項１】 絶縁性基板上に形成した多結晶シリコン
から成る半導体薄膜とゲート絶縁膜、ゲート電極を少な
くとも有する薄膜半導体素子に於いて、前記ゲート電極
がモリブデンMoとタングステンWの合金を主導体とし、
かつ前記ゲート絶縁膜と接触する表面側にタンタルTa、
チタンTi、ジルコニウムZrから選ばれた１種又は複数種
から成る金属膜、或いは前記金属膜の窒化膜で構成され
る中間層を設けたことを特徴とする薄膜半導体素子。 - 【請求項２】 ゲート絶縁膜と接触する表面側に設けた
前記中間層の膜厚を2nmから30nmとしたことを特徴とす
る請求項１に記載の薄膜半導体素子。 - 【請求項３】 絶縁性基板上に多結晶シリコンから成る
半導体薄膜を形成する工程、前記半導体薄膜を覆うよう
にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に
タンタルTa、チタンTi、ジルコニウムZrから選ばれた１
種又は複数種から成る金属膜を形成する工程、前記金属
膜の形成に引き続いてモリブデン-タングステンMoW合金
膜を形成する工程を少なくとも有することを特徴とする
薄膜半導体素子の製造方法。 - 【請求項４】 前記金属膜を形成する工程は、ガスとし
てクリプトンKr又はキセノンXe、或いはKr、Xe、アルゴ
ンArから選ばれた２種より成る混合ガスを用い、かつ放
電電力密度を12W/cm2以下とした条件のスパッタリング
法による成膜を行うことを特徴とする請求項３に記載さ
れている薄膜半導体素子の製造方法。 - 【請求項５】 前記金属膜を形成する工程に引き続く前
記MoW合金膜を形成する工程は真空を破らずに行うこと
を特徴とする請求項３に記載されている薄膜半導体素子
の製造方法。 - 【請求項６】 請求項１に記載の薄膜半導体素子を用い
た液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190898A JP2002009298A (ja) | 2000-06-26 | 2000-06-26 | 薄膜半導体素子とその製造方法及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190898A JP2002009298A (ja) | 2000-06-26 | 2000-06-26 | 薄膜半導体素子とその製造方法及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009298A true JP2002009298A (ja) | 2002-01-11 |
Family
ID=18690292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190898A Pending JP2002009298A (ja) | 2000-06-26 | 2000-06-26 | 薄膜半導体素子とその製造方法及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009298A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731364B2 (en) * | 2001-09-28 | 2004-05-04 | Hitachi, Ltd. | Liquid crystal display device |
| KR100723807B1 (ko) | 2004-09-30 | 2007-05-31 | 가부시키가이샤 트리케미컬 겐큐쇼 | 막형성재료, 막형성방법 및 소자 |
| US7312140B2 (en) | 2004-09-30 | 2007-12-25 | Tri Chemical Laboratories Inc. | Film forming method |
| KR100940162B1 (ko) | 2007-12-27 | 2010-02-03 | 주식회사 동부하이텍 | 게이트 전극 형성 방법 |
-
2000
- 2000-06-26 JP JP2000190898A patent/JP2002009298A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731364B2 (en) * | 2001-09-28 | 2004-05-04 | Hitachi, Ltd. | Liquid crystal display device |
| KR100723807B1 (ko) | 2004-09-30 | 2007-05-31 | 가부시키가이샤 트리케미컬 겐큐쇼 | 막형성재료, 막형성방법 및 소자 |
| US7312140B2 (en) | 2004-09-30 | 2007-12-25 | Tri Chemical Laboratories Inc. | Film forming method |
| KR100940162B1 (ko) | 2007-12-27 | 2010-02-03 | 주식회사 동부하이텍 | 게이트 전극 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7968886B2 (en) | Semiconductor integrated circuit and method of fabricating same | |
| US7161178B2 (en) | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch | |
| US20020074550A1 (en) | Thin film transistor | |
| US20040051101A1 (en) | Thin film transistor device, method of manufacturing the same, and thin film transistor substrate and display having the same | |
| US6534350B2 (en) | Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step | |
| US20050148119A1 (en) | Method of manufacturing thin film transistor, method of manufacturing flat panel display, thin film transistor, and flat panel display | |
| JP2002009298A (ja) | 薄膜半導体素子とその製造方法及び液晶表示装置 | |
| JPH11135797A (ja) | 積層膜の形状加工方法およびそれを利用した薄膜トランジスタの製造方法 | |
| JP2001284600A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3433192B2 (ja) | 半導体装置の製造方法及び表示装置 | |
| JP2001135822A (ja) | 薄膜トランジスタとその製造方法および液晶表示装置 | |
| JPH0895085A (ja) | 半導体装置，半導体装置の製造方法，表示装置 | |
| JP3323838B2 (ja) | ポリシリコン薄膜トランジスタおよびその製造方法ならびにそれを用いた液晶表示装置 | |
| JP2003149677A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH10135462A (ja) | 薄膜トランジスタ | |
| JPH0621465A (ja) | 半導体装置とその作製方法 | |
| JPH0555255A (ja) | 薄膜半導体装置の製造方法 | |
| JPH10144926A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2002353139A (ja) | 薄膜の形成方法および薄膜トランジスタの製造方法 | |
| JP2003218359A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2000091583A (ja) | 半導体素子 | |
| JP2002353138A (ja) | 薄膜の形成方法および薄膜トランジスタの製造方法 | |
| JPH06120508A (ja) | 半導体装置用基板及びその製造方法 | |
| JPH09116164A (ja) | 順スタガ型薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |