KR100722728B1 - Ｃｍｏｓ 트랜지스터 및 관련 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 CMOS 트랜지스터 및 관련 소자를 제조하는 방법에 관한 것이다.
이 방법은 액티브 층에서 CMOS 기술로 제 1 및 제 2 타입의 트랜지스터를 제조하는데 사용된다. 이 방법은 제 1 및 제 2 타입의 각각의 트랜지스터의 소오스, 소정 폭의 채널, 및 드레인을 형성하기 위한 액티브 아일랜드를 정의하기 (1) 위해 액티브 층 영역을 에칭하거나, 그 영역을 불활성 상태로 만드는 단계; 적어도 액티브 아일랜드들을 절연층으로 덮고 (2), 절연층을 도전층으로 덮는 (2) 단계; 및 제 1 타입의 트랜지스터의 모든 게이트를 에칭하고 (3) 이어서 제 2 타입의 트랜지스터의 모든 게이트를 에칭하는 (3) 단계를 포함한다.
관련 소자들은 본 발명에 따른 방법에 의해 얻어진 CMOS 트랜지스터로 이루어 진다.
특히, 본 발명은 액티브 매트릭스 액정 디스플레이를 제어하고 어드레싱하기 위한 장치에 응용된다.
CMOS 트랜지스터, 마스크, 이온 주입, 액티브 매트릭스 액정 디스플레이
Description
본 발명은 MOS 트랜지스터를 제조하는 방법, 이러한 방법에 의해 얻어진 MOS 트랜지스터를 포함하는 소자, 및 이러한 소자로 형성되는 액티브 매트릭스를 어드레싱하고 제어하는 소자에 관한 것이다.
특히, 본 발명은 액티브 매트릭스 액정 디스플레이용 어드레싱 및 제어 장치 에 관한 것이다.
특히, 본 발명은 대규모 가전 제품 분야에 관한 것이다. 이는 다결정 실리콘으로 이루어진 CMOS 상보 (complementary) 트랜지스터로 형성되는 전자회로를 제조하는데 사용할 수가 있다. 이 트랜지스터들은 낮은 농도로 도핑된 게이트-에지 영역을 포함할 수 있다.
본 발명은 불용성 비결정질 기판에 적합한 저온 방식(Tmax < 450 ℃)에 적용할 수 있다.
종래 기술에 따르면, 유리 판 상에 AMLCD 또는 액티브 매트릭스 액정 디스플레이를 제조하고 있다. 최근에는, 유리판 상에 박막 트랜지스터를 집적함으로써 액티브 매트릭스 액정 디스플레이를 어드레싱한다. 이들 TFT 트랜지스터는 비정질 수소화 실리콘 (aSi:H) 으로 제조한다. 이런 타입의 TFT 트랜지스터는 0.5 ㎠ V-1 S-1 정도의 낮은 전자 이동도를 갖고 있다. 이들을 제조하기 위해 사용되는 기술을 상보 논리 회로를 형성하는데는 사용할 수 없다. 이러한 제약들로 인해 스크린의 픽셀을 어드레싱하는데 필요한 트랜지스터를 제조하는데 상술한 기술을 사용할 수 없게 한다. 스크린의 제어는 라인 선택, 정형 (shaping), 다른 컬럼상에 화상 데이터를 프리젠테이션하는 것을 포함한다. 스크린 제어용 소자를 제조하는 것은 다른 기술 예를 들면, 유리판 주변부로 실리콘 집적 회로를 전사하는 기술의 사용을 요한다.
비정질 실리콘을 사용하는 기술의 단점을 극복하기 위해, 다결정 실리콘 박막을 사용하는 기술들이 개발되고 있다. 다결절 실리콘 박막의 사용에 따르는 장점은 불용성 비정질 기판 상에 고품질 전자 회로를 형성하는 경우에 이 물질에 의해 제공되는 가능성에 있다.
가장 잘 알려진 응용예는 액티브 매트릭스 액정 디스플레이를 어드레싱하는 것이다.
다결정 실리콘은 100 내지 50 ㎠ V-1S-1 범위의 높은 이동도를 갖는 N 타입 및 P 타입 TFT를 저온에서 제조할 수 있게 한다. 그러므로, 이 다결정 실리콘을 평판 스크린을 어드레싱하기에 적합한 특성을 갖는 CMOS 회로를 제조하기 위해 사용할 수 있다. 주변 어드레싱 전자회로 (electronics) 의 일부 또는 전부를 집적함으로써 집적회로의 소멸과 관련한 스크린 비용을 감소시킬 수 있다. 그러 나, 이는 유리판 상에 형성된 회로의 복잡도의 증가가 제조 효율을 감소시키는 주요 요인이 아닌 경우에 한하여 타당하다. 이 제조 효율은 전자회로를 제조하는데 사용하는 마스크의 갯수에 직접적으로 관련된다.
절연 기판 (예를 들어, SOI 즉, 실리콘 온 옥사이드 타입) 상에 CMOS 회로를 형성하는 공지된 일반적인 방법은,
- 실리콘 아일랜드를 정의하는 단계
- 트랜지스터의 게이트를 정의하는 단계
- N 타입 이온 주입 영역을 정의하는 단계
- P 타입 이온 주입 영역을 정의하는 단계
- 콘택 홀을 개구하는 단계
- 금속을 정의하는 단계
에 대응하는 적어도 6 개의 마스크를 요한다.
본 발명의 목적은 CMOS 기술 회로를 제조할 때 요하는 마스크의 갯수를 종래 방법에 비해 감축하는 것이다.
이들을 위해, 본 발명은 CMOS 기술에 의해 액티브 층 내에 제 1 및 제 2 타입 트랜지스터를 형성하는 방법으로서,
- 제 1 및 제 2 타입 각각의 트랜지스터의 소오스, 소정 폭의 채널, 및 드레인을 형성하기 위해 설계된 액티브 아일랜드를 정의하기 위해 액티브 층 영역을 에칭하거나, 그 영역을 불활성 상태로 만드는 단계,
- 적어도 액티브 아일랜드들을 절연층으로 덮고, 그 절연층을 도전층으로 덮는 단계,
- 제 1 타입 트랜지스터의 모든 게이트를 에칭한 후 제 2 타입 트랜지스터의 모든 게이트를 에칭하는 단계를 포함하는 것을 특징으로 한다.
각 트랜지스터의 게이트는 이 트랜지스터의 채널의 제어를 인에이블시켜 트랜지스터를 제어한다.
본 발명에 따른 방법의 이점은 마스크와 이온 주입 단계의 갯수를 감축시키는 것이다.
공지된 일반적인 방법에서는, NMOS 및 PMOS 트랜지스터들의 게이트들을 동시에 에칭한다. 이온 주입에 의해 N+ 및 P+ 접촉 영역을 얻는다. 이들은 게이트 에지를 기준으로 자기정렬된다 (게이트는 마스크로서 기능한다). N 타입 트랜지스터에 있어서, 이러한 조건은 게이트 에지 채널 내에 강한 전기장을 유도한다. 이 강한 전기장은, 게이트 바이어스가 양인 경우에, 특성 불안정을 야기하며, 게이트 바이어스가 음인 경우에는, 많은 누설 전류를 야기한다. 특성 불안정은 채널 내의 여기 전자의 생성, 및 SiO2/Si 의 계면 결함을 패시브 (passive) 하게 하는 이들 여기 캐리어가 수소 원자와 반응할 때 발생하는 계면 결함과 관련있다. 누설 전류는 역방향 바이어스된 드레인 채널 접합의 강한 전기장에 기인한다. 따라서, 누설 전류의 레벨은 드레인-소오스 및 게이트-소오스 전압에 지수함수적으로 의존한다.
이들 강한 전기장을 감소시키기 위해, 게이트 에지에 특정한 영역을 형성한다. 이 영역은 채널의 다른 부분보다 낮은 농도로 도핑되는 특성을 갖는다. 이를 LDD 영역 즉, 저농도 도핑 드레인 영역이라 지칭한다. N 타입 트랜지스터 (N)에 있어서, 이 LDD영역은 N 타입 영역이다. LDD 영역의 범위는 채널 길이의 10％ 범위 즉, 단결정 실리콘 기술에서는 약 0.1 ㎛, 다결정 실리콘 기술에서는 약 0.5 ㎛ 내이다. 단결정 기술에서, 이 LDD 영역은 게이트 에지 스페이서 (SPACER) 또는 유전체 스페이스 (SPACE) 를 형성함으로써 얻어진다. 스페이서는 유전체막의 이방성 에칭 및 적절한 증착에 의해 얻어진다. 이 기술은 대면적 기판에는 직접 적용할 수 없다.
공지된 다결정 실리콘 기술에서, 이 LDD 영역을 생성하는 것은 특정한 마스크 및 특정한 이온 주입 단계를 요한다. 7 개의 마스크와 3 개의 이온 주입 단계가 필요하다. 본 발명은 5 개의 마스크와 2 개의 이온 주입 단계를 요한다. 본 발명은 LDD 영역의 자기 정렬을 제공하고, LDD 영역의 범위에 무관하게 도펀트의 양을 체크할 수 있다.
공지된 다결정 실리콘 기술에서는, 게이트 상에 자기 정렬된 저농도 이온 주입에 의해 LDD 영역을 얻는다. 그 후, 이 LDD 영역을 도펀트 (예를 들면, P) 에 의한 고농도 이온 주입, 즉 N 타입 트랜지스터를 위한 N+ 타입 이온 주입 동안에, 수지에 의해 보호한다. 이는 이 방법을 대면적 유리판 상에서 수행할 때, 이온의 유동에 의한 수지의 가열에 관련한 기술적 난점을 부가적으로 야기한다. 본 발명에 따른 방법에서는 이러한 위험이 전혀 존재하지 않는다. 보호 수지층은 고농도 도펀트 이온 주입 전에 제거된다.
또한, 본 발명의 목적은 본 발명에 따른 방법에 의해 얻어진 CMOS 트랜지스터로 형성되는 액티브 매트릭스 액정 디스플레이의 어드레싱 및 제어용 소자를 제공하는 것이다.
제어 및 어드레싱 소자는 어드레싱 장치 및 제어 장치를 포함한다. 어드레싱 소자는 CMOS 상보 트랜지스터를 포함한 소자이다.
제어 소자는 상보 트랜지스터를 요하지 않는 소자이다. 제어 소자는 N 타입 트랜지스터로 형성하는 것이 바람직하다. 본 발명의 특정 실시예에 따르면, 이들 트랜지스터에 LDD 영역을 제공하는 경우, 그것들은 매우 제한된 누설 전류를 갖는 장점이 있다. 이 특성은 큰 규격의 액티브 매트릭스 스크린에서 특히 중요하다. 트랜지스터의 게이트에 의해 스크린의 각 픽셀을 제어한다. 드레인-소오스 누설 전류가 커패시턴스의 전하에 충분한 영향을 미칠 수 있는 시간동안 흐르지 않는다면, 트랜지스터의 오프 상태와 픽셀의 커패시턴스의 결합으로 얻어진 메모리 기능에 의하여 픽셀 상태는 매트릭스의 행을 리프레쉬하기 위한 2 개의 오퍼레이션 사이에서 유지된다. 따라서, 제어 트랜지스터의 드레인-소오스 누설 전류는 화질에 직접적인 영향을 미친다. 특히, 드레인-소오스 누설 전류가 크면 클수록, 그레이 레벨의 수는 많아진다.
도 1은 본 발명에 따른 방법의 단계들을 나타낸 도.
도 2a 내지 2c는 제 1 또는 제 2 타입의 트랜지스터를 위한 층들을 형성하고, 액티브 아일랜드를 정의하는 단계들을 나타낸 도.
도 3a 내지 3e는 제 1 타입 트랜지스터를 위한 게이트를 에칭하는 단계를 나 타낸 도.
도 4a 내지 4e는 제 2 타입 트랜지스터를 위한 게이트를 에칭하는 단계를 나타낸 도.
도 5a 및 5b는 각각 제 1 및 제 2 타입의 게이트를 개략적으로 나타낸 평면도.
도 1은 본 발명에 따른 방법을 수행하는 단계를 나타낸다. 이 방법은 액티브 박층이 그 위에 형성된 기판에 적용할 수 있다. CMOS 기술을 사용하여 액티브 층내에 제 1 및 제 2 타입의 트랜지스터를 형성하기 위해, 이 방법은 몇 개의 단계를 필요로 한다. 제 1 단계에서, 이 방법은 액티브 아일랜드를 정의하는 것(1) 으로 이루어진다. 액티브 아일랜드를 정의하는 것 (1) 은 액티브 층 영역을 에칭하거나 또는 액티브 층 영역을 비활성화함으로써 수행된다. 각각 제 1 및 제 1 타입의 트랜지스터의 소오스, 채널, 및 드레인을 형성하기 위해 액티브 아일랜드를 설계한다. 제 2 단계에서, 이 방법은 2 개의 층을 형성하는 것 (2) 으로 이루어진다. 제 1 층은 적어도 액티브 아일랜드를 덮는다. 제 2 도전층은 제 1 층을 덮는다. 트랜지스터의 제어 게이트를 형성하기 위해 제 2 도전층을 설계한다. 제 3 단계에서, 이 방법은 제 1 타입 트랜지스터의 모든 게이트 및 제 2 타입 트랜지스터의 모든 게이트를 순차적으로 에칭하는 것 (3) 을 포함한다. 특정 마스크를 사용하여 주어진 타입의 트랜지스터의 모든 게이트를 에칭한다. 이 마스크는 주어진 타입의 트랜지스터의 게이트를 재생하고, 다른 타입의 트랜지스터의 이온 주입 영역을 마스킹한다. 따라서, 동일한 마스크를 가지고, 주어진 타입의 트랜지스터를 위한 도핑 오퍼레이션들을 수행할 수 있다.
도 2a 내지 2c는 제 1 및 제 2 타입의 트랜지스터를 위한 제 1 및 제 2 층들을 형성하고(2) 액티브 아일랜드를 정의하는(1) 단계를 나타낸다. 이하에서는 제 1 타입을 N 타입이라고 하고 제 2 타입을 P 타입이라고 한다. 이러한 선택은 이 방법의 제 1 이온 주입 모드에 대응한다. 본 발명에 따른 방법의 제 1 이온 주입 모드에 의해 동일한 기판상에 N 타입 트랜지스터 및 P 타입 트랜지스터를 형성한다. 기판 (4) 은 후속 처리에 적합한 표면 상태를 얻기 위해 설계된 준비층(5) 이 그 위에 형성된 유리로 이루어지는 것이 바람직하다. 종래 기술에 따르면, 이 준비층은 실리카 SiO2 로 이루어질 수도 있다. 준비층 (5) 상에 액티브 층 (6) 을 형성한다. 액티브 층 (6) 은, 예를 들면 다결정 실리콘으로 이루어진다. 액티브 층 (6) 상에 보호 수지층 (7) 을 형성한다.
제 1 마스크(도시 생략)는 액티브 층 (6) 내에 보존된 액티브 아일랜드를 재생한다. 이들은 트랜지스터의 소오스, 채널, 및 드레인을 형성하게 될 액티브 아일랜드들이다. 예를 들면 에칭과 같은 공지된 기술에 의해 상기 액티브 아일랜드를 형성한다.
도 2b에 도시된 바에 따르면, 제거용 재료를 사용하여 액티브 아일랜드를 형성한다. 이 기술의 일 변형례에서는, 제 1 마스크에 의해 마스킹되지 않은 영역은 제거되는 대신 예를 들면, 패시베이션에 의해 비활성화된다. 일단 액티브 아 일랜드 (6) 가 형성되면, 공지 기술 예를 들면, 물세척에 의해 수지층 (7) 을 제거한다.
다음 단계에서, 절연층 (8) 및 도전층 (9) 을 순차로 형성한다. 절연층 (8) 은 예를 들면 산화 실리콘, 특히 SiO2 로 이루어진다. 절연층 (8) 은 50 내지 150 ㎚ 의 두께를 갖는다. 도 2c에 도시된 바에 따르면, 절연층 (8) 은 기판 전체를 덮는다. 이 방법의 대체적 이온 주입 모드에서는, 절연층 (8) 은 적어도 액티브 아일랜드를 덮는다. 도전층 (9) 는 예를 들면, N+ 도핑된 다결정 실리콘 또는 예를 들면, 텅스텐 (W), 몰리브덴 (Mo), 또는 알루미늄 (Al) 과 같은 금속으로 형성된다. 상기 금속들 중에서, 가장 저항이 작은 알루미늄을 선택하는 것이 바람직하다. 도전층 (9) 은 150 내지 300 ㎚ 범위의 두께를 갖는다. 트랜지스터의 게이트를 형성하도록 이를 설계한다.
도 3a 내지 3e 및 4a 내지 4e는 N 타입 트랜지스터의 모든 게이트 및 P 타입 트랜지스터의 모든 게이트를 순차적으로 에칭하는 단계를 나타낸다.
본 발명에 따른 방법의 제 1 이온 주입 모드에서는, 하나의 동일한 기판 상에 N 타입 트랜지스터 및 P 타입 트랜지스터를 형성한다. 하나의 동일 기판의 다른 영역을 나타내는 도 3a 내지 3e 및 4a 내지 4e에서는 이 방법의 제 1 이온 주입 모드를 나타낸다. 도 3a 내지 3e는 N 타입 트랜지스터의 이온 주입 영역을 나타내고, 4a 내지 4e는 P 타입 트랜지스터의 이온 주입 영역을 나타낸다.
도 3a 및 4a는 각각 액티브 아일랜드 (6) 가 그 위에 에칭되어 있는 준비층 (5) 에 의해 덮인 기판 (4) 을 나타낸다. 액티브 아일랜드 (6) 는 도전층 (9) 에 의해 덮인 절연층 (8) 에 의해 덮여 있다. 도 3a 및 4a 는 각각 도 2c에 도시된 방법을 나타내고 있다.
도 3a, 4a, 와 3b, 4b 단계 사이에서는, 각각 특정 영역을 보호하기 위해 보호 수지층 (7) 을 형성한다. 도 3b의 N 타입 트랜지스터의 게이트 (9) 만을 에칭하기 위해 N 타입 트랜지스터의 게이트를 정의하는 제 2 마스크 (도시 생략) 를 사용한다. N 타입 트랜지스터의 게이트를 에칭하는 동안, 보호 수지층 (7) 은 P 타입 트랜지스터 상에 그대로 남아 있다. 도 4b는 그를 나타낸다. N 타입 트랜지스터의 게이트 에칭은 도 3b에 도시된 바와 같이 등방성 에칭을 포함한다. 그 후, 도 3c 및 4c에 도시된 바와 같이 이방성 에칭을 수행한다. 등방성 에칭 기술은 습식 에칭 기술 또는 건식 에칭 기술 어느 것이어도 된다. 도전체 (9) 가 몰리브덴 (Mo) 또는 알루미늄 (Al) 으로 이루어졌다면, 일반적으로 습식 에칭 기술 (이 기술에서는 에칭되는 회로를 용액에 잠기게 한다) 을 사용한다. 도전체 (9) 가 다결정 실리콘 또는 텅스텐으로 이루어졌다면, 일반적으로 건식 에칭 기술을 사용한다. 건식 에칭 기술에서는 에칭되는 회로를 플라즈마가 가득한 챔버 (chamber) 에 넣는다. 등방성 에칭은 과다 에칭 깊이 (Lov) 를 형성한다. 이 과다 에칭 깊이 (Lov) 는 건식 에칭 기술 경우에는 0.2 내지 2 ㎛ 범위로, 습식 에칭 기술 경우에는 0.5 내지 2 ㎛ 범위로 제어 된다. 도전층 (9) 을 절연층 (8) 에 도달할 때까지 등방성 에칭한다.
이방성 에칭 동안에는 제 2 마스크가 유지된다. 건식 에칭 기술로만 이방성 에칭을 수행한다. 이 단계에서는 수지층 (7) 이 정렬되도록 하는 방식으로 액티브 아일랜드 (6) 에 도달할 때까지 절연층 (8) 을 에칭한다. 2 개의 에칭 즉, 이방성 에칭 및 등방성 에칭을 연이어 수행함으로써, 게이트 에지에 절연층 (8) 으로 이루어진 단차부를 형성한다. 단차부의 폭은 과다 에칭 깊이 (Lov) 와 동일하다. Lr 을 도 3b에 도시된 게이트를 에칭하는 동안 에칭되는 보호 수지층 (7) 의 길이라고 정의한다. 도전층 (9) 내에서 에칭된 게이트의 길이 (L)은 다음 식에 의해 주어진다.
제 2 마스크는 N 타입 트랜지스터의 게이트만을 재생하기 때문에, 도 4b 및 4c에 도시된 바와 같이 P 타입 트랜지스터 위의 보호 수지층 (7) 은 여전히 보호기능을 한다. 이방성 에칭을 한 후, 보호 수지층 (7) 을 제거한다.
N 타입 트랜지스터의 게이트를 에칭하고, 절연층 단차부를 에칭한 후, 이 방법은 N 타입 트랜지스터의 소오스 및 드레인을 도핑한다. N 타입 트랜지스터에 있어, 사용되는 도펀트는 예를 들면, 인이다. 어떠한 마스크나 보호 수지 없이 표면 상에서 도핑한다. P 타입 트랜지스터의 이온 주입 영역은 N 타입 트랜지스터를 도핑하는 동안 자동적으로 보호된다 (금속층 (9) 은 P 타입 트랜지스터의 이온 주입 영역을 완전히 덮고 도펀트로부터 그를 보호한다).
이 방법의 제 1 이온 주입 모드에서는, 이 방법은 특정한 오퍼레이션을 포함한다. 이 오퍼레이션은 N 타입 트랜지스터의 게이트 에지에서 LDD라 칭하는 저농도 도핑 영역을 형성하는 것을 포함한다. 이는 도 3d 및 4d에 나타내고 있다. 이 오퍼레이션에 따르면, N 타입 도펀트로 도핑하는 오퍼레이션은,
- 저 에너지 상태에서의 다량의 도펀트 즉 예를 들면, 전기장 세기 E = 15keV 에서 농도 D = 1015 ㎝-2 의 P
- 고 에너지 상태에서의 소량의 도펀트 즉 예를 들면, 전기장 세기 E = 100keV 에서 농도 D = 1013 ㎝-2 의 P
와 같은 순차적 이온 주입을 포함한다.
낮은 에너지에서 다량의 도펀트를 이온 주입하는 것은 도펀트의 침투 깊이를 약 40 ㎚ 이하로 되게 한다. 이 깊이는 절연층 (8) 의 두께보다 작기 때문에, 절연층 아래 위치한 채널 (10) 의 일 부분은 이러한 이온 주입 동안 이 층에 의해 보호된다.
높은 에너지에서 소량의 도펀트를 이온 주입하는 것은 도펀트의 침투 깊이를 최대한 표면으로부터 150 ㎚ 가 되게 한다. 그는 도펀트를 절연층 (8) 너머로 침투시키고, 채널 (10) 의 영역 (11) 은 게이트 (9) 에 의해 보호받지 못한다. 도 4d에 도시된 바와 같이, P 타입 트랜지스터의 액티브 아일랜드 (6) 는 절연층 (8) 과 도전층 (9) 의 중첩에 의해 완전히 보호된다.
트랜지스터의 소오스 (12) 및 드레인 (13) 은 채널 (10) 의 연장부 내에서 게이트 (9) 의 각 측면상에 존재한다. 선행한 2 번의 이온 주입 동안, 도펀트는 게이트 (9) 에 의해 마스크되지 않은 액티브 아일랜드에 침투하여 소오스 (12) 및 드레인 (13) 이 도핑되도록 한다.
도핑 오퍼레이션 전에 보호 수지층 (7) 을 제거하기 때문에, 기판 (4) 상에 잔류 수지없이 다량의 P를 이온 주입할 때, 이 방법을 사용하는 것이 유리하다. 다량의 P (원자량 29) 를 이온 주입하는 것은 유리판이 120 내지 150 ℃ 이상으로 과열될 수 있다는 것이 알려져 있다. 열은 보호 수지층을 제거하는 오퍼레이션에 악영향을 미쳐, 표면 상에 잔류물을 남긴다.
그 후, 이 방법은 P 타입 트랜지스터의 게이트를 에칭하는 오퍼레이션 및 P 타입 도펀트를 도핑하는 오퍼레이션을 포함한다. 도 3e 및 4e에 도시된 바에 따르면, 이 방법은 모든 트랜지스터 (N 타입 트랜지스터 및 P 타입 트랜지스터) 상에 보호 수지층을 형성하는 것을 포함한다. P 타입 트랜지스터의 게이트 (9) 를 에칭하기 위해, P 타입 트랜지스터의 게이트를 재생하고, 모든 N 타입 트랜지스터를 마스킹하는 제 3 마스크 (도시 생략) 를 사용한다.
에칭 오퍼레이션은 이방성 에칭 타입을 이용한다. 보호 수지층 (7) 상에서 도전층 (9) 과 절연층 (8) 을 정렬시키는 방식의 에칭을 할 수 있다.
도핑 오퍼레이션은 P 타입 트랜지스터의 소오스 (12) 및 드레인 (13) 을 도핑할 수 있게 한다. 도핑은 P 타입 도핑이다. 예를 들면, 그것은 붕소일 수 있다. 도핑 오퍼레이션은 매우 낮은 에너지를 갖는 다량의 도펀트, 예를 들면 에너지 E = 5 keV 와 농도 D = 1015 ㎝-2 를 갖는 도펀트 이온 주입을 포함한다. 도핑 오퍼레이션 동안, 보호 수지층 (7) 으로 N 타입 트랜지스터를 보호한다. 인의 경우 발생했던 열 문제는, 원자량 (붕소의 원자량은 10) 의 차이와 붕소 이온 주입시 필요한 낮은 에너지 때문에, 붕소의 경우에는 거의 발생하지 않는다.
도 5a 및 5b는 각각 도 3d의 N 타입 트랜지스터 및 도 4e의 P 타입 트랜지스터의 평면도를 나타낸다.
도 5a 및 5b는 N 타입 트랜지스터 및 P 타입 트랜지스터의 일부를 나타낸다. 도 5a 및 5b는 트랜지스터의 채널 및 게이트의 상대적 배열을 개략적으로 나타낸다.
도 5a의 N 타입 트랜지스터는 절연층 (8) 단차부를 갖는다. 도 5a 및 5b는 트랜지스터의 채널 (10) 의 일부를 나타낸다. 채널 (10) 은 소오스 (12) (도시 생략) 와 드레인 (13) (도시 생략) 의 연장부에 존재한다.
게이트 (9) 의 폭을 lg 로 정의한다. 채널은 의 폭을 ld 로 정의한다. 종래 기술에 따라, lg > ld 관계가 되도록 게이트 (9) 를 에칭한다.
N 타입 트랜지스터의 소오스 및 드레인을 에칭하는 오퍼레이션은 도 3d를 참조하여 설명한다. 도핑 오퍼레이션의 다른 실시예도 가능하다. 이는,
- 특정 도펀트로 표면을 도핑하는 제 1 오퍼레이션을 수행하는 단계
- 도전층 가장자리 상의 절연층 단차부를 제거하는 단계
- 특정 도펀트로 표면을 도핑하는 제 2 오퍼레이션을 수행하는 단계를 포함한다.
패시베이션 오퍼레이션과 콘택 개구 오퍼레이션을 수행함으로써, N 타입 및 P 타입 트랜지스터 모두를 완전하게 형성한다. 이들은 종래 기술로 수행한다. 그들은 제 4 마스크 및 제 5 마스크를 필요로 한다.
본 발명에 따른 방법의 제 2 실시 모드에서, 제 1 타입 트랜지스터는 P 타입 트랜지스터이고, 제 2 타입 트랜지스터는 N 타입 트랜지스터이다.
본 발명에 따른 방법의 제 3 실시 모드에서, 이 방법은 LDD 영역을 주입하는 것으로 이루어진 특정 오퍼레이션을 포함하지 않는다. 그렇게 하여 얻어진 구조는 오프셋 구조로 알려진 구조이다.
본 발명에 따른 방법의 제 4 실시 모드에서는, 제 1 타입의 트랜지스터가 형성된 기판과는 상이한 기판 상에 제 2 타입의 트랜지스터를 형성한다.
본 발명에 따른 액티브 매트릭스 액정 디스플레이용 어드레싱 및 제어 소자는 본 발명에 따른 방법에 의해 형성된 CMOS 트랜지스터를 포함한다. 어드레싱 및 제어 소자는 어드레싱 소자 와 제어 소자를 포함한다.
어드레싱 소자는 CMOS 상보 트랜지스터를 사용한 소자이다. 제 1 실시예에서는, 이 방법의 제 3 실시 모드에 따라 N 타입 및 P 타입 트랜지스터를 형성한다. 어드레싱 소자의 다른 실시예는 본 발명에 따른 트랜지스터 형성 방법의 다른 실시 모드에 의해 형성된다.
제어 소자는 작은 누설 전류를 갖는 트랜지스터를 요하는 소자이다. 이는 N 타입 LDD 영역이 제공된 트랜지스터로 이루어지는 것이 바람직하다. N 타입 트랜지스터를 이 방법의 제 1 실시 모드에 따라 형성한다. 제어 소자는 어떠한 상보 트랜지스터도 요하지 않기 때문에, 이 방법의 제 1 실시 모드를 N 타입 트랜지스터를 형성하는 것에만 사용하여도 된다. P 타입 트랜지스터를 이 방법의 제 2 실시 모드에 따라 형성한다. 제어 소자는 어떠한 상보 트랜지스터도 요하지 않기 때문에, 이 방법의 제 1 실시 모드는 P 타입 트랜지스터를 형성하는 것에만 사용하여도 된다.
본 발명은 예를 들면 유리 기판을 참조하여 설명하였다. 플라스틱 또는 수정 기판같은 다른 타입의 기판에 본 발명을 적용할 수 있다.
본 발명에 따른 방법을 특정 범위 내의 주어진 온도에서 실시한다. 유리 기판은 그것에 대응하는 소정의 온도 범위를 갖는다. 플라스틱 기판은 소정의 온도보다 낮으며, 플라스틱 기판에 대응하는 다른 온도 범위를 갖는다. 수정 기판은 소정의 온도보다 높으며, 수정 기판에 대응하는 또 다른 온도 범위를 갖는다.
Claims (18)
- CMOS 기술에 의해 액티브 층 내에 제 1 타입 및 제 2 타입의 트랜지스터를 형성하기 위한 방법으로서,- 상기 액티브 층 영역을 에칭하거나, 그 영역을 불활성 상태로 만들어, 상기 제 1 타입의 트랜지스터 및 상기 제 2 타입의 트랜지스터의 소오스 (12), 소정 폭의 채널 (10), 및 드레인 (13) 을 각각 형성하도록 설계된 액티브 아일랜드 (6) 를 정의하는 단계,- 적어도 상기 액티브 아일랜드 (6) 들을 절연층 (8) 으로 덮는 단계,- 상기 절연층 (8) 을 도전층 (9) 으로 덮는 단계,- 상기 도전층 (9) 을 수지 보호층 (7) 으로 덮는 단계, 및- 상기 제 1 타입의 트랜지스터의 모든 게이트를 형성하고 그 후 상기 제 2 타입의 트랜지스터의 모든 게이트를 형성하기 위해, 상기 절연층, 상기 도전층, 및 상기 수지 보호층을 순차적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 타입의 트랜지스터의 모든 게이트를 형성하는 단계는,- 상기 제 1 타입의 트랜지스터의 상기 게이트를 재생하고 상기 제 2 타입의 트랜지스터를 마스킹하는 마스크를 정의하는 단계,- 상기 마스크로 상기 제 1 타입의 트랜지스터의 상기 게이트 (9) 를 에칭하는 단계, 및- 상기 마스크를 제거하는 단계를 포함하고,소정의 도펀트로 도핑 오퍼레이션을 수행하는 단계로 구성되는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 제 1 타입의 트랜지스터의 게이트를 형성하는 단계는,상기 절연층 (8) 에 도달하고, 소정의 과다 에칭 깊이 (Lov) 가 개구될 때까지 상기 도전층 (9) 을 등방성 과다 에칭하고, 후속하여, 상기 액티브 아일랜드 (6) 에 도달할 때까지 상기 절연층 (8) 을 이방성 에칭하는 것을 포함하며,상기 등방성 과다 에칭 및 상기 이방성 에칭 오퍼레이션은 상기 도전층 (9) 의 에지 상에 상기 과다 에칭 깊이 (Lov) 로 주어지는 폭을 갖는 절연층 단차부를 얻기 위해 사용되는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 3 항에 있어서,상기 도핑 오퍼레이션은,- 상기 절연층 (8) 에 의해 덮어지지 않는 채널 부분 (12, 13) 에서 도펀트가 침투할 수 있도록 하는, 저 에너지에서의 고 도즈량의 도펀트, 및- 상기 도전층 (9) 에 의해 보호되지 않는 채널 영역 (11) 에서 상기 절연층 상에 도펀트가 침투할 수 있도록 하는, 고 에너지에서의 저 도즈량의 도펀트로 구성되고,상기 채널 부분은 상기 절연 단계에서 상기 절연층 (8) 의 하부에서 상기 절연층 (8) 에 의해 보호되는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 3 항에 있어서,상기 도핑 오퍼레이션은,- 상기 소정의 도펀트로 제 1 도핑 오퍼레이션을 수행하는 단계,- 상기 도전층 에지 상의 상기 단차부를 제거하는 단계, 및- 상기 소정의 도펀트로 제 2 도핑 오퍼레이션을 수행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,상기 제 2 타입의 트랜지스터의 모든 게이트를 형성하는 단계는,- 상기 제 2 타입의 트랜지스터의 상기 게이트 (9) 를 재생하고 상기 제 1 타입의 트랜지스터를 마스킹하는 마스크를 정의하는 단계, 및- 상기 마스크로 상기 제 2 타입의 트랜지스터의 상기 게이트 (9) 를 에칭하는 단계를 포함하며,상기 마스크를 가지고 소정의 도펀트로 도핑 오퍼레이션을 수행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 타입의 트랜지스터는 N 타입의 트랜지스터이고, 상기 제 2 타입의 트랜지스터는 P 타입의 트랜지스터인 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 도펀트는 인 인것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 타입의 트랜지스터는 P 타입의 트랜지스터이고, 상기 제 2 타입의 트랜지스터는 N 타입의 트랜지스터인 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 도펀트는 붕소인 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,각 트랜지스터의 상기 게이트는 트랜지스터의 상기 소오스와 상기 드레인 사이의 소정의 채널 폭보다 큰 폭을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 액티브 매트릭스 액정 디스플레이용 어드레싱 및 제어 소자로서,상기 액티브 매트릭스의 각 포인트는 N 타입의 트랜지스터에 의해 제어되고,상기 어드레싱은 상보형 N 및 P 타입의 트랜지스터를 갖는 소자에 의해 이루어지고,상기 N 타입의 트랜지스터는 제 4 항 또는 제 5 항에 따른 방법을 통해 획득되는 제 1 타입의 트랜지스터이고, 상기 P 타입의 트랜지스터는 제 4 항 또는 제 5 항에 따른 방법을 통해 획득되는 제 2 타입의 트랜지스터인 것을 특징으로 하는 어드레싱 및 제어 소자.
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- 제 7 항에 있어서,상기 도펀트는 인 인것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 9 항에 있어서,상기 도펀트는 붕소인 것을 특징으로 하는 트랜지스터의 제조 방법.
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