JPH0837313A - アクティブマトリクス液晶ディスプレイおよびその製法 - Google Patents
アクティブマトリクス液晶ディスプレイおよびその製法Info
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- JPH0837313A JPH0837313A JP11996195A JP11996195A JPH0837313A JP H0837313 A JPH0837313 A JP H0837313A JP 11996195 A JP11996195 A JP 11996195A JP 11996195 A JP11996195 A JP 11996195A JP H0837313 A JPH0837313 A JP H0837313A
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Abstract
(57)【要約】
【目的】 マトリクス状に各画素部のＴＦＴが設けられ
るとともに、ＣＭＯＳＴＦＴを用いた駆動回路が形成さ
れたＴＦＴ基板を用いる駆動回路一体型のＡＭＬＣＤの
駆動電圧を高くできるとともに、製造工程を短縮できる
ＡＭＬＣＤおよびその製法を提供する。 【構成】 画素部のｎ型ＴＦＴ１０にｎ型オフセット領
域１９あるいはＬＤＤ領域を有するＴＦＴが用いられ、
前記駆動回路に用いられるＣＭＯＳ駆動回路のｎ型およ
びｐ型ＴＦＴ２０、３０のなかで少なくともｎ型ＴＦＴ
２０にもオフセット領域２９あるいはＬＤＤ領域を有す
るＴＦＴが用いられている。
るとともに、ＣＭＯＳＴＦＴを用いた駆動回路が形成さ
れたＴＦＴ基板を用いる駆動回路一体型のＡＭＬＣＤの
駆動電圧を高くできるとともに、製造工程を短縮できる
ＡＭＬＣＤおよびその製法を提供する。 【構成】 画素部のｎ型ＴＦＴ１０にｎ型オフセット領
域１９あるいはＬＤＤ領域を有するＴＦＴが用いられ、
前記駆動回路に用いられるＣＭＯＳ駆動回路のｎ型およ
びｐ型ＴＦＴ２０、３０のなかで少なくともｎ型ＴＦＴ
２０にもオフセット領域２９あるいはＬＤＤ領域を有す
るＴＦＴが用いられている。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（以
下、ＴＦＴともいう）を画素用スイッチング素子および
ＣＭＯＳ駆動回路用トランジスタとして用いた駆動回路
一体型のアクティブマトリクス液晶ディスプレイ（Acti
ve Matrix Liquid Crystal Display 、以下ＡＭＬＣＤ
ともいう）およびその製法に関するものである。
下、ＴＦＴともいう）を画素用スイッチング素子および
ＣＭＯＳ駆動回路用トランジスタとして用いた駆動回路
一体型のアクティブマトリクス液晶ディスプレイ（Acti
ve Matrix Liquid Crystal Display 、以下ＡＭＬＣＤ
ともいう）およびその製法に関するものである。
【０００２】
【従来の技術】図１７〜１８はたとえば特開平４−２８
６３６８号公報に記載された従来のＣＭＯＳ駆動回路の
製法と特開平５−２７５４５０号公報に記載されたオフ
セット構造ＴＦＴの製法を用いてＣＭＯＳ駆動回路と画
素部スイッチング素子用のオフセット構造ＴＦＴを形成
するための製法を示す断面図である。図１７〜１８にお
いて１は絶縁性基板、２はチャネル半導体膜として用い
るＰｏｌｙ−Ｓｉ膜、３はゲート絶縁膜、４はゲート電
極として用いるリン（以下、Ｐという）を高濃度に含有
したソース／ドレイン領域となるｎ+Ｐｏｌｙ−Ｓｉ、
５ａ〜５ｇはホトレジスト、１６、２６はＰイオンを高
濃度にイオン注入したソース／ドレイン領域となるｎ+
Ｐｏｌｙ−Ｓｉ、２７、３７はホウ素（以下、Ｂとい
う）イオンを高濃度にイオン注入したｐ+Ｐｏｌｙ−Ｓ
ｉである。ここで、画素部のスイッチング素子用のｎチ
ャネルＴＦＴ１０はオフセット構造を取り、ＣＭＯＳ駆
動回路用のｎ型およびｐ型ＴＦＴはオフセット構造を取
らない一般的なプレーナ構造ＴＦＴである。
６３６８号公報に記載された従来のＣＭＯＳ駆動回路の
製法と特開平５−２７５４５０号公報に記載されたオフ
セット構造ＴＦＴの製法を用いてＣＭＯＳ駆動回路と画
素部スイッチング素子用のオフセット構造ＴＦＴを形成
するための製法を示す断面図である。図１７〜１８にお
いて１は絶縁性基板、２はチャネル半導体膜として用い
るＰｏｌｙ−Ｓｉ膜、３はゲート絶縁膜、４はゲート電
極として用いるリン（以下、Ｐという）を高濃度に含有
したソース／ドレイン領域となるｎ+Ｐｏｌｙ−Ｓｉ、
５ａ〜５ｇはホトレジスト、１６、２６はＰイオンを高
濃度にイオン注入したソース／ドレイン領域となるｎ+
Ｐｏｌｙ−Ｓｉ、２７、３７はホウ素（以下、Ｂとい
う）イオンを高濃度にイオン注入したｐ+Ｐｏｌｙ−Ｓ
ｉである。ここで、画素部のスイッチング素子用のｎチ
ャネルＴＦＴ１０はオフセット構造を取り、ＣＭＯＳ駆
動回路用のｎ型およびｐ型ＴＦＴはオフセット構造を取
らない一般的なプレーナ構造ＴＦＴである。
【０００３】本構造のＴＦＴの製法について述べる。チ
ャネルとして用いる半導体層Ｐｏｌｙ−Ｓｉ膜２を絶縁
性基板１上に成膜後、ホトレジスト５ａを形成し（図１
７（ａ）参照）パターニングしＴＦＴの島を形成する。
ついで、熱酸化などの方法でゲート絶縁膜３を形成する
（図１７（ｂ）参照）。
ャネルとして用いる半導体層Ｐｏｌｙ−Ｓｉ膜２を絶縁
性基板１上に成膜後、ホトレジスト５ａを形成し（図１
７（ａ）参照）パターニングしＴＦＴの島を形成する。
ついで、熱酸化などの方法でゲート絶縁膜３を形成する
（図１７（ｂ）参照）。
【０００４】つぎにゲート電極となるｎ+Ｐｏｌｙ−Ｓ
ｉ膜４を成膜する（図１７（ｃ）参照）。
ｉ膜４を成膜する（図１７（ｃ）参照）。
【０００５】つぎに図１８（ｄ）に示すように、画素部
のスイッチング素子用のオフセット構造ＴＦＴを形成す
るために、画素部のスイッチング素子用ＴＦＴ１０上に
のみゲート電極パターンをホトレジスト５ｂで形成す
る。このときＣＭＯＳ用ＴＦＴ上はホトレジスト５ｃで
覆いこの部分のｎ+Ｐｏｌｙ−Ｓｉ膜のパターニングは
行わない。オフセット構造を作製するためにはたとえば
ＳＦ6ガスでｎ+Ｐｏｌｙ−Ｓｉ膜をエッチングする際に
膜厚方向のドライエッチングが完了後、追加のオーバー
エッチングを行うことにより形成し、図に示すようなひ
さし構造のゲート電極１４を実現する。ついで、イオン
注入法でＰを注入することによりＰを高濃度にドープし
たｎ+Ｐｏｌｙ−Ｓｉ １６を形成する。このとき、レ
ジストのひさしの下部はイオン注入されないために、オ
フセット構造を実現できる。
のスイッチング素子用のオフセット構造ＴＦＴを形成す
るために、画素部のスイッチング素子用ＴＦＴ１０上に
のみゲート電極パターンをホトレジスト５ｂで形成す
る。このときＣＭＯＳ用ＴＦＴ上はホトレジスト５ｃで
覆いこの部分のｎ+Ｐｏｌｙ−Ｓｉ膜のパターニングは
行わない。オフセット構造を作製するためにはたとえば
ＳＦ6ガスでｎ+Ｐｏｌｙ−Ｓｉ膜をエッチングする際に
膜厚方向のドライエッチングが完了後、追加のオーバー
エッチングを行うことにより形成し、図に示すようなひ
さし構造のゲート電極１４を実現する。ついで、イオン
注入法でＰを注入することによりＰを高濃度にドープし
たｎ+Ｐｏｌｙ−Ｓｉ １６を形成する。このとき、レ
ジストのひさしの下部はイオン注入されないために、オ
フセット構造を実現できる。
【０００６】つぎにホトレジスト５ｂ、５ｃを剥離後、
図１８（ｅ）に示すように、ＣＭＯＳ駆動回路部のゲー
ト電極形成のためにホトレジスト５ｄを形成し、ｎ+Ｐ
ｏｌｙ−Ｓｉ膜をエッチングしゲート電極２４、３４を
形成する。このとき、画素部スイッチング素子用のオフ
セット構造ＴＦＴ１０上はホトレジスト５ｅで覆う。ゲ
ート電極を形成後Ｂをイオン注入することによりＢを高
濃度にドープしたｐ+Ｐｏｌｙ−Ｓｉからなるソース／
ドレイン領域２７、３７を形成し、ｐ型のＴＦＴ３０を
実現する。
図１８（ｅ）に示すように、ＣＭＯＳ駆動回路部のゲー
ト電極形成のためにホトレジスト５ｄを形成し、ｎ+Ｐ
ｏｌｙ−Ｓｉ膜をエッチングしゲート電極２４、３４を
形成する。このとき、画素部スイッチング素子用のオフ
セット構造ＴＦＴ１０上はホトレジスト５ｅで覆う。ゲ
ート電極を形成後Ｂをイオン注入することによりＢを高
濃度にドープしたｐ+Ｐｏｌｙ−Ｓｉからなるソース／
ドレイン領域２７、３７を形成し、ｐ型のＴＦＴ３０を
実現する。
【０００７】つぎに図１８（ｆ）に示すように、画素部
のオフセット構造ＴＦＴ１０およびＣＭＯＳ駆動回路の
ｐ型ＴＦＴ３０上にホトレジスト５ｆ、５ｇをそれぞれ
形成したのち、Ｐを高濃度にイオン注入し、ｎ+Ｐｏｌ
ｙ−Ｓｉからなるソース／ドレイン領域２６を形成す
る。これにより、ＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０
を作製する。
のオフセット構造ＴＦＴ１０およびＣＭＯＳ駆動回路の
ｐ型ＴＦＴ３０上にホトレジスト５ｆ、５ｇをそれぞれ
形成したのち、Ｐを高濃度にイオン注入し、ｎ+Ｐｏｌ
ｙ−Ｓｉからなるソース／ドレイン領域２６を形成す
る。これにより、ＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０
を作製する。
【０００８】つぎにホトレジスト５ｆ、５ｇを剥離する
ことにより、図１８（ｇ）に示すような画素スイッチン
グ素子用のオフセット構造Ｐｏｌｙ−Ｓｉ ＴＦＴおよ
びＣＭＯＳ駆動回路の基本構造を実現できる。この後、
ソース／ドレイン電極の形成などを行う。
ことにより、図１８（ｇ）に示すような画素スイッチン
グ素子用のオフセット構造Ｐｏｌｙ−Ｓｉ ＴＦＴおよ
びＣＭＯＳ駆動回路の基本構造を実現できる。この後、
ソース／ドレイン電極の形成などを行う。
【０００９】つぎに動作について説明する。画素部スイ
ッチング用素子としてはオフセット構造Ｐｏｌｙ−Ｓｉ
ＴＦＴを用いている。画素部のスイッチング素子とし
て用いるばあい、オフ電流の低減が重要となる。一般的
には、１０-11Ａ程度以下にすることが望ましい。しか
し、オフ状態のＰｏｌｙ−Ｓｉ ＴＦＴは結晶粒界に存
在する欠陥準位が関与し、ドレイン領域でフィールド
エミッション（Fieldemission）電流が流れオフ電流が
上昇し、オフ電流を前記値以下に低減することは難し
い。このため、ゲート電極の両側に図１８に示すような
オフセット領域を設け、ドレイン領域の電界を低減しオ
フ電流の低減を図っている。
ッチング用素子としてはオフセット構造Ｐｏｌｙ−Ｓｉ
ＴＦＴを用いている。画素部のスイッチング素子とし
て用いるばあい、オフ電流の低減が重要となる。一般的
には、１０-11Ａ程度以下にすることが望ましい。しか
し、オフ状態のＰｏｌｙ−Ｓｉ ＴＦＴは結晶粒界に存
在する欠陥準位が関与し、ドレイン領域でフィールド
エミッション（Fieldemission）電流が流れオフ電流が
上昇し、オフ電流を前記値以下に低減することは難し
い。このため、ゲート電極の両側に図１８に示すような
オフセット領域を設け、ドレイン領域の電界を低減しオ
フ電流の低減を図っている。
【００１０】一方、ＣＭＯＳ駆動回路領域においてはオ
フ電流は１０-9Ａ程度であっても許容できるが、高速動
作を実現するためには高い電界効果移動度（つまり高い
オン電流）が必要となる。しかし、オフセット領域はＴ
ＦＴのオン時には直列抵抗となるために、電界効果移動
度の低下をひき起こす。このため、ＣＭＯＳ駆動回路に
はオフセット構造ではないコンベンショナルなプレーナ
型のＰｏｌｙ−ＳｉＴＦＴを作製している。
フ電流は１０-9Ａ程度であっても許容できるが、高速動
作を実現するためには高い電界効果移動度（つまり高い
オン電流）が必要となる。しかし、オフセット領域はＴ
ＦＴのオン時には直列抵抗となるために、電界効果移動
度の低下をひき起こす。このため、ＣＭＯＳ駆動回路に
はオフセット構造ではないコンベンショナルなプレーナ
型のＰｏｌｙ−ＳｉＴＦＴを作製している。
【００１１】
【発明が解決しようとする課題】従来の製法を用いて、
画素部のスイッチング素子用のオフセット構造ＴＦＴと
ＣＭＯＳ駆動回路を形成するばあい、図１８に示すよう
な基本的なＴＦＴ構造を実現するために、少なくとも４
回の写真製版工程と３回のドライエッチング工程が必要
である。このため、製造工程が長くなるという問題があ
る。また、ＣＭＯＳ駆動回路部がコンベンショナルなプ
レーナ型ＴＦＴで形成されているため、電源電圧を高く
するとＴＦＴのドレイン部で高電界がかかり、ドレイン
電流が極端に増加するという問題がある。このため、Ｃ
ＭＯＳトランジスタに印加できる電源電圧が２０Ｖ以下
に制限され、液晶の駆動のために、画素部のスイッチン
グ素子用ＴＦＴに印加できるゲート電圧およびソース電
圧は制限をうける。
画素部のスイッチング素子用のオフセット構造ＴＦＴと
ＣＭＯＳ駆動回路を形成するばあい、図１８に示すよう
な基本的なＴＦＴ構造を実現するために、少なくとも４
回の写真製版工程と３回のドライエッチング工程が必要
である。このため、製造工程が長くなるという問題があ
る。また、ＣＭＯＳ駆動回路部がコンベンショナルなプ
レーナ型ＴＦＴで形成されているため、電源電圧を高く
するとＴＦＴのドレイン部で高電界がかかり、ドレイン
電流が極端に増加するという問題がある。このため、Ｃ
ＭＯＳトランジスタに印加できる電源電圧が２０Ｖ以下
に制限され、液晶の駆動のために、画素部のスイッチン
グ素子用ＴＦＴに印加できるゲート電圧およびソース電
圧は制限をうける。
【００１２】本発明は、このような問題を解消するため
になされたもので、駆動回路一体型のＡＭＬＣＤの一方
の基板に形成されるＴＦＴの製造工程を短縮するととも
に高い電源電圧を使用できるＣＭＯＳ駆動回路を有する
ＡＭＬＣＤおよびその製法を提供することを目的として
いる。
になされたもので、駆動回路一体型のＡＭＬＣＤの一方
の基板に形成されるＴＦＴの製造工程を短縮するととも
に高い電源電圧を使用できるＣＭＯＳ駆動回路を有する
ＡＭＬＣＤおよびその製法を提供することを目的として
いる。
【００１３】
【課題を解決するための手段】本発明のアクティブマト
リクス液晶ディスプレイは、絶縁性基板上にマトリクス
状に形成されたソース配線とゲート配線、その交差部に
形成され液晶材料に電圧を印加するためのスイッチング
素子として用いる画素部の薄膜トランジスタ、該薄膜ト
ランジスタのドレイン電極側に接続され液晶材料に電圧
を供給する画素電極、および前記画素部の薄膜トランジ
スタにソース配線とゲート配線を通して信号を供給する
ために作られた薄膜トランジスタからなるＣＭＯＳを有
するＣＭＯＳ駆動回路を少なくとも有するＴＦＴ基板
と、絶縁性基板に少なくとも対向電極が形成された対向
電極基板とにより液晶材料が挟持された駆動回路一体型
のアクティブマトリクス液晶ディスプレイであって、前
記画素部の薄膜トランジスタに第１導電型オフセットあ
るいはＬＤＤ構造の薄膜トランジスタが用いられ、前記
駆動回路に用いられる薄膜トランジスタのなかで少なく
とも第１導電型薄膜トランジスタにもオフセットあるい
はＬＤＤ構造を有する薄膜トランジスタが用いられてい
る。
リクス液晶ディスプレイは、絶縁性基板上にマトリクス
状に形成されたソース配線とゲート配線、その交差部に
形成され液晶材料に電圧を印加するためのスイッチング
素子として用いる画素部の薄膜トランジスタ、該薄膜ト
ランジスタのドレイン電極側に接続され液晶材料に電圧
を供給する画素電極、および前記画素部の薄膜トランジ
スタにソース配線とゲート配線を通して信号を供給する
ために作られた薄膜トランジスタからなるＣＭＯＳを有
するＣＭＯＳ駆動回路を少なくとも有するＴＦＴ基板
と、絶縁性基板に少なくとも対向電極が形成された対向
電極基板とにより液晶材料が挟持された駆動回路一体型
のアクティブマトリクス液晶ディスプレイであって、前
記画素部の薄膜トランジスタに第１導電型オフセットあ
るいはＬＤＤ構造の薄膜トランジスタが用いられ、前記
駆動回路に用いられる薄膜トランジスタのなかで少なく
とも第１導電型薄膜トランジスタにもオフセットあるい
はＬＤＤ構造を有する薄膜トランジスタが用いられてい
る。
【００１４】ここに第１導電型および第２導電型とは、
ｎ型またはｐ型のいずれか一方およびその他方をいい、
たとえば第１導電型がｎ型のばあいは第２導電型がｐ型
で、第１導電型がｐ型のばあいは第２導電型がｎ型であ
ることを意味する。
ｎ型またはｐ型のいずれか一方およびその他方をいい、
たとえば第１導電型がｎ型のばあいは第２導電型がｐ型
で、第１導電型がｐ型のばあいは第２導電型がｎ型であ
ることを意味する。
【００１５】また第１導電型薄膜トランジスタまたは第
２導電型薄膜トランジスタとは、それぞれソース／ドレ
イン領域が第１導電型または第２導電型のトランジスタ
で、それぞれ第１導電型チャネルまたは第２導電型チャ
ネルのトランジスタを意味する。
２導電型薄膜トランジスタとは、それぞれソース／ドレ
イン領域が第１導電型または第２導電型のトランジスタ
で、それぞれ第１導電型チャネルまたは第２導電型チャ
ネルのトランジスタを意味する。
【００１６】また、本発明のアクティブマトリクス液晶
ディスプレイの製法は、絶縁性基板上に、マトリクス状
に設けられたスイッチング素子としての画素部の薄膜ト
ランジスタおよび該画素部の薄膜トランジスタを駆動す
るＣＭＯＳを有するＣＭＯＳ駆動回路が少なくとも形成
されたＴＦＴ基板と、絶縁性基板に少なくとも対向電極
が形成された対向電極基板とにより液晶材料が挟持され
た駆動回路一体型アクティブマトリクス液晶ディスプレ
イの製法であって、前記画素部の薄膜トランジスタおよ
びＣＭＯＳを構成する第１導電型および第２導電型の薄
膜トランジスタの形成を （ａ）前記画素部の薄膜トランジスタ、および前記ＣＭ
ＯＳ駆動回路の第１導電型および第２導電型薄膜トラン
ジスタを形成する場所の絶縁製基板上にチャネル用半導
体膜と、ゲート絶縁膜と、ゲート電極用薄膜を順次形成
し、その上部にゲート電極用薄膜を微細加工するために
ホトレジストを形成する工程と、（ｂ）該ホトレジスト
をマスクとしてゲート電極用薄膜をエッチングすること
により前記ホトレジストより幅細のゲート電極を形成す
る工程と、（ｃ）前記ホトレジストをマスクとしてソー
ス／ドレイン領域に高濃度に第１導電型不純物をイオン
注入し、前記３種類の薄膜トランジスタをすべて第１導
電型オフセット構造の薄膜トランジスタとする工程と、
（ｄ）前記ホトレジストを剥離後、少なくとも画素部の
薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型
薄膜トランジスタ上をホトレジストで覆い第２導電型不
純物を前記第１導電型不純物の活性化後の活性化率を考
慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用
の第２導電型薄膜トランジスタを形成する工程とを少な
くとも含む方法により行うことを特徴とする。
ディスプレイの製法は、絶縁性基板上に、マトリクス状
に設けられたスイッチング素子としての画素部の薄膜ト
ランジスタおよび該画素部の薄膜トランジスタを駆動す
るＣＭＯＳを有するＣＭＯＳ駆動回路が少なくとも形成
されたＴＦＴ基板と、絶縁性基板に少なくとも対向電極
が形成された対向電極基板とにより液晶材料が挟持され
た駆動回路一体型アクティブマトリクス液晶ディスプレ
イの製法であって、前記画素部の薄膜トランジスタおよ
びＣＭＯＳを構成する第１導電型および第２導電型の薄
膜トランジスタの形成を （ａ）前記画素部の薄膜トランジスタ、および前記ＣＭ
ＯＳ駆動回路の第１導電型および第２導電型薄膜トラン
ジスタを形成する場所の絶縁製基板上にチャネル用半導
体膜と、ゲート絶縁膜と、ゲート電極用薄膜を順次形成
し、その上部にゲート電極用薄膜を微細加工するために
ホトレジストを形成する工程と、（ｂ）該ホトレジスト
をマスクとしてゲート電極用薄膜をエッチングすること
により前記ホトレジストより幅細のゲート電極を形成す
る工程と、（ｃ）前記ホトレジストをマスクとしてソー
ス／ドレイン領域に高濃度に第１導電型不純物をイオン
注入し、前記３種類の薄膜トランジスタをすべて第１導
電型オフセット構造の薄膜トランジスタとする工程と、
（ｄ）前記ホトレジストを剥離後、少なくとも画素部の
薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型
薄膜トランジスタ上をホトレジストで覆い第２導電型不
純物を前記第１導電型不純物の活性化後の活性化率を考
慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用
の第２導電型薄膜トランジスタを形成する工程とを少な
くとも含む方法により行うことを特徴とする。
【００１７】前記（ｄ）の工程の代りに （ｅ）前記ホトレジストを剥離後第１導電型不純物を低
濃度にイオン注入し前記３種類の薄膜トランジスタのす
べてを第１導電型ＬＤＤ構造の薄膜トランジスタとする
工程と、（ｆ）少なくとも画素部の薄膜トランジスタお
よびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタの
形成場所をホトレジストで覆い第２導電型不純物を前記
第１導電型不純物の活性後の活性化率を考慮した実効濃
度以上にイオン注入しＣＭＯＳ駆動回路用第２導電型薄
膜トランジスタを形成する工程を用いれば、画素部の薄
膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄
膜トランジスタにオフセット構造の代りにＬＤＤ構造を
形成でき、画素部薄膜トランジスタのオフ電流を低減で
きるとともにＣＭＯＳ駆動回路の電源電圧を高くするこ
とができる。
濃度にイオン注入し前記３種類の薄膜トランジスタのす
べてを第１導電型ＬＤＤ構造の薄膜トランジスタとする
工程と、（ｆ）少なくとも画素部の薄膜トランジスタお
よびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタの
形成場所をホトレジストで覆い第２導電型不純物を前記
第１導電型不純物の活性後の活性化率を考慮した実効濃
度以上にイオン注入しＣＭＯＳ駆動回路用第２導電型薄
膜トランジスタを形成する工程を用いれば、画素部の薄
膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄
膜トランジスタにオフセット構造の代りにＬＤＤ構造を
形成でき、画素部薄膜トランジスタのオフ電流を低減で
きるとともにＣＭＯＳ駆動回路の電源電圧を高くするこ
とができる。
【００１８】また、前記アクティブマトリクス液晶ディ
スプレイの基板に画素部の薄膜トランジスタとＣＭＯＳ
駆動回路のｎ型およびｐ型の薄膜トランジスタの形成
を、（ｇ）絶縁性基板上に半導体膜を形成し、該半導体
膜上にゲート絶縁膜を介してゲート電極用薄膜を全面に
形成する工程と、（ｈ）前記ＣＭＯＳ駆動回路用薄膜ト
ランジスタの内の第２導電型薄膜トランジスタ形成領域
をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄
膜トランジスタの内の第１導電型薄膜トランジスタおよ
び画素部の第１導電型薄膜トランジスタ上の前記ゲート
電極用薄膜を等方性エッチングによりパターン化して前
記ホトレジストよりも狭いゲート電極を形成する工程
と、（ｉ）前記ホトレジストをマスクとしてＣＭＯＳ駆
動回路用薄膜トランジスタの内の第１導電型薄膜トラン
ジスタおよび画素部の第１導電型薄膜トランジスタの前
記半導体膜中に第１導電型不純物をイオン注入して、チ
ャネルとのあいだにオフセットする領域を有するソース
／ドレイン領域を形成する工程と、（ｊ）前記ホトレジ
ストを取り除く工程と、（ｋ）ＣＭＯＳ駆動回路用薄膜
トランジスタの内の第１導電型薄膜トランジスタおよび
画素部の第１導電型薄膜トランジスタ形成領域をホトレ
ジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トラン
ジスタの内の第２導電型薄膜トランジスタ上の前記ゲー
ト電極用薄膜をパターン化してゲート電極を形成する工
程と、（ｌ）前記ホトレジストをマスクとしてＣＭＯＳ
駆動回路用薄膜トランジスタの内の第２導電型薄膜トラ
ンジスタの前記半導体膜中に第２導電型不純物をイオン
注入してソース／ドレイン領域を形成する工程とを少な
くとも含む方法により行うこともできる。このばあい、
工程（ｌ）での第２導電型薄膜トランジスタへの第２導
電型不純物イオン注入量を少なくでき、スループットを
高くできる効果がある。
スプレイの基板に画素部の薄膜トランジスタとＣＭＯＳ
駆動回路のｎ型およびｐ型の薄膜トランジスタの形成
を、（ｇ）絶縁性基板上に半導体膜を形成し、該半導体
膜上にゲート絶縁膜を介してゲート電極用薄膜を全面に
形成する工程と、（ｈ）前記ＣＭＯＳ駆動回路用薄膜ト
ランジスタの内の第２導電型薄膜トランジスタ形成領域
をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄
膜トランジスタの内の第１導電型薄膜トランジスタおよ
び画素部の第１導電型薄膜トランジスタ上の前記ゲート
電極用薄膜を等方性エッチングによりパターン化して前
記ホトレジストよりも狭いゲート電極を形成する工程
と、（ｉ）前記ホトレジストをマスクとしてＣＭＯＳ駆
動回路用薄膜トランジスタの内の第１導電型薄膜トラン
ジスタおよび画素部の第１導電型薄膜トランジスタの前
記半導体膜中に第１導電型不純物をイオン注入して、チ
ャネルとのあいだにオフセットする領域を有するソース
／ドレイン領域を形成する工程と、（ｊ）前記ホトレジ
ストを取り除く工程と、（ｋ）ＣＭＯＳ駆動回路用薄膜
トランジスタの内の第１導電型薄膜トランジスタおよび
画素部の第１導電型薄膜トランジスタ形成領域をホトレ
ジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トラン
ジスタの内の第２導電型薄膜トランジスタ上の前記ゲー
ト電極用薄膜をパターン化してゲート電極を形成する工
程と、（ｌ）前記ホトレジストをマスクとしてＣＭＯＳ
駆動回路用薄膜トランジスタの内の第２導電型薄膜トラ
ンジスタの前記半導体膜中に第２導電型不純物をイオン
注入してソース／ドレイン領域を形成する工程とを少な
くとも含む方法により行うこともできる。このばあい、
工程（ｌ）での第２導電型薄膜トランジスタへの第２導
電型不純物イオン注入量を少なくでき、スループットを
高くできる効果がある。
【００１９】前記（ｊ）工程と（ｋ）工程とのあいだに （ｍ）前記ゲート電極をマスクとしてＣＭＯＳ駆動回路
用薄膜トランジスタの内の第１導電型薄膜トランジスタ
および画素部第１導電型薄膜トランジスタの半導体層中
に前記イオン注入による第１導電型不純物の濃度よりも
低い濃度で第１導電型不純物をイオン注入する工程が付
加されているときは、簡単にＬＤＤ構造を形成できるた
め、好ましい。
用薄膜トランジスタの内の第１導電型薄膜トランジスタ
および画素部第１導電型薄膜トランジスタの半導体層中
に前記イオン注入による第１導電型不純物の濃度よりも
低い濃度で第１導電型不純物をイオン注入する工程が付
加されているときは、簡単にＬＤＤ構造を形成できるた
め、好ましい。
【００２０】ＣＭＯＳ駆動回路用薄膜トランジスタを構
成する第１導電型薄膜トランジスタと第２導電型薄膜ト
ランジスタの内の少なくともどちらか一方のチャネル半
導体膜に、ソース／ドレイン領域と反対の導電特性を示
す不純物元素が低濃度にドーピングされているときは、
トランジスタのしきい値を制御できるため好ましい。
成する第１導電型薄膜トランジスタと第２導電型薄膜ト
ランジスタの内の少なくともどちらか一方のチャネル半
導体膜に、ソース／ドレイン領域と反対の導電特性を示
す不純物元素が低濃度にドーピングされているときは、
トランジスタのしきい値を制御できるため好ましい。
【００２１】前記画素部の薄膜トランジスタおよびＣＭ
ＯＳ駆動回路用第１導電型薄膜トランジスタの前記チャ
ネル用半導体膜に第２導電型不純物が低濃度にドープさ
れていることはトランジスタのしきい値を制御できるた
め好ましい。
ＯＳ駆動回路用第１導電型薄膜トランジスタの前記チャ
ネル用半導体膜に第２導電型不純物が低濃度にドープさ
れていることはトランジスタのしきい値を制御できるた
め好ましい。
【００２２】前記ＣＭＯＳ駆動回路用第２導電型薄膜ト
ランジスタへの第２導電型不純物のイオン注入の際に第
２導電型不純物の入射角を２０度以上傾け斜め注入によ
り行う工程も含めることが、トランジスタのオフ電流を
低減できるため好ましい。
ランジスタへの第２導電型不純物のイオン注入の際に第
２導電型不純物の入射角を２０度以上傾け斜め注入によ
り行う工程も含めることが、トランジスタのオフ電流を
低減できるため好ましい。
【００２３】さらに、前記ゲート電極用薄膜として第１
導電型不純物をドープしたＰｏｌｙ−Ｓｉを用いるばあ
い、成膜後に該ゲート電極の表面にＣＭＯＳ駆動回路用
第２導電型薄膜トランジスタを作製するためにゲート電
極内の第１導電型不純物濃度とイオン注入する第１導電
型の不純物濃度の和が、イオン注入した第２導電型不純
物の濃度以上になるように第１導電型不純物をあらかじ
めゲート電極にイオン注入するのが、ゲート電極の抵抗
値を低減するため好ましい。
導電型不純物をドープしたＰｏｌｙ−Ｓｉを用いるばあ
い、成膜後に該ゲート電極の表面にＣＭＯＳ駆動回路用
第２導電型薄膜トランジスタを作製するためにゲート電
極内の第１導電型不純物濃度とイオン注入する第１導電
型の不純物濃度の和が、イオン注入した第２導電型不純
物の濃度以上になるように第１導電型不純物をあらかじ
めゲート電極にイオン注入するのが、ゲート電極の抵抗
値を低減するため好ましい。
【００２４】絶縁性基板として、透明基板の少なくとも
一部にＭｏ、Ｗ、Ｔａ、Ｔｉ、またはＮｉの高融点金属
あるいはそのシリサイドからなる遮光膜を施したものを
用いるのは、従来の半導体装置を改造することなく透明
の絶縁性基板を用いて薄膜トランジスタを作製できて好
ましい。
一部にＭｏ、Ｗ、Ｔａ、Ｔｉ、またはＮｉの高融点金属
あるいはそのシリサイドからなる遮光膜を施したものを
用いるのは、従来の半導体装置を改造することなく透明
の絶縁性基板を用いて薄膜トランジスタを作製できて好
ましい。
【００２５】
【作用】本発明のＡＭＬＣＤによれば、画素部のＴＦＴ
と該画素部のＴＦＴと同じ導電型のＴＦＴにオフセット
構造またはＬＤＤ構造のＴＦＴを用いているため、画素
部のＴＦＴのオフ電流を１０-11Ａ程度以下に低減でき
るとともに、ＣＭＯＳ駆動回路に高い電源電圧を使用す
ることができ、高速動作を実現することができる。
と該画素部のＴＦＴと同じ導電型のＴＦＴにオフセット
構造またはＬＤＤ構造のＴＦＴを用いているため、画素
部のＴＦＴのオフ電流を１０-11Ａ程度以下に低減でき
るとともに、ＣＭＯＳ駆動回路に高い電源電圧を使用す
ることができ、高速動作を実現することができる。
【００２６】また本発明のＡＭＬＣＤの製法によれば、
画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＴＦ
Ｔとを同一工程で形成しているため、従来と比較して写
真製版工程を１回、イオン注入工程を１回それぞれ減ら
すことができ、さらに請求項２〜３記載の発明ではエッ
チング工程を１回減らすことができる。
画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＴＦ
Ｔとを同一工程で形成しているため、従来と比較して写
真製版工程を１回、イオン注入工程を１回それぞれ減ら
すことができ、さらに請求項２〜３記載の発明ではエッ
チング工程を１回減らすことができる。
【００２７】
【実施例】つぎに本発明のＡＭＬＣＤおよびその製法に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２８】ＡＭＬＣＤは、ガラス、プラスチックスな
どの絶縁性基板に少なくとも画素部のＴＦＴおよび画素
電極がマトリクス状に形成され、各画素間を縦横にマト
リクス状に設けられたソース配線とゲート配線などの信
号線が設けられるとともに、各画素部のＴＦＴを駆動す
るｎ型ＴＦＴおよびｐ型ＴＦＴを含むＣＭＯＳ駆動回路
が形成され、さらに配向膜などが設けられた一方の基板
であるＴＦＴ基板と、同様の絶縁性基板に少なくとも対
向電極が設けられ、他に配向膜やブラックマスク、カラ
ーフィルタなどが必要に応じて設けられた他方の基板で
ある対向電極基板とが一定間隙を保持して周囲で貼着さ
れ、その間隙に液晶材料が注入され、その両側に偏光板
が配置されるとともにバックライトなどが設けられるこ
とにより形成されている。
どの絶縁性基板に少なくとも画素部のＴＦＴおよび画素
電極がマトリクス状に形成され、各画素間を縦横にマト
リクス状に設けられたソース配線とゲート配線などの信
号線が設けられるとともに、各画素部のＴＦＴを駆動す
るｎ型ＴＦＴおよびｐ型ＴＦＴを含むＣＭＯＳ駆動回路
が形成され、さらに配向膜などが設けられた一方の基板
であるＴＦＴ基板と、同様の絶縁性基板に少なくとも対
向電極が設けられ、他に配向膜やブラックマスク、カラ
ーフィルタなどが必要に応じて設けられた他方の基板で
ある対向電極基板とが一定間隙を保持して周囲で貼着さ
れ、その間隙に液晶材料が注入され、その両側に偏光板
が配置されるとともにバックライトなどが設けられるこ
とにより形成されている。
【００２９】本発明のＡＭＬＣＤは前記ＴＦＴ基板に設
けられる画素部のＴＦＴとＣＭＯＳ駆動回路のＴＦＴの
構造およびその製法を改良したもので、構造としては画
素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯ
Ｓ駆動回路のＴＦＴの両方をオフセット構造またはＬＤ
Ｄ構造としたことに特徴がある。また製法については、
画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭ
ＯＳ駆動回路のＴＦＴを同一工程で形成することにより
写真製版工程およびエッチング工程の工程数を削減した
ことに特徴がある。
けられる画素部のＴＦＴとＣＭＯＳ駆動回路のＴＦＴの
構造およびその製法を改良したもので、構造としては画
素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯ
Ｓ駆動回路のＴＦＴの両方をオフセット構造またはＬＤ
Ｄ構造としたことに特徴がある。また製法については、
画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭ
ＯＳ駆動回路のＴＦＴを同一工程で形成することにより
写真製版工程およびエッチング工程の工程数を削減した
ことに特徴がある。
【００３０】ＡＭＬＣＤの他の部分の構造および製法は
従来と同様であり、ＴＦＴ基板側のＴＦＴの構造および
製法についてのみ、以下に具体的実施例により説明す
る。
従来と同様であり、ＴＦＴ基板側のＴＦＴの構造および
製法についてのみ、以下に具体的実施例により説明す
る。
【００３１】［実施例１］図１〜２は本発明のＡＭＬＣ
Ｄの製法の一実施例のＴＦＴ部の製造工程を示す図であ
る。図１〜２において１は絶縁性基板、２はチャネル用
半導体膜として用いるＰｏｌｙ−Ｓｉ膜、３はゲート絶
縁膜、４はゲート電極として用いるＰを高濃度に含有し
たｎ+Ｐｏｌｙ−Ｓｉ、５（５ａ、５ｂ、５ｃ）はホト
レジスト、１６、２６、３６はＰイオンを高濃度にイオ
ン注入したソース／ドレイン領域で、たとえばｎ+Ｐｏ
ｌｙ−Ｓｉ、３７はＢイオンを高濃度にイオン注入した
ソース／ドレイン領域で、たとえばｐ+Ｐｏｌｙ−Ｓｉ
である。ここで、画素部のスイッチング素子用のｎ型Ｔ
ＦＴおよびＣＭＯＳ駆動回路用のｎ型ＴＦＴはオフセッ
ト構造で形成され、ＣＭＯＳ駆動回路用のｐ型ＴＦＴは
オフセット構造とされない一般的なプレーナ構造ＴＦＴ
である。
Ｄの製法の一実施例のＴＦＴ部の製造工程を示す図であ
る。図１〜２において１は絶縁性基板、２はチャネル用
半導体膜として用いるＰｏｌｙ−Ｓｉ膜、３はゲート絶
縁膜、４はゲート電極として用いるＰを高濃度に含有し
たｎ+Ｐｏｌｙ−Ｓｉ、５（５ａ、５ｂ、５ｃ）はホト
レジスト、１６、２６、３６はＰイオンを高濃度にイオ
ン注入したソース／ドレイン領域で、たとえばｎ+Ｐｏ
ｌｙ−Ｓｉ、３７はＢイオンを高濃度にイオン注入した
ソース／ドレイン領域で、たとえばｐ+Ｐｏｌｙ−Ｓｉ
である。ここで、画素部のスイッチング素子用のｎ型Ｔ
ＦＴおよびＣＭＯＳ駆動回路用のｎ型ＴＦＴはオフセッ
ト構造で形成され、ＣＭＯＳ駆動回路用のｐ型ＴＦＴは
オフセット構造とされない一般的なプレーナ構造ＴＦＴ
である。
【００３２】本構造の半導体装置の製法について説明す
る。チャネルとして用いる半導体膜Ｐｏｌｙ−Ｓｉ膜２
を絶縁性基板１上にたとえば減圧ＣＶＤ法、プラズマＣ
ＶＤ法、常圧ＣＶＤ法などを用いて成膜後、ホトレジス
ト５ａを形成し（図１（ａ）参照）ドライエッチングを
行い、Ｐｏｌｙ−Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜
の形成法としてはアモルファスＳｉ（以下、ａ−Ｓｉと
いう）膜をプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶ
Ｄ法などで成膜後、５５０℃以上で結晶化を行う固相成
長法やアモルファスＳｉやＰｏｌｙ−Ｓｉを形成後レー
ザーアニールを行うレーザーアニール法などでもよい。
ついで、熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法、ＥＣ
ＲプラズマＣＶＤ法、プラズマＣＶＤ法などの方法およ
びそれらの組合せでゲート絶縁膜３を形成する（図１
（ｂ）参照）。
る。チャネルとして用いる半導体膜Ｐｏｌｙ−Ｓｉ膜２
を絶縁性基板１上にたとえば減圧ＣＶＤ法、プラズマＣ
ＶＤ法、常圧ＣＶＤ法などを用いて成膜後、ホトレジス
ト５ａを形成し（図１（ａ）参照）ドライエッチングを
行い、Ｐｏｌｙ−Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜
の形成法としてはアモルファスＳｉ（以下、ａ−Ｓｉと
いう）膜をプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶ
Ｄ法などで成膜後、５５０℃以上で結晶化を行う固相成
長法やアモルファスＳｉやＰｏｌｙ−Ｓｉを形成後レー
ザーアニールを行うレーザーアニール法などでもよい。
ついで、熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法、ＥＣ
ＲプラズマＣＶＤ法、プラズマＣＶＤ法などの方法およ
びそれらの組合せでゲート絶縁膜３を形成する（図１
（ｂ）参照）。
【００３３】つぎにゲート電極となるｎ+Ｐｏｌｙ−Ｓ
ｉなどからなるゲート電極用薄膜４をたとえば減圧ＣＶ
Ｄ法で成膜する（図１（ｃ）参照）。
ｉなどからなるゲート電極用薄膜４をたとえば減圧ＣＶ
Ｄ法で成膜する（図１（ｃ）参照）。
【００３４】つぎに図２（ｄ）に示すように、画素部の
スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路
用ＴＦＴ２０、３０のゲート電極形成のためにホトレジ
スト５ｂを形成後、たとえばＳＦ6ガスを用いてｎ+Ｐｏ
ｌｙ−Ｓｉからなる薄膜４をエッチングし、ゲート電極
１４、２４、３４のパターンを形成する。このとき、ｎ
+Ｐｏｌｙ−Ｓｉからなる薄膜４のドライエッチング完
了を７０４ｎｍのフッ素ラジカルをモニターして判断
後、オーバーエッチングを所定の時間行うことによりｎ
+Ｐｏｌｙ−Ｓｉからなる薄膜４にサイドエッチングを
発生させゲート電極１４、２４、３４の幅をホトレジス
ト幅より細くし、その結果ホトレジストを用いてゲート
電極１４、２４、３４にひさし構造を形成する。また、
ゲート電極として金属を用いそれをたとえばウエットエ
ッチング法でオーバーエッチングし、ひさし構造を形成
してもよい。
スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路
用ＴＦＴ２０、３０のゲート電極形成のためにホトレジ
スト５ｂを形成後、たとえばＳＦ6ガスを用いてｎ+Ｐｏ
ｌｙ−Ｓｉからなる薄膜４をエッチングし、ゲート電極
１４、２４、３４のパターンを形成する。このとき、ｎ
+Ｐｏｌｙ−Ｓｉからなる薄膜４のドライエッチング完
了を７０４ｎｍのフッ素ラジカルをモニターして判断
後、オーバーエッチングを所定の時間行うことによりｎ
+Ｐｏｌｙ−Ｓｉからなる薄膜４にサイドエッチングを
発生させゲート電極１４、２４、３４の幅をホトレジス
ト幅より細くし、その結果ホトレジストを用いてゲート
電極１４、２４、３４にひさし構造を形成する。また、
ゲート電極として金属を用いそれをたとえばウエットエ
ッチング法でオーバーエッチングし、ひさし構造を形成
してもよい。
【００３５】こののち、Ｐイオンを注入しＰを高濃度に
ドープしたｎ+Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレ
イン領域１６、２６、３６を形成する。
ドープしたｎ+Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレ
イン領域１６、２６、３６を形成する。
【００３６】なお、前記実施例では、Ｓｉからなるゲー
ト電極１４、２４、３４のドライエッチングガスとして
ＳＦ6を主成分とするガスを用いたが、ＣＦ4、ＮＦ3、
Ｃｌ2等を主成分とする等方性ドライエッチングガスを
用いてもよい。また、ひさし構造を形成するためのゲー
ト電極材料およびそのエッチング材料として以下の組み
合わせを用いてもよい。すなわち、Ｗ、ＷＳｉx、Ｍ
ｏ、ＭｏＳｉxを主成分とする金属をゲート電極材料と
して用いた場合はＣＦ4およびＣＦ4＋Ｏ2を主成分とし
たガス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材
料として用いた場合はＣｌ2＋ＢＣｌ3を主成分としたガ
ス、Ｔａを主成分とする金属をゲート材料として用いた
場合はＣＦ4やＣＦ4＋Ｏ2を主成分としたガス、Ｃｕを
主成分とする金属をゲート材料として用いた場合はＣｌ
2＋Ｎ2を主成分としたガスを用いてもよい。また、Ｓｉ
と前記材料をそれぞれ単独で用いるのみならず、それら
を組み合わせて多層化して用いてもよい。
ト電極１４、２４、３４のドライエッチングガスとして
ＳＦ6を主成分とするガスを用いたが、ＣＦ4、ＮＦ3、
Ｃｌ2等を主成分とする等方性ドライエッチングガスを
用いてもよい。また、ひさし構造を形成するためのゲー
ト電極材料およびそのエッチング材料として以下の組み
合わせを用いてもよい。すなわち、Ｗ、ＷＳｉx、Ｍ
ｏ、ＭｏＳｉxを主成分とする金属をゲート電極材料と
して用いた場合はＣＦ4およびＣＦ4＋Ｏ2を主成分とし
たガス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材
料として用いた場合はＣｌ2＋ＢＣｌ3を主成分としたガ
ス、Ｔａを主成分とする金属をゲート材料として用いた
場合はＣＦ4やＣＦ4＋Ｏ2を主成分としたガス、Ｃｕを
主成分とする金属をゲート材料として用いた場合はＣｌ
2＋Ｎ2を主成分としたガスを用いてもよい。また、Ｓｉ
と前記材料をそれぞれ単独で用いるのみならず、それら
を組み合わせて多層化して用いてもよい。
【００３７】ついで、図２（ｅ）に示すように、画素部
スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路
用ｎ型ＴＦＴ２０上にホトレジスト５ｃを形成後Ｂをイ
オン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを
高濃度にドーピングしたｐ+Ｐｏｌｙ−Ｓｉ層を形成
し、ソース／ドレイン領域３７とする。このときイオン
注入するＢの量は図２（ｄ）でイオン注入を行ったＰの
量を活性化後の活性化率を加味した実効濃度において上
回るように設定することが望ましい。すなわち、活性化
後の活性化率とは膜中の不純物の総量の中でキャリアを
放出した不純物の割合を意味し、活性化後で半導体が希
望する導電型となっていることが望ましい。
スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路
用ｎ型ＴＦＴ２０上にホトレジスト５ｃを形成後Ｂをイ
オン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを
高濃度にドーピングしたｐ+Ｐｏｌｙ−Ｓｉ層を形成
し、ソース／ドレイン領域３７とする。このときイオン
注入するＢの量は図２（ｄ）でイオン注入を行ったＰの
量を活性化後の活性化率を加味した実効濃度において上
回るように設定することが望ましい。すなわち、活性化
後の活性化率とは膜中の不純物の総量の中でキャリアを
放出した不純物の割合を意味し、活性化後で半導体が希
望する導電型となっていることが望ましい。
【００３８】つぎにホトレジスト５ｃを剥離することに
より、図２（ｆ）に示すように、画素用スイッチング素
子としてのｎ型オフセット構造ＴＦＴ１０、ＣＭＯＳ駆
動回路用ｎ型オフセット構造ＴＦＴ２０、ＣＭＯＳ駆動
回路用ｐ型ＴＦＴ３０を形成できる。この方法では、２
回のドライエッチング工程と３回の写真製版工程で画素
スイッチング素子用オフセット構造ＴＦＴ１０とＣＭＯ
Ｓ駆動回路用ｎ型およびｐ型ＴＦＴ２０、３０を形成で
きる。
より、図２（ｆ）に示すように、画素用スイッチング素
子としてのｎ型オフセット構造ＴＦＴ１０、ＣＭＯＳ駆
動回路用ｎ型オフセット構造ＴＦＴ２０、ＣＭＯＳ駆動
回路用ｐ型ＴＦＴ３０を形成できる。この方法では、２
回のドライエッチング工程と３回の写真製版工程で画素
スイッチング素子用オフセット構造ＴＦＴ１０とＣＭＯ
Ｓ駆動回路用ｎ型およびｐ型ＴＦＴ２０、３０を形成で
きる。
【００３９】また前記実施例でｎ型不純物としてＰを用
いたがヒ素（以下、Ａｓという）であってもよい。
いたがヒ素（以下、Ａｓという）であってもよい。
【００４０】つぎに本実施例の半導体装置の動作につい
て説明する。画素部スイッチング用素子としてはオフセ
ット構造Ｐｏｌｙ−ＳｉからなるＴＦＴ１０を用いてい
る。画素部のスイッチング素子として用いるばあいオフ
電流の低減が重要となる。一般的には、１０-11Ａ程度
以下が望ましい。しかし、オフ状態のＰｏｌｙ−Ｓｉか
らなるＴＦＴは結晶粒界に存在する欠陥順位が関与し、
ドレイン領域でフィールド エミッション（Field emis
sion）電流が流れ、オフ電流を前記値以下に低減するこ
とは難しい。このため、ゲート電極の両側に図２（ｆ）
のＴＦＴ１０、２０に示すようなオフセット領域１９、
２９を設けドレイン領域１６、２６の電界を低減しオフ
電流の低減を図っている。
て説明する。画素部スイッチング用素子としてはオフセ
ット構造Ｐｏｌｙ−ＳｉからなるＴＦＴ１０を用いてい
る。画素部のスイッチング素子として用いるばあいオフ
電流の低減が重要となる。一般的には、１０-11Ａ程度
以下が望ましい。しかし、オフ状態のＰｏｌｙ−Ｓｉか
らなるＴＦＴは結晶粒界に存在する欠陥順位が関与し、
ドレイン領域でフィールド エミッション（Field emis
sion）電流が流れ、オフ電流を前記値以下に低減するこ
とは難しい。このため、ゲート電極の両側に図２（ｆ）
のＴＦＴ１０、２０に示すようなオフセット領域１９、
２９を設けドレイン領域１６、２６の電界を低減しオフ
電流の低減を図っている。
【００４１】ＣＭＯＳ駆動回路領域においてはｎ型ＴＦ
Ｔ２０にオフセット構造を採用したため、さきに述べた
ようにこの部分が直列抵抗として作用しオン電流の低減
が発生する可能性がある。この課題に対しては、オフセ
ット長の最適化とＰｏｌｙ−Ｓｉ材料特性の最適化によ
り解決している。オフセット長はさきに述べたゲート電
極１４、２４のｎ+Ｐｏｌｙ−Ｓｉ膜のサイドエッチン
グ法を用いることにより正確に制御できる。実際のＴＦ
Ｔにおいては０．３〜２．０μｍ程度のオフセット長を
用いる。また、オン電流の向上のためにはオフセット部
の直列抵抗低減、具体的にはＰｏｌｙ−Ｓｉの材料特性
改善が必要である。このためには、水素化処理によりＰ
ｏｌｙ−Ｓｉの材料特性改善を行う。図８に水素化処理
前後におけるオフセット構造ＴＦＴのオン電流のオフセ
ット長依存性を示す。図８に示されるように、水素化処
理によりＴＦＴのドレイン電流が大幅に増加する。この
水素化処理は、高効率で行うためにＥＣＲ（Electron c
yclotron resonance）プラズマを用い水素プラズマを発
生させてこれを利用する。水素化処理としては、通常の
平行平板高周波プラズマＣＶＤ法や水素のイオン注入
法、プラズマＣＶＤ法などで成膜したＳｉＮxをアニー
ル処理し、それより水素供給する方法であってもよい。
また、Ｐｏｌｙ−Ｓｉ形成後にたとえば９５０℃以上の
高温で熱処理を行った方がＰｏｌｙ−Ｓｉ膜の材料特性
が改善され、オン特性が向上する。また、このＰｏｌｙ
−Ｓｉ膜改善のための熱処理はゲート絶縁膜形成のため
に熱酸化法を用いるばあいはこれと同時に行ってもよ
い。この熱処理温度は、少なくとも７００℃程度以上が
望ましい。
Ｔ２０にオフセット構造を採用したため、さきに述べた
ようにこの部分が直列抵抗として作用しオン電流の低減
が発生する可能性がある。この課題に対しては、オフセ
ット長の最適化とＰｏｌｙ−Ｓｉ材料特性の最適化によ
り解決している。オフセット長はさきに述べたゲート電
極１４、２４のｎ+Ｐｏｌｙ−Ｓｉ膜のサイドエッチン
グ法を用いることにより正確に制御できる。実際のＴＦ
Ｔにおいては０．３〜２．０μｍ程度のオフセット長を
用いる。また、オン電流の向上のためにはオフセット部
の直列抵抗低減、具体的にはＰｏｌｙ−Ｓｉの材料特性
改善が必要である。このためには、水素化処理によりＰ
ｏｌｙ−Ｓｉの材料特性改善を行う。図８に水素化処理
前後におけるオフセット構造ＴＦＴのオン電流のオフセ
ット長依存性を示す。図８に示されるように、水素化処
理によりＴＦＴのドレイン電流が大幅に増加する。この
水素化処理は、高効率で行うためにＥＣＲ（Electron c
yclotron resonance）プラズマを用い水素プラズマを発
生させてこれを利用する。水素化処理としては、通常の
平行平板高周波プラズマＣＶＤ法や水素のイオン注入
法、プラズマＣＶＤ法などで成膜したＳｉＮxをアニー
ル処理し、それより水素供給する方法であってもよい。
また、Ｐｏｌｙ−Ｓｉ形成後にたとえば９５０℃以上の
高温で熱処理を行った方がＰｏｌｙ−Ｓｉ膜の材料特性
が改善され、オン特性が向上する。また、このＰｏｌｙ
−Ｓｉ膜改善のための熱処理はゲート絶縁膜形成のため
に熱酸化法を用いるばあいはこれと同時に行ってもよ
い。この熱処理温度は、少なくとも７００℃程度以上が
望ましい。
【００４２】また、図２（ｅ）でＣＭＯＳ駆動回路用ｐ
型ＴＦＴ３０を形成するために、Ｂをイオン注入し高濃
度ｐ+Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域３
７を実現している。Ｂを注入するとＣＭＯＳ駆動回路用
ｐ型ＴＦＴ３０のゲート電極として用いているｎ+Ｐｏ
ｌｙ−Ｓｉ膜３４にもＢは同時に注入される。このた
め、ゲート電極中のＰは注入されたＢにより補償され、
膜中の実効的なキャリア濃度が低下し、ゲート電極の抵
抗値が増加する。また、Ｂ濃度がＰ濃度より多くなると
ゲート電極がｐ型となりＴＦＴのしきい値電圧Ｖｔｈが
大幅に増加するという問題も生じる。このため、少なく
とも膜中に注入されたＢ濃度よりゲート電極中のＰ濃度
が活性化後の活性化率も加味した実効濃度において高く
なるようにプロセスを設定しておくことが必要である。
型ＴＦＴ３０を形成するために、Ｂをイオン注入し高濃
度ｐ+Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域３
７を実現している。Ｂを注入するとＣＭＯＳ駆動回路用
ｐ型ＴＦＴ３０のゲート電極として用いているｎ+Ｐｏ
ｌｙ−Ｓｉ膜３４にもＢは同時に注入される。このた
め、ゲート電極中のＰは注入されたＢにより補償され、
膜中の実効的なキャリア濃度が低下し、ゲート電極の抵
抗値が増加する。また、Ｂ濃度がＰ濃度より多くなると
ゲート電極がｐ型となりＴＦＴのしきい値電圧Ｖｔｈが
大幅に増加するという問題も生じる。このため、少なく
とも膜中に注入されたＢ濃度よりゲート電極中のＰ濃度
が活性化後の活性化率も加味した実効濃度において高く
なるようにプロセスを設定しておくことが必要である。
【００４３】［実施例２］実施例１ではＣＭＯＳ駆動回
路用ｐ型ＴＦＴ３０を形成するために、図２（ｅ）で示
したように、Ｂをイオン注入し高濃度のｐ+Ｐｏｌｙ−
Ｓｉからなるソース／ドレイン領域３７を実現してい
る。Ｂを注入するとＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０
のゲート電極として用いている、たとえばｎ+Ｐｏｌｙ
−Ｓｉ膜からなるゲート電極３４にもＢは同時に注入さ
れる。このため、ゲート電極中のＰは注入されたＢによ
り補償され、膜中の実効的なキャリア濃度が低下し、ゲ
ート電極の抵抗値が増加する。また、Ｂ濃度がＰ濃度よ
り多くなるとゲート電極がｐ型となりＴＦＴのしきい値
電圧Ｖｔｈが大幅に増加するという問題も生じる。
路用ｐ型ＴＦＴ３０を形成するために、図２（ｅ）で示
したように、Ｂをイオン注入し高濃度のｐ+Ｐｏｌｙ−
Ｓｉからなるソース／ドレイン領域３７を実現してい
る。Ｂを注入するとＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０
のゲート電極として用いている、たとえばｎ+Ｐｏｌｙ
−Ｓｉ膜からなるゲート電極３４にもＢは同時に注入さ
れる。このため、ゲート電極中のＰは注入されたＢによ
り補償され、膜中の実効的なキャリア濃度が低下し、ゲ
ート電極の抵抗値が増加する。また、Ｂ濃度がＰ濃度よ
り多くなるとゲート電極がｐ型となりＴＦＴのしきい値
電圧Ｖｔｈが大幅に増加するという問題も生じる。
【００４４】本実施例では、図１（ｃ）のゲート電極ｎ
+Ｐｏｌｙ−Ｓｉ膜成膜後に図３に示すように、ｎ+Ｐｏ
ｌｙ−Ｓｉ膜表面にＰをイオン注入する。このとき注入
するＰの濃度は、（ゲート電極中のＰの濃度＋注入する
Ｐの濃度）＞（図２（ｅ）で注入するＢの濃度）となる
ように設定する。これにより図２（ｅ）で注入されるＢ
でゲート電極のｎ+Ｐｏｌｙ−Ｓｉ膜中のＰ濃度が補償
され、キャリア濃度が実効的に低減するのを防ぐ。
+Ｐｏｌｙ−Ｓｉ膜成膜後に図３に示すように、ｎ+Ｐｏ
ｌｙ−Ｓｉ膜表面にＰをイオン注入する。このとき注入
するＰの濃度は、（ゲート電極中のＰの濃度＋注入する
Ｐの濃度）＞（図２（ｅ）で注入するＢの濃度）となる
ように設定する。これにより図２（ｅ）で注入されるＢ
でゲート電極のｎ+Ｐｏｌｙ−Ｓｉ膜中のＰ濃度が補償
され、キャリア濃度が実効的に低減するのを防ぐ。
【００４５】本実施例によれば、ゲート電極中のＰ濃度
をＢにより補償される量を考慮して増加させておく必要
はなくなる。
をＢにより補償される量を考慮して増加させておく必要
はなくなる。
【００４６】なお、前記実施例でｎ型不純物としてＰを
用いたがＡｓであってもよい。
用いたがＡｓであってもよい。
【００４７】［実施例３］つぎに本発明の半導体装置の
製法の第３の実施例を図１〜２および図４を参照して説
明する。
製法の第３の実施例を図１〜２および図４を参照して説
明する。
【００４８】１８、２８、３８はＰイオンを低濃度にイ
オン注入したｎ-Ｐｏｌｙ−ＳｉからなるＬＤＤ領域
で、他の符号は実施例１の図１〜２と同じである。ここ
で、画素部のスイッチング素子用のｎ型ＴＦＴ１０およ
びＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ（Ligh
tly Doped Drain）構造を取り、ＣＭＯＳ駆動回路用の
ｐ型ＴＦＴ３０はＬＤＤ構造を取らない一般的なプレー
ナ構造ＴＦＴである。
オン注入したｎ-Ｐｏｌｙ−ＳｉからなるＬＤＤ領域
で、他の符号は実施例１の図１〜２と同じである。ここ
で、画素部のスイッチング素子用のｎ型ＴＦＴ１０およ
びＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ（Ligh
tly Doped Drain）構造を取り、ＣＭＯＳ駆動回路用の
ｐ型ＴＦＴ３０はＬＤＤ構造を取らない一般的なプレー
ナ構造ＴＦＴである。
【００４９】つぎに本実施例の半導体装置の製法につい
て説明する。
て説明する。
【００５０】まず実施例１と同様に、図１（ａ）〜図２
（ｄ）に示されるように、絶縁性基板１上にチャネル用
半導体層２の島、ゲート絶縁膜３、ゲート電極４を形成
し、ひさし構造のホトレジスト５ｂをマスクとしてＰイ
オンを注入しＰを高濃度にドープしたｎ+Ｐｏｌｙ−Ｓ
ｉ膜からなるソース／ドレイン領域１６、２６、３６を
形成する。
（ｄ）に示されるように、絶縁性基板１上にチャネル用
半導体層２の島、ゲート絶縁膜３、ゲート電極４を形成
し、ひさし構造のホトレジスト５ｂをマスクとしてＰイ
オンを注入しＰを高濃度にドープしたｎ+Ｐｏｌｙ−Ｓ
ｉ膜からなるソース／ドレイン領域１６、２６、３６を
形成する。
【００５１】つぎにホトレジスト５ｂを剥離後図４
（ｅ）に示すように、Ｐイオンを低濃度、たとえば１×
１０16〜８×１０18ｃｍ-3程度にイオン注入（ライトド
ープ）しＬＤＤ領域１８、２８、３８を形成する。この
ときのイオンのドープ量は、１×１０11〜８×１０13ｃ
ｍ-2程度である。
（ｅ）に示すように、Ｐイオンを低濃度、たとえば１×
１０16〜８×１０18ｃｍ-3程度にイオン注入（ライトド
ープ）しＬＤＤ領域１８、２８、３８を形成する。この
ときのイオンのドープ量は、１×１０11〜８×１０13ｃ
ｍ-2程度である。
【００５２】ついで、図４（ｆ）に示すように、画素部
スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路
用ｎ型ＴＦＴ２０にホトレジスト５ｃを形成後Ｂをイオ
ン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを高
濃度にドーピングしたｐ+Ｐｏｌｙ−Ｓｉ層を形成しソ
ース／ドレイン領域３７とする。このとき、イオン注入
するＢの量は図２（ｄ）でイオン注入を行ったＰの量を
上回るように設定することが望ましい。
スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路
用ｎ型ＴＦＴ２０にホトレジスト５ｃを形成後Ｂをイオ
ン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを高
濃度にドーピングしたｐ+Ｐｏｌｙ−Ｓｉ層を形成しソ
ース／ドレイン領域３７とする。このとき、イオン注入
するＢの量は図２（ｄ）でイオン注入を行ったＰの量を
上回るように設定することが望ましい。
【００５３】つぎに、ホトレジスト５ｃを剥離すること
により、図４（ｇ）に示すように、画素用スイッチング
素子としてのｎ型ＬＤＤ構造ＴＦＴ１０、ＣＭＯＳ駆動
回路用ｎ型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用
ｐ型ＴＦＴ３０を形成できる。
により、図４（ｇ）に示すように、画素用スイッチング
素子としてのｎ型ＬＤＤ構造ＴＦＴ１０、ＣＭＯＳ駆動
回路用ｎ型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用
ｐ型ＴＦＴ３０を形成できる。
【００５４】なお、前記実施例でｎ型不純物としてＰを
用いたがＡｓであってもよい。基本動作は実施例１で述
べた通りである。また、前記実施例ではＬＤＤ領域を形
成するライトドープのためのイオン注入を真上等の上方
から行っているが、これを例えば２０度以上の斜めから
注入する斜め注入を用いて行ってもよい。また、斜め注
入と真上等の上方からの注入を併用して行ってもよい。
これにより、ｎ型ＴＦＴのリーク電流をより効果的に抑
制できる。
用いたがＡｓであってもよい。基本動作は実施例１で述
べた通りである。また、前記実施例ではＬＤＤ領域を形
成するライトドープのためのイオン注入を真上等の上方
から行っているが、これを例えば２０度以上の斜めから
注入する斜め注入を用いて行ってもよい。また、斜め注
入と真上等の上方からの注入を併用して行ってもよい。
これにより、ｎ型ＴＦＴのリーク電流をより効果的に抑
制できる。
【００５５】本実施例によれば、画素スイッチング素子
用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０
のゲート電極１４、２４の両側にＬＤＤ領域１８、２８
を形成したことにより、ＴＦＴのオン時におけるＬＤＤ
領域の抵抗値がオフセット領域のばあいに比べ低減でき
オン電流を向上させることができる。この結果ＣＭＯＳ
駆動回路の駆動周波数を向上することができる。
用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０
のゲート電極１４、２４の両側にＬＤＤ領域１８、２８
を形成したことにより、ＴＦＴのオン時におけるＬＤＤ
領域の抵抗値がオフセット領域のばあいに比べ低減でき
オン電流を向上させることができる。この結果ＣＭＯＳ
駆動回路の駆動周波数を向上することができる。
【００５６】［実施例４］つぎに本発明の第４の実施例
を図５〜６を参照して説明する。図５において、１２
ｂ、２２ｂはＢをライトドープしたチャネルとして用い
る、たとえばｐ-Ｐｏｌｙ−Ｓｉからなる半導体膜、他
の符号は実施例１および実施例３と同じである。ここ
で、画素部のスイッチング素子用のｎ型ＴＦＴ１０およ
びＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ構造を
取り、ＣＭＯＳ駆動回路用のｐ型ＴＦＴ３０はオフセッ
ト構造やＬＤＤ構造を取らない一般的なプレーナ構造Ｔ
ＦＴである。
を図５〜６を参照して説明する。図５において、１２
ｂ、２２ｂはＢをライトドープしたチャネルとして用い
る、たとえばｐ-Ｐｏｌｙ−Ｓｉからなる半導体膜、他
の符号は実施例１および実施例３と同じである。ここ
で、画素部のスイッチング素子用のｎ型ＴＦＴ１０およ
びＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ構造を
取り、ＣＭＯＳ駆動回路用のｐ型ＴＦＴ３０はオフセッ
ト構造やＬＤＤ構造を取らない一般的なプレーナ構造Ｔ
ＦＴである。
【００５７】本構造のＴＦＴの製法について述べる。実
施例１と同様に、チャネルとして用いる半導体層Ｐｏｌ
ｙ−Ｓｉなどからなるチャネル用半導体膜２を絶縁性基
板１上にたとえば減圧ＣＶＤ法を用いて成膜後、ホトレ
ジスト５ａを形成後ドライエッチングを行いＰｏｌｙ−
Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜の形成法としては
ａ−ＳｉをプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶ
Ｄ法などで成膜後、５５０℃以上で結晶化を行う固相成
長法やａ−ＳｉやＰｏｌｙ−Ｓｉを形成後レーザーアニ
ールを行うレーザーアニール法などでもよい。ついで、
熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法などの方法でゲ
ート絶縁膜３を形成する（図５（ａ）、（ｂ）参照）。
ここまでは実施例１と同じである。
施例１と同様に、チャネルとして用いる半導体層Ｐｏｌ
ｙ−Ｓｉなどからなるチャネル用半導体膜２を絶縁性基
板１上にたとえば減圧ＣＶＤ法を用いて成膜後、ホトレ
ジスト５ａを形成後ドライエッチングを行いＰｏｌｙ−
Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜の形成法としては
ａ−ＳｉをプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶ
Ｄ法などで成膜後、５５０℃以上で結晶化を行う固相成
長法やａ−ＳｉやＰｏｌｙ−Ｓｉを形成後レーザーアニ
ールを行うレーザーアニール法などでもよい。ついで、
熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法などの方法でゲ
ート絶縁膜３を形成する（図５（ａ）、（ｂ）参照）。
ここまでは実施例１と同じである。
【００５８】つぎにＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０
の形成用島領域にホトレジスト５ｂを形成後、画素部ス
イッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動
回路用ｎ型ＴＦＴ２０部にしきい値電圧（Ｖｔｈ）制御
用のＢなどのｐ型不純物をイオン注入する。この注入量
は１×１０11〜８×１０13ｃｍ-2の比較的量の少ないラ
イトドープとする（図５（ｃ）参照）。
の形成用島領域にホトレジスト５ｂを形成後、画素部ス
イッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動
回路用ｎ型ＴＦＴ２０部にしきい値電圧（Ｖｔｈ）制御
用のＢなどのｐ型不純物をイオン注入する。この注入量
は１×１０11〜８×１０13ｃｍ-2の比較的量の少ないラ
イトドープとする（図５（ｃ）参照）。
【００５９】また、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０
部にもしきい値電圧制御用の不純物をライトドープする
工程を追加してもよい。このばあいは、画素スイッチン
グ素子用ｎ型ＴＦＴ１０部および、ＣＭＯＳ駆動回路用
ｎ型ＴＦＴ２０部上にホトレジストを形成しｐ型ＴＦＴ
３０部のしきい値電圧制御用の不純物原子がそれらのＴ
ＦＴに注入されるのを防ぐ。
部にもしきい値電圧制御用の不純物をライトドープする
工程を追加してもよい。このばあいは、画素スイッチン
グ素子用ｎ型ＴＦＴ１０部および、ＣＭＯＳ駆動回路用
ｎ型ＴＦＴ２０部上にホトレジストを形成しｐ型ＴＦＴ
３０部のしきい値電圧制御用の不純物原子がそれらのＴ
ＦＴに注入されるのを防ぐ。
【００６０】また、画素部スイッチング素子用ｎ型ＴＦ
Ｔ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部の
しきい値電圧Ｖｔｈ制御用のＢの注入はゲート絶縁膜３
の形成前で、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部上に
ホトレジストを形成後、画素部スイッチング素子用ｎ型
ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０
部にＢをイオン注入してもよい。このばあい、ゲート絶
縁膜３はホトレジストを剥離後熱酸化法、減圧ＣＶＤ
法、常圧ＣＶＤ、ＥＣＲプラズマＣＶＤ、プラズマＣＶ
Ｄ法などの方法およびこれらの組合せで形成する。
Ｔ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部の
しきい値電圧Ｖｔｈ制御用のＢの注入はゲート絶縁膜３
の形成前で、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部上に
ホトレジストを形成後、画素部スイッチング素子用ｎ型
ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０
部にＢをイオン注入してもよい。このばあい、ゲート絶
縁膜３はホトレジストを剥離後熱酸化法、減圧ＣＶＤ
法、常圧ＣＶＤ、ＥＣＲプラズマＣＶＤ、プラズマＣＶ
Ｄ法などの方法およびこれらの組合せで形成する。
【００６１】つぎにゲート電極となる、たとえばｎ+Ｐ
ｏｌｙ−Ｓｉからなるゲート電極用薄膜４をたとえば減
圧ＣＶＤ法による成膜で形成する（図６（ｄ）参照）。
ｏｌｙ−Ｓｉからなるゲート電極用薄膜４をたとえば減
圧ＣＶＤ法による成膜で形成する（図６（ｄ）参照）。
【００６２】ついで図６（ｅ）に示すように、画素部の
スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回
路用ＴＦＴ２０、３０のゲート電極形成のためにホトレ
ジスト５ｃを形成後、たとえばＳＦ6ガスを用いてｎ+Ｐ
ｏｌｙ−Ｓｉ膜をエッチングし、ゲート電極１４、２
４、３４のパターンを形成する。このとき、実施例１と
同様に、ｎ+Ｐｏｌｙ−Ｓｉ膜のドライエッチング完了
を７０４ｎｍのフッ素ラジカルをモニターして判断後、
オーバーエッチングを所定の時間行うことによりｎ+Ｐ
ｏｌｙ−Ｓｉ膜にサイドエッチングを起させ、その結果
ホトレジストを利用してゲート電極１４、２４、３４に
ひさし構造を形成する。また、ゲート電極として金属を
用いそれをたとえばウエットエッチング法でオーバーエ
ッチングし、ひさし構造を形成してもよい。こののち、
Ｐイオンを注入し、Ｐを高濃度にドープしたｎ+Ｐｏｌ
ｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、
３６を形成する。
スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回
路用ＴＦＴ２０、３０のゲート電極形成のためにホトレ
ジスト５ｃを形成後、たとえばＳＦ6ガスを用いてｎ+Ｐ
ｏｌｙ−Ｓｉ膜をエッチングし、ゲート電極１４、２
４、３４のパターンを形成する。このとき、実施例１と
同様に、ｎ+Ｐｏｌｙ−Ｓｉ膜のドライエッチング完了
を７０４ｎｍのフッ素ラジカルをモニターして判断後、
オーバーエッチングを所定の時間行うことによりｎ+Ｐ
ｏｌｙ−Ｓｉ膜にサイドエッチングを起させ、その結果
ホトレジストを利用してゲート電極１４、２４、３４に
ひさし構造を形成する。また、ゲート電極として金属を
用いそれをたとえばウエットエッチング法でオーバーエ
ッチングし、ひさし構造を形成してもよい。こののち、
Ｐイオンを注入し、Ｐを高濃度にドープしたｎ+Ｐｏｌ
ｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、
３６を形成する。
【００６３】つぎにホトレジスト５ｃを剥離後図６
（ｆ）に示すように、Ｐなどのｎ型不純物を低濃度にイ
オン注入（ライトドープ）し、ＬＤＤ領域１８、２８、
３８を形成する。このときのイオンのドープ量は、１×
１０11〜８×１０13ｃｍ-2程度で、図５（ｃ）で画素部
スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回
路ｎ型ＴＦＴ２０部に行ったしきい値電圧制御用のＢの
ライトドープ量を活性化後に活性化率を考慮した実効濃
度で上回る量に設定することが望ましい。
（ｆ）に示すように、Ｐなどのｎ型不純物を低濃度にイ
オン注入（ライトドープ）し、ＬＤＤ領域１８、２８、
３８を形成する。このときのイオンのドープ量は、１×
１０11〜８×１０13ｃｍ-2程度で、図５（ｃ）で画素部
スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回
路ｎ型ＴＦＴ２０部に行ったしきい値電圧制御用のＢの
ライトドープ量を活性化後に活性化率を考慮した実効濃
度で上回る量に設定することが望ましい。
【００６４】ついで、図６（ｇ）に示すように、画素電
極スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動
回路用ｎ型ＴＦＴ２０部上にホトレジスト５ｄを形成後
Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０
部にＢを高濃度にドーピングしたｐ+Ｐｏｌｙ−Ｓｉ層
を形成しソース／ドレイン領域３７とする。このときイ
オン注入するＢの量は図６（ｅ）でイオン注入を行った
Ｐの量を活性化後に活性化率を考慮した実効濃度で上回
るように設定することが望ましい。
極スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動
回路用ｎ型ＴＦＴ２０部上にホトレジスト５ｄを形成後
Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０
部にＢを高濃度にドーピングしたｐ+Ｐｏｌｙ−Ｓｉ層
を形成しソース／ドレイン領域３７とする。このときイ
オン注入するＢの量は図６（ｅ）でイオン注入を行った
Ｐの量を活性化後に活性化率を考慮した実効濃度で上回
るように設定することが望ましい。
【００６５】つぎにホトレジスト５ｄを剥離することに
より、図６（ｈ）に示すように、画素用スイッチング素
子用ＬＤＤ構造ｎ型ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ
型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦ
Ｔ３０を形成できる。
より、図６（ｈ）に示すように、画素用スイッチング素
子用ＬＤＤ構造ｎ型ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ
型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦ
Ｔ３０を形成できる。
【００６６】なお、前記実施例でｎ型不純物としてＰを
用いたがＡｓであってもよい。
用いたがＡｓであってもよい。
【００６７】本実施例のＴＦＴの基本動作は実施例１で
述べた通りである。本実施例では、画素部スイッチング
素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ
２０のチャネル部にＢをライトドープしている。これに
より両ＴＦＴ１０、２０のしきい値電圧Ｖｔｈを正の方
向に増加させることができる。このため、ゲート電圧０
Ｖにおけるドレイン電流が低下し、とくにＣＭＯＳ駆動
回路に適用するばあい、インバーターの伝達特性が改善
される。入力電圧（Ｖｉｎ）が０Ｖにおいてｎ型ＴＦＴ
のリーク電流による出力電圧（Ｖｏｕｔ）の低減を防止
できる。また、本実施例ではチャネル部のライトドープ
と合わせて画素スイッチング素子用ＴＦＴ１０およびＣ
ＭＯＳ駆動回路用ｎ型ＴＦＴ２０のゲート電極の両側に
ＬＤＤ領域１８、２８を形成したことにより、ＴＦＴの
オン時におけるＬＤＤ領域１８、２８の抵抗値がオフセ
ット領域のばあいに比べ低減し、オン電流を向上させる
ことができ、この結果ＣＭＯＳ駆動回路の駆動周波数を
向上させることができる。
述べた通りである。本実施例では、画素部スイッチング
素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ
２０のチャネル部にＢをライトドープしている。これに
より両ＴＦＴ１０、２０のしきい値電圧Ｖｔｈを正の方
向に増加させることができる。このため、ゲート電圧０
Ｖにおけるドレイン電流が低下し、とくにＣＭＯＳ駆動
回路に適用するばあい、インバーターの伝達特性が改善
される。入力電圧（Ｖｉｎ）が０Ｖにおいてｎ型ＴＦＴ
のリーク電流による出力電圧（Ｖｏｕｔ）の低減を防止
できる。また、本実施例ではチャネル部のライトドープ
と合わせて画素スイッチング素子用ＴＦＴ１０およびＣ
ＭＯＳ駆動回路用ｎ型ＴＦＴ２０のゲート電極の両側に
ＬＤＤ領域１８、２８を形成したことにより、ＴＦＴの
オン時におけるＬＤＤ領域１８、２８の抵抗値がオフセ
ット領域のばあいに比べ低減し、オン電流を向上させる
ことができ、この結果ＣＭＯＳ駆動回路の駆動周波数を
向上させることができる。
【００６８】［実施例５］実施例１〜４においてＣＭＯ
Ｓ駆動回路用ｐ型ＴＦＴの形成のためにＢのイオン注入
を行っている。このイオン注入方法として図７に示すよ
うに、斜めよりＢイオンを低濃度に注入するいわゆる斜
め注入を行ったのち（図７（ａ）参照）に、高濃度のイ
オン注入を通常の方法で行ってもよい（図７（ｂ）参
照）。この斜め注入は入射角を表面の法線方向に対し２
０度以上傾けて行う。また、この斜め注入は高濃度のイ
オン注入を通常の真上等の上方からのイオン注入を行っ
た後でもよい。
Ｓ駆動回路用ｐ型ＴＦＴの形成のためにＢのイオン注入
を行っている。このイオン注入方法として図７に示すよ
うに、斜めよりＢイオンを低濃度に注入するいわゆる斜
め注入を行ったのち（図７（ａ）参照）に、高濃度のイ
オン注入を通常の方法で行ってもよい（図７（ｂ）参
照）。この斜め注入は入射角を表面の法線方向に対し２
０度以上傾けて行う。また、この斜め注入は高濃度のイ
オン注入を通常の真上等の上方からのイオン注入を行っ
た後でもよい。
【００６９】この方法により、ゲート電極の下部にオー
バーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動
回路用ｐ型ＴＦＴ３０のソース／ドレイン電極３７に電
圧を印加した際のドレイン電圧耐圧を向上でき、ＣＭＯ
Ｓ駆動回路の電源電圧をさらに増加でき、たとえばイン
バーター回路の出力電圧を向上できる利点がある。
バーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動
回路用ｐ型ＴＦＴ３０のソース／ドレイン電極３７に電
圧を印加した際のドレイン電圧耐圧を向上でき、ＣＭＯ
Ｓ駆動回路の電源電圧をさらに増加でき、たとえばイン
バーター回路の出力電圧を向上できる利点がある。
【００７０】［実施例６］実施例１〜５では画素スイッ
チング素子用ＴＦＴとしてｎ型オフセットＴＦＴを用い
るばあいについて示したが、画素部スイッチング素子用
ＴＦＴとしてｐ型ＴＦＴを用いてもよい。このばあい、
基本的な形成方法は実施例１〜５、図１〜７に示したも
のと同様であるが、Ｐをイオン注入している箇所はその
代りにＢをイオン注入し、Ｂをイオン注入している箇所
はその代りにＰをイオン注入する。また、実施例の説明
においてＢをＰと、ＰをＢと読み変える。ただし、ゲー
ト電極に関する記述は変更しない。
チング素子用ＴＦＴとしてｎ型オフセットＴＦＴを用い
るばあいについて示したが、画素部スイッチング素子用
ＴＦＴとしてｐ型ＴＦＴを用いてもよい。このばあい、
基本的な形成方法は実施例１〜５、図１〜７に示したも
のと同様であるが、Ｐをイオン注入している箇所はその
代りにＢをイオン注入し、Ｂをイオン注入している箇所
はその代りにＰをイオン注入する。また、実施例の説明
においてＢをＰと、ＰをＢと読み変える。ただし、ゲー
ト電極に関する記述は変更しない。
【００７１】実施例４（図５〜６）のばあいにおいて、
図５（ｃ）のしきい値電圧Ｖｔｈ制御用のＢのライトド
ープはＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にのみ行
い、この部分はＢをＰと読み変えずにそのままＢをイオ
ン注入してもよい。
図５（ｃ）のしきい値電圧Ｖｔｈ制御用のＢのライトド
ープはＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にのみ行
い、この部分はＢをＰと読み変えずにそのままＢをイオ
ン注入してもよい。
【００７２】前記実施例でｎ型不純物としてＰを用いた
がＡｓであってもよい。
がＡｓであってもよい。
【００７３】［実施例７］実施例１〜６においてゲート
電極としてｎ+Ｐｏｌｙ−Ｓｉからなる薄膜を用いた
が、ゲート電極としてｐ+Ｐｏｌｙ−Ｓｉからなる薄膜
を用いてもよい。このばあいも他の構造は実施例１〜６
と同じである。
電極としてｎ+Ｐｏｌｙ−Ｓｉからなる薄膜を用いた
が、ゲート電極としてｐ+Ｐｏｌｙ−Ｓｉからなる薄膜
を用いてもよい。このばあいも他の構造は実施例１〜６
と同じである。
【００７４】［実施例８］実施例１〜７において、各々
のＴＦＴに１トランジスタは１ゲート電極からなるシン
グルＴＦＴを用いているが、画素部およびＣＭＯＳ駆動
回路に用いる各ＴＦＴとして実施例１〜７の各トランジ
スタのソース／ドレイン間に２個以上のゲート電極が存
在するように２個以上のＴＦＴを直列に接続したもので
あってもよい。このばあいも他の構造は実施例１〜７と
同じである。
のＴＦＴに１トランジスタは１ゲート電極からなるシン
グルＴＦＴを用いているが、画素部およびＣＭＯＳ駆動
回路に用いる各ＴＦＴとして実施例１〜７の各トランジ
スタのソース／ドレイン間に２個以上のゲート電極が存
在するように２個以上のＴＦＴを直列に接続したもので
あってもよい。このばあいも他の構造は実施例１〜７と
同じである。
【００７５】［実施例９］実施例１において、図２
（ｄ）に示した工程の代わりに図９に示す工程を用いて
もよい。すなわち、図９（ａ）に示したゲート電極形成
時のひさし構造を実施例Ｐ１９のＳＦ6ガスのオーバー
エッチング法で作製後、ゲート絶縁膜３を例えばＣＨＦ
3等の異方性エッチングガスを用いてエッチングし、図
９（ｂ）の構造を作製する。この後、ソース／ドレイン
領域１６、２６、３６を形成するためにイオン注入を行
う。この構造では、ゲート絶縁膜３をＰをイオン注入す
る領域から取り除いているため、イオン注入する際の加
速電圧を低減することができ、イオン注入装置の構造を
簡素化できる。なお、前記実施例９の内容を実施例２に
適用してもよい。また、以下の実施例１１、１２に適用
してもよい。
（ｄ）に示した工程の代わりに図９に示す工程を用いて
もよい。すなわち、図９（ａ）に示したゲート電極形成
時のひさし構造を実施例Ｐ１９のＳＦ6ガスのオーバー
エッチング法で作製後、ゲート絶縁膜３を例えばＣＨＦ
3等の異方性エッチングガスを用いてエッチングし、図
９（ｂ）の構造を作製する。この後、ソース／ドレイン
領域１６、２６、３６を形成するためにイオン注入を行
う。この構造では、ゲート絶縁膜３をＰをイオン注入す
る領域から取り除いているため、イオン注入する際の加
速電圧を低減することができ、イオン注入装置の構造を
簡素化できる。なお、前記実施例９の内容を実施例２に
適用してもよい。また、以下の実施例１１、１２に適用
してもよい。
【００７６】［実施例１０］実施例３において、図２
（ｄ）および図４（ｅ）で示したＬＤＤ構造ＴＦＴの作
製方法の代わりに図１０に示した方法を用いてもよい。
すなわち、図１０（ａ）に示したゲート電極形成時のひ
さし構造をＳＦ6ガスのオーバーエッチング法で作製
後、ゲート絶縁膜３を例えばＣＨＦ3等の異方性エッチ
ングガスを用いてエッチングし、図１０（ｂ）の構造を
作製する。この後、ソース／ドレイン領域１６、２６、
３６を形成するためにイオン注入を行う。ついで、図１
０（ｃ）のように、ホトレジスト５ｂを剥離後、Ｐを１
×１０11〜８×１０13ｃｍ-2程度の低濃度にイオン注入
し、ＬＤＤ構造１８、２８、３８を作製する。なお、前
記方法で作製したＴＦＴ構造を実施例５〜８に示した内
容に適用してもよい。また、本構造は以下の実施例１３
〜１７のＣＭＯＳ駆動回路作製法においてオフセット構
造Ｐｏｌｙ−Ｓｉ ＴＦＴ部分の作製に応用してもよ
い。
（ｄ）および図４（ｅ）で示したＬＤＤ構造ＴＦＴの作
製方法の代わりに図１０に示した方法を用いてもよい。
すなわち、図１０（ａ）に示したゲート電極形成時のひ
さし構造をＳＦ6ガスのオーバーエッチング法で作製
後、ゲート絶縁膜３を例えばＣＨＦ3等の異方性エッチ
ングガスを用いてエッチングし、図１０（ｂ）の構造を
作製する。この後、ソース／ドレイン領域１６、２６、
３６を形成するためにイオン注入を行う。ついで、図１
０（ｃ）のように、ホトレジスト５ｂを剥離後、Ｐを１
×１０11〜８×１０13ｃｍ-2程度の低濃度にイオン注入
し、ＬＤＤ構造１８、２８、３８を作製する。なお、前
記方法で作製したＴＦＴ構造を実施例５〜８に示した内
容に適用してもよい。また、本構造は以下の実施例１３
〜１７のＣＭＯＳ駆動回路作製法においてオフセット構
造Ｐｏｌｙ−Ｓｉ ＴＦＴ部分の作製に応用してもよ
い。
【００７７】［実施例１１］図１１〜１２は実施例１１
のＴＦＴアレイの製法を示す工程断面図である。まず、
図１１（ａ）に示すように、石英、ガラスなどの絶縁性
基板１上にチャネル層としてチャネル用Ｐｏｌｙ−Ｓｉ
膜２を減圧ＣＶＤ法を用いて形成し、これをパターニン
グ後熱酸化することにより１２０ｎｍ程度の厚さのゲー
ト絶縁膜３を形成し、さらにゲート電極として用いるＰ
をドープしたＳｉなどからなるゲート電極用薄膜４を基
板全面に成膜する。ここで、Ｐｏｌｙ−Ｓｉ膜２の形成
方法としては、減圧ＣＶＤ法により成膜したＳｉ膜を固
相成長あるいはレーザーアニールなどの方法により結晶
化する方法、またはプラズマＣＶＤ法により成膜したＳ
ｉ膜を固相成長あるいはレーザーアニールなどの方法に
より結晶化する方法などを用いてもよい。また、ゲート
絶縁膜３の形成方法は、スパッタ法によりＳｉＯ2膜な
どを成膜する方法、または減圧ＣＶＤ法によりＳｉＯ2
膜などを成膜する方法、または常圧ＣＶＤ法によりＳｉ
Ｏ2膜などを成膜する方法、または熱酸化法と前記の成
膜方法との組み合わせとしてもよい。また、ゲート電極
として用いる薄膜としては、ＰをドープしたＳｉ膜以外
に、ＢまたはＡｓをドープしたＳｉ膜、アルミニウムま
たはアルミニウム合金またはクロムなどの金属薄膜、あ
るいはモリブデンシリサイドまたはタングステンシリサ
イドまたはチタンシリサイドなどのシリサイド薄膜を用
いてもよい。
のＴＦＴアレイの製法を示す工程断面図である。まず、
図１１（ａ）に示すように、石英、ガラスなどの絶縁性
基板１上にチャネル層としてチャネル用Ｐｏｌｙ−Ｓｉ
膜２を減圧ＣＶＤ法を用いて形成し、これをパターニン
グ後熱酸化することにより１２０ｎｍ程度の厚さのゲー
ト絶縁膜３を形成し、さらにゲート電極として用いるＰ
をドープしたＳｉなどからなるゲート電極用薄膜４を基
板全面に成膜する。ここで、Ｐｏｌｙ−Ｓｉ膜２の形成
方法としては、減圧ＣＶＤ法により成膜したＳｉ膜を固
相成長あるいはレーザーアニールなどの方法により結晶
化する方法、またはプラズマＣＶＤ法により成膜したＳ
ｉ膜を固相成長あるいはレーザーアニールなどの方法に
より結晶化する方法などを用いてもよい。また、ゲート
絶縁膜３の形成方法は、スパッタ法によりＳｉＯ2膜な
どを成膜する方法、または減圧ＣＶＤ法によりＳｉＯ2
膜などを成膜する方法、または常圧ＣＶＤ法によりＳｉ
Ｏ2膜などを成膜する方法、または熱酸化法と前記の成
膜方法との組み合わせとしてもよい。また、ゲート電極
として用いる薄膜としては、ＰをドープしたＳｉ膜以外
に、ＢまたはＡｓをドープしたＳｉ膜、アルミニウムま
たはアルミニウム合金またはクロムなどの金属薄膜、あ
るいはモリブデンシリサイドまたはタングステンシリサ
イドまたはチタンシリサイドなどのシリサイド薄膜を用
いてもよい。
【００７８】つぎに、図１１（ｂ）に示すように、ＣＭ
ＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０形成領域上
全体と、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２
０および画素用ｎ型ＴＦＴ１０のゲート電極形成領域上
に、ホトレジスト５ａを形成する。
ＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０形成領域上
全体と、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２
０および画素用ｎ型ＴＦＴ１０のゲート電極形成領域上
に、ホトレジスト５ａを形成する。
【００７９】つぎに、図１１（ｃ）に示すように、前記
のホトレジスト５ａを用いて、ゲート電極として用いる
Ｓｉなどからなるゲート電極用薄膜４をＳＦ6またはＣ
Ｆ4またはＮＦ3またはＣｌ2などを主成分とする等方性
エッチングを実現できるガスによりドライエッチングす
ることにより、ホトレジストよりも０．３〜２．０μｍ
程度狭くパターニングする。
のホトレジスト５ａを用いて、ゲート電極として用いる
Ｓｉなどからなるゲート電極用薄膜４をＳＦ6またはＣ
Ｆ4またはＮＦ3またはＣｌ2などを主成分とする等方性
エッチングを実現できるガスによりドライエッチングす
ることにより、ホトレジストよりも０．３〜２．０μｍ
程度狭くパターニングする。
【００８０】なお、ひさし構造を形成するためのゲート
電極材料およびそのエッチング材料として以下の組み合
わせを用いてもよい。すなわち、Ｗ、ＷＳｉx、Ｍｏ、
ＭｏＳｉxを主成分とする金属をゲート電極材料として
用いた場合はＣＦ4およびＣＦ4＋Ｏ2を主成分としたガ
ス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材料と
して用いた場合はＣｌ2＋ＢＣｌ3を主成分としたガス、
Ｔａを主成分とする金属をゲート材料として用いた場合
はＣＦ4やＣＦ4＋Ｏ2を主成分としたガス、Ｃｕを主成
分とする金属をゲート材料として用いた場合はＣｌ2＋
Ｎ2を主成分としたガスを用いてもよい。
電極材料およびそのエッチング材料として以下の組み合
わせを用いてもよい。すなわち、Ｗ、ＷＳｉx、Ｍｏ、
ＭｏＳｉxを主成分とする金属をゲート電極材料として
用いた場合はＣＦ4およびＣＦ4＋Ｏ2を主成分としたガ
ス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材料と
して用いた場合はＣｌ2＋ＢＣｌ3を主成分としたガス、
Ｔａを主成分とする金属をゲート材料として用いた場合
はＣＦ4やＣＦ4＋Ｏ2を主成分としたガス、Ｃｕを主成
分とする金属をゲート材料として用いた場合はＣｌ2＋
Ｎ2を主成分としたガスを用いてもよい。
【００８１】つぎに、図１２（ｄ）に示すように、ホト
レジスト５ａを残したままＰあるいはＡｓなどのｎ型不
純物をイオン注入する。これによりゲート電極１４、２
４に対して前工程のサイドエッチング量に応じて０．３
〜２．０μｍのオフセット領域１９、２９を有するｎ型
のソース／ドレイン領域１６、２６を画素用ｎ型ＴＦＴ
１０およびＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ
２０に形成することができる。この際、ゲート電極１
４、２４上のホトレジスト５ａは、イオン注入による不
純物がｎ型ＴＦＴ１０、２０のゲート電極１４、２４の
下のゲート絶縁膜３、チャネル領域１２、２２に侵入す
ることを防ぐ役割も果たす。
レジスト５ａを残したままＰあるいはＡｓなどのｎ型不
純物をイオン注入する。これによりゲート電極１４、２
４に対して前工程のサイドエッチング量に応じて０．３
〜２．０μｍのオフセット領域１９、２９を有するｎ型
のソース／ドレイン領域１６、２６を画素用ｎ型ＴＦＴ
１０およびＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ
２０に形成することができる。この際、ゲート電極１
４、２４上のホトレジスト５ａは、イオン注入による不
純物がｎ型ＴＦＴ１０、２０のゲート電極１４、２４の
下のゲート絶縁膜３、チャネル領域１２、２２に侵入す
ることを防ぐ役割も果たす。
【００８２】つぎにホトレジスト５ａを取り除いたの
ち、図１２（ｅ）に示すように、ＣＭＯＳ駆動回路用Ｔ
ＦＴの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０
をホトレジスト５ｂにより覆い、ＣＭＯＳ駆動回路用Ｔ
ＦＴの内のｐ型ＴＦＴ３０のゲート電極３４を同じホト
レジスト５ｂを用いてパターニングしたのち、ホトレジ
スト５ｂを残したままＢなどのｐ型不純物をイオン注入
する。これによりＣＭＯＳ駆動回路用ＴＦＴの内のｐ型
ＴＦＴにｐ型のソース／ドレイン領域３７を形成する。
この際も、ゲート電極３４上のホトレジスト５ｂは、イ
オン注入による不純物がｐ型ＴＦＴ３０のゲート電極３
４中やゲート電極３４の下のゲート絶縁膜３、チャネル
領域に侵入することを防ぐ役割を果たす。ここで、ｐ型
ＴＦＴ３０のゲート電極３４としてはオフセット領域の
無い構造を示したが、等方性エッチングによるオフセッ
ト構造としてもよい。
ち、図１２（ｅ）に示すように、ＣＭＯＳ駆動回路用Ｔ
ＦＴの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０
をホトレジスト５ｂにより覆い、ＣＭＯＳ駆動回路用Ｔ
ＦＴの内のｐ型ＴＦＴ３０のゲート電極３４を同じホト
レジスト５ｂを用いてパターニングしたのち、ホトレジ
スト５ｂを残したままＢなどのｐ型不純物をイオン注入
する。これによりＣＭＯＳ駆動回路用ＴＦＴの内のｐ型
ＴＦＴにｐ型のソース／ドレイン領域３７を形成する。
この際も、ゲート電極３４上のホトレジスト５ｂは、イ
オン注入による不純物がｐ型ＴＦＴ３０のゲート電極３
４中やゲート電極３４の下のゲート絶縁膜３、チャネル
領域に侵入することを防ぐ役割を果たす。ここで、ｐ型
ＴＦＴ３０のゲート電極３４としてはオフセット領域の
無い構造を示したが、等方性エッチングによるオフセッ
ト構造としてもよい。
【００８３】以上が本実施例によるＴＦＴアレイの製法
であるが、これによりオフセット構造を有する画素用ｎ
型ＴＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に
形成する際の工程数を低減させることができ、製造コス
トの削減と高スループットを実現できる。またＣＭＯＳ
駆動回路用ＴＦＴの内のｎ型ＴＦＴもオフセット構造と
することにより高い電源電圧を使用できるＣＭＯＳ駆動
回路用ＴＦＴを提供することができる。また本実施例に
よれば、実施例１と異なり、ｎ型ＴＦＴに不純物をイオ
ン注入する際にｐ型ＴＦＴ３０部をマスクしているた
め、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくす
ることができ、高スループットを実現できる効果があ
る。
であるが、これによりオフセット構造を有する画素用ｎ
型ＴＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に
形成する際の工程数を低減させることができ、製造コス
トの削減と高スループットを実現できる。またＣＭＯＳ
駆動回路用ＴＦＴの内のｎ型ＴＦＴもオフセット構造と
することにより高い電源電圧を使用できるＣＭＯＳ駆動
回路用ＴＦＴを提供することができる。また本実施例に
よれば、実施例１と異なり、ｎ型ＴＦＴに不純物をイオ
ン注入する際にｐ型ＴＦＴ３０部をマスクしているた
め、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくす
ることができ、高スループットを実現できる効果があ
る。
【００８４】［実施例１２］実施例１１では画素用にｎ
型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを
用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの
内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをオフセット構
造として同時に形成することにより、製造工程を短縮す
るとともに高い電源電圧を使用できるＣＭＯＳ駆動回路
用ＴＦＴを提供することができる。また本実施例のＴＦ
Ｔアレイは、実施例１１で示した製法において、１回目
のイオン注入でｐ型不純物を、２回目のイオン注入でｎ
型不純物をイオン注入することにより製造することがで
きる。
型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを
用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの
内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをオフセット構
造として同時に形成することにより、製造工程を短縮す
るとともに高い電源電圧を使用できるＣＭＯＳ駆動回路
用ＴＦＴを提供することができる。また本実施例のＴＦ
Ｔアレイは、実施例１１で示した製法において、１回目
のイオン注入でｐ型不純物を、２回目のイオン注入でｎ
型不純物をイオン注入することにより製造することがで
きる。
【００８５】またｐ型不純物をイオン注入する際に、ｎ
型ＴＦＴをマスクすることにより、実施例１１と同様
に、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくす
ることができ、高スループットを実現できる効果があ
る。
型ＴＦＴをマスクすることにより、実施例１１と同様
に、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくす
ることができ、高スループットを実現できる効果があ
る。
【００８６】［実施例１３］実施例１１では画素用のｎ
型ＴＦＴ１０とＣＭＯＳの内のｎ型ＴＦＴ２０にオフセ
ット構造を採用したが、本実施例ではこれらのＴＦＴに
ＬＤＤ構造を採用した例を示す。
型ＴＦＴ１０とＣＭＯＳの内のｎ型ＴＦＴ２０にオフセ
ット構造を採用したが、本実施例ではこれらのＴＦＴに
ＬＤＤ構造を採用した例を示す。
【００８７】以下その製法について説明する。実施例１
１において図１２（ｄ）に示したｎ型不純物のイオン注
入までは実施例１１と同様に形成し、オフセット構造を
有するｎ型ＴＦＴ１０、２０を形成する。
１において図１２（ｄ）に示したｎ型不純物のイオン注
入までは実施例１１と同様に形成し、オフセット構造を
有するｎ型ＴＦＴ１０、２０を形成する。
【００８８】つぎにホトレジスト５ａを取り除いたの
ち、図１３（ａ）に示すように、ゲート電極１４、２４
をマスクとしてＰあるいはＡｓなどのｎ型不純物を低濃
度でイオン注入する。この際の加速電圧は、ゲート電極
１４、２４をｎ型不純物が突き抜けてゲート絶縁膜やチ
ャネル領域１２、２２へ侵入しないように設定する必要
がある。また、このときＣＭＯＳ駆動回路用ＴＦＴの内
のｐ型ＴＦＴ３０形成領域には、ゲート電極として使用
するＳｉ薄膜４が残っており、これがマスクの役割を果
たしｎ型不純物がチャネル用Ｓｉへ侵入するのを防ぐ。
ち、図１３（ａ）に示すように、ゲート電極１４、２４
をマスクとしてＰあるいはＡｓなどのｎ型不純物を低濃
度でイオン注入する。この際の加速電圧は、ゲート電極
１４、２４をｎ型不純物が突き抜けてゲート絶縁膜やチ
ャネル領域１２、２２へ侵入しないように設定する必要
がある。また、このときＣＭＯＳ駆動回路用ＴＦＴの内
のｐ型ＴＦＴ３０形成領域には、ゲート電極として使用
するＳｉ薄膜４が残っており、これがマスクの役割を果
たしｎ型不純物がチャネル用Ｓｉへ侵入するのを防ぐ。
【００８９】つぎに図１３（ｂ）に示すように、ＣＭＯ
Ｓの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０を
ホトレジスト５ｂにより覆い、ＣＭＯＳの内のｐ型ＴＦ
Ｔ３０のゲート電極３４を同じホトレジスト５ｂを用い
てパターニングしたのち、ホトレジスト５ｂを残したま
まＢなどのｐ型不純物をイオン注入する。これによりＣ
ＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０にｐ型の
ソース／ドレイン領域３７を形成する。
Ｓの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０を
ホトレジスト５ｂにより覆い、ＣＭＯＳの内のｐ型ＴＦ
Ｔ３０のゲート電極３４を同じホトレジスト５ｂを用い
てパターニングしたのち、ホトレジスト５ｂを残したま
まＢなどのｐ型不純物をイオン注入する。これによりＣ
ＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０にｐ型の
ソース／ドレイン領域３７を形成する。
【００９０】以上が本実施例によるＴＦＴアレイの製法
であるが、これによりＬＤＤ構造を有する画素用ｎ型Ｔ
ＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に形成
する際の工程数を低減させることができ、製造コストの
削減と高スループットを実現できる。またＣＭＯＳ駆動
回路用ＴＦＴの内のｎ型ＴＦＴ２０も画素用ｎ型ＴＦＴ
１０と同様のＬＤＤ構造とすることにより高い電源電圧
を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供すること
ができる。さらに本実施例ではＬＤＤ構造を採用したこ
とにより、ＴＦＴのオン時におけるＬＤＤ領域の抵抗値
がオフセット領域のばあいに比べて低減できオン電流を
向上することができ、ＣＭＯＳ駆動回路用ＴＦＴの駆動
周波数を向上することができる。さらに実施例３と異な
り、ｎ型ＴＦＴにＬＤＤ構造を形成する際に、ｐ型ＴＦ
Ｔ３０部はＳｉ薄膜３４で覆われた状態にしているた
め、ｐ型ＴＦＴへのＰなどの不純物の侵入を防ぐことが
でき、ｐ型ＴＦＴ３０へのイオン注入の際のＢなどの不
純物の注入量を少なくでき、スループットを高める効果
がある。
であるが、これによりＬＤＤ構造を有する画素用ｎ型Ｔ
ＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に形成
する際の工程数を低減させることができ、製造コストの
削減と高スループットを実現できる。またＣＭＯＳ駆動
回路用ＴＦＴの内のｎ型ＴＦＴ２０も画素用ｎ型ＴＦＴ
１０と同様のＬＤＤ構造とすることにより高い電源電圧
を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供すること
ができる。さらに本実施例ではＬＤＤ構造を採用したこ
とにより、ＴＦＴのオン時におけるＬＤＤ領域の抵抗値
がオフセット領域のばあいに比べて低減できオン電流を
向上することができ、ＣＭＯＳ駆動回路用ＴＦＴの駆動
周波数を向上することができる。さらに実施例３と異な
り、ｎ型ＴＦＴにＬＤＤ構造を形成する際に、ｐ型ＴＦ
Ｔ３０部はＳｉ薄膜３４で覆われた状態にしているた
め、ｐ型ＴＦＴへのＰなどの不純物の侵入を防ぐことが
でき、ｐ型ＴＦＴ３０へのイオン注入の際のＢなどの不
純物の注入量を少なくでき、スループットを高める効果
がある。
【００９１】［実施例１４］実施例１３では画素用にｎ
型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを
用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの
内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをＬＤＤ構造と
して同時に形成することにより、製造工程を短縮すると
ともに高い電源電圧を駆動周波数を使用できるＣＭＯＳ
駆動回路用ＴＦＴを提供することができる。
型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを
用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの
内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをＬＤＤ構造と
して同時に形成することにより、製造工程を短縮すると
ともに高い電源電圧を駆動周波数を使用できるＣＭＯＳ
駆動回路用ＴＦＴを提供することができる。
【００９２】本実施例のＴＦＴアレイは、実施例１３で
示した製法における３回のイオン注入時に、ｎ型不純物
のイオン注入の際にｐ型不純物を、ｐ型不純物のイオン
注入の際にｎ型不純物をイオン注入することにより製造
することができる。
示した製法における３回のイオン注入時に、ｎ型不純物
のイオン注入の際にｐ型不純物を、ｐ型不純物のイオン
注入の際にｎ型不純物をイオン注入することにより製造
することができる。
【００９３】本実施例においても実施例１３と同様の効
果がえられる。
果がえられる。
【００９４】［実施例１５］実施例１１および実施例１
３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦ
Ｔのソース／ドレイン領域３７形成のために、Ｂなどの
ｐ型不純物のイオン注入を真上からの注入により行って
いる。この際のイオン注入の方法としては、図１４に示
すように、斜め方向からのライトドープのイオン注入を
通常の真上等の上方からの注入の前または後に行っても
よい。これによりゲート電極の下部にオーバーラップＬ
ＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ＴＦＴ
の内のｐ型ＴＦＴのソース−ドレイン電極間に電圧を印
加した際のドレイン電圧の耐圧を向上することができ、
駆動回路の電源電圧を増加し、たとえばインバーター回
路の出力電圧を向上できる利点がある。
３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦ
Ｔのソース／ドレイン領域３７形成のために、Ｂなどの
ｐ型不純物のイオン注入を真上からの注入により行って
いる。この際のイオン注入の方法としては、図１４に示
すように、斜め方向からのライトドープのイオン注入を
通常の真上等の上方からの注入の前または後に行っても
よい。これによりゲート電極の下部にオーバーラップＬ
ＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ＴＦＴ
の内のｐ型ＴＦＴのソース−ドレイン電極間に電圧を印
加した際のドレイン電圧の耐圧を向上することができ、
駆動回路の電源電圧を増加し、たとえばインバーター回
路の出力電圧を向上できる利点がある。
【００９５】［実施例１６］実施例１１および実施例１
３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦ
Ｔのソース／ドレイン領域形成のために、ＰあるいはＡ
ｓなどのｎ型不純物のイオン注入を真上からの注入によ
り行っている。この際のイオン注入の方法としては、図
１５に示すように、斜め方向からのイオン注入を通常の
真上等の上方からの注入の前または後に行ってもよい。
３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦ
Ｔのソース／ドレイン領域形成のために、ＰあるいはＡ
ｓなどのｎ型不純物のイオン注入を真上からの注入によ
り行っている。この際のイオン注入の方法としては、図
１５に示すように、斜め方向からのイオン注入を通常の
真上等の上方からの注入の前または後に行ってもよい。
【００９６】これによりゲート電極の下部にオーバーラ
ップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用
ＴＦＴの内のｎ型ＴＦＴのソース／ドレイン電極間に電
圧を印加した際のドレイン電圧耐圧を向上することがで
き、駆動回路の電源電圧を増加し、たとえばインバータ
ー回路の出力電圧を向上できる利点がある。
ップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用
ＴＦＴの内のｎ型ＴＦＴのソース／ドレイン電極間に電
圧を印加した際のドレイン電圧耐圧を向上することがで
き、駆動回路の電源電圧を増加し、たとえばインバータ
ー回路の出力電圧を向上できる利点がある。
【００９７】［実施例１７］実施例１１〜１６において
はチャネルドーピングを用いない例を示したが、ＣＭＯ
Ｓ駆動回路用ＴＦＴの内のｐ型ＴＦＴとｎ型ＴＦＴの少
なくともどちらか一方のＴＦＴに、チャネル用Ｓｉ膜中
へソース／ドレイン領域と反対の導電特性を示す不純物
元素をゲート電極形成前にイオン注入することにより、
ＴＦＴのしきい値電圧を制御することができる。これに
よりＣＭＯＳ駆動回路用ＴＦＴの応答特性を改善するこ
とができる。
はチャネルドーピングを用いない例を示したが、ＣＭＯ
Ｓ駆動回路用ＴＦＴの内のｐ型ＴＦＴとｎ型ＴＦＴの少
なくともどちらか一方のＴＦＴに、チャネル用Ｓｉ膜中
へソース／ドレイン領域と反対の導電特性を示す不純物
元素をゲート電極形成前にイオン注入することにより、
ＴＦＴのしきい値電圧を制御することができる。これに
よりＣＭＯＳ駆動回路用ＴＦＴの応答特性を改善するこ
とができる。
【００９８】［実施例１８］前記各実施例では、ＣＭＯ
Ｓ駆動回路および画素部に用いる薄膜トランジスタは絶
縁性基板上に形成している。一般に液晶ディスプレイの
作製においては絶縁性基板として透明なガラス基板を用
いることが多い。しかし、半導体産業に用いる量産型の
成膜装置および化学処理装置においては、基板の搬送な
どのために赤外線等による透過型のセンサーなどを利用
し、光がＳｉなどの非透明性の基板で遮られるか否かに
より基板の存在の有無を判断し、基板位置の検出、基板
の移動等の各種の動作を基板に施している場合が多い。
このため、透明なガラス基板を用いると、ガラス基板は
光を透過するため、この透過型のセンサーが利用できな
くなる。本実施例では従来の半導体装置を改造すること
なく、透明な絶縁性基板を流用するために、ガラス基板
に遮光処理を行うことを特徴とする。
Ｓ駆動回路および画素部に用いる薄膜トランジスタは絶
縁性基板上に形成している。一般に液晶ディスプレイの
作製においては絶縁性基板として透明なガラス基板を用
いることが多い。しかし、半導体産業に用いる量産型の
成膜装置および化学処理装置においては、基板の搬送な
どのために赤外線等による透過型のセンサーなどを利用
し、光がＳｉなどの非透明性の基板で遮られるか否かに
より基板の存在の有無を判断し、基板位置の検出、基板
の移動等の各種の動作を基板に施している場合が多い。
このため、透明なガラス基板を用いると、ガラス基板は
光を透過するため、この透過型のセンサーが利用できな
くなる。本実施例では従来の半導体装置を改造すること
なく、透明な絶縁性基板を流用するために、ガラス基板
に遮光処理を行うことを特徴とする。
【００９９】以下にその方法について説明する。図１６
に示すように、透明絶縁性基板１００の薄膜トランジス
タを形成しない裏面側に、Ｍｏ、ＭｏＳｉx(x=1-2.5)、
Ｗ、ＷＳｉx(x=1-2.5)、Ｔａ、ＴａＳｉx(x=1-2.5)、Ｔ
ｉ、ＴｉＳｉx(x=1-2.5)、Ｎｉ、ＮｉＳｉx(x=1-2.5)等
の高融点金属やそのシリサイドからなる遮光膜８０を少
なくとも一層形成する（図１６（ａ））。ついで、その
上にＳｉＯ2，Ｓｉ3Ｎ4等の絶縁膜９０を少なくとも一
層形成する（図１６（ｂ））。このようにして透明絶縁
性基板１００を非透明とした後に通常の薄膜トランジス
タの製造工程を行う。工程終了後、これらの遮光膜８０
等を必要に応じて不要の場所から除去し、元の透明ガラ
ス基板とする。
に示すように、透明絶縁性基板１００の薄膜トランジス
タを形成しない裏面側に、Ｍｏ、ＭｏＳｉx(x=1-2.5)、
Ｗ、ＷＳｉx(x=1-2.5)、Ｔａ、ＴａＳｉx(x=1-2.5)、Ｔ
ｉ、ＴｉＳｉx(x=1-2.5)、Ｎｉ、ＮｉＳｉx(x=1-2.5)等
の高融点金属やそのシリサイドからなる遮光膜８０を少
なくとも一層形成する（図１６（ａ））。ついで、その
上にＳｉＯ2，Ｓｉ3Ｎ4等の絶縁膜９０を少なくとも一
層形成する（図１６（ｂ））。このようにして透明絶縁
性基板１００を非透明とした後に通常の薄膜トランジス
タの製造工程を行う。工程終了後、これらの遮光膜８０
等を必要に応じて不要の場所から除去し、元の透明ガラ
ス基板とする。
【０１００】この結果、透明性基板を用いて従来の半導
体装置を利用することが可能となり、装置の改造を行う
ことなしに、前記実施例１〜１７に示したように薄膜ト
ランジスタを製造することができる。また、本実施例で
は遮光膜８０として高融点金属やそのシリサイドを用い
ているため、遮光性に優れている。また、これらの材料
はＳｉ系半導体に対し汚染等による悪影響を及ぼすこと
が比較的少ない。
体装置を利用することが可能となり、装置の改造を行う
ことなしに、前記実施例１〜１７に示したように薄膜ト
ランジスタを製造することができる。また、本実施例で
は遮光膜８０として高融点金属やそのシリサイドを用い
ているため、遮光性に優れている。また、これらの材料
はＳｉ系半導体に対し汚染等による悪影響を及ぼすこと
が比較的少ない。
【０１０１】なお、前記実施例では、高融点金属または
そのシリサイドからなる遮光膜８０形成後に、絶縁膜９
０で遮光膜８０を保護していたが、絶縁膜９０は無くて
もよい。また、前記実施例では薄膜トランジスタ製造前
に絶縁性基板の遮光処理を行っているが、必要に応じて
トランジスタ製造工程の任意の位置で遮光膜８０を作製
および除去してもよい。また、前記実施例では遮光膜８
０を全面に施したが、必要に応じて例えば、センサー位
置に対応する場所にのみ形成しておいてもよい。また、
前記実施例では遮光膜８０は薄膜トランジスタが形成さ
れる面とは反対側のガラス基板面に形成されていたが、
反射型の液晶ディスプレイを作製する等の目的のため
に、薄膜トランジスタが形成されるガラス基板面に遮光
膜８０を形成し、それを絶縁膜９０等で覆ってもよい。
なお、前記実施例では透過型のセンサーを用いた場合に
ついて説明したが、反射型のセンサーを用いてもよい。
また、前記実施例は実施例１〜１７に限らず透明絶縁性
基板上に半導体回路やＴＦＴ等によるディスプレイを形
成する際に適用してもよい。
そのシリサイドからなる遮光膜８０形成後に、絶縁膜９
０で遮光膜８０を保護していたが、絶縁膜９０は無くて
もよい。また、前記実施例では薄膜トランジスタ製造前
に絶縁性基板の遮光処理を行っているが、必要に応じて
トランジスタ製造工程の任意の位置で遮光膜８０を作製
および除去してもよい。また、前記実施例では遮光膜８
０を全面に施したが、必要に応じて例えば、センサー位
置に対応する場所にのみ形成しておいてもよい。また、
前記実施例では遮光膜８０は薄膜トランジスタが形成さ
れる面とは反対側のガラス基板面に形成されていたが、
反射型の液晶ディスプレイを作製する等の目的のため
に、薄膜トランジスタが形成されるガラス基板面に遮光
膜８０を形成し、それを絶縁膜９０等で覆ってもよい。
なお、前記実施例では透過型のセンサーを用いた場合に
ついて説明したが、反射型のセンサーを用いてもよい。
また、前記実施例は実施例１〜１７に限らず透明絶縁性
基板上に半導体回路やＴＦＴ等によるディスプレイを形
成する際に適用してもよい。
【０１０２】
【発明の効果】本発明のアクティブマトリクス液晶ディ
スプレイ（ＡＭＬＣＤ）によれば、ＴＦＴ基板に設けら
れるＣＭＯＳ駆動回路のｎ型またはｐ型ＴＦＴの一方に
もオフセット構造またはＬＤＤ構造を採用しているた
め、ＣＭＯＳ駆動回路の電源に高い電源電圧のものを使
用することが可能となり、駆動回路の出力電圧を向上さ
せることができ、画素部のスイッチング素子用ＴＦＴの
動作領域を広げることができ、高性能のＡＭＬＣＤがえ
られる。
スプレイ（ＡＭＬＣＤ）によれば、ＴＦＴ基板に設けら
れるＣＭＯＳ駆動回路のｎ型またはｐ型ＴＦＴの一方に
もオフセット構造またはＬＤＤ構造を採用しているた
め、ＣＭＯＳ駆動回路の電源に高い電源電圧のものを使
用することが可能となり、駆動回路の出力電圧を向上さ
せることができ、画素部のスイッチング素子用ＴＦＴの
動作領域を広げることができ、高性能のＡＭＬＣＤがえ
られる。
【０１０３】さらに本発明のアクティブマトリクス液晶
ディスプレイ（ＡＭＬＣＤ）の製法によれば、ＣＭＯＳ
駆動回路のオフセット構造またはＬＤＤ構造を形成する
ＴＦＴを画素部のＴＦＴと同じ導電型のものに適用し、
画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭ
ＯＳ駆動回路のＴＦＴとを同一工程で形成しているた
め、写真製版工程を１回、イオン注入工程を１回それぞ
れ減らすことができ、さらに請求項２〜３記載の発明で
はエッチング工程を１回減らすことができ、製造工数を
減らすことができる。その結果、製造コストを低下させ
ることができるとともにスループットも向上させること
ができ、安価なＡＭＬＣＤをうることができる。
ディスプレイ（ＡＭＬＣＤ）の製法によれば、ＣＭＯＳ
駆動回路のオフセット構造またはＬＤＤ構造を形成する
ＴＦＴを画素部のＴＦＴと同じ導電型のものに適用し、
画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭ
ＯＳ駆動回路のＴＦＴとを同一工程で形成しているた
め、写真製版工程を１回、イオン注入工程を１回それぞ
れ減らすことができ、さらに請求項２〜３記載の発明で
はエッチング工程を１回減らすことができ、製造工数を
減らすことができる。その結果、製造コストを低下させ
ることができるとともにスループットも向上させること
ができ、安価なＡＭＬＣＤをうることができる。
【図１】 本発明のＡＭＬＣＤの製法の実施例１のＴＦ
Ｔ部の製造工程を説明する図である。
Ｔ部の製造工程を説明する図である。
【図２】 本発明のＡＭＬＣＤの製法の実施例１のＴＦ
Ｔ部の製造工程を説明する図である。
Ｔ部の製造工程を説明する図である。
【図３】 本発明のＡＭＬＣＤの製法の実施例２のＴＦ
Ｔ部の一製造工程の説明図である。
Ｔ部の一製造工程の説明図である。
【図４】 本発明のＡＭＬＣＤの製法の実施例３のＴＦ
Ｔ部の製造工程を説明する図である。
Ｔ部の製造工程を説明する図である。
【図５】 本発明のＡＭＬＣＤの製法の実施例４のＴＦ
Ｔ部の製造工程を説明する図である。
Ｔ部の製造工程を説明する図である。
【図６】 本発明のＡＭＬＣＤの製法の実施例４のＴＦ
Ｔ部の製造工程を説明する図である。
Ｔ部の製造工程を説明する図である。
【図７】 本発明のＡＭＬＣＤの製法の実施例５のＴＦ
Ｔ部の製造工程を説明する図である。
Ｔ部の製造工程を説明する図である。
【図８】 水素化処理前後における電界効果移動度
（μ）とオフセット長との関係を示す図である。
（μ）とオフセット長との関係を示す図である。
【図９】 本発明のＡＭＬＣＤの製法の実施例９のＴＦ
Ｔ部の製造工程を説明する図である。
Ｔ部の製造工程を説明する図である。
【図１０】 本発明のＡＭＬＣＤの製法の実施例１０の
ＴＦＴ部の製造工程を説明する図である。
ＴＦＴ部の製造工程を説明する図である。
【図１１】 本発明のＡＭＬＣＤの製法の実施例１１の
ＴＦＴ部の製造工程を説明する図である。
ＴＦＴ部の製造工程を説明する図である。
【図１２】 本発明のＡＭＬＣＤの製法の実施例１１の
ＴＦＴ部の製造工程を説明する図である。
ＴＦＴ部の製造工程を説明する図である。
【図１３】 本発明のＡＭＬＣＤの製法の実施例１３の
ＴＦＴ部の製造工程を説明する図である。
ＴＦＴ部の製造工程を説明する図である。
【図１４】 本発明のＡＭＬＣＤの製法の実施例１５の
ＴＦＴ部の製造工程を説明する図である。
ＴＦＴ部の製造工程を説明する図である。
【図１５】 本発明のＡＭＬＣＤの製法の実施例１６の
ＴＦＴ部の製造工程を説明する図である。
ＴＦＴ部の製造工程を説明する図である。
【図１６】 本発明のＡＭＬＣＤの製法の実施例１８の
ＴＦＴ部の製造工程を説明する図である。
ＴＦＴ部の製造工程を説明する図である。
【図１７】 従来のＡＭＬＣＤのＴＦＴ部の製造工程を
説明する図である。
説明する図である。
【図１８】 従来のＡＭＬＣＤのＴＦＴ部の製造工程を
説明する図である。
説明する図である。
１ 絶縁性基板、２ チャネル用半導体膜、３ ゲート
絶縁膜、４ ゲート電極用薄膜、５ａ、５ｂ、５ｃ、５
ｄ ホトレジスト、１０ 画素部のｎ型ＴＦＴ、１４、
２４、３４ ゲート電極、１６、２６ ｎ型ソース／ド
レイン領域、１８、２８ ＬＤＤ領域、２０ ＣＭＯＳ
駆動回路のｎ型ＴＦＴ、３０ ＣＭＯＳ駆動回路のｐ型
ＴＦＴ、３７ ｐ型ソース／ドレイン領域、８０ 遮光
膜。
絶縁膜、４ ゲート電極用薄膜、５ａ、５ｂ、５ｃ、５
ｄ ホトレジスト、１０ 画素部のｎ型ＴＦＴ、１４、
２４、３４ ゲート電極、１６、２６ ｎ型ソース／ド
レイン領域、１８、２８ ＬＤＤ領域、２０ ＣＭＯＳ
駆動回路のｎ型ＴＦＴ、３０ ＣＭＯＳ駆動回路のｐ型
ＴＦＴ、３７ ｐ型ソース／ドレイン領域、８０ 遮光
膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/08 ３３１ Ｅ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１６ Ａ
Claims (10)
- 【請求項１】 絶縁性基板上にマトリクス状に形成され
たソース配線とゲート配線、その交差部に形成され液晶
材料に電圧を印加するためのスイッチング素子として用
いる画素部の薄膜トランジスタ、該薄膜トランジスタの
ドレイン電極側に接続され液晶材料に電圧を供給する画
素電極、および前記画素部の薄膜トランジスタにソース
配線とゲート配線を通して信号を供給するために作られ
た薄膜トランジスタからなるＣＭＯＳを有するＣＭＯＳ
駆動回路を少なくとも有するＴＦＴ基板と、絶縁性基板
に少なくとも対向電極が形成された対向電極基板とによ
り液晶材料が挟持された駆動回路一体型のアクティブマ
トリクス液晶ディスプレイであって、前記画素部の薄膜
トランジスタに第１導電型オフセットあるいはＬＤＤ構
造の薄膜トランジスタが用いられ、前記駆動回路に用い
られる薄膜トランジスタのなかで少なくとも第１導電型
薄膜トランジスタにもオフセットあるいはＬＤＤ構造を
有する薄膜トランジスタが用いられてなるアクティブマ
トリクス液晶ディスプレイ。 - 【請求項２】 絶縁性基板上に、マトリクス状に設けら
れたスイッチング素子としての画素部の薄膜トランジス
タおよび該画素部の薄膜トランジスタを駆動するＣＭＯ
Ｓを有するＣＭＯＳ駆動回路が少なくとも形成されたＴ
ＦＴ基板と、絶縁性基板に少なくとも対向電極が形成さ
れた対向電極基板とにより液晶材料が挟持された駆動回
路一体型アクティブマトリクス液晶ディスプレイの製法
であって、前記画素部の薄膜トランジスタおよびＣＭＯ
Ｓを構成する第１導電型および第２導電型の薄膜トラン
ジスタの形成を （ａ）前記画素部の薄膜トランジスタ、および前記ＣＭ
ＯＳ駆動回路の第１導電型および第２導電型薄膜トラン
ジスタを形成する場所の絶縁製基板上にチャネル用半導
体膜と、ゲート絶縁膜と、ゲート電極用薄膜を順次形成
し、その上部にゲート電極用薄膜を微細加工するために
ホトレジストを形成する工程と、（ｂ）該ホトレジスト
をマスクとしてゲート電極用薄膜をエッチングすること
により前記ホトレジストより幅細のゲート電極を形成す
る工程と、（ｃ）前記ホトレジストをマスクとしてソー
ス／ドレイン領域に高濃度に第１導電型不純物をイオン
注入し、前記３種類の薄膜トランジスタをすべて第１導
電型オフセット構造の薄膜トランジスタとする工程と、
（ｄ）前記ホトレジストを剥離後、少なくとも画素部の
薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型
薄膜トランジスタ上をホトレジストで覆い第２導電型不
純物を前記第１導電型不純物の活性化後の活性化率を考
慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用
の第２導電型薄膜トランジスタを形成する工程とを少な
くとも含む方法により行うアクティブマトリクス液晶デ
ィスプレイの製法。 - 【請求項３】 請求項２記載の製法において、（ｄ）の
工程の代りに （ｅ）前記ホトレジストを剥離後第１導電型不純物を低
濃度にイオン注入し前記３種類の薄膜トランジスタのす
べてを第１導電型ＬＤＤ構造の薄膜トランジスタとする
工程と、（ｆ）少なくとも画素部の薄膜トランジスタお
よびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタの
形成場所をホトレジストで覆い第２導電型不純物を前記
第１導電型不純物の活性化後の活性化率を考慮した実効
濃度以上にイオン注入しＣＭＯＳ駆動回路用第２導電型
薄膜トランジスタを形成する工程を用いてなるアクティ
ブマトリクス液晶ディスプレイの製法。 - 【請求項４】 絶縁性基板上に、マトリクス状に設けら
れたスイッチング素子としての画素部の薄膜トランジス
タおよび該画素部の薄膜トランジスタを駆動するＣＭＯ
Ｓを有するＣＭＯＳ駆動回路が少なくとも形成されたＴ
ＦＴ基板と、絶縁性基板に少なくとも対向電極が形成さ
れた対向電極基板とにより液晶材料が挟持された駆動回
路一体型アクティブマトリクス液晶ディスプレイの製法
であって、前記画素部の薄膜トランジスタおよびＣＭＯ
Ｓを構成する第１導電型および第２導電型の薄膜トラン
ジスタの形成を （ｇ）絶縁性基板上に半導体膜を形成し、該半導体膜上
にゲート絶縁膜を介してゲート電極用薄膜を全面に形成
する工程と、（ｈ）前記ＣＭＯＳ駆動回路用薄膜トラン
ジスタの内の第２導電型薄膜トランジスタ形成領域をホ
トレジストによりマスクし、ＣＭＯＳ駆動回路用薄膜ト
ランジスタの内の第１導電型薄膜トランジスタおよび画
素部の第１導電型薄膜トランジスタ上の前記ゲート電極
用薄膜を等方性エッチングによりパターン化して前記ホ
トレジストよりも狭いゲート電極を形成する工程と、
（ｉ）前記ホトレジストをマスクとしてＣＭＯＳ駆動回
路用薄膜トランジスタの内の第１導電型薄膜トランジス
タおよび画素部の第１導電型薄膜トランジスタの前記半
導体膜中に第１導電型不純物をイオン注入して、チャネ
ルとのあいだにオフセットする領域を有するソース／ド
レイン領域を形成する工程と、（ｊ）前記ホトレジスト
を取り除く工程と、（ｋ）ＣＭＯＳ駆動回路用薄膜トラ
ンジスタの内の第１導電型薄膜トランジスタおよび画素
部の第１導電型薄膜トランジスタ形成領域をホトレジス
トによりマスクし、ＣＭＯＳ駆動回路用薄膜トランジス
タの内の第２導電型薄膜トランジスタ上の前記ゲート電
極用薄膜をパターン化してゲート電極を形成する工程
と、（ｌ）前記ホトレジストをマスクとしてＣＭＯＳ駆
動回路用薄膜トランジスタの内の第２導電型薄膜トラン
ジスタの前記半導体膜中に第２導電型不純物をイオン注
入してソース／ドレイン領域を形成する工程とを少なく
とも含む方法により行うアクティブマトリクス液晶ディ
スプレイの製法。 - 【請求項５】 前記（ｊ）工程と（ｋ）工程とのあいだ
に （ｍ）前記ゲート電極をマスクとしてＣＭＯＳ駆動回路
用薄膜トランジスタの内の第１導電型薄膜トランジスタ
および画素部第１導電型薄膜トランジスタの半導体層中
に前記イオン注入による第１導電型不純物の濃度よりも
低い濃度で第１導電型不純物をイオン注入する工程が付
加されてなる請求項４記載のアクティブマトリクス液晶
ディスプレイの製法。 - 【請求項６】 ＣＭＯＳ駆動回路用薄膜トランジスタを
構成する第１導電型薄膜トランジスタと第２導電型薄膜
トランジスタの内の少なくともどちらか一方のチャネル
半導体膜に、ソース／ドレイン領域と反対の導電型の不
純物元素が低濃度にドーピングされてなる請求項２、
３、４または５記載のアクティブマトリクス液晶ディス
プレイの製法。 - 【請求項７】 少なくとも前記画素部の薄膜トランジス
タおよびＣＭＯＳ駆動回路用第１導電型薄膜トランジス
タの前記チャネル用半導体膜に第２導電型不純物が低濃
度にドープされてなる請求項２、３、４、５または６記
載のアクティブマトリクス液晶ディスプレイの製法。 - 【請求項８】 前記ＣＭＯＳ駆動回路用第２導電型薄膜
トランジスタへの前記工程の（ｄ）、（ｆ）または
（ｋ）の第２導電型不純物のイオン注入の際に第２導電
型不純物の入射角を２０度以上傾け斜め注入により行う
工程を少なくとも含む請求項２、３、４、５、６または
７記載のアクティブマトリクス液晶ディスプレイの製
法。 - 【請求項９】 前記ゲート電極用薄膜として第１の導電
型不純物をドープしたＰｏｌｙ−Ｓｉ膜を用いるばあい
該薄膜の成膜後に該ゲート電極の表面にＣＭＯＳ駆動回
路用第２導電型薄膜トランジスタを形成するためにイオ
ン注入した第２導電型不純物に対し、 （ゲート電極中の第１の導電型不純物濃度＋イオン注入
する第１の不純物濃度）＞（イオン注入する第２の不純
物濃度） が成立する濃度以上の第１導電型不純物をイオン注入す
る請求項２または３記載のアクティブマトリクス液晶デ
ィスプレイの製法。 - 【請求項１０】 請求項２ないし９の何れかに記載の製
法において、絶縁性基板として、透明基板の少なくとも
一部にＭｏ、Ｗ、Ｔａ、Ｔｉ、またはＮｉの高融点金属
あるいはそのシリサイドからなる遮光膜を施したものを
用いて薄膜トランジスタを作製するアクティブマトリク
ス液晶ディスプレイの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11996195A JP3599827B2 (ja) | 1994-05-20 | 1995-05-18 | アクティブマトリクス液晶ディスプレイの製法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-106794 | 1994-05-20 | ||
| JP10679494 | 1994-05-20 | ||
| JP11996195A JP3599827B2 (ja) | 1994-05-20 | 1995-05-18 | アクティブマトリクス液晶ディスプレイの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837313A true JPH0837313A (ja) | 1996-02-06 |
| JP3599827B2 JP3599827B2 (ja) | 2004-12-08 |
Family
ID=26446901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11996195A Expired - Fee Related JP3599827B2 (ja) | 1994-05-20 | 1995-05-18 | アクティブマトリクス液晶ディスプレイの製法 |
Country Status (1)
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|---|---|
| JP (1) | JP3599827B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196594A (ja) * | 1999-08-31 | 2001-07-19 | Fujitsu Ltd | 薄膜トランジスタ、液晶表示用基板及びその製造方法 |
| JP2002500829A (ja) * | 1998-03-28 | 2002-01-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 薄膜トランジスタを有する電子装置 |
| US6373460B1 (en) | 1996-07-22 | 2002-04-16 | Sharp Kabushiki Kaisha | Matrix-type image display device having level shifters |
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