JP2003188385A - 薄膜トランジスタ基板及びその製造方法 - Google Patents
薄膜トランジスタ基板及びその製造方法Info
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- 239000000758 substrate Substances 0.000 title claims abstract description 151
- 239000010409 thin film Substances 0.000 title claims abstract description 78
- 238000000034 method Methods 0.000 title description 76
- 239000010408 film Substances 0.000 claims abstract description 962
- 239000010410 layer Substances 0.000 claims abstract description 225
- 239000004065 semiconductor Substances 0.000 claims abstract description 170
- 239000011229 interlayer Substances 0.000 claims abstract description 131
- 238000009413 insulation Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 64
- 239000011347 resin Substances 0.000 claims description 40
- 229920005989 resin Polymers 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 37
- 238000000059 patterning Methods 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 4
- 229910006404 SnO 2 Inorganic materials 0.000 claims description 3
- 239000013039 cover film Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 80
- 238000004519 manufacturing process Methods 0.000 description 77
- 229910004298 SiO 2 Inorganic materials 0.000 description 51
- 230000008569 process Effects 0.000 description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 42
- 229920005591 polysilicon Polymers 0.000 description 40
- 238000007796 conventional method Methods 0.000 description 17
- 230000002093 peripheral effect Effects 0.000 description 17
- 230000001133 acceleration Effects 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 12
- 238000001259 photo etching Methods 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 8
- 239000011521 glass Substances 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000006479 redox reaction Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018509 Al—N Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 102100021735 Galectin-2 Human genes 0.000 description 1
- 101000592773 Halobacterium salinarum (strain ATCC 700922 / JCM 11081 / NRC-1) 50S ribosomal protein L22 Proteins 0.000 description 1
- 101001042446 Homo sapiens Galectin-2 Proteins 0.000 description 1
- 101100350459 Oryza sativa subsp. japonica RR26 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101150110620 RR22 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 層間容量を低減できると共に、コンタクトホ
ール内の導電膜のステップカバレジを向上させて安定し
たコンタクトが得られる薄膜トランジスタ基板を提供す
る。 【解決手段】 ソース部１４ａ及びドレイン部１４ｂを
備えた半導体層１４と、半導体層１４の上に形成された
絶縁膜１６及びゲート電極２０と、誘電率が相互に異な
る積層膜からなり、ゲート電極２０を被覆する層間絶縁
膜２２，２４と、層間絶縁膜２２，２４に形成されたソ
ース部コンタクトホール２５及びドレイン部コンタクト
ホール２５と、ソース部コンタクトホール２５を介して
ソース部１４ａに接続された画素電極２６と、ドレイン
部コンタクトホール２５を介してドレイン部１４ｂに接
続され、画素電極２６と同一膜で形成された第１導電膜
２６ａと、第１導電膜２６ａを介してドレイン部１４ｂ
に接続された第２導電膜２８とを含む。
ール内の導電膜のステップカバレジを向上させて安定し
たコンタクトが得られる薄膜トランジスタ基板を提供す
る。 【解決手段】 ソース部１４ａ及びドレイン部１４ｂを
備えた半導体層１４と、半導体層１４の上に形成された
絶縁膜１６及びゲート電極２０と、誘電率が相互に異な
る積層膜からなり、ゲート電極２０を被覆する層間絶縁
膜２２，２４と、層間絶縁膜２２，２４に形成されたソ
ース部コンタクトホール２５及びドレイン部コンタクト
ホール２５と、ソース部コンタクトホール２５を介して
ソース部１４ａに接続された画素電極２６と、ドレイン
部コンタクトホール２５を介してドレイン部１４ｂに接
続され、画素電極２６と同一膜で形成された第１導電膜
２６ａと、第１導電膜２６ａを介してドレイン部１４ｂ
に接続された第２導電膜２８とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ基
板及びその製造方法に係り、更に詳しくは、多結晶シリ
コン膜を能動層に用いた薄膜トランジスタを有する薄膜
トランジスタ基板及びその製造方法に関する。
板及びその製造方法に係り、更に詳しくは、多結晶シリ
コン膜を能動層に用いた薄膜トランジスタを有する薄膜
トランジスタ基板及びその製造方法に関する。
【０００２】
【従来の技術】液晶表示パネルは、薄くて軽量であると
ともに低電圧で駆動できて消費電力が少ないという長所
があり、各種電子機器に広く使用されている。特に、画
素毎にＴＦＴ素子（Thin Film Transistor）等のスイッ
チング素子が設けられたアクティブマトリクス方式の液
晶パネルは、表示品質の点でもＣＲＴ(Cathode-Ray Tub
e)に匹敵するほど優れているため、携帯テレビやパーソ
ナルコンピュータなどのディスプレイに使用されてい
る。
ともに低電圧で駆動できて消費電力が少ないという長所
があり、各種電子機器に広く使用されている。特に、画
素毎にＴＦＴ素子（Thin Film Transistor）等のスイッ
チング素子が設けられたアクティブマトリクス方式の液
晶パネルは、表示品質の点でもＣＲＴ(Cathode-Ray Tub
e)に匹敵するほど優れているため、携帯テレビやパーソ
ナルコンピュータなどのディスプレイに使用されてい
る。
【０００３】一般的なＴＮ(Twisted Nematic)型液晶表
示パネルは、２枚の透明ガラス基板の間に液晶を封入し
た構造を有している。それらのガラス基板の相互に対向
する２つの面（対向面）のうち、一方の面側にはブラッ
クマトリクス、カラーフィルタ及びコモン電極などが形
成され、また、他方の面側にはＴＦＴ素子及び画素電極
などが形成されている。更に、各ガラス基板の対向面と
反対側の面には、それぞれ偏光板が取り付けられてい
る。
示パネルは、２枚の透明ガラス基板の間に液晶を封入し
た構造を有している。それらのガラス基板の相互に対向
する２つの面（対向面）のうち、一方の面側にはブラッ
クマトリクス、カラーフィルタ及びコモン電極などが形
成され、また、他方の面側にはＴＦＴ素子及び画素電極
などが形成されている。更に、各ガラス基板の対向面と
反対側の面には、それぞれ偏光板が取り付けられてい
る。
【０００４】これらの２枚の偏光板は、例えば偏光板の
偏光軸が互いに直交するように配置され、これによれ
ば、電界をかけない状態では光を透過し、電界を印加し
た状態では遮光するモード、すなわちノーマリホワイト
モードとなる。また、２枚の偏光板の偏光軸が平行な場
合には、電圧をかけない状態では光を遮断し、電圧を印
加した状態では透過するモード、すなわちノーマリブラ
ックモードとなる。
偏光軸が互いに直交するように配置され、これによれ
ば、電界をかけない状態では光を透過し、電界を印加し
た状態では遮光するモード、すなわちノーマリホワイト
モードとなる。また、２枚の偏光板の偏光軸が平行な場
合には、電圧をかけない状態では光を遮断し、電圧を印
加した状態では透過するモード、すなわちノーマリブラ
ックモードとなる。
【０００５】ところで、近年、アモルファスシリコンＴ
ＦＴに替えて、多結晶シリコン（ポリシリコン）ＴＦＴ
が使用されるようになってきている。アモルファスシリ
コンＴＦＴは電流担体の移動度が低いので、画素駆動用
のドライバＩＣを別途用意してＴＦＴ基板と接続する必
要があるが、ポリシリコンＴＦＴは電流担体の移動度が
大きいので、ドライバＩＣをＴＦＴ基板上に画素用ＴＦ
Ｔと一体的に形成することができる。これにより、ドラ
イバＩＣを別途用意する必要がなく、液晶パネルなどの
コストを削減することできるという利点がある。
ＦＴに替えて、多結晶シリコン（ポリシリコン）ＴＦＴ
が使用されるようになってきている。アモルファスシリ
コンＴＦＴは電流担体の移動度が低いので、画素駆動用
のドライバＩＣを別途用意してＴＦＴ基板と接続する必
要があるが、ポリシリコンＴＦＴは電流担体の移動度が
大きいので、ドライバＩＣをＴＦＴ基板上に画素用ＴＦ
Ｔと一体的に形成することができる。これにより、ドラ
イバＩＣを別途用意する必要がなく、液晶パネルなどの
コストを削減することできるという利点がある。
【０００６】（従来のポリシリコンＴＦＴ基板の製造方
法（１））図１３は従来のポリシリコンＴＦＴ基板の製
造方法（１）を示す断面図である。図１３（ａ）に示す
ように、従来のポリシリコンＴＦＴ基板の製造方法
（１）は、まず、ガラスなどの透明絶縁性基板１００上
に、下から順に、膜厚が５０ｎｍのシリコン窒化膜（Ｓ
ｉＮ膜）１０２と膜厚が１００ｎｍ程度のシリコン酸化
膜（ＳｉＯ2膜）１０４とを成膜してバッファー層１０
６とする。なお、ＳｉＮ膜１０２は、透明絶縁性基板１
００からＴＦＴへの不純物の拡散を防止するブロッキン
グ膜として機能する。
法（１））図１３は従来のポリシリコンＴＦＴ基板の製
造方法（１）を示す断面図である。図１３（ａ）に示す
ように、従来のポリシリコンＴＦＴ基板の製造方法
（１）は、まず、ガラスなどの透明絶縁性基板１００上
に、下から順に、膜厚が５０ｎｍのシリコン窒化膜（Ｓ
ｉＮ膜）１０２と膜厚が１００ｎｍ程度のシリコン酸化
膜（ＳｉＯ2膜）１０４とを成膜してバッファー層１０
６とする。なお、ＳｉＮ膜１０２は、透明絶縁性基板１
００からＴＦＴへの不純物の拡散を防止するブロッキン
グ膜として機能する。
【０００７】次いで、バッファー層１０６上にポリシリ
コン膜などの半導体層を成膜し、フォトエッチングによ
り、この半導体層を島状にパターニングして半導体層パ
ターン１０８を形成する（マスク工程（１））。
コン膜などの半導体層を成膜し、フォトエッチングによ
り、この半導体層を島状にパターニングして半導体層パ
ターン１０８を形成する（マスク工程（１））。
【０００８】次いで、図１３（ｂ）に示すように、半導
体層パターン１０８及びバッファ層１０６上に、下から
順に、ＳｉＯ2膜とアルミニウム膜（Ａｌ膜）とを成膜
し、続いて、これらの膜をフォトエッチングによりパタ
ーニングして、ゲート絶縁膜１１０、ゲート電極１１２
及びゲート配線１１２ａとする（マスク工程（２））。
体層パターン１０８及びバッファ層１０６上に、下から
順に、ＳｉＯ2膜とアルミニウム膜（Ａｌ膜）とを成膜
し、続いて、これらの膜をフォトエッチングによりパタ
ーニングして、ゲート絶縁膜１１０、ゲート電極１１２
及びゲート配線１１２ａとする（マスク工程（２））。
【０００９】次いで、図１３（ｃ）に示すように、ゲー
ト電極１１２をマスクにして、Ｐ+（リン）イオンを半
導体層パターン１０８中に注入することにより、Ｎチャ
ネルＴＦＴのソース部１０８ａ及びドレイン部１０８ｂ
を形成する。
ト電極１１２をマスクにして、Ｐ+（リン）イオンを半
導体層パターン１０８中に注入することにより、Ｎチャ
ネルＴＦＴのソース部１０８ａ及びドレイン部１０８ｂ
を形成する。
【００１０】なお、ドライバなどの周辺回路をＣＭＯＳ
回路で透明絶縁性基板１００上に一体的に形成する場合
は、まず、透明絶縁性基板１００の全面にＰ+イオンを
注入してＮ型のソース部及びドレイン部を形成する。続
いて、画素及び周辺回路用のＮチャネルＴＦＴが形成さ
れる領域をレジスト膜などのマスクで被覆し、周辺回路
のＰチャネルＴＦＴが形成される領域に、選択的にＢ+
（ボロン）イオンなどの不純物をＰ+イオンの約２倍以
上のドーズ量で注入する。これにより、ＮチャネルＴＦ
Ｔ及びＰチャネルＴＦＴのソース部及びドレイン部がそ
れぞれ形成される（マクス工程（２ａ））。
回路で透明絶縁性基板１００上に一体的に形成する場合
は、まず、透明絶縁性基板１００の全面にＰ+イオンを
注入してＮ型のソース部及びドレイン部を形成する。続
いて、画素及び周辺回路用のＮチャネルＴＦＴが形成さ
れる領域をレジスト膜などのマスクで被覆し、周辺回路
のＰチャネルＴＦＴが形成される領域に、選択的にＢ+
（ボロン）イオンなどの不純物をＰ+イオンの約２倍以
上のドーズ量で注入する。これにより、ＮチャネルＴＦ
Ｔ及びＰチャネルＴＦＴのソース部及びドレイン部がそ
れぞれ形成される（マクス工程（２ａ））。
【００１１】次いで、図１３（ｄ）に示すように、ゲー
ト電極１１２、ゲート配線１１２ａ及び半導体層パター
ン１０８の上に膜厚が３００ｎｍのＳｉＯ2膜からなる
層間絶縁膜１１６を成膜する。続いて、ソース部１０８
ａ、ドレイン部１０８ｂ及びゲート配線１１２ａ上の層
間絶縁膜１１６をフォトエッチングより開口して第１コ
ンタクトホール１１６ａを形成する（マスク工程
（３））。
ト電極１１２、ゲート配線１１２ａ及び半導体層パター
ン１０８の上に膜厚が３００ｎｍのＳｉＯ2膜からなる
層間絶縁膜１１６を成膜する。続いて、ソース部１０８
ａ、ドレイン部１０８ｂ及びゲート配線１１２ａ上の層
間絶縁膜１１６をフォトエッチングより開口して第１コ
ンタクトホール１１６ａを形成する（マスク工程
（３））。
【００１２】続いて、層間絶縁膜１１６上に膜厚が３０
０ｎｍのモリブデン（Ｍｏ）膜を成膜し、このＭｏ膜を
フォトエッチングによりパターニングすることにより、
配線電極１１８を形成する（マスク工程（４））。これ
により、配線電極１１８が半導体層パターン１０８のソ
ース部１０８ａ、ドレイン部１０８ｂ及びゲート配線１
１２ａにそれぞれ接続される。
０ｎｍのモリブデン（Ｍｏ）膜を成膜し、このＭｏ膜を
フォトエッチングによりパターニングすることにより、
配線電極１１８を形成する（マスク工程（４））。これ
により、配線電極１１８が半導体層パターン１０８のソ
ース部１０８ａ、ドレイン部１０８ｂ及びゲート配線１
１２ａにそれぞれ接続される。
【００１３】次いで、図１３（ｅ）に示すように、膜厚
が３００ｎｍのシリコン窒化膜（ＳｉＮ）膜からなる保
護膜１２０を成膜し、ソース部１０８ａ及びゲート配線
１１２ａに接続された配線電極１１８上の保護膜１２０
を開口して第２のコンタクトホール１２０ａを形成する
（マスク工程（５））。なお、保護膜１２０は、外部か
ら侵入するＮａイオンなどの可動イオンのＴＦＴへの拡
散を防止するブロック膜として機能する。
が３００ｎｍのシリコン窒化膜（ＳｉＮ）膜からなる保
護膜１２０を成膜し、ソース部１０８ａ及びゲート配線
１１２ａに接続された配線電極１１８上の保護膜１２０
を開口して第２のコンタクトホール１２０ａを形成する
（マスク工程（５））。なお、保護膜１２０は、外部か
ら侵入するＮａイオンなどの可動イオンのＴＦＴへの拡
散を防止するブロック膜として機能する。
【００１４】次いで、保護膜１２０上にＩＴＯ（Indium
Tin Oxide）を成膜し、このＩＴＯ膜をフォトエッチン
グによりパターニングして、ソース部１０８ａに配線電
極１１８を介して電気的に接続される画素電極１２２を
形成する（マスク工程（６））。このとき、同時に、ゲ
ート配線１１２ａに接続された配線電極１１８上に画素
電極１２２と同一層のＩＴＯ膜１２２ａを形成する。
Tin Oxide）を成膜し、このＩＴＯ膜をフォトエッチン
グによりパターニングして、ソース部１０８ａに配線電
極１１８を介して電気的に接続される画素電極１２２を
形成する（マスク工程（６））。このとき、同時に、ゲ
ート配線１１２ａに接続された配線電極１１８上に画素
電極１２２と同一層のＩＴＯ膜１２２ａを形成する。
【００１５】以上説明したように、従来のポリシリコン
ＴＦＴ基板を製造するためには、ＮチャネルＴＦＴのみ
を形成する場合では、少なくとも６回のマスク工程が必
要であり、また、Ｃ−ＭＯＳを形成する場合では、少な
くとも７回のマスク工程が必要である。なお、各マスク
工程は、１）基板洗浄、２）フォトレジスト塗布、３）
乾燥、４）露光、５）現像、６）ベーキング、７）薄膜
のエッチング又は不純物イオン注入、及び、８）レジス
ト剥離の８つの小工程を有する。
ＴＦＴ基板を製造するためには、ＮチャネルＴＦＴのみ
を形成する場合では、少なくとも６回のマスク工程が必
要であり、また、Ｃ−ＭＯＳを形成する場合では、少な
くとも７回のマスク工程が必要である。なお、各マスク
工程は、１）基板洗浄、２）フォトレジスト塗布、３）
乾燥、４）露光、５）現像、６）ベーキング、７）薄膜
のエッチング又は不純物イオン注入、及び、８）レジス
ト剥離の８つの小工程を有する。
【００１６】（従来のポリシリコンＴＦＴ基板の製造方
法（２））図１４及び図１５は従来のポリシリコンＴＦ
Ｔ基板の製造方法（２）を示す断面図である。従来のポ
リシリコンＴＦＴ基板の製造方法（２）は、画素用ＴＦ
Ｔがオフ電流を抑制する目的でＬＤＤ（Lightly Doped
Drain）構造を有し、かつ低消費電力化を目的に周辺回
路がＣＭＯＳのＴＦＴにより構成されたＴＦＴ基板の製
造方法に係るものである。
法（２））図１４及び図１５は従来のポリシリコンＴＦ
Ｔ基板の製造方法（２）を示す断面図である。従来のポ
リシリコンＴＦＴ基板の製造方法（２）は、画素用ＴＦ
Ｔがオフ電流を抑制する目的でＬＤＤ（Lightly Doped
Drain）構造を有し、かつ低消費電力化を目的に周辺回
路がＣＭＯＳのＴＦＴにより構成されたＴＦＴ基板の製
造方法に係るものである。
【００１７】従来のポリシリコンＴＦＴ基板の製造方法
（２）は、図１４（ａ）に示すように、まず、透明絶縁
性基板２００の上に、下から順に、下地ＳｉＮ膜２０２
及び下地ＳｉＯ2膜２０４を成膜する。続いて、下地Ｓ
ｉＯ2膜２０４上にアモルファスシリコン（ａ−Ｓｉ）
膜を成膜し、ａ−Ｓｉ膜をレーザーにより結晶化してポ
リシリコン（ｐ−Ｓｉ）膜に変換する。次いで、ｐ−Ｓ
ｉ膜上にレジスト膜２０８をパターニングし、このレジ
スト膜２０８をマスクにしてｐ−Ｓｉ膜をエッチングし
て島状のｐ−Ｓｉ膜パターン２０６を形成する（マスク
工程（１））。
（２）は、図１４（ａ）に示すように、まず、透明絶縁
性基板２００の上に、下から順に、下地ＳｉＮ膜２０２
及び下地ＳｉＯ2膜２０４を成膜する。続いて、下地Ｓ
ｉＯ2膜２０４上にアモルファスシリコン（ａ−Ｓｉ）
膜を成膜し、ａ−Ｓｉ膜をレーザーにより結晶化してポ
リシリコン（ｐ−Ｓｉ）膜に変換する。次いで、ｐ−Ｓ
ｉ膜上にレジスト膜２０８をパターニングし、このレジ
スト膜２０８をマスクにしてｐ−Ｓｉ膜をエッチングし
て島状のｐ−Ｓｉ膜パターン２０６を形成する（マスク
工程（１））。
【００１８】次いで、図１４（ｂ）に示すように、レジ
スト膜２０８を除去した後に、ｐ−Ｓｉ膜パターン２０
６及び下地下ＳｉＯ2膜２０４上に、下から順に、ゲー
ト絶縁膜と第１導電膜とを成膜する。続いて、第１導電
膜上にゲート電極を画定するためのレジスト膜２０８ａ
をパターニングして、これをマスクにして第１導電膜と
ゲート絶縁膜とをエッチングすることにより、ゲート電
極２１２及びゲート絶縁膜２１０を得る（マスク工程
（２））。このとき、ゲート電極２１２がサイドエッチ
ングされて、ゲート絶縁膜２１０の幅より細くなって形
成される。
スト膜２０８を除去した後に、ｐ−Ｓｉ膜パターン２０
６及び下地下ＳｉＯ2膜２０４上に、下から順に、ゲー
ト絶縁膜と第１導電膜とを成膜する。続いて、第１導電
膜上にゲート電極を画定するためのレジスト膜２０８ａ
をパターニングして、これをマスクにして第１導電膜と
ゲート絶縁膜とをエッチングすることにより、ゲート電
極２１２及びゲート絶縁膜２１０を得る（マスク工程
（２））。このとき、ゲート電極２１２がサイドエッチ
ングされて、ゲート絶縁膜２１０の幅より細くなって形
成される。
【００１９】次いで、図１４（ｃ）に示すように、Ｐチ
ャネルＴＦＴ領域にレジスト膜２０８ｂをパターニング
して、このレジスト膜２０８ｂをマスクにして、Ｎチャ
ネルＴＦＴが形成される領域にイオンドーピング装置で
Ｐ+イオンを選択的に注入する（マスク工程（３））。
このとき、低加速エネルギーのドーピング条件で、Ｐ +
イオンをゲート電極２１２及びゲート絶縁膜２１０をマ
スクとしてイオン注入することにより、ゲート絶縁膜２
１０両側面から外側のｐ−Ｓｉ膜パターン２０６に高濃
度不純物領域（ｎ+層）を形成する。
ャネルＴＦＴ領域にレジスト膜２０８ｂをパターニング
して、このレジスト膜２０８ｂをマスクにして、Ｎチャ
ネルＴＦＴが形成される領域にイオンドーピング装置で
Ｐ+イオンを選択的に注入する（マスク工程（３））。
このとき、低加速エネルギーのドーピング条件で、Ｐ +
イオンをゲート電極２１２及びゲート絶縁膜２１０をマ
スクとしてイオン注入することにより、ゲート絶縁膜２
１０両側面から外側のｐ−Ｓｉ膜パターン２０６に高濃
度不純物領域（ｎ+層）を形成する。
【００２０】続いて、高加速エネルギーのドーピング条
件で、ゲート電極をマスクにし、かつゲート絶縁膜２１
０を通してイオンドーピング装置でＰ+イオンを注入す
ることにより、ゲート電極２１２の両側面から外側のゲ
ート絶縁膜２１０の直下のｐ−Ｓｉ膜パターン２０６に
低濃度不純物領域（ｎ-層）を形成する。これにより、
ＮチャネルＴＦＴのソース部２０６ａ及びドレイン部２
０６ｂが形成され、しかもｎ-層がチャネルとドレイン
部２１０ｂとの間に設けられたＮチャネルＴＦＴのＬＤ
Ｄ構造が形成される。
件で、ゲート電極をマスクにし、かつゲート絶縁膜２１
０を通してイオンドーピング装置でＰ+イオンを注入す
ることにより、ゲート電極２１２の両側面から外側のゲ
ート絶縁膜２１０の直下のｐ−Ｓｉ膜パターン２０６に
低濃度不純物領域（ｎ-層）を形成する。これにより、
ＮチャネルＴＦＴのソース部２０６ａ及びドレイン部２
０６ｂが形成され、しかもｎ-層がチャネルとドレイン
部２１０ｂとの間に設けられたＮチャネルＴＦＴのＬＤ
Ｄ構造が形成される。
【００２１】次いで、レジスト膜２０８ｂを除去した
後、図１４（ｄ）に示すように、ＮチャネルＴＦＴ領域
をレジスト膜２０８ｃでマスクして、イオンドーピング
装置によりＢ+イオンをドープする（マスク工程４）。
後、図１４（ｄ）に示すように、ＮチャネルＴＦＴ領域
をレジスト膜２０８ｃでマスクして、イオンドーピング
装置によりＢ+イオンをドープする（マスク工程４）。
【００２２】このとき、低加速エネルギーのドーピング
条件で、Ｂ+イオンをゲート電極２１２及びゲート絶縁
膜２１０をマスクとしてイオン注入することにより、ゲ
ート絶縁膜２１０両側面から外側のｐ−Ｓｉ膜パターン
２０６に高濃度不純物領域（Ｐ+層）を形成する。続い
て、高加速エネルギーのドーピング条件で、ゲート電極
をマスクにし、かつゲート絶縁膜２１０を通してＢ+イ
オンを注入することにより、ゲート電極２１２の両側面
から外側のゲート絶縁膜２１０の直下のｐ−Ｓｉ膜パタ
ーン２０６に低濃度不純物領域（Ｐ-層）を形成する。
これにより、ＰチャネルＴＦＴのソース部２０６ｃ及び
ドレイン部２０６ｄが形成され、しかもＰチャネルＴＦ
ＴのＬＤＤ構造が形成される。
条件で、Ｂ+イオンをゲート電極２１２及びゲート絶縁
膜２１０をマスクとしてイオン注入することにより、ゲ
ート絶縁膜２１０両側面から外側のｐ−Ｓｉ膜パターン
２０６に高濃度不純物領域（Ｐ+層）を形成する。続い
て、高加速エネルギーのドーピング条件で、ゲート電極
をマスクにし、かつゲート絶縁膜２１０を通してＢ+イ
オンを注入することにより、ゲート電極２１２の両側面
から外側のゲート絶縁膜２１０の直下のｐ−Ｓｉ膜パタ
ーン２０６に低濃度不純物領域（Ｐ-層）を形成する。
これにより、ＰチャネルＴＦＴのソース部２０６ｃ及び
ドレイン部２０６ｄが形成され、しかもＰチャネルＴＦ
ＴのＬＤＤ構造が形成される。
【００２３】次いで、図１５（ａ）に示すように、エキ
シマレーザーなどを照射することにより、ｐ−Ｓｉ膜パ
ターン２０６に注入されたＢ+イオン及びＰ+イオンの活
性化を行う。
シマレーザーなどを照射することにより、ｐ−Ｓｉ膜パ
ターン２０６に注入されたＢ+イオン及びＰ+イオンの活
性化を行う。
【００２４】不純物の活性化を行った後に、図１５
（ｂ）に示すように、下から順に、ＳｉＯ2膜２１０ａ
及びＳｉＮ膜２１０ｂを成膜して第１層間絶縁膜２１０
とする。続いて、第１層間絶縁膜２１０上にレジスト膜
２０８ｄをパターニングし、このレジスト膜２０８ｄを
マスクにして、ＮチャネルＴＦＴのソース部２０６ａ及
びドレイン部２０６ｂとＰチャネルＴＦＴのソース部２
０６ｃ及びドレイン部２０６ｄとの上の第１層間絶縁膜
２１０をエッチングにより開口して、第１コンタクトホ
ール２１１を形成する（マスク工程（５））。
（ｂ）に示すように、下から順に、ＳｉＯ2膜２１０ａ
及びＳｉＮ膜２１０ｂを成膜して第１層間絶縁膜２１０
とする。続いて、第１層間絶縁膜２１０上にレジスト膜
２０８ｄをパターニングし、このレジスト膜２０８ｄを
マスクにして、ＮチャネルＴＦＴのソース部２０６ａ及
びドレイン部２０６ｂとＰチャネルＴＦＴのソース部２
０６ｃ及びドレイン部２０６ｄとの上の第１層間絶縁膜
２１０をエッチングにより開口して、第１コンタクトホ
ール２１１を形成する（マスク工程（５））。
【００２５】次いで、図１５（ｃ）に示すように、第１
層間絶縁膜２１０上に第２導電膜を成膜し、この第２導
電膜上にレジスト膜２０８ｅをパターニングし、このレ
ジスト膜２０８ｅをマスクにして第２導電膜をエッチン
グして配線電極２１２を形成する（マスク工程
（６））。
層間絶縁膜２１０上に第２導電膜を成膜し、この第２導
電膜上にレジスト膜２０８ｅをパターニングし、このレ
ジスト膜２０８ｅをマスクにして第２導電膜をエッチン
グして配線電極２１２を形成する（マスク工程
（６））。
【００２６】次いで、レジスト膜２０８ｄを除去した後
に、図１５（ｄ）に示すように、第２層間絶縁膜２１４
を成膜し、ＮチャネルＴＦＴのソース部２１０ａ上の第
２層間絶縁膜２１４をパターニングして、第２のコンタ
クトホール２１４ａを形成する（マスク工程（７））。
に、図１５（ｄ）に示すように、第２層間絶縁膜２１４
を成膜し、ＮチャネルＴＦＴのソース部２１０ａ上の第
２層間絶縁膜２１４をパターニングして、第２のコンタ
クトホール２１４ａを形成する（マスク工程（７））。
【００２７】次いで、図１５（ｅ）に示すように、第２
層間絶縁膜２１４上にＩＴＯ膜を成膜し、このＩＴＯ膜
をフォトエッチングによりパターニングすることによ
り、ＮチャネルＴＦＴのソース部２０６ａと配線電極２
１２を介して電気的に接続される画素電極２１６を形成
する（マスク工程（８））。
層間絶縁膜２１４上にＩＴＯ膜を成膜し、このＩＴＯ膜
をフォトエッチングによりパターニングすることによ
り、ＮチャネルＴＦＴのソース部２０６ａと配線電極２
１２を介して電気的に接続される画素電極２１６を形成
する（マスク工程（８））。
【００２８】以上説明したように、従来のポリシリコン
ＴＦＴ基板の製造方法（２）においては、少なくとも８
回のマスク工程を必要とする。
ＴＦＴ基板の製造方法（２）においては、少なくとも８
回のマスク工程を必要とする。
【００２９】次に、従来のポリシリコンＴＦＴ基板の製
造方法（３）の説明を行う。図１６は、従来のポリシリ
コンＴＦＴ基板の製造方法（３）を示す断面図である。
従来のポリシリコンＴＦＴ基板の製造方法（３）は、上
記した製造方法（２）において、反転ドープを用いるこ
とによりマスク工程を１回削減するものである。
造方法（３）の説明を行う。図１６は、従来のポリシリ
コンＴＦＴ基板の製造方法（３）を示す断面図である。
従来のポリシリコンＴＦＴ基板の製造方法（３）は、上
記した製造方法（２）において、反転ドープを用いるこ
とによりマスク工程を１回削減するものである。
【００３０】まず、上記した従来のポリシリコンＴＦＴ
基板の製造方法（２）と同様な方法により、図１４
（ｂ）と同一の構造を得る。次いで、レジスト膜２０８
ａを除去した後、図１６（ａ）に示すように、レジスト
膜をパターニングせずに透明絶縁性基板２００の全面に
イオンドーピング装置でＰ+イオンを注入する。このと
き、上記した従来のポリシリコンＴＦＴ基板の製造方法
（３）と同様な方法により、ＬＤＤ構造を有するＮチャ
ネルＴＦＴのソース部２０６ａ及びドレイン部２０６ｂ
が形成される。また、同時に、ＰチャネルＴＦＴ領域の
ｐ−Ｓｉ膜パターン２０６にもＰ+イオンが注入され、
その部分がｎ型となる。
基板の製造方法（２）と同様な方法により、図１４
（ｂ）と同一の構造を得る。次いで、レジスト膜２０８
ａを除去した後、図１６（ａ）に示すように、レジスト
膜をパターニングせずに透明絶縁性基板２００の全面に
イオンドーピング装置でＰ+イオンを注入する。このと
き、上記した従来のポリシリコンＴＦＴ基板の製造方法
（３）と同様な方法により、ＬＤＤ構造を有するＮチャ
ネルＴＦＴのソース部２０６ａ及びドレイン部２０６ｂ
が形成される。また、同時に、ＰチャネルＴＦＴ領域の
ｐ−Ｓｉ膜パターン２０６にもＰ+イオンが注入され、
その部分がｎ型となる。
【００３１】次いで、図１６（ｂ）に示すように、Ｎチ
ャネルＴＦＴ領域をレジスト膜２０８ｆでマスクし、Ｐ
チャネルＴＦＴ領域に、上記したＰ+イオンのドーズ量
の２倍以上のドーズ量でＢ+イオンを注入して、ｎ型の
ｐ−Ｓｉ膜パターン２０６をｐ型に反転させて、Ｐチャ
ネルＴＦＴのソース部２０６ｃ及びドレイン部２０６ｄ
を形成する。このとき、ＰチャネルＴＦＴにおいても、
ＬＤＤが形成されるようなイオンドーピング条件でＢ+
イオンを注入する。
ャネルＴＦＴ領域をレジスト膜２０８ｆでマスクし、Ｐ
チャネルＴＦＴ領域に、上記したＰ+イオンのドーズ量
の２倍以上のドーズ量でＢ+イオンを注入して、ｎ型の
ｐ−Ｓｉ膜パターン２０６をｐ型に反転させて、Ｐチャ
ネルＴＦＴのソース部２０６ｃ及びドレイン部２０６ｄ
を形成する。このとき、ＰチャネルＴＦＴにおいても、
ＬＤＤが形成されるようなイオンドーピング条件でＢ+
イオンを注入する。
【００３２】次いで、レジスト膜２０８ｆを除去した後
に、図１５（ａ）〜（ｅ）で示される上記した従来のポ
リシリコンＴＦＴ基板の製造方法（２）と同様な方法で
ポリシリコンＴＦＴ基板を製造する。
に、図１５（ａ）〜（ｅ）で示される上記した従来のポ
リシリコンＴＦＴ基板の製造方法（２）と同様な方法で
ポリシリコンＴＦＴ基板を製造する。
【００３３】
【発明が解決しようとする課題】前述した従来のポリシ
リコンＴＦＴの製造方法（１）においては、マスク工程
を少なくとも６回行う必要がある。マスク工程が多くな
ると必然的に製造工数が多くなるため、膨大な設備投資
を行う必要があり、製造コストの上昇を招く。
リコンＴＦＴの製造方法（１）においては、マスク工程
を少なくとも６回行う必要がある。マスク工程が多くな
ると必然的に製造工数が多くなるため、膨大な設備投資
を行う必要があり、製造コストの上昇を招く。
【００３４】また、画素用ＴＦＴを駆動する周辺回路の
付加容量を減らして高速動作を行うためには、ゲート電
極１１２と配線電極１１８との間の層間容量をできるだ
け小さくする必要がある。
付加容量を減らして高速動作を行うためには、ゲート電
極１１２と配線電極１１８との間の層間容量をできるだ
け小さくする必要がある。
【００３５】また、液晶表示パネルの更なる高精細化に
より、開口率が小さくなる傾向があり、このため、液晶
表示パネルの画像においては暗くなる傾向となる。この
対策として、画素を区画するデータバスライン及びゲー
トバスラインの上方まで画素電極を延在させ、これらの
バスラインにより画素間の領域を遮光するいわゆるバス
ライン遮光方式が用いられている。図１７はバスライン
遮光の一例を示す断面図である。
より、開口率が小さくなる傾向があり、このため、液晶
表示パネルの画像においては暗くなる傾向となる。この
対策として、画素を区画するデータバスライン及びゲー
トバスラインの上方まで画素電極を延在させ、これらの
バスラインにより画素間の領域を遮光するいわゆるバス
ライン遮光方式が用いられている。図１７はバスライン
遮光の一例を示す断面図である。
【００３６】図１７に示すように、バスライン遮光方式
でのポリシリコンＴＦＴ素子１１９を含む部分の断面構
造は、ガラス基板１００の上にバッファー層１０６が形
成され、バッファー層１０６上にはｐ−Ｓｉ膜１０８が
形成され、ｐ−Ｓｉ膜１０８上にはゲート絶縁膜１１０
を介してゲート電極（ゲートバスライン）１１２が形成
されている。
でのポリシリコンＴＦＴ素子１１９を含む部分の断面構
造は、ガラス基板１００の上にバッファー層１０６が形
成され、バッファー層１０６上にはｐ−Ｓｉ膜１０８が
形成され、ｐ−Ｓｉ膜１０８上にはゲート絶縁膜１１０
を介してゲート電極（ゲートバスライン）１１２が形成
されている。
【００３７】このようにしてポリシリコンＴＦＴ１１９
が構成され、ポリシリコンＴＦＴ１１９のソース部１１
９ａは層間絶縁膜１１６に形成された第２コンタクトホ
ール１２１ｂを介してデータバスライン１１８と同一層
で形成された配線電極１１８に接続されている。また、
ゲート電極１１２上には層間絶縁膜１１６を介してデー
タバスライン１１８が延在して形成されている。
が構成され、ポリシリコンＴＦＴ１１９のソース部１１
９ａは層間絶縁膜１１６に形成された第２コンタクトホ
ール１２１ｂを介してデータバスライン１１８と同一層
で形成された配線電極１１８に接続されている。また、
ゲート電極１１２上には層間絶縁膜１１６を介してデー
タバスライン１１８が延在して形成されている。
【００３８】データバスライン１１８上には保護膜１２
０が形成され、保護膜１２０に形成された第３コンタク
トホール１２０ａを介して配線電極１１８と接続された
画素電極１２２が形成されている。この画素電極はゲー
ト電極１１２又はデータバスライン１１８に重なる位置
まで延在して形成されている。従来、このようにしてゲ
ートバスライン１１２及びデータバスライン１１８を利
用して遮光を行っている。
０が形成され、保護膜１２０に形成された第３コンタク
トホール１２０ａを介して配線電極１１８と接続された
画素電極１２２が形成されている。この画素電極はゲー
ト電極１１２又はデータバスライン１１８に重なる位置
まで延在して形成されている。従来、このようにしてゲ
ートバスライン１１２及びデータバスライン１１８を利
用して遮光を行っている。
【００３９】ＣＦ基板にブラックマトリクスを設けて遮
光する方法では、ＴＦＴ基板とＣＦ基板とのマスク合わ
せのずれは３〜５μｍ程度必要であるのに対し、バスラ
イン遮光方式では、ＴＦＴ基板上でのマスク合わせのず
れのみを考慮すればよいので、マスク合わせのずれを１
〜２μｍと小さくすることができる。このため、液晶表
示パネルの開口率が大きくなり、コントラストが高い画
像が得られる。
光する方法では、ＴＦＴ基板とＣＦ基板とのマスク合わ
せのずれは３〜５μｍ程度必要であるのに対し、バスラ
イン遮光方式では、ＴＦＴ基板上でのマスク合わせのず
れのみを考慮すればよいので、マスク合わせのずれを１
〜２μｍと小さくすることができる。このため、液晶表
示パネルの開口率が大きくなり、コントラストが高い画
像が得られる。
【００４０】バスライン遮光方式では、ゲートバスライ
ン１１２又はデータバスライン１１８と画素電極１２２
とを層間絶縁膜１１６や保護膜１２０を挟んで形成する
必要があるため、寄生容量が大きくなりやすい。このた
め、この寄生容量を小さくして、バスライン１１２，１
１８から画素へのカップリングを小さくする必要があ
る。従って、層間絶縁膜１１６や保護膜１２０の誘電率
を下げ、かつそれらの膜厚を厚くすることが望ましい。
ン１１２又はデータバスライン１１８と画素電極１２２
とを層間絶縁膜１１６や保護膜１２０を挟んで形成する
必要があるため、寄生容量が大きくなりやすい。このた
め、この寄生容量を小さくして、バスライン１１２，１
１８から画素へのカップリングを小さくする必要があ
る。従って、層間絶縁膜１１６や保護膜１２０の誘電率
を下げ、かつそれらの膜厚を厚くすることが望ましい。
【００４１】層間絶縁膜１１６及び保護膜１２０はそれ
ぞれＳｉＯ2膜（誘電率：３．９程度）及びＳｉＮ膜
（誘電率：７程度）からなり、ＳｉＮ膜の誘電率はかな
り高い。従って、寄生容量を減らすため誘電率が高い保
護膜１２０を省略する方法が考えられるが、Ｎａなどの
可動イオンの侵入をブロックするためには保護膜１２０
（ＳｉＮ膜）を使用する必要がある。
ぞれＳｉＯ2膜（誘電率：３．９程度）及びＳｉＮ膜
（誘電率：７程度）からなり、ＳｉＮ膜の誘電率はかな
り高い。従って、寄生容量を減らすため誘電率が高い保
護膜１２０を省略する方法が考えられるが、Ｎａなどの
可動イオンの侵入をブロックするためには保護膜１２０
（ＳｉＮ膜）を使用する必要がある。
【００４２】例えば、ＳｉＯ2膜（膜厚３００ｎｍ）と
同等な層間容量とするためには、ＳｉＯ2膜（膜厚２９
０ｎｍ）／ＳｉＮ膜（膜厚２００ｎｍ）の積層構造にす
る必要があり、層間膜の膜厚が４９０ｎｍと厚くなって
しまう。
同等な層間容量とするためには、ＳｉＯ2膜（膜厚２９
０ｎｍ）／ＳｉＮ膜（膜厚２００ｎｍ）の積層構造にす
る必要があり、層間膜の膜厚が４９０ｎｍと厚くなって
しまう。
【００４３】更なる層間容量の低容量化に対応するため
には、層間膜（層間絶縁膜１１６及び保護膜１２０）の
膜厚を厚くする必要がある。ところが、この層間膜を厚
くすると、コンタクトホール内で配線電極（データバス
ライン）１１８のステップカバレジが悪くなり、その結
果、コンタクト不良が発生しやすいという問題がある。
には、層間膜（層間絶縁膜１１６及び保護膜１２０）の
膜厚を厚くする必要がある。ところが、この層間膜を厚
くすると、コンタクトホール内で配線電極（データバス
ライン）１１８のステップカバレジが悪くなり、その結
果、コンタクト不良が発生しやすいという問題がある。
【００４４】また、前述した従来のポリシリコンＴＦＴ
の製造方法（２）においては、ＬＤＤ構造を有するポリ
シリコンＴＦＴを形成するには、８回のマスク工程が必
要である。このため、従来のポリシリコンＴＦＴの製造
方法（１）と同様に、製造工数が多くなり、その結果、
膨大な設備投資を必要とするので、製造コストの上昇を
招く。
の製造方法（２）においては、ＬＤＤ構造を有するポリ
シリコンＴＦＴを形成するには、８回のマスク工程が必
要である。このため、従来のポリシリコンＴＦＴの製造
方法（１）と同様に、製造工数が多くなり、その結果、
膨大な設備投資を必要とするので、製造コストの上昇を
招く。
【００４５】しかも、イオン注入を伴うマスク工程にお
いては、レジストの表層部に変質層が形成されるため、
剥離液のみでは除去できず、このため、ドライアッシン
グと組み合わせてレジスト剥離を行う必要があり、生産
性が悪いという問題がある。
いては、レジストの表層部に変質層が形成されるため、
剥離液のみでは除去できず、このため、ドライアッシン
グと組み合わせてレジスト剥離を行う必要があり、生産
性が悪いという問題がある。
【００４６】また、前述した従来のポリシリコンＴＦＴ
の製造方法（３）では反転ドープ法を用いてＣＭＯＳの
ＴＦＴを製造するため、ｎ型をｐ型に反転させるイオン
注入工程が必要である。このイオン注入工程では、Ｎチ
ャネルＴＦＴの領域をレジストマスクで覆い、Ｐチャネ
ルＴＦＴ領域に従来の２倍以上のドーズ量のｐ型不純物
を注入してｎ型をｐ型に反転させるので、イオン注入時
間が長くなり生産性が低下する。
の製造方法（３）では反転ドープ法を用いてＣＭＯＳの
ＴＦＴを製造するため、ｎ型をｐ型に反転させるイオン
注入工程が必要である。このイオン注入工程では、Ｎチ
ャネルＴＦＴの領域をレジストマスクで覆い、Ｐチャネ
ルＴＦＴ領域に従来の２倍以上のドーズ量のｐ型不純物
を注入してｎ型をｐ型に反転させるので、イオン注入時
間が長くなり生産性が低下する。
【００４７】また、このイオン注入工程では、レジスト
マスクにも通常の２倍以上のドーズ量の不純物が注入さ
れることになるため、レジスト膜の表層部に更に除去し
ずらい変質層が形成されることになる。このため、ドラ
イアッシングに係る時間が長くなり、生産性が低下す
る。
マスクにも通常の２倍以上のドーズ量の不純物が注入さ
れることになるため、レジスト膜の表層部に更に除去し
ずらい変質層が形成されることになる。このため、ドラ
イアッシングに係る時間が長くなり、生産性が低下す
る。
【００４８】なお、特開平６−５９２７９号公報には、
ＣＭＯＳのＴＦＴを製造する際、レジスト膜がイオン注
入により変質し、レジスト膜の剥離が困難になるため、
レジスト膜をイオン注入のマスクとして用いない方法が
記載されている。しかしながら、マスク工程を増加させ
ずにＬＤＤ構造を形成したりするなどの生産性を向上さ
せることについては、何ら考慮されていない。
ＣＭＯＳのＴＦＴを製造する際、レジスト膜がイオン注
入により変質し、レジスト膜の剥離が困難になるため、
レジスト膜をイオン注入のマスクとして用いない方法が
記載されている。しかしながら、マスク工程を増加させ
ずにＬＤＤ構造を形成したりするなどの生産性を向上さ
せることについては、何ら考慮されていない。
【００４９】本発明は以上の問題点を鑑みて創作された
ものであり、導電膜間に発生する寄生容量を低減できる
と共に、コンタクトホール内の導電膜のステップカバレ
ジを向上させて安定したコンタクトが得られる薄膜トラ
ンジスタ基板及びその製造方法を提供することを目的と
する。また、マスク工程を削減でき、生産性が高い薄膜
トランジスタ基板の製造方法を提供することを目的とす
る。
ものであり、導電膜間に発生する寄生容量を低減できる
と共に、コンタクトホール内の導電膜のステップカバレ
ジを向上させて安定したコンタクトが得られる薄膜トラ
ンジスタ基板及びその製造方法を提供することを目的と
する。また、マスク工程を削減でき、生産性が高い薄膜
トランジスタ基板の製造方法を提供することを目的とす
る。
【００５０】
【課題を解決するための手段】上記問題を解決するた
め、本発明は薄膜トランジスタ基板に係り、絶縁性基板
と、前記絶縁性基板の上に形成され、ソース部及びドレ
イン部を備えた半導体層と、前記半導体層の上に形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され
たゲート電極と、誘電率が相互に異なる複数の絶縁膜の
積層膜からなり、前記ゲート電極及び半導体層を被覆す
る層間絶縁膜と、前記半導体層のソース部上の前記層間
絶縁膜に形成されたソース部コンタクトホールと、前記
半導体層のドレイン部上の前記層間絶縁膜に形成された
ドレイン部コンタクトホールと、前記ソース部コンタク
トホールを介して前記ソース部に接続された画素電極
と、前記ドレイン部コンタクトホールを介して前記ドレ
イン部に接続され、前記画素電極と同一膜で形成された
第１導電膜と、前記第１導電膜を介して前記ドレイン部
に接続された第２導電膜とを有することを特徴とする。
め、本発明は薄膜トランジスタ基板に係り、絶縁性基板
と、前記絶縁性基板の上に形成され、ソース部及びドレ
イン部を備えた半導体層と、前記半導体層の上に形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され
たゲート電極と、誘電率が相互に異なる複数の絶縁膜の
積層膜からなり、前記ゲート電極及び半導体層を被覆す
る層間絶縁膜と、前記半導体層のソース部上の前記層間
絶縁膜に形成されたソース部コンタクトホールと、前記
半導体層のドレイン部上の前記層間絶縁膜に形成された
ドレイン部コンタクトホールと、前記ソース部コンタク
トホールを介して前記ソース部に接続された画素電極
と、前記ドレイン部コンタクトホールを介して前記ドレ
イン部に接続され、前記画素電極と同一膜で形成された
第１導電膜と、前記第１導電膜を介して前記ドレイン部
に接続された第２導電膜とを有することを特徴とする。
【００５１】前述したように、層間容量を小さくする目
的で層間絶縁膜を厚くする場合、コンタクトホールのア
スペクト比が大きくなるため、コンタクトホール内に形
成される導電膜のステップカバレジが悪くなり、コンタ
クト不良が発生する恐れがある。
的で層間絶縁膜を厚くする場合、コンタクトホールのア
スペクト比が大きくなるため、コンタクトホール内に形
成される導電膜のステップカバレジが悪くなり、コンタ
クト不良が発生する恐れがある。
【００５２】本発明によれば、第２導電膜が画素電極と
同一膜で形成された第１導電膜を介してドレイン部に電
気的に接続されている。一般的に、画素電極となる第１
導電膜（例えばＩＴＯ膜やＳｎＯ2膜などの透明導電
膜）はステップカバレジがよい状態で成膜される特性を
もっている。
同一膜で形成された第１導電膜を介してドレイン部に電
気的に接続されている。一般的に、画素電極となる第１
導電膜（例えばＩＴＯ膜やＳｎＯ2膜などの透明導電
膜）はステップカバレジがよい状態で成膜される特性を
もっている。
【００５３】このため、層間絶縁膜を厚くすることでコ
ンタクトホールのアスペクト比が大きくなる場合におい
ても、第１導電膜がステップカバレジのよい状態でコン
タクトホール内に形成される。従って、第２導電膜のス
テップカバレジが悪い場合でも、第２導電膜は第１導電
膜を介してドレイン部などとコンタクト抵抗が低い状態
で電気的に接続されるようになる。
ンタクトホールのアスペクト比が大きくなる場合におい
ても、第１導電膜がステップカバレジのよい状態でコン
タクトホール内に形成される。従って、第２導電膜のス
テップカバレジが悪い場合でも、第２導電膜は第１導電
膜を介してドレイン部などとコンタクト抵抗が低い状態
で電気的に接続されるようになる。
【００５４】上記した薄膜トランジスタ基板において、
前記ゲート電極と同一膜で形成されたゲート配線と、前
記ゲート配線上の前記層間絶縁膜に形成されたゲート配
線部コンタクトホールと、前記ゲート配線部コンタクト
ホールを介して前記ゲート配線に接続され、前記画素電
極と同一膜で形成された第３導電膜と、前記第３導電膜
を介して前記ゲート配線に接続され、前記第２導電膜と
同一膜で形成された第４導電膜とを有するようにしても
よい。
前記ゲート電極と同一膜で形成されたゲート配線と、前
記ゲート配線上の前記層間絶縁膜に形成されたゲート配
線部コンタクトホールと、前記ゲート配線部コンタクト
ホールを介して前記ゲート配線に接続され、前記画素電
極と同一膜で形成された第３導電膜と、前記第３導電膜
を介して前記ゲート配線に接続され、前記第２導電膜と
同一膜で形成された第４導電膜とを有するようにしても
よい。
【００５５】すなわち、ゲート電極と同一膜で形成され
たゲート配線上のコンタクトホールにおいても、上記し
た構造と同様な構造としてもよい。
たゲート配線上のコンタクトホールにおいても、上記し
た構造と同様な構造としてもよい。
【００５６】また、上記した薄膜トランジスタ基板にお
いて、前記層間絶縁膜は、下から順に、無機絶縁膜と感
光性の樹脂絶縁膜とにより構成されるようにしてもよ
い。
いて、前記層間絶縁膜は、下から順に、無機絶縁膜と感
光性の樹脂絶縁膜とにより構成されるようにしてもよ
い。
【００５７】例えば、無機絶縁膜としてシリコン窒化膜
を含む膜とし、また、樹脂絶縁膜としてポジ型の感光性
樹脂を厚膜で形成することにより、可動イオンをブロッ
クすることができると共に、層間容量を小さくすること
ができる。また、ポジ型の感光性樹脂は露光・現像によ
り開口部を形成することができるので、なだらかな順テ
ーパー形状が得られ、コンタクトホール内の導電膜のス
テップカバレジが更に改善されるようになる。
を含む膜とし、また、樹脂絶縁膜としてポジ型の感光性
樹脂を厚膜で形成することにより、可動イオンをブロッ
クすることができると共に、層間容量を小さくすること
ができる。また、ポジ型の感光性樹脂は露光・現像によ
り開口部を形成することができるので、なだらかな順テ
ーパー形状が得られ、コンタクトホール内の導電膜のス
テップカバレジが更に改善されるようになる。
【００５８】また、上記問題を解決するため、本発明は
薄膜トランジスタ基板の製造方法に係り、絶縁性基板の
上方に、一導電型チャネル用半導体層及び反対導電型チ
ャネル用半導体層のパターンを形成する工程と、前記半
導体層の上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上にゲート電極となる導電膜を形成する工程
と、前記導電膜及び前記ゲート絶縁膜をパターニングす
ることにより、前記反対導電型チャネル用半導体層の上
に、下から順に、反対導電型チャネル用ゲート絶縁膜
と、前記反対導電型チャネル用ゲート絶縁膜の幅より細
い幅を有する反対導電型チャネル用ゲート電極とが積層
された構造を形成すると同時に、前記一導電型チャネル
用半導体層を被覆する前記ゲート絶縁膜と前記導電膜と
が積層されたカバー積層膜のパターンを形成する工程
と、前記反対導電型チャネル用ゲート電極及びゲート絶
縁膜の少なくともいずれか一方をマスクに利用して、反
対導電型不純物を前記反対導電型チャネル用半導体層に
導入して、所定の反対導電型チャネル用ソース部及びド
レイン部を形成する工程と、前記カバー積層膜をパター
ニングすることにより、下から順に、一導電型チャネル
用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁
膜の幅より細い幅を有する一導電型チャネル用ゲート電
極とが積層された構造を形成する形成する工程と、前記
一導電型チャネル用ゲート電極及びゲート絶縁膜のうち
の少なくともいずれか一方をマスクに利用して、一導電
型不純物を前記一導電型チャネル用半導体層に導入し
て、所定の一導電型チャネル用ソース部及びドレイン部
を形成する工程とを有することを特徴とする。
薄膜トランジスタ基板の製造方法に係り、絶縁性基板の
上方に、一導電型チャネル用半導体層及び反対導電型チ
ャネル用半導体層のパターンを形成する工程と、前記半
導体層の上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上にゲート電極となる導電膜を形成する工程
と、前記導電膜及び前記ゲート絶縁膜をパターニングす
ることにより、前記反対導電型チャネル用半導体層の上
に、下から順に、反対導電型チャネル用ゲート絶縁膜
と、前記反対導電型チャネル用ゲート絶縁膜の幅より細
い幅を有する反対導電型チャネル用ゲート電極とが積層
された構造を形成すると同時に、前記一導電型チャネル
用半導体層を被覆する前記ゲート絶縁膜と前記導電膜と
が積層されたカバー積層膜のパターンを形成する工程
と、前記反対導電型チャネル用ゲート電極及びゲート絶
縁膜の少なくともいずれか一方をマスクに利用して、反
対導電型不純物を前記反対導電型チャネル用半導体層に
導入して、所定の反対導電型チャネル用ソース部及びド
レイン部を形成する工程と、前記カバー積層膜をパター
ニングすることにより、下から順に、一導電型チャネル
用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁
膜の幅より細い幅を有する一導電型チャネル用ゲート電
極とが積層された構造を形成する形成する工程と、前記
一導電型チャネル用ゲート電極及びゲート絶縁膜のうち
の少なくともいずれか一方をマスクに利用して、一導電
型不純物を前記一導電型チャネル用半導体層に導入し
て、所定の一導電型チャネル用ソース部及びドレイン部
を形成する工程とを有することを特徴とする。
【００５９】本発明は、例えば、以下に示す方法で行わ
れる。すなわち、まず、Ｐチャネル用のゲート電極の幅
がゲート絶縁膜の幅より細くなるようにして階段構造を
形成すると同時に、Ｎチャネル領域をカバー積層膜で覆
う。その後、Ｐチャネルのゲート電極及びゲート絶縁膜
の少なくともいずれか一方をマスクに使用してｐ型不純
物をＰチャネル半導体層に導入することにより、Ｐチャ
ネル用のソース部及びドレイン部を形成する。このと
き、Ｐチャネルのゲート電極及びゲート絶縁膜は階段形
状となっているので、所定のｐ型不純物を２回導入する
ことにより、ＬＤＤ構造を形成してもよい。また、ｐ型
不純物のドーズ量においては、Ｎチャネル用ソース部及
びドレイン部を形成するためのｎ型不純物により導電型
が反転しないドーズ量とするのが好ましい。
れる。すなわち、まず、Ｐチャネル用のゲート電極の幅
がゲート絶縁膜の幅より細くなるようにして階段構造を
形成すると同時に、Ｎチャネル領域をカバー積層膜で覆
う。その後、Ｐチャネルのゲート電極及びゲート絶縁膜
の少なくともいずれか一方をマスクに使用してｐ型不純
物をＰチャネル半導体層に導入することにより、Ｐチャ
ネル用のソース部及びドレイン部を形成する。このと
き、Ｐチャネルのゲート電極及びゲート絶縁膜は階段形
状となっているので、所定のｐ型不純物を２回導入する
ことにより、ＬＤＤ構造を形成してもよい。また、ｐ型
不純物のドーズ量においては、Ｎチャネル用ソース部及
びドレイン部を形成するためのｎ型不純物により導電型
が反転しないドーズ量とするのが好ましい。
【００６０】次いで、Ｎチャネルにおいても、同様にし
て階段形状のゲート電極及びゲート絶縁膜を形成し、ゲ
ート電極及びゲート絶縁膜のうちの少なくともいずれか
一方をマスクにして、ｎ型不純物をＮチャネル用半導体
層に導入してＮチャネルのソース部及びドレイン部を形
成する。また、Ｎチャネルにおいても、ゲート絶縁膜及
びゲート電極が階段形状に形成されるので、所定のｎ型
不純物を所定の条件で２回導入することによりＬＤＤ構
造を形成してもよい。
て階段形状のゲート電極及びゲート絶縁膜を形成し、ゲ
ート電極及びゲート絶縁膜のうちの少なくともいずれか
一方をマスクにして、ｎ型不純物をＮチャネル用半導体
層に導入してＮチャネルのソース部及びドレイン部を形
成する。また、Ｎチャネルにおいても、ゲート絶縁膜及
びゲート電極が階段形状に形成されるので、所定のｎ型
不純物を所定の条件で２回導入することによりＬＤＤ構
造を形成してもよい。
【００６１】このようにすることにより、Ｃ−ＭＯＳの
ＴＦＴの製造に係る不純物導入工程において、レジスト
膜をマスクにして不純物を導入する工程がなくなるの
で、イオン導入によりレジスト膜の表層部に変質層が形
成されてレジスト膜の除去に時間がかかるという不具合
は発生しなくなる。
ＴＦＴの製造に係る不純物導入工程において、レジスト
膜をマスクにして不純物を導入する工程がなくなるの
で、イオン導入によりレジスト膜の表層部に変質層が形
成されてレジスト膜の除去に時間がかかるという不具合
は発生しなくなる。
【００６２】また、従来技術（２）では、ＬＤＤ構造を
有するＣ−ＭＯＳＴＦＴの製造工程で８回のマスク工程
が必要であるが、本実施形態では７回のマスク工程で製
造することができるので、生産効率を向上させることが
できる。
有するＣ−ＭＯＳＴＦＴの製造工程で８回のマスク工程
が必要であるが、本実施形態では７回のマスク工程で製
造することができるので、生産効率を向上させることが
できる。
【００６３】また、上記問題を解決するため、本発明は
薄膜トランジスタの製造方法に係り、絶縁性基板の上方
に、一導電型チャネル用半導体層及び反対導電型チャネ
ル用半導体層のパターンを形成する工程と、前記半導体
層の上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜の上にゲート電極となる導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記反対導
電型チャネル用半導体層の上に、反対導電型チャネル用
ゲート電極を形成すると同時に、前記一導電型チャネル
用半導体層を被覆するカバー導電膜のパターンを形成す
る工程と、前記反対導電型チャネル用ゲート電極をマス
クにし、かつ前記ゲート絶縁膜を通して、反対導電型不
純物を前記反対導電型チャネル用半導体層に導入して、
反対導電型チャネル用ソース部及びドレイン部を形成す
る工程と、前記カバー導電膜及びゲート絶縁膜をパター
ニングすることにより、下から順に、一導電型チャネル
用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁
膜の幅より細い幅を有する一導電型チャネル用ゲート電
極とが積層された構造を形成する工程と、一導電型チャ
ネル用ゲート電極及びゲート絶縁膜の少なくともいずれ
か一方をマスクに利用して、一導電型不純物を前記一導
電型チャネル用半導体層に導入して、所定の一導電型チ
ャネル用ソース部及びドレイン部を形成する工程とを有
することを特徴とする。
薄膜トランジスタの製造方法に係り、絶縁性基板の上方
に、一導電型チャネル用半導体層及び反対導電型チャネ
ル用半導体層のパターンを形成する工程と、前記半導体
層の上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜の上にゲート電極となる導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記反対導
電型チャネル用半導体層の上に、反対導電型チャネル用
ゲート電極を形成すると同時に、前記一導電型チャネル
用半導体層を被覆するカバー導電膜のパターンを形成す
る工程と、前記反対導電型チャネル用ゲート電極をマス
クにし、かつ前記ゲート絶縁膜を通して、反対導電型不
純物を前記反対導電型チャネル用半導体層に導入して、
反対導電型チャネル用ソース部及びドレイン部を形成す
る工程と、前記カバー導電膜及びゲート絶縁膜をパター
ニングすることにより、下から順に、一導電型チャネル
用ゲート絶縁膜と、前記一導電型チャネル用ゲート絶縁
膜の幅より細い幅を有する一導電型チャネル用ゲート電
極とが積層された構造を形成する工程と、一導電型チャ
ネル用ゲート電極及びゲート絶縁膜の少なくともいずれ
か一方をマスクに利用して、一導電型不純物を前記一導
電型チャネル用半導体層に導入して、所定の一導電型チ
ャネル用ソース部及びドレイン部を形成する工程とを有
することを特徴とする。
【００６４】本発明は、例えば、以下に示す方法により
行われる。ＮチャネルＴＦＴ領域がカバー導電膜でマス
クされるようにして、ＰチャネルＴＦＴ用のゲート電極
を形成する。このとき、下地のゲート絶縁膜をパターニ
ングしない。次いで、ＰチャネルＴＦＴ用のゲート電極
をマスクにし、かつゲート絶縁膜を通して、ｐ型不純物
を導入してＬＤＤを備えないＰチャネルＴＦＴを形成す
る。ｐ型不純物のドーズ量においては、Ｎチャネル用ソ
ース部及びドレイン部を形成するためのｎ型不純物によ
り導電型が反転しないドーズ量とするのが好ましい。
行われる。ＮチャネルＴＦＴ領域がカバー導電膜でマス
クされるようにして、ＰチャネルＴＦＴ用のゲート電極
を形成する。このとき、下地のゲート絶縁膜をパターニ
ングしない。次いで、ＰチャネルＴＦＴ用のゲート電極
をマスクにし、かつゲート絶縁膜を通して、ｐ型不純物
を導入してＬＤＤを備えないＰチャネルＴＦＴを形成す
る。ｐ型不純物のドーズ量においては、Ｎチャネル用ソ
ース部及びドレイン部を形成するためのｎ型不純物によ
り導電型が反転しないドーズ量とするのが好ましい。
【００６５】次いで、Ｎチャネル用ゲート電極及びゲー
ト絶縁膜を階段形状に形成し、Ｎチャネル用ゲート電極
及びゲート絶縁膜のうちの少なくともいずれか一方をマ
スクに利用して、ｎ型不純物をＮチャネル用半導体層に
導入してＮチャネルのソース部及びドレイン部を形成す
る。このとき、Ｎチャネル用ゲート電極及びゲート絶縁
膜の階段形状を利用して、ｎ型不純物を所定の条件で導
入することにより、ＬＤＤ構造を形成してもよい。
ト絶縁膜を階段形状に形成し、Ｎチャネル用ゲート電極
及びゲート絶縁膜のうちの少なくともいずれか一方をマ
スクに利用して、ｎ型不純物をＮチャネル用半導体層に
導入してＮチャネルのソース部及びドレイン部を形成す
る。このとき、Ｎチャネル用ゲート電極及びゲート絶縁
膜の階段形状を利用して、ｎ型不純物を所定の条件で導
入することにより、ＬＤＤ構造を形成してもよい。
【００６６】ＰチャネルＴＦＴは、主に周辺回路に使用
されるものであるのでオフリークがなく、また、ホット
キャリアによる劣化が殆どないため、必ずしもＬＤＤ構
造を必要としない。本発明の薄膜トランジスタ基板の製
造方法では、ＰチャネルＴＦＴにＬＤＤを形成しないた
め、ｐ型不純物の導入時間を短縮することができ、生産
効率を向上させることができる。
されるものであるのでオフリークがなく、また、ホット
キャリアによる劣化が殆どないため、必ずしもＬＤＤ構
造を必要としない。本発明の薄膜トランジスタ基板の製
造方法では、ＰチャネルＴＦＴにＬＤＤを形成しないた
め、ｐ型不純物の導入時間を短縮することができ、生産
効率を向上させることができる。
【００６７】また、従来技術（２）よりマスク工程を１
工程削減することができる。更に、レジスト膜をマスク
した状態でイオン導入を行わないので、イオン導入によ
りレジスト膜の表層部に変質層が形成されてレジスト膜
の除去に時間がかかるという不具合は発生しなくなる。
工程削減することができる。更に、レジスト膜をマスク
した状態でイオン導入を行わないので、イオン導入によ
りレジスト膜の表層部に変質層が形成されてレジスト膜
の除去に時間がかかるという不具合は発生しなくなる。
【００６８】また、上記問題を解決するため、本発明は
薄膜トランジスタ基板の製造方法に係り、絶縁性基板の
上方に、一導電型チャネル用半導体層及び反対導電型チ
ャネル用半導体層のパターンを形成する工程と、前記半
導体層の上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上にゲート電極となる導電膜を形成する工程
と、前記導電膜及び前記ゲート絶縁膜をパターニングす
ることにより、前記一導電型チャネル用半導体層の上
に、下から順に、前記一導電型チャネル用ゲート絶縁膜
と、前記一導電型チャネル用ゲート絶縁膜の幅より細い
幅を有する一導電型チャネル用ゲート電極とが積層され
た構造を形成すると同時に、前記反対導電型チャネル用
半導体層を被覆する前記ゲート絶縁膜と前記導電膜とが
積層されたカバー積層膜のパターンを形成する工程と、
前記一導電型チャネル用ゲート電極及びゲート絶縁膜の
うちの少なくともいずれか一方をマスクに利用して、一
導電型不純物を前記一導電型チャネル用半導体層に導入
して、所定の一導電型チャネル用ソース部及びドレイン
部を形成する工程と、前記カバー積層膜に反対導電型チ
ャネル用ゲート電極が形成される領域を画定すると共
に、前記一導電型チャネル用半導体層及びゲート電極を
覆うレジスト膜をパターニングする工程と、前記レジス
ト膜をマスクにして前記積層カバー膜をエッチングする
ことにより、前記レジスト膜の幅と同等以上で、かつ所
定の幅を有する反対導電型チャネル用ゲート電極を形成
する形成する工程と、前記レジスト膜又は前記反対導電
型チャネル用ゲート電極をマスクにして、反対導電型不
純物を前記反対導電型チャネル用半導体層に導入して、
反対導電型チャネル用ソース部及びドレイン部を形成す
る工程とを有することを特徴とする。
薄膜トランジスタ基板の製造方法に係り、絶縁性基板の
上方に、一導電型チャネル用半導体層及び反対導電型チ
ャネル用半導体層のパターンを形成する工程と、前記半
導体層の上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上にゲート電極となる導電膜を形成する工程
と、前記導電膜及び前記ゲート絶縁膜をパターニングす
ることにより、前記一導電型チャネル用半導体層の上
に、下から順に、前記一導電型チャネル用ゲート絶縁膜
と、前記一導電型チャネル用ゲート絶縁膜の幅より細い
幅を有する一導電型チャネル用ゲート電極とが積層され
た構造を形成すると同時に、前記反対導電型チャネル用
半導体層を被覆する前記ゲート絶縁膜と前記導電膜とが
積層されたカバー積層膜のパターンを形成する工程と、
前記一導電型チャネル用ゲート電極及びゲート絶縁膜の
うちの少なくともいずれか一方をマスクに利用して、一
導電型不純物を前記一導電型チャネル用半導体層に導入
して、所定の一導電型チャネル用ソース部及びドレイン
部を形成する工程と、前記カバー積層膜に反対導電型チ
ャネル用ゲート電極が形成される領域を画定すると共
に、前記一導電型チャネル用半導体層及びゲート電極を
覆うレジスト膜をパターニングする工程と、前記レジス
ト膜をマスクにして前記積層カバー膜をエッチングする
ことにより、前記レジスト膜の幅と同等以上で、かつ所
定の幅を有する反対導電型チャネル用ゲート電極を形成
する形成する工程と、前記レジスト膜又は前記反対導電
型チャネル用ゲート電極をマスクにして、反対導電型不
純物を前記反対導電型チャネル用半導体層に導入して、
反対導電型チャネル用ソース部及びドレイン部を形成す
る工程とを有することを特徴とする。
【００６９】本発明は、例えば、以下に示す方法により
行われる。すなわち、まず、Ｎチャネル用のゲート電極
の幅がゲート絶縁膜の幅より細くなるようにして階段構
造を形成すると同時に、Ｐチャネル領域をカバー積層膜
で覆う。その後、Ｎチャネルのゲート電極及びゲート絶
縁膜の少なくともいずれか一方をマスクに使用してｎ型
不純物をＮチャネル半導体層に導入することにより、Ｎ
チャネル用のソース部及びドレイン部を形成する。
行われる。すなわち、まず、Ｎチャネル用のゲート電極
の幅がゲート絶縁膜の幅より細くなるようにして階段構
造を形成すると同時に、Ｐチャネル領域をカバー積層膜
で覆う。その後、Ｎチャネルのゲート電極及びゲート絶
縁膜の少なくともいずれか一方をマスクに使用してｎ型
不純物をＮチャネル半導体層に導入することにより、Ｎ
チャネル用のソース部及びドレイン部を形成する。
【００７０】次いで、ＮチャネルＴＦＴ領域をマスク
し、かつＰチャネルＴＦＴ用のゲート電極を形成するた
めのレジスト膜をパターニングし、カバー積層膜をエッ
チングしてＰチャネルＴＦＴ用のゲート電極を形成す
る。このとき、ゲート電極がレジスト膜の幅と同等以上
で、かつ所定の幅になるようにする。
し、かつＰチャネルＴＦＴ用のゲート電極を形成するた
めのレジスト膜をパターニングし、カバー積層膜をエッ
チングしてＰチャネルＴＦＴ用のゲート電極を形成す
る。このとき、ゲート電極がレジスト膜の幅と同等以上
で、かつ所定の幅になるようにする。
【００７１】続いて、レジストを残した状態で、レジス
ト膜又はＰチャネル用ゲート電極をマスクにし、かつゲ
ート絶縁膜を通してｐ型不純物をＰチャネル用半導体層
に導入してＬＤＤ構造を備えないＰチャネルＴＦＴを形
成する。
ト膜又はＰチャネル用ゲート電極をマスクにし、かつゲ
ート絶縁膜を通してｐ型不純物をＰチャネル用半導体層
に導入してＬＤＤ構造を備えないＰチャネルＴＦＴを形
成する。
【００７２】このようにすることにより、反転ドープを
行うことなく、従来技術（２）よりマスク工程を１工程
削減することができる。また、ＰチャネルではＬＤＤ構
造を形成しないので、不純物導入時間を短縮することが
できる。
行うことなく、従来技術（２）よりマスク工程を１工程
削減することができる。また、ＰチャネルではＬＤＤ構
造を形成しないので、不純物導入時間を短縮することが
できる。
【００７３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。
て、添付の図面を参照して説明する。
【００７４】（第１の実施の形態）図１及び図２は本発
明の第１実施形態の薄膜トランジスタ基板の製造方法を
示す断面図である。
明の第１実施形態の薄膜トランジスタ基板の製造方法を
示す断面図である。
【００７５】本実施形態の薄膜トランジスタ基板の製造
方法は、図１（ａ）に示すように、まず、ガラスなどか
らなる透明絶縁性基板１０の上に、ＣＶＤにより、下か
ら順に、ＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂをそれぞ
れ５０ｎｍ／１００ｎｍの膜厚で成膜してバッファー層
１２とする。
方法は、図１（ａ）に示すように、まず、ガラスなどか
らなる透明絶縁性基板１０の上に、ＣＶＤにより、下か
ら順に、ＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂをそれぞ
れ５０ｎｍ／１００ｎｍの膜厚で成膜してバッファー層
１２とする。
【００７６】その後、バッファー層１２上に膜厚が５０
ｎｍのポリシリコン（ｐ−Ｓｉ）膜を成膜し、フォトエ
ッチングにより、このｐ−Ｓｉ膜をパターニングして島
状の半導体層１４を形成する（マスク工程（１））。
ｎｍのポリシリコン（ｐ−Ｓｉ）膜を成膜し、フォトエ
ッチングにより、このｐ−Ｓｉ膜をパターニングして島
状の半導体層１４を形成する（マスク工程（１））。
【００７７】次いで、半導体層１４及びバッファー層１
２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ
2膜をＣＶＤにより成膜する。続いて、ＳｉＯ2膜上に下
から順に、Ａｌ膜（アルミニウム膜）及びＭｏ膜（モリ
ブデン膜）をスパッタリングにより成膜する。
２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ
2膜をＣＶＤにより成膜する。続いて、ＳｉＯ2膜上に下
から順に、Ａｌ膜（アルミニウム膜）及びＭｏ膜（モリ
ブデン膜）をスパッタリングにより成膜する。
【００７８】続いて、図１（ｂ）に示すように、フォト
エッチングにより、Ｍｏ膜、Ａｌ膜及びＳｉＯ2膜をパ
ターニングすることにより、Ｍｏ膜１８及びＡｌ膜１７
により構成されるゲート電極２０とゲート絶縁膜１６を
形成する（マスク工程（２））。このとき、同時にゲー
ト配線２０ａを形成する。このゲート配線２０ａは周辺
回路のＮチャネルＴＦＴのゲートとＰチャネルＴＦＴの
ゲートとの接続、周辺回路の並列接続される複数のＴＦ
Ｔの相互接続又は画素用ＴＦＴと周辺回路のＴＦＴとの
接続などに用いられる。
エッチングにより、Ｍｏ膜、Ａｌ膜及びＳｉＯ2膜をパ
ターニングすることにより、Ｍｏ膜１８及びＡｌ膜１７
により構成されるゲート電極２０とゲート絶縁膜１６を
形成する（マスク工程（２））。このとき、同時にゲー
ト配線２０ａを形成する。このゲート配線２０ａは周辺
回路のＮチャネルＴＦＴのゲートとＰチャネルＴＦＴの
ゲートとの接続、周辺回路の並列接続される複数のＴＦ
Ｔの相互接続又は画素用ＴＦＴと周辺回路のＴＦＴとの
接続などに用いられる。
【００７９】次いで、図１（ｃ）に示すように、ゲート
電極２０をマスクに使用して、Ｐ+イオンを半導体層１
４中に注入して、ＮチャネルＴＦＴのソース部１４ａ及
びドレイン部１４ｂを形成する。
電極２０をマスクに使用して、Ｐ+イオンを半導体層１
４中に注入して、ＮチャネルＴＦＴのソース部１４ａ及
びドレイン部１４ｂを形成する。
【００８０】なお、ドライバなどの周辺回路をＣ−ＭＯ
Ｓ回路で形成する場合は、まず、ＮチャネルＴＦＴを形
成するため、透明絶縁性基板１０の全面にＰ+イオンを
注入する。その後、ＮチャネルＴＦＴ領域をレジストマ
スクで覆い、ＰチャネルＴＦＴ領域に選択的にＢ+イオ
ンなどの不純物を上記Ｐ+イオンの２倍以上のドーズ量
で注入することにより、ＮチャネルＴＦＴ及びＰチャネ
ルＴＦＴを形成することができる（マスク工程（２
ａ））。
Ｓ回路で形成する場合は、まず、ＮチャネルＴＦＴを形
成するため、透明絶縁性基板１０の全面にＰ+イオンを
注入する。その後、ＮチャネルＴＦＴ領域をレジストマ
スクで覆い、ＰチャネルＴＦＴ領域に選択的にＢ+イオ
ンなどの不純物を上記Ｐ+イオンの２倍以上のドーズ量
で注入することにより、ＮチャネルＴＦＴ及びＰチャネ
ルＴＦＴを形成することができる（マスク工程（２
ａ））。
【００８１】あるいは、逆に、透明絶縁性基板１０の全
面にＢ+イオンなどの不純物を注入してＰチャネルＴＦ
Ｔを形成し、次いで、ＰチャネルＴＦＴ領域をレジスト
マスクで覆い、ＮチャネルＴＦＴの領域に選択的にＰ+
イオンを上記Ｂ+イオンの２倍以上のドーズ量で注入し
てもよい。
面にＢ+イオンなどの不純物を注入してＰチャネルＴＦ
Ｔを形成し、次いで、ＰチャネルＴＦＴ領域をレジスト
マスクで覆い、ＮチャネルＴＦＴの領域に選択的にＰ+
イオンを上記Ｂ+イオンの２倍以上のドーズ量で注入し
てもよい。
【００８２】次いで、図１（ｄ）に示すように、図１
（ｃ）に示される構造の上に、下から順に、ＳｉＯ2膜
２２ａ及びＳｉＮ膜２２ｂをそれぞれＣＶＤにより成膜
して無機層間絶縁膜２２とする。この無機層間絶縁膜２
２はＳｉＮ膜２２ｂを含むので、Ｎａなどの可動イオン
のＴＦＴへの拡散を防止するブロック膜として機能す
る。
（ｃ）に示される構造の上に、下から順に、ＳｉＯ2膜
２２ａ及びＳｉＮ膜２２ｂをそれぞれＣＶＤにより成膜
して無機層間絶縁膜２２とする。この無機層間絶縁膜２
２はＳｉＮ膜２２ｂを含むので、Ｎａなどの可動イオン
のＴＦＴへの拡散を防止するブロック膜として機能す
る。
【００８３】続いて、透明絶縁性基板１０を洗浄した
後、無機層間絶縁膜２２上にポジ型の感光性ポリイミド
などの塗布膜を塗布する。次いで、この塗布膜を乾燥さ
せ、露光・現像を行い、ベークすることにより、膜厚が
１〜３μｍの樹脂層間絶縁膜２４を形成する。
後、無機層間絶縁膜２２上にポジ型の感光性ポリイミド
などの塗布膜を塗布する。次いで、この塗布膜を乾燥さ
せ、露光・現像を行い、ベークすることにより、膜厚が
１〜３μｍの樹脂層間絶縁膜２４を形成する。
【００８４】この樹脂層間絶縁膜２４は感光性樹脂であ
るため、ポジ型の場合は、露光された部分が現像液に溶
解し、これにより、所定の開口部を形成することができ
る。このようにして、ソース部１４ａ、ドレイン部１４
ｂ及びゲート配線２０ａ上の所定部が開口された状態で
樹脂層間絶縁膜２４が形成される。
るため、ポジ型の場合は、露光された部分が現像液に溶
解し、これにより、所定の開口部を形成することができ
る。このようにして、ソース部１４ａ、ドレイン部１４
ｂ及びゲート配線２０ａ上の所定部が開口された状態で
樹脂層間絶縁膜２４が形成される。
【００８５】しかも、樹脂層間絶縁膜２４の開口部は、
ポジ型の感光性樹脂が露光・現像により形成されたもの
であるため、なだらかな順テーパー形状（開口部の底部
から上部に向って径が大きくなっている形状）となる。
ポジ型の感光性樹脂が露光・現像により形成されたもの
であるため、なだらかな順テーパー形状（開口部の底部
から上部に向って径が大きくなっている形状）となる。
【００８６】次いで、樹脂層間絶縁膜２４の開口部の底
に露出した無機層間絶縁膜２２を、樹脂層間絶縁膜２４
をマスクにしてエッチングする。すなわち、樹脂層間絶
縁膜２４をマスクにしてＳｉＮ膜２２ｂをエッチング
し、次いで、ＳｉＯ2膜２２ａをエッチングする。
に露出した無機層間絶縁膜２２を、樹脂層間絶縁膜２４
をマスクにしてエッチングする。すなわち、樹脂層間絶
縁膜２４をマスクにしてＳｉＮ膜２２ｂをエッチング
し、次いで、ＳｉＯ2膜２２ａをエッチングする。
【００８７】本実施形態では、無機層間絶縁膜２２が下
から順にＳｉＯ2膜２２ａ／ＳｉＮ膜２２ｂの積層膜と
なっている。これは、ＳｉＮ膜２２ｂをエッチングする
際の半導体層１４に対するエッチングレート比（ｐ−Ｓ
ｉ膜のエッチレート／ＳｉＮ膜のエッチレート）は一般
的に低いためである。つまり、ＳｉＯ2膜２２ａをエッ
チングする際の半導体層１４に対するエッチングレート
比（ｐ−Ｓｉ膜のエッチレート／ＳｉＯ2膜のエッチレ
ート）が一般に高いので、ＳｉＯ2膜２２ａを半導体層
１４の直上に形成し、ＳｉＯ2膜のエッチングのオーバ
ーエッチングで半導体層１４が露出するようにしてい
る。なお、ＳｉＮ膜２２ｂのエッチングにおいて、エッ
チングレート比（ｐ−Ｓｉ膜のエッチレート／ＳｉＮ膜
のエッチレート）が高い条件を用いる場合は、ＳｉＯ2
膜２２ａを省略した形態としてもよい。
から順にＳｉＯ2膜２２ａ／ＳｉＮ膜２２ｂの積層膜と
なっている。これは、ＳｉＮ膜２２ｂをエッチングする
際の半導体層１４に対するエッチングレート比（ｐ−Ｓ
ｉ膜のエッチレート／ＳｉＮ膜のエッチレート）は一般
的に低いためである。つまり、ＳｉＯ2膜２２ａをエッ
チングする際の半導体層１４に対するエッチングレート
比（ｐ−Ｓｉ膜のエッチレート／ＳｉＯ2膜のエッチレ
ート）が一般に高いので、ＳｉＯ2膜２２ａを半導体層
１４の直上に形成し、ＳｉＯ2膜のエッチングのオーバ
ーエッチングで半導体層１４が露出するようにしてい
る。なお、ＳｉＮ膜２２ｂのエッチングにおいて、エッ
チングレート比（ｐ−Ｓｉ膜のエッチレート／ＳｉＮ膜
のエッチレート）が高い条件を用いる場合は、ＳｉＯ2
膜２２ａを省略した形態としてもよい。
【００８８】また、樹脂層間絶縁膜２４をマスクにして
ＳｉＮ膜２２ｂ及びＳｉＯ2膜２２ａをエッチングする
ため、エッチング時に樹脂層間絶縁膜２４に膜減りが発
生したり、サイドエッチングが発生したりする場合が想
定される。このため、無機層間絶縁膜２２は、可動イオ
ンからＴＦＴを保護できる最小限の膜厚で成膜されるこ
とが好ましい。
ＳｉＮ膜２２ｂ及びＳｉＯ2膜２２ａをエッチングする
ため、エッチング時に樹脂層間絶縁膜２４に膜減りが発
生したり、サイドエッチングが発生したりする場合が想
定される。このため、無機層間絶縁膜２２は、可動イオ
ンからＴＦＴを保護できる最小限の膜厚で成膜されるこ
とが好ましい。
【００８９】これにより、図１（ｄ）に示すように、ソ
ース部１４ａ、ドレイン部１４ｂ及びゲート配線２０ａ
が露出するコンタクトホール２５が形成される。このと
き、コンタクトホール２５は、樹脂層間絶縁膜２４の開
口部を主要部として構成されるので、良好な配線のステ
ップカバレジが得られる順テーパー形状で形成される。
ース部１４ａ、ドレイン部１４ｂ及びゲート配線２０ａ
が露出するコンタクトホール２５が形成される。このと
き、コンタクトホール２５は、樹脂層間絶縁膜２４の開
口部を主要部として構成されるので、良好な配線のステ
ップカバレジが得られる順テーパー形状で形成される。
【００９０】次いで、図２（ａ）に示すように、樹脂層
間絶縁膜２４及びコンタクトホール２５の内面上に、ス
パッタリングなどによりＩＴＯ膜２６ａを成膜する。Ｉ
ＴＯ膜２６ａの成膜条件の一例として、スパッタ装置を
用いて、Ａｒ：２５０ｓｃｃｍ、Ｏ2：０．４ｓｃｃ
ｍ、圧力：０．８Ｐａ、ＤＣ電力１Ｗ／ｃｍ2、基板温
度３０℃の条件で成膜することができる。このとき、上
記スパッタ条件の一例で成膜されたＩＴＯ膜２６ａはス
テップカバレジが良好な状態でコンタクトホール２５の
内面上に成膜される。なお、ＩＴＯ膜の代わりにＳｎＯ
2膜を使用してもよい。
間絶縁膜２４及びコンタクトホール２５の内面上に、ス
パッタリングなどによりＩＴＯ膜２６ａを成膜する。Ｉ
ＴＯ膜２６ａの成膜条件の一例として、スパッタ装置を
用いて、Ａｒ：２５０ｓｃｃｍ、Ｏ2：０．４ｓｃｃ
ｍ、圧力：０．８Ｐａ、ＤＣ電力１Ｗ／ｃｍ2、基板温
度３０℃の条件で成膜することができる。このとき、上
記スパッタ条件の一例で成膜されたＩＴＯ膜２６ａはス
テップカバレジが良好な状態でコンタクトホール２５の
内面上に成膜される。なお、ＩＴＯ膜の代わりにＳｎＯ
2膜を使用してもよい。
【００９１】次いで、ＩＴＯ膜２６ａ上に、下から順
に、Ｔｉ膜／Ａｌ膜／Ｍｏ膜をそれぞれ３０ｎｍ／３０
０ｎｍ／５０ｎｍの膜厚で成膜して、Ｔｉ膜／Ａｌ膜／
Ｍｏ膜により構成される金属膜を形成する。
に、Ｔｉ膜／Ａｌ膜／Ｍｏ膜をそれぞれ３０ｎｍ／３０
０ｎｍ／５０ｎｍの膜厚で成膜して、Ｔｉ膜／Ａｌ膜／
Ｍｏ膜により構成される金属膜を形成する。
【００９２】次いで、同じく図２（ａ）に示すように、
金属膜上にレジスト膜（不図示）をパターニングし、こ
のレジスト膜をマスクにて、金属膜をＩＴＯ膜２６ａに
対して選択的にエッチングして配線電極２８（第２導電
膜）を形成する。このとき、下地のＩＴＯ膜２６ａはエ
ッチングされずに残存する。
金属膜上にレジスト膜（不図示）をパターニングし、こ
のレジスト膜をマスクにて、金属膜をＩＴＯ膜２６ａに
対して選択的にエッチングして配線電極２８（第２導電
膜）を形成する。このとき、下地のＩＴＯ膜２６ａはエ
ッチングされずに残存する。
【００９３】次いで、図２（ｂ）に示すように、画素電
極を形成するためのレジスト膜（不図示）をパターニン
グし、このレジスト膜をマスクにしてＩＴＯ膜２６ａを
エッチングすることにより、ソース部１４ａに接続され
る画素電極２６を形成する。このとき、画素電極２６以
外の領域では、配線電極２８がマスクとなって配線電極
２８が形成されていない部分のＩＴＯ膜２６ａが同時に
エッチングされる。
極を形成するためのレジスト膜（不図示）をパターニン
グし、このレジスト膜をマスクにしてＩＴＯ膜２６ａを
エッチングすることにより、ソース部１４ａに接続され
る画素電極２６を形成する。このとき、画素電極２６以
外の領域では、配線電極２８がマスクとなって配線電極
２８が形成されていない部分のＩＴＯ膜２６ａが同時に
エッチングされる。
【００９４】これにより、ドレイン１４ｂ及びゲート配
線２０ａ上のコンタクトホール２５内面上には下から順
にＩＴＯ膜２６ａ、Ｔｉ膜／Ａｌ膜／Ｍｏ膜からなる配
線電極２８が形成される。つまり、半導体層１４のドレ
イン部１４ｂと配線電極２８（第２導電膜）とがＩＴＯ
膜２６ａ（第１導電膜）を介して電気的に接続される。
また、ゲート配線２０ａと配線電極２８（第４導電膜）
とがＩＴＯ膜２６（第３導電膜）ａを介して電気的に接
続される構造が形成される。
線２０ａ上のコンタクトホール２５内面上には下から順
にＩＴＯ膜２６ａ、Ｔｉ膜／Ａｌ膜／Ｍｏ膜からなる配
線電極２８が形成される。つまり、半導体層１４のドレ
イン部１４ｂと配線電極２８（第２導電膜）とがＩＴＯ
膜２６ａ（第１導電膜）を介して電気的に接続される。
また、ゲート配線２０ａと配線電極２８（第４導電膜）
とがＩＴＯ膜２６（第３導電膜）ａを介して電気的に接
続される構造が形成される。
【００９５】その後、熱処理を行うことにより、本発明
の第１の実施形態に係る薄膜トランジスタ基板２７が完
成する。
の第１の実施形態に係る薄膜トランジスタ基板２７が完
成する。
【００９６】本実施形態の薄膜トランジスタ基板２７に
おいては、ドレイン部１４ｂと配線電極２８及びゲート
配線２０ａと配線電極２８とが画素電極２６と同一工程
で成膜されたＩＴＯ膜２６ａを介して電気的に接続され
た構造を有している。一般的に、ＩＴＯ膜２６ａは、Ｍ
ｏやＡｌなどの金属膜より被覆性が良い状態で成膜され
るので、配線電極２８の下にＩＴＯ膜２６ａを形成して
おくことで、コンタクトホール２５内での金属膜のステ
ップカバレジを大幅に向上させることができる。これに
より、ドレイン部１４ｂ又はゲート配線２０ａと配線電
極２８とのコンタクト不良の発生が防止される。
おいては、ドレイン部１４ｂと配線電極２８及びゲート
配線２０ａと配線電極２８とが画素電極２６と同一工程
で成膜されたＩＴＯ膜２６ａを介して電気的に接続され
た構造を有している。一般的に、ＩＴＯ膜２６ａは、Ｍ
ｏやＡｌなどの金属膜より被覆性が良い状態で成膜され
るので、配線電極２８の下にＩＴＯ膜２６ａを形成して
おくことで、コンタクトホール２５内での金属膜のステ
ップカバレジを大幅に向上させることができる。これに
より、ドレイン部１４ｂ又はゲート配線２０ａと配線電
極２８とのコンタクト不良の発生が防止される。
【００９７】また、ゲート電極２０と配線電極２８又は
画素電極２６ａとの間などに形成される層間容量を低減
するため、感光性の樹脂層間絶縁膜２４を層間膜の主要
部として使用している。この樹脂層間絶縁膜２４を使用
することで、真空装置を用いることなく、塗工液を塗布
し、溶媒を乾燥することにより厚膜の層間絶縁膜を容易
に形成することができる。しかも、ポジ型又はネガ型の
感光性樹脂を用いることで、現像により開口部を形成す
ることができるので、厚膜の層間絶縁膜をエッチングす
る特別な工程が不要となる。つまり、従来のコンタクト
ホール２５を形成するためのレジスト膜形成工程が、樹
脂層間絶縁膜２４を形成する工程で兼用されるので、生
産性を向上させることができる。また、ポジ型の感光性
樹脂を露光・現像することにより形成された開口部は、
なだらかな順テーパー形状を有しているので、配線電極
２８のコンタクトホール２５内のステップカバレジを向
上させるという観点から非常に都合がよい。
画素電極２６ａとの間などに形成される層間容量を低減
するため、感光性の樹脂層間絶縁膜２４を層間膜の主要
部として使用している。この樹脂層間絶縁膜２４を使用
することで、真空装置を用いることなく、塗工液を塗布
し、溶媒を乾燥することにより厚膜の層間絶縁膜を容易
に形成することができる。しかも、ポジ型又はネガ型の
感光性樹脂を用いることで、現像により開口部を形成す
ることができるので、厚膜の層間絶縁膜をエッチングす
る特別な工程が不要となる。つまり、従来のコンタクト
ホール２５を形成するためのレジスト膜形成工程が、樹
脂層間絶縁膜２４を形成する工程で兼用されるので、生
産性を向上させることができる。また、ポジ型の感光性
樹脂を露光・現像することにより形成された開口部は、
なだらかな順テーパー形状を有しているので、配線電極
２８のコンタクトホール２５内のステップカバレジを向
上させるという観点から非常に都合がよい。
【００９８】本実施形態の薄膜トランジスタ基板の製造
方法に係るマスク工程は、半導体層１４のパターニング
工程、ゲート電極２０（ゲート配線２０ａ）のパターニ
ング工程、樹脂層間絶縁膜２４のパターニング工程、配
線電極２８のパターンング工程及び画素電極２６のパタ
ーニング工程からなる５工程であって、従来技術（１）
のマスク工程数より１工程減少している（Ｃ−ＭＯＳを
形成する場合は７工程から６工程に減少）。また、成膜
工程においても、本実施形態では従来技術（１）の保護
層１２０を形成する必要がないので１工程減少してい
る。
方法に係るマスク工程は、半導体層１４のパターニング
工程、ゲート電極２０（ゲート配線２０ａ）のパターニ
ング工程、樹脂層間絶縁膜２４のパターニング工程、配
線電極２８のパターンング工程及び画素電極２６のパタ
ーニング工程からなる５工程であって、従来技術（１）
のマスク工程数より１工程減少している（Ｃ−ＭＯＳを
形成する場合は７工程から６工程に減少）。また、成膜
工程においても、本実施形態では従来技術（１）の保護
層１２０を形成する必要がないので１工程減少してい
る。
【００９９】更には、上記したように製造工程を減少さ
せることができることに加え、樹脂層間絶縁膜２４を使
用することで層間絶縁膜を容易に厚くすることができる
ので、層間容量を減少させることができる。これによ
り、周辺回路の負荷容量及び動作速度が改善されて表示
特性が向上する。
せることができることに加え、樹脂層間絶縁膜２４を使
用することで層間絶縁膜を容易に厚くすることができる
ので、層間容量を減少させることができる。これによ
り、周辺回路の負荷容量及び動作速度が改善されて表示
特性が向上する。
【０１００】また、ゲート電極２０及びゲート配線２０
ａにおいては、下から順にＡｌ膜１７及びＭｏ膜１８か
らなる構造であるため、コンタクトホール２５の底部で
はＭｏ膜１８とＩＴＯ膜２６ａとが接触して電気的に接
続される。Ａｌ膜１７とＩＴＯ膜２６ａとが直接接触し
て電気的に接続される場合、Ａｌ膜１７とＩＴＯ膜２６
ａとの酸化還元反応によりコンタクト不良が発生しやす
いので、本実施形態では、ゲート電極２０及びゲート配
線２０ａをＡｌ膜１７及びＭｏ膜１８からなる積層膜と
している。
ａにおいては、下から順にＡｌ膜１７及びＭｏ膜１８か
らなる構造であるため、コンタクトホール２５の底部で
はＭｏ膜１８とＩＴＯ膜２６ａとが接触して電気的に接
続される。Ａｌ膜１７とＩＴＯ膜２６ａとが直接接触し
て電気的に接続される場合、Ａｌ膜１７とＩＴＯ膜２６
ａとの酸化還元反応によりコンタクト不良が発生しやす
いので、本実施形態では、ゲート電極２０及びゲート配
線２０ａをＡｌ膜１７及びＭｏ膜１８からなる積層膜と
している。
【０１０１】なお、ゲート電極２０が所定の抵抗値にな
るのであれば、Ａｌ膜１７を使用せずに、ＩＴＯ膜２６
ａと酸化還元反応を起こさない金属膜のみでゲート電極
２０を形成してもよい。このＩＴＯ膜２６ａと酸化還元
反応を起こさない金属として、上記したＭｏの他に、Ｔ
ｉ、Ｃｒ、Ｔａ又はＷなどの高融点金属、あるいはそれ
らの合金を使用することができる。また、Ａｌ膜１７を
使用する場合では、Ａｌ膜１７の代わりに、Ａｌ−Ｓｉ
膜又はＡｌ−Ｎｄ膜などのＡｌ合金膜を使用してもよ
い。
るのであれば、Ａｌ膜１７を使用せずに、ＩＴＯ膜２６
ａと酸化還元反応を起こさない金属膜のみでゲート電極
２０を形成してもよい。このＩＴＯ膜２６ａと酸化還元
反応を起こさない金属として、上記したＭｏの他に、Ｔ
ｉ、Ｃｒ、Ｔａ又はＷなどの高融点金属、あるいはそれ
らの合金を使用することができる。また、Ａｌ膜１７を
使用する場合では、Ａｌ膜１７の代わりに、Ａｌ−Ｓｉ
膜又はＡｌ−Ｎｄ膜などのＡｌ合金膜を使用してもよ
い。
【０１０２】図３は本実施形態の薄膜トランジスタ基板
を示す平面図、図４（ａ）は図３のＩ−Ｉに沿った断面
図、図４（ｂ）は図３のＩＩ−ＩＩに沿った断面図であ
る。
を示す平面図、図４（ａ）は図３のＩ−Ｉに沿った断面
図、図４（ｂ）は図３のＩＩ−ＩＩに沿った断面図であ
る。
【０１０３】本実施形態の薄膜トランジスタ基板２７
は、図３に示すように、透明絶縁性基板１０上に、水平
方向に延びる複数のゲートバスライン２０と垂直方向に
延びる複数のデータバスライン２８とが設けられ、これ
らにより画素領域が画定されている。画素領域内には透
明なＩＴＯ（Indium Tin Oxide）膜からなる画素電極２
６が形成されている。ゲートバスライン２０は透明絶縁
性基板１０上に一体的に形成された周辺回路のゲート駆
動回路（不図示）に接続され、また、データバスライン
は同じく周辺回路のドレイン駆動回路（不図示）に接続
されている。
は、図３に示すように、透明絶縁性基板１０上に、水平
方向に延びる複数のゲートバスライン２０と垂直方向に
延びる複数のデータバスライン２８とが設けられ、これ
らにより画素領域が画定されている。画素領域内には透
明なＩＴＯ（Indium Tin Oxide）膜からなる画素電極２
６が形成されている。ゲートバスライン２０は透明絶縁
性基板１０上に一体的に形成された周辺回路のゲート駆
動回路（不図示）に接続され、また、データバスライン
は同じく周辺回路のドレイン駆動回路（不図示）に接続
されている。
【０１０４】画素領域の左下部にはポリシリコンＴＦＴ
素子１５が設けられている。このポリシリコンＴＦＴ素
子１５のドレイン部１４ｂは、無機層間絶縁膜１２及び
有機層間絶縁膜２４に形成されたコンタクトホール２５
を介してデータバスライン２８と接続されている。しか
も、データバスライン２８の下には全て画素電極２６と
同一層で形成されたＩＴＯ膜２６ａが形成されるように
したので、ドレイン部１４ｂとデータバスライン２８と
はＩＴＯ膜２６ａを介して接続されている。
素子１５が設けられている。このポリシリコンＴＦＴ素
子１５のドレイン部１４ｂは、無機層間絶縁膜１２及び
有機層間絶縁膜２４に形成されたコンタクトホール２５
を介してデータバスライン２８と接続されている。しか
も、データバスライン２８の下には全て画素電極２６と
同一層で形成されたＩＴＯ膜２６ａが形成されるように
したので、ドレイン部１４ｂとデータバスライン２８と
はＩＴＯ膜２６ａを介して接続されている。
【０１０５】また、ポリシリコンＴＦＴ素子１５のソー
ス部１４ａは、無機層間絶縁膜１２及び樹脂層間絶縁膜
２４に形成されたコンタクトホール２５を介して画素電
極２６に接続されている。なお、図３では薄膜トランジ
スタ基板の一つの画素領域を例示しており、赤色（Ｒ）
画素、緑色（Ｇ）画素及び青色（Ｂ）画素の３個の画素
領域で表示単位であるピクセルを構成する。
ス部１４ａは、無機層間絶縁膜１２及び樹脂層間絶縁膜
２４に形成されたコンタクトホール２５を介して画素電
極２６に接続されている。なお、図３では薄膜トランジ
スタ基板の一つの画素領域を例示しており、赤色（Ｒ）
画素、緑色（Ｇ）画素及び青色（Ｂ）画素の３個の画素
領域で表示単位であるピクセルを構成する。
【０１０６】ポリシリコンＴＦＴ素子１５に係る断面構
造は、図４（ａ）に示すように、透明絶縁性基板１０上
にＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂからなるバッフ
ァー層１２が形成され、その上に半導体層１４が形成さ
れている。そして、半導体層１４上にはゲート絶縁膜を
介して、Ａｌ膜１７及びＭｏ膜１８からなるゲート電極
２０が形成されている。ゲート電極２０はＳｉＯ2膜２
２ａ及びＳｉＮ膜２２ｂからなる無機層間絶縁膜２２と
樹脂層間絶縁膜２４とにより被覆されている。
造は、図４（ａ）に示すように、透明絶縁性基板１０上
にＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂからなるバッフ
ァー層１２が形成され、その上に半導体層１４が形成さ
れている。そして、半導体層１４上にはゲート絶縁膜を
介して、Ａｌ膜１７及びＭｏ膜１８からなるゲート電極
２０が形成されている。ゲート電極２０はＳｉＯ2膜２
２ａ及びＳｉＮ膜２２ｂからなる無機層間絶縁膜２２と
樹脂層間絶縁膜２４とにより被覆されている。
【０１０７】半導体層１４のソース部１４ａ上の無機層
間絶縁膜２２及び樹脂層間絶縁膜２４にはコンタクトホ
ール２５が形成され、このコンタクトホール２５を介し
て、ソース部１４ａと画素電極２６とが電気的に接続さ
れている。
間絶縁膜２２及び樹脂層間絶縁膜２４にはコンタクトホ
ール２５が形成され、このコンタクトホール２５を介し
て、ソース部１４ａと画素電極２６とが電気的に接続さ
れている。
【０１０８】また、ポリシリコンＴＦＴ１５のドレイン
部１４ｂに係る断面構造は、図４（ｂ）に示すように、
半導体層１４のドレイン部１４ｂ上の無機層間絶縁膜２
２及び樹脂層間絶縁膜２４にコンタクトホール２５が形
成され、このコンタクトホール２５を介し、かつＩＴＯ
膜２６ａを介在して、ドレイン部１４ｂとデータバスラ
インとが電気的に接続されている。
部１４ｂに係る断面構造は、図４（ｂ）に示すように、
半導体層１４のドレイン部１４ｂ上の無機層間絶縁膜２
２及び樹脂層間絶縁膜２４にコンタクトホール２５が形
成され、このコンタクトホール２５を介し、かつＩＴＯ
膜２６ａを介在して、ドレイン部１４ｂとデータバスラ
インとが電気的に接続されている。
【０１０９】一般的に、ＩＴＯ膜は、データバスライン
２８の材料であるＴｉ、Ａｌ又はＭｏなどと比較してコ
ンタクトホール２５内にステップカバレジがよい状態で
成膜することができる。従って、コンタクトホール２５
の底部に露出するドレイン部１４ｂは、ステップカバレ
ジのよい状態で成膜されるＩＴＯ膜２６ａと電気的に接
続され、このＩＴＯ膜２６ａがデータバスライン２８と
電気的に接続される。
２８の材料であるＴｉ、Ａｌ又はＭｏなどと比較してコ
ンタクトホール２５内にステップカバレジがよい状態で
成膜することができる。従って、コンタクトホール２５
の底部に露出するドレイン部１４ｂは、ステップカバレ
ジのよい状態で成膜されるＩＴＯ膜２６ａと電気的に接
続され、このＩＴＯ膜２６ａがデータバスライン２８と
電気的に接続される。
【０１１０】これにより、層間容量を減少させる目的で
無機層間絶縁膜２２や樹脂層間絶縁膜２４を厚くしてコ
ンタクトホール２５のアスペクト比が大きくなる場合に
おいても、ドレイン部１４ｂとデータバスライン２８と
のコンタクト不良が防止される。
無機層間絶縁膜２２や樹脂層間絶縁膜２４を厚くしてコ
ンタクトホール２５のアスペクト比が大きくなる場合に
おいても、ドレイン部１４ｂとデータバスライン２８と
のコンタクト不良が防止される。
【０１１１】図５は第１実施形態の薄膜トランジスタ基
板の変形例を示す断面図である。
板の変形例を示す断面図である。
【０１１２】第１実施形態の薄膜トランジスタ基板の変
形例は、図５に示すように、透明絶縁性基板１０上にＳ
ｉＮ膜１２ａ及びＳｉＯ2膜１２ｂからなるバッファー
層１２が形成されている。ＴＦＴ部においては、バッフ
ァー層１２上に半導体層１４が形成され、この半導体層
１４上にはゲート絶縁膜１６を介してゲート電極２０が
形成されている。また、ゲート配線部においては、バッ
ファー層１２上にゲート絶縁膜１６を介してゲート配線
２０ａが形成されている。
形例は、図５に示すように、透明絶縁性基板１０上にＳ
ｉＮ膜１２ａ及びＳｉＯ2膜１２ｂからなるバッファー
層１２が形成されている。ＴＦＴ部においては、バッフ
ァー層１２上に半導体層１４が形成され、この半導体層
１４上にはゲート絶縁膜１６を介してゲート電極２０が
形成されている。また、ゲート配線部においては、バッ
ファー層１２上にゲート絶縁膜１６を介してゲート配線
２０ａが形成されている。
【０１１３】そして、ゲート電極２０及びゲート配線２
０ａ上には膜厚が例えば６９０ｎｍのＳｉＯ2膜２２ａ
と膜厚が例えば２００ｎｍのＳｉＮ膜２２ｂからなる無
機層間絶縁膜２２により被覆されている。
０ａ上には膜厚が例えば６９０ｎｍのＳｉＯ2膜２２ａ
と膜厚が例えば２００ｎｍのＳｉＮ膜２２ｂからなる無
機層間絶縁膜２２により被覆されている。
【０１１４】半導体層１４のソース部１４ａ上の無機層
間絶縁膜２２にはコンタクトホール２５が形成され、こ
のコンタクトホール２５を介して、ソース部１４ａと画
素電極２６とが電気的に接続されている。また、ドレイ
ン部１４ｂ上の無機層間絶縁膜２２にはコンタクトホー
ル２５が形成され、ドレイン部１４ｂとデータバスライ
ン（配線電極）２８が画素電極２６と同一層で形成され
たＩＴＯ膜２６ａを介して電気的に接続されている。
間絶縁膜２２にはコンタクトホール２５が形成され、こ
のコンタクトホール２５を介して、ソース部１４ａと画
素電極２６とが電気的に接続されている。また、ドレイ
ン部１４ｂ上の無機層間絶縁膜２２にはコンタクトホー
ル２５が形成され、ドレイン部１４ｂとデータバスライ
ン（配線電極）２８が画素電極２６と同一層で形成され
たＩＴＯ膜２６ａを介して電気的に接続されている。
【０１１５】また、ゲート配線部においては、ゲート配
線２０ａ上の無機層間絶縁膜２２にコンタクトホール２
５が形成され、ゲート配線２０ａと電極配線２８が画素
電極２６と同一層で形成されたＩＴＯ膜２６ａを介して
電気的に接続されている。
線２０ａ上の無機層間絶縁膜２２にコンタクトホール２
５が形成され、ゲート配線２０ａと電極配線２８が画素
電極２６と同一層で形成されたＩＴＯ膜２６ａを介して
電気的に接続されている。
【０１１６】このように、前述した樹脂層間絶縁膜２４
を形成しないで、ＳｉＯ2膜及びＳｉＮ膜からなる無機
層間絶縁膜２２の膜厚を厚くして層間容量を低減させて
もよい。
を形成しないで、ＳｉＯ2膜及びＳｉＮ膜からなる無機
層間絶縁膜２２の膜厚を厚くして層間容量を低減させて
もよい。
【０１１７】例えば、膜厚が６９０ｎｍのＳｉＯ2膜２
２ａと膜厚が２００ｎｍのＳｉＮ膜２２ｂからなる無機
層間絶縁膜２０に係る層間容量は、膜厚が４００ｎｍの
ＳｉＯ2膜からなる無機層間絶縁膜に係る層間容量の半
分程度に低減される。また、無機層間絶縁膜２０はＳｉ
Ｎ膜２２ｂを含んでいるので、可動イオンなどがＴＦＴ
に拡散することを防止することができる。
２ａと膜厚が２００ｎｍのＳｉＮ膜２２ｂからなる無機
層間絶縁膜２０に係る層間容量は、膜厚が４００ｎｍの
ＳｉＯ2膜からなる無機層間絶縁膜に係る層間容量の半
分程度に低減される。また、無機層間絶縁膜２０はＳｉ
Ｎ膜２２ｂを含んでいるので、可動イオンなどがＴＦＴ
に拡散することを防止することができる。
【０１１８】無機層間絶縁膜２０の膜厚を厚くすること
により、コンタクトホール２５のアスペクト比が大きく
なるが、前述したように、コンタクトホール２５内のデ
ータバスライン（配線電極）２８の下にＩＴＯ膜２６ａ
が形成されるようにしたので、コンタクトホール２５内
のデータバスライン（配線電極）２８のステップカバレ
ジが改善され、コンタクト不良の発生が防止される。
により、コンタクトホール２５のアスペクト比が大きく
なるが、前述したように、コンタクトホール２５内のデ
ータバスライン（配線電極）２８の下にＩＴＯ膜２６ａ
が形成されるようにしたので、コンタクトホール２５内
のデータバスライン（配線電極）２８のステップカバレ
ジが改善され、コンタクト不良の発生が防止される。
【０１１９】（第２の実施の形態）図６及び図７は本発
明の第２の実施の形態の薄膜トランジスタ基板の製造方
法を示す断面図である。第２実施形態が第１実施形態と
異なる点は、配線電極と画素電極とを１回のマスク工程
でパターニングし、かつ第１の実施形態において、マス
ク工程を増加させずにＬＤＤ構造を形成する点にある。
なお、第１実施形態と同一工程においては、その詳しい
説明を省略する。
明の第２の実施の形態の薄膜トランジスタ基板の製造方
法を示す断面図である。第２実施形態が第１実施形態と
異なる点は、配線電極と画素電極とを１回のマスク工程
でパターニングし、かつ第１の実施形態において、マス
ク工程を増加させずにＬＤＤ構造を形成する点にある。
なお、第１実施形態と同一工程においては、その詳しい
説明を省略する。
【０１２０】まず。図６（ａ）の断面構造が得られるま
での工程を説明する。図６（ａ）に示すように、第１の
実施形態と同様な方法により、透明絶縁性基板１０上に
ＣＶＤにより、ＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂか
らなるバッファー層１２を形成する。その後、バッファ
ー層１２上にポリシリコン（ｐ−Ｓｉ）膜を成膜し、フ
ォトエッチングにより、ｐ−Ｓｉ膜をパターニングして
島状の半導体層１４を形成する（マスク工程（１））。
での工程を説明する。図６（ａ）に示すように、第１の
実施形態と同様な方法により、透明絶縁性基板１０上に
ＣＶＤにより、ＳｉＮ膜１２ａ及びＳｉＯ2膜１２ｂか
らなるバッファー層１２を形成する。その後、バッファ
ー層１２上にポリシリコン（ｐ−Ｓｉ）膜を成膜し、フ
ォトエッチングにより、ｐ−Ｓｉ膜をパターニングして
島状の半導体層１４を形成する（マスク工程（１））。
【０１２１】次いで、半導体層１４及びバッファー層１
２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ
2膜１６ａをＣＶＤにより成膜する。続いて、ＳｉＯ2膜
１６ａ上に下から順に、Ａｌ膜（アルミニウム膜）及び
Ｍｏ膜（モリブデン膜）をスパッタリングにより成膜す
る。
２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ
2膜１６ａをＣＶＤにより成膜する。続いて、ＳｉＯ2膜
１６ａ上に下から順に、Ａｌ膜（アルミニウム膜）及び
Ｍｏ膜（モリブデン膜）をスパッタリングにより成膜す
る。
【０１２２】次いで、Ｍｏ膜上にレジスト膜３０をパタ
ーニングし、このレジスト膜３０をマスクにして、Ｍｏ
膜及びＡｌ膜をエッチングする。このとき、Ｍｏ膜１８
及びＡｌ膜１７のパターンがレジスト膜３０のパターン
より片側で０．３〜２μｍ、好適には1μｍ程度サイド
エッチングするようにしてエッチングする。
ーニングし、このレジスト膜３０をマスクにして、Ｍｏ
膜及びＡｌ膜をエッチングする。このとき、Ｍｏ膜１８
及びＡｌ膜１７のパターンがレジスト膜３０のパターン
より片側で０．３〜２μｍ、好適には1μｍ程度サイド
エッチングするようにしてエッチングする。
【０１２３】次いで、図６（ｂ）に示すように、同じく
レジスト膜３０をマスクにしてＳｉＯ2膜１６ａを異方
性エッチングすることにより、ゲート絶縁膜１６を形成
する。このとき、ゲート絶縁膜１６はレジスト膜のパタ
ーンと略同一のパターンで形成される。（マスク工程
（２））。
レジスト膜３０をマスクにしてＳｉＯ2膜１６ａを異方
性エッチングすることにより、ゲート絶縁膜１６を形成
する。このとき、ゲート絶縁膜１６はレジスト膜のパタ
ーンと略同一のパターンで形成される。（マスク工程
（２））。
【０１２４】これにより、Ｍｏ膜１８及びＡｌ膜１７に
より構成されるゲート電極２０とゲート電極２０の幅よ
り片側で１μｍ程度太い幅を有するゲート絶縁膜１６と
が形成され、いわゆる階段形状が得られる。このとき、
同時にゲート配線２０ａが形成される。
より構成されるゲート電極２０とゲート電極２０の幅よ
り片側で１μｍ程度太い幅を有するゲート絶縁膜１６と
が形成され、いわゆる階段形状が得られる。このとき、
同時にゲート配線２０ａが形成される。
【０１２５】次いで、図６（ｃ）に示すように、レジス
ト膜３０を除去した後、ゲート電極２０とゲート絶縁膜
１６とをマスクとして、Ｐ+イオンを半導体層１４中に
低加速エネルギーで、かつ高濃度で注入することによ
り、ゲート絶縁膜１６の両側面から外側の半導体層１４
に高濃度不純物領域（ｎ+層）を形成する。
ト膜３０を除去した後、ゲート電極２０とゲート絶縁膜
１６とをマスクとして、Ｐ+イオンを半導体層１４中に
低加速エネルギーで、かつ高濃度で注入することによ
り、ゲート絶縁膜１６の両側面から外側の半導体層１４
に高濃度不純物領域（ｎ+層）を形成する。
【０１２６】続いて、ゲート電極２０をマスクにし、か
つゲート絶縁膜１６を通して、Ｐ+イオンを高加速エネ
ルギーで、かつ低濃度で注入することにより、ゲート電
極２０の両側面から外側のゲート絶縁膜１６の直下の半
導体層１４中に低濃度不純物領域（ｎ-層）を形成す
る。これにより、ＮチャネルＴＦＴのソース部１４ａ及
びドレイン部１４ｂが形成され、しかもｎ-層がチャネ
ルとドレイン部１４ｂとの間に設けられたＮチャネルＴ
ＦＴのＬＤＤ構造が形成される。
つゲート絶縁膜１６を通して、Ｐ+イオンを高加速エネ
ルギーで、かつ低濃度で注入することにより、ゲート電
極２０の両側面から外側のゲート絶縁膜１６の直下の半
導体層１４中に低濃度不純物領域（ｎ-層）を形成す
る。これにより、ＮチャネルＴＦＴのソース部１４ａ及
びドレイン部１４ｂが形成され、しかもｎ-層がチャネ
ルとドレイン部１４ｂとの間に設けられたＮチャネルＴ
ＦＴのＬＤＤ構造が形成される。
【０１２７】なお、特に図示していないが、ドライバな
どの周辺回路をＣ−ＭＯＳ回路で形成する場合は、ま
ず、ＮチャネルＴＦＴ（画素用ＴＦＴを含む）を形成す
るために、透明絶縁性基板１０の全面にＰ+イオンを注
入する。続いて、ＮチャネルＴＦＴをレジスト膜でマス
クし、ＰチャネルＴＦＴ領域のみに選択的にＢ+イオン
を上記したＰ+イオンの２倍程度以上のドーズ量で注入
する（マスク工程（２ａ））。これにより、ｎ型が反転
してp+層及びp-層が形成されてＰチャネルＴＦＴのＬＤ
Ｄ構造が形成される。
どの周辺回路をＣ−ＭＯＳ回路で形成する場合は、ま
ず、ＮチャネルＴＦＴ（画素用ＴＦＴを含む）を形成す
るために、透明絶縁性基板１０の全面にＰ+イオンを注
入する。続いて、ＮチャネルＴＦＴをレジスト膜でマス
クし、ＰチャネルＴＦＴ領域のみに選択的にＢ+イオン
を上記したＰ+イオンの２倍程度以上のドーズ量で注入
する（マスク工程（２ａ））。これにより、ｎ型が反転
してp+層及びp-層が形成されてＰチャネルＴＦＴのＬＤ
Ｄ構造が形成される。
【０１２８】このような方法を用いることにより、第１
実施形態に対してマスク工程を増加させずにＬＤＤ構造
を形成することができる。
実施形態に対してマスク工程を増加させずにＬＤＤ構造
を形成することができる。
【０１２９】次いで、第１の実施形態と同様な方法で、
図６（ｄ）に示すように、ＳｉＯ2膜２２ａ及びＳｉＮ
膜２２ｂからなる無機層間絶縁膜２２を成膜し、無機層
間絶縁膜２２上に、前述した第１実施形態と同様な方法
により、所定部に開口部を有する樹脂層間絶縁膜２４を
形成する（マスク工程（３））。続いて、樹脂層間絶縁
膜２４をマスクにして、無機層間絶縁膜をエッチングし
てコンタクトホール２５を形成する。
図６（ｄ）に示すように、ＳｉＯ2膜２２ａ及びＳｉＮ
膜２２ｂからなる無機層間絶縁膜２２を成膜し、無機層
間絶縁膜２２上に、前述した第１実施形態と同様な方法
により、所定部に開口部を有する樹脂層間絶縁膜２４を
形成する（マスク工程（３））。続いて、樹脂層間絶縁
膜２４をマスクにして、無機層間絶縁膜をエッチングし
てコンタクトホール２５を形成する。
【０１３０】次いで、図７（ａ）に示すように、樹脂層
間絶縁膜２４及びコンタクトホール２５の内面上に、膜
厚が１００ｎｍのＩＴＯ膜２６ａを第１実施形態の成膜
条件と同様な条件により成膜する。続いて、ＩＴＯ膜２
６ａ上に、下から順に、Ｔｉ膜（膜厚３０ｎｍ）、Ａｌ
膜（膜厚３００ｎｍ）及びＭｏ膜（膜厚５０ｎｍ）を成
膜して配線金属膜２８ａを形成する。
間絶縁膜２４及びコンタクトホール２５の内面上に、膜
厚が１００ｎｍのＩＴＯ膜２６ａを第１実施形態の成膜
条件と同様な条件により成膜する。続いて、ＩＴＯ膜２
６ａ上に、下から順に、Ｔｉ膜（膜厚３０ｎｍ）、Ａｌ
膜（膜厚３００ｎｍ）及びＭｏ膜（膜厚５０ｎｍ）を成
膜して配線金属膜２８ａを形成する。
【０１３１】続いて、図７（ａ）に示すように、配線電
極や画素電極を形成するためのフォトリソグラフィーに
係るフォトマスク３８を用意する。このフォトマスク３
８においては、配線電極を形成するための部分には全く
光を透過させない遮光膜パターン３６ｂが形成されてい
ると共に、画素電極を形成するための部分には１０〜６
０％の光透過率の遮光膜パターン３６ａが形成されてい
る。これに加えて、配線電極や画素電極を形成しない部
分には遮光膜が形成されておらず、ほぼ１００％の光透
過率を有する。この遮光膜としてＣｒ膜やＴｉ膜などを
用いることができる。
極や画素電極を形成するためのフォトリソグラフィーに
係るフォトマスク３８を用意する。このフォトマスク３
８においては、配線電極を形成するための部分には全く
光を透過させない遮光膜パターン３６ｂが形成されてい
ると共に、画素電極を形成するための部分には１０〜６
０％の光透過率の遮光膜パターン３６ａが形成されてい
る。これに加えて、配線電極や画素電極を形成しない部
分には遮光膜が形成されておらず、ほぼ１００％の光透
過率を有する。この遮光膜としてＣｒ膜やＴｉ膜などを
用いることができる。
【０１３２】遮光膜パターン３６ａの光透過率を１０〜
６０％とするには、例えば、図７（ａ）に示すように、
画素電極に対応する部分の遮光膜パターン３６ａの膜厚
が配線電極に対応する部分の遮光膜パターン３６ｂの膜
厚より所定膜厚分薄くして形成すればよい。又は、遮光
膜パターン３６ａを全く光を透過させない膜厚とし、か
つ遮光膜パターン３６ａに所定の開口率で開口部が形成
されたものを使用してもよい。
６０％とするには、例えば、図７（ａ）に示すように、
画素電極に対応する部分の遮光膜パターン３６ａの膜厚
が配線電極に対応する部分の遮光膜パターン３６ｂの膜
厚より所定膜厚分薄くして形成すればよい。又は、遮光
膜パターン３６ａを全く光を透過させない膜厚とし、か
つ遮光膜パターン３６ａに所定の開口率で開口部が形成
されたものを使用してもよい。
【０１３３】あるいは、配線電極に対応する部分のみに
光を透過させない遮光膜パターンが形成された第１フォ
トマスクと、配線電極及び画素電極に対応する部分に光
を透過させない遮光膜パターンがそれぞれ形成された第
２フォトマスクとを用意し、第１フォトマスク及び第フ
ォトマスクをそれぞれ用いて２回露光することで画素電
極を形成するためのレジスト膜への露光量を調整するよ
うにしてもよい。
光を透過させない遮光膜パターンが形成された第１フォ
トマスクと、配線電極及び画素電極に対応する部分に光
を透過させない遮光膜パターンがそれぞれ形成された第
２フォトマスクとを用意し、第１フォトマスク及び第フ
ォトマスクをそれぞれ用いて２回露光することで画素電
極を形成するためのレジスト膜への露光量を調整するよ
うにしてもよい。
【０１３４】以上のようなフォトマスクを用いたフォト
リソグラフィーにより、同じく図７（ａ）に示すよう
に、画素電極部の膜厚が配線電極部の膜厚の半分程度に
なるようにして、画素電極用レジスト膜３０ａ及び配線
電極用レジスト３０ｂを有するレジスト膜３０をパター
ニングする（マスク工程（４））。
リソグラフィーにより、同じく図７（ａ）に示すよう
に、画素電極部の膜厚が配線電極部の膜厚の半分程度に
なるようにして、画素電極用レジスト膜３０ａ及び配線
電極用レジスト３０ｂを有するレジスト膜３０をパター
ニングする（マスク工程（４））。
【０１３５】次いで、図７（ｂ）に示すように、このレ
ジスト膜３０をマスクに用いて、配線金属膜２８ａ及び
ＩＴＯ膜２６ａをエッチングする。
ジスト膜３０をマスクに用いて、配線金属膜２８ａ及び
ＩＴＯ膜２６ａをエッチングする。
【０１３６】続いて、図７（ｃ）に示すように、画素電
極用レジスト膜パターン３０ａが除去されてなくなるま
で、酸素プラズマによりコントロールアッシングを行
う。これにより、画素電極用レジスト膜３０ａの下の配
線金属膜２８ａを露出させる。このとき、配線電極用レ
ジスト膜３０ｂの膜厚が薄くなるが、所定の膜厚で残存
する。
極用レジスト膜パターン３０ａが除去されてなくなるま
で、酸素プラズマによりコントロールアッシングを行
う。これにより、画素電極用レジスト膜３０ａの下の配
線金属膜２８ａを露出させる。このとき、配線電極用レ
ジスト膜３０ｂの膜厚が薄くなるが、所定の膜厚で残存
する。
【０１３７】次いで、図７（ｃ）の構造の状態で、露出
した配線金属膜２８ａを下地のＩＴＯ膜２６ａに対して
選択的にエッチングしてＩＴＯ膜２６ａを露出させ、続
いて、配線電極形成用レジスト膜３０ｂを除去する。こ
れにより、一回のマスク工程により、図４（ｄ）に示す
ように、配線電極２８と画素電極２６とが形成される。
した配線金属膜２８ａを下地のＩＴＯ膜２６ａに対して
選択的にエッチングしてＩＴＯ膜２６ａを露出させ、続
いて、配線電極形成用レジスト膜３０ｂを除去する。こ
れにより、一回のマスク工程により、図４（ｄ）に示す
ように、配線電極２８と画素電極２６とが形成される。
【０１３８】以上により、第２実施形態の薄膜トランジ
スタ基板の製造方法により製造された薄膜トランジスタ
基板２７ｂが完成する。
スタ基板の製造方法により製造された薄膜トランジスタ
基板２７ｂが完成する。
【０１３９】本実施形態の薄膜トランジスタ基板の製造
方法では、ＮチャネルＴＦＴを作成する場合、マスク工
程が４回であって、ＣＭＯＳを作成する場合、マスク工
程が５回であり、第１実施形態と比べてマスク工程が削
減されている。しかも、ＬＤＤ構造を形成する工程を含
んだものである。
方法では、ＮチャネルＴＦＴを作成する場合、マスク工
程が４回であって、ＣＭＯＳを作成する場合、マスク工
程が５回であり、第１実施形態と比べてマスク工程が削
減されている。しかも、ＬＤＤ構造を形成する工程を含
んだものである。
【０１４０】また、従来技術によりＬＤＤ構造を形成す
るためのマスク工程を１回としてＣ−ＭＯＳを作成する
場合、マスク工程はトータルで８回であるから、本実施
形態の薄膜トランジスタ基板の製造方法を用いることに
より、工程数が大幅に削減されることが分かる。
るためのマスク工程を１回としてＣ−ＭＯＳを作成する
場合、マスク工程はトータルで８回であるから、本実施
形態の薄膜トランジスタ基板の製造方法を用いることに
より、工程数が大幅に削減されることが分かる。
【０１４１】なお、本実施形態においては、第１実施形
態に対してマスク工程を増加させずにＬＤＤ構造を形成
する方法と、画素電極と配線電極とを１回のマスク工程
で形成する方法とを両方用いた製造方法を例示したが、
これらのうちのいずれかの方法をのみを用いて薄膜トラ
ンジスタ基板を製造してもよい。
態に対してマスク工程を増加させずにＬＤＤ構造を形成
する方法と、画素電極と配線電極とを１回のマスク工程
で形成する方法とを両方用いた製造方法を例示したが、
これらのうちのいずれかの方法をのみを用いて薄膜トラ
ンジスタ基板を製造してもよい。
【０１４２】（第３の実施の形態）図８及び図９は本発
明の第３の実施の形態に係る薄膜トランジスタ基板の製
造方法を示す断面図である。
明の第３の実施の形態に係る薄膜トランジスタ基板の製
造方法を示す断面図である。
【０１４３】第３実施形態は、反転ドープを行ってＣＭ
ＯＳのＴＦＴを形成する際、レジスト膜をマスクにしな
いで不純物イオン注入するようにすることにより、レジ
スト膜の剥離を容易にして生産性を向上させるものであ
る。
ＯＳのＴＦＴを形成する際、レジスト膜をマスクにしな
いで不純物イオン注入するようにすることにより、レジ
スト膜の剥離を容易にして生産性を向上させるものであ
る。
【０１４４】本実施形態の薄膜トランジスタ基板の製造
方法は、図８（ａ）に示すように、透明絶縁性基板１０
上に膜厚が５０ｎｍのＳｉＮ膜１２ａ及び膜厚が２００
ｎｍのＳｉＯ2膜１２ｂをプラズマＣＶＤにより成膜し
てバッファー層１２を形成する。続いて、バッファー層
１２上にプラズマＣＶＤにより膜厚が３０ｎｍのアモル
ファスＳｉ膜（ａ−Ｓｉ膜）を成膜し、その後、エキシ
マレーザーによりレーザー結晶化を行ってａ−Ｓｉ膜を
ｐ−Ｓｉ膜に変換する。
方法は、図８（ａ）に示すように、透明絶縁性基板１０
上に膜厚が５０ｎｍのＳｉＮ膜１２ａ及び膜厚が２００
ｎｍのＳｉＯ2膜１２ｂをプラズマＣＶＤにより成膜し
てバッファー層１２を形成する。続いて、バッファー層
１２上にプラズマＣＶＤにより膜厚が３０ｎｍのアモル
ファスＳｉ膜（ａ−Ｓｉ膜）を成膜し、その後、エキシ
マレーザーによりレーザー結晶化を行ってａ−Ｓｉ膜を
ｐ−Ｓｉ膜に変換する。
【０１４５】続いて、ｐ−Ｓｉ膜上にレジスト膜５０を
パターニングし、このレジスト膜５０をマスクにしてｐ
−Ｓｉ膜を島状にエッチングしてＮチャネル用半導体層
１４ＩとＰチャネル用半導体層１４ＩＩを形成する。な
お、ＮチャネルＴＦＴは画素用ＴＦＴ又はＣＭＯＳ周辺
回路のＮチャネルＴＦＴに相当し、また、ＰチャネルＴ
ＦＴはＣＭＯＳ周辺回路のＰチャネルＴＦＴに相当す
る。
パターニングし、このレジスト膜５０をマスクにしてｐ
−Ｓｉ膜を島状にエッチングしてＮチャネル用半導体層
１４ＩとＰチャネル用半導体層１４ＩＩを形成する。な
お、ＮチャネルＴＦＴは画素用ＴＦＴ又はＣＭＯＳ周辺
回路のＮチャネルＴＦＴに相当し、また、ＰチャネルＴ
ＦＴはＣＭＯＳ周辺回路のＰチャネルＴＦＴに相当す
る。
【０１４６】次いで、レジスト膜５０を除去した後、半
導体層１４Ｉ，１４ＩＩ及びバッファー層１２上に、下
から順に、ゲート絶縁膜と第１導電膜を成膜する。例え
ば、ゲート絶縁膜としてプラズマＣＶＤにより膜厚が２
００ｎｍのＳｉＯ2膜を成膜し、第１導電膜としてスパ
ッタリングにより膜厚が３００ｎｍのＡｌ−Ｎｄ膜を成
膜する。
導体層１４Ｉ，１４ＩＩ及びバッファー層１２上に、下
から順に、ゲート絶縁膜と第１導電膜を成膜する。例え
ば、ゲート絶縁膜としてプラズマＣＶＤにより膜厚が２
００ｎｍのＳｉＯ2膜を成膜し、第１導電膜としてスパ
ッタリングにより膜厚が３００ｎｍのＡｌ−Ｎｄ膜を成
膜する。
【０１４７】続いて、図８（ｂ）に示すように、このＡ
ｌ−Ｎｄ膜上にレジスト膜５０ａをパターニングし、こ
のレジスト膜５０ａをマスクにしてＡｌ−Ｎｄ膜を、Ａ
ｌエッチャントを用いたウェットエッチングによりエッ
チングし、更にＳｉＯ2膜をフッ素系のガスを用いたド
ライエッチングによりエッチングする。これにより、Ｐ
チャネルＴＦＴ領域においては、Ａｌ−Ｎｄ膜パターン
からなるゲート電極２０及びゲート絶縁膜１６が形成さ
れる。このとき、ゲート電極２０がレジスト膜５０ａの
両端部から所定寸法でサイドエッチングされて形成さ
れ、また、ゲート絶縁膜１６がレジスト膜５０ａの幅と
略同一の幅で形成されて、いわゆる階段形状が得られ
る。
ｌ−Ｎｄ膜上にレジスト膜５０ａをパターニングし、こ
のレジスト膜５０ａをマスクにしてＡｌ−Ｎｄ膜を、Ａ
ｌエッチャントを用いたウェットエッチングによりエッ
チングし、更にＳｉＯ2膜をフッ素系のガスを用いたド
ライエッチングによりエッチングする。これにより、Ｐ
チャネルＴＦＴ領域においては、Ａｌ−Ｎｄ膜パターン
からなるゲート電極２０及びゲート絶縁膜１６が形成さ
れる。このとき、ゲート電極２０がレジスト膜５０ａの
両端部から所定寸法でサイドエッチングされて形成さ
れ、また、ゲート絶縁膜１６がレジスト膜５０ａの幅と
略同一の幅で形成されて、いわゆる階段形状が得られ
る。
【０１４８】一方、ＮチャネルＴＦＴ用領域において
は、同時にその領域の主要部を覆うようにしてＡｌ−Ｎ
ｄ膜とＳＩＯ2膜とのカバー積層膜２１がパターニング
されるようにする。
は、同時にその領域の主要部を覆うようにしてＡｌ−Ｎ
ｄ膜とＳＩＯ2膜とのカバー積層膜２１がパターニング
されるようにする。
【０１４９】次いで、図８（ｃ）に示すように、レジス
ト膜５０ａを除去した後、透明絶縁性基板１０の全面に
Ｂ+イオンを注入することにより、Ｐチャンル用半導体
層１４ＩＩにＢ+イオンが注入される。例えば、加速エ
ネルギー１０ｋｅＶ、ドーズ量２×１０15atoms/cm2の
条件でゲート電極２０及びゲート絶縁膜１６をマスクに
して、Ｐチャンル用半導体層１４ＩＩにＢ+イオンを注
入し、更に、加速エネルギー７０ｋｅＶ、ドーズ量２×
１０14atoms/cm2の条件で、ゲート電極２０をマスクに
し、かつゲート電極２０の両側から外側直下のゲート絶
縁膜１６を通してＰチャンル用半導体層１４ＩＩにＢ+
イオンを注入する。このとき、Ｂ+イオンのドーズ量が
後のＮチャネル用ＴＦＴを形成するためのＰ＋イオンの
ドーズ量の２倍程度になるようにする。
ト膜５０ａを除去した後、透明絶縁性基板１０の全面に
Ｂ+イオンを注入することにより、Ｐチャンル用半導体
層１４ＩＩにＢ+イオンが注入される。例えば、加速エ
ネルギー１０ｋｅＶ、ドーズ量２×１０15atoms/cm2の
条件でゲート電極２０及びゲート絶縁膜１６をマスクに
して、Ｐチャンル用半導体層１４ＩＩにＢ+イオンを注
入し、更に、加速エネルギー７０ｋｅＶ、ドーズ量２×
１０14atoms/cm2の条件で、ゲート電極２０をマスクに
し、かつゲート電極２０の両側から外側直下のゲート絶
縁膜１６を通してＰチャンル用半導体層１４ＩＩにＢ+
イオンを注入する。このとき、Ｂ+イオンのドーズ量が
後のＮチャネル用ＴＦＴを形成するためのＰ＋イオンの
ドーズ量の２倍程度になるようにする。
【０１５０】これにより、ＰチャネルＴＦＴのソース部
１４ａ及びドレイン部１４ｂが形成されると共に、ＬＤ
Ｄ構造が形成される。なお、Ｎチャネル用半導体層１４
Ｉはカバー積層膜２１により被覆されているので、Ｂ+
イオンが注入されない。
１４ａ及びドレイン部１４ｂが形成されると共に、ＬＤ
Ｄ構造が形成される。なお、Ｎチャネル用半導体層１４
Ｉはカバー積層膜２１により被覆されているので、Ｂ+
イオンが注入されない。
【０１５１】次いで、図８（ｄ）に示すように、図８
（ｃ）の構造の上に、ＰチャネルＴＦＴ領域を覆い、か
つＮチャネルＴＦＴのゲート電極を形成するためのレジ
スト膜５０ｂを形成する。続いて、このレジスト膜５０
ａをマスクにして、上記したＰチャネルＴＦＴのゲート
電極２０及びゲート絶縁膜１６の形成方法と同様な方法
により、Ａｌ−Ｎｄ膜及びＳｉＯ2膜からなるカバー積
層膜２１をエッチングしてＮチャネルＴＦＴ用のゲート
電極２０ｂ及びゲート絶縁膜１６ｂを形成する。
（ｃ）の構造の上に、ＰチャネルＴＦＴ領域を覆い、か
つＮチャネルＴＦＴのゲート電極を形成するためのレジ
スト膜５０ｂを形成する。続いて、このレジスト膜５０
ａをマスクにして、上記したＰチャネルＴＦＴのゲート
電極２０及びゲート絶縁膜１６の形成方法と同様な方法
により、Ａｌ−Ｎｄ膜及びＳｉＯ2膜からなるカバー積
層膜２１をエッチングしてＮチャネルＴＦＴ用のゲート
電極２０ｂ及びゲート絶縁膜１６ｂを形成する。
【０１５２】このとき、ＰチャネルＴＦＴのゲート電極
２０の形成と同様に、ゲート電極２０ｂがレジスト膜の
両端部からサイドエッチングされ、また、ゲート絶縁膜
１６ｂがレジスト膜５０ｂの幅ｂと略同一な幅で形成さ
れる。
２０の形成と同様に、ゲート電極２０ｂがレジスト膜の
両端部からサイドエッチングされ、また、ゲート絶縁膜
１６ｂがレジスト膜５０ｂの幅ｂと略同一な幅で形成さ
れる。
【０１５３】次いで、図８（ｅ）示すように、レジスト
膜５０ｂを除去した後、透明絶縁性基板１０の全面にＰ
+イオンを注入する。例えば、加速エネルギー１０ｋｅ
Ｖ、ドーズ量１×１０15atoms/cm2の条件で、ゲート電
極２０，２０ｂ及びゲート絶縁膜１６，１６ｂをマスク
にしてＮチャネル用半導体層１４ＩにＰ＋イオンを注入
する。更に、加速エネルギー７０ｋｅＶ、ドーズ量５×
１０13atoms/cm2の条件で、ゲート電極２０，２０ｂを
マスクにし、かつゲート電極２０，２０ｂの両側から外
側直下ゲート絶縁膜１６，１６ｂを通してＮチャネル用
半導体層１４ＩにＰ+イオンを注入する。
膜５０ｂを除去した後、透明絶縁性基板１０の全面にＰ
+イオンを注入する。例えば、加速エネルギー１０ｋｅ
Ｖ、ドーズ量１×１０15atoms/cm2の条件で、ゲート電
極２０，２０ｂ及びゲート絶縁膜１６，１６ｂをマスク
にしてＮチャネル用半導体層１４ＩにＰ＋イオンを注入
する。更に、加速エネルギー７０ｋｅＶ、ドーズ量５×
１０13atoms/cm2の条件で、ゲート電極２０，２０ｂを
マスクにし、かつゲート電極２０，２０ｂの両側から外
側直下ゲート絶縁膜１６，１６ｂを通してＮチャネル用
半導体層１４ＩにＰ+イオンを注入する。
【０１５４】これにより、ＮチャネルＴＦＴのソース部
１４ｃ及びドレイン部１４ｄが形成されると共に、ＬＤ
Ｄ構造が形成される。なお、Ｐチャネル用半導体層１４
ＩＩにもＰ+イオンが注入されるが、Ｐチャネル用半導
体層１４ＩＩにはＰ+イオンの２倍程度のＢ+イオンが既
に注入されているので、ｎ型に反転することはなく、ｐ
型のままである。
１４ｃ及びドレイン部１４ｄが形成されると共に、ＬＤ
Ｄ構造が形成される。なお、Ｐチャネル用半導体層１４
ＩＩにもＰ+イオンが注入されるが、Ｐチャネル用半導
体層１４ＩＩにはＰ+イオンの２倍程度のＢ+イオンが既
に注入されているので、ｎ型に反転することはなく、ｐ
型のままである。
【０１５５】このように、レジスト膜をマスクにしてイ
オン注入を行うことなく、ＬＤＤ構造を有するＣ−ＭＯ
ＳＴＦＴが形成される。
オン注入を行うことなく、ＬＤＤ構造を有するＣ−ＭＯ
ＳＴＦＴが形成される。
【０１５６】その後、図９（ａ）に示すように、図８
（ｅ）の構造にエキシマレーザーを照射することによ
り、Ｐ+イオン及びＢ+イオンを活性化する。
（ｅ）の構造にエキシマレーザーを照射することによ
り、Ｐ+イオン及びＢ+イオンを活性化する。
【０１５７】次いで、図９（ｂ）に示すように、図９
（ａ）の構造の上に、プラズマＣＶＤにより下から順に
膜厚が６０ｎｍのＳｉＯ2膜２２ａと膜厚が３７０ｎｍ
のＳｉＮ膜２２ｂとを成膜して第１層間絶縁膜２２を形
成する。続いて、第１層間絶縁膜２２上にレジスト膜５
０ｃをパターニングし、このレジスト膜５０ｃをマスク
にして、第１層間絶縁膜を、フッ素系ガスを用いたドラ
イエッチングによりエッチングして第１コンタクトホー
ル２３を形成する。
（ａ）の構造の上に、プラズマＣＶＤにより下から順に
膜厚が６０ｎｍのＳｉＯ2膜２２ａと膜厚が３７０ｎｍ
のＳｉＮ膜２２ｂとを成膜して第１層間絶縁膜２２を形
成する。続いて、第１層間絶縁膜２２上にレジスト膜５
０ｃをパターニングし、このレジスト膜５０ｃをマスク
にして、第１層間絶縁膜を、フッ素系ガスを用いたドラ
イエッチングによりエッチングして第１コンタクトホー
ル２３を形成する。
【０１５８】次いで、レジスト膜５０ｃを除去した後、
第１層間絶縁膜２２及びコンタクトホール２３の内面上
に第２導電膜を形成する。第２導電膜としては、スパッ
タリングにより、下から順に、第１Ｔｉ膜、Ａｌ膜及び
第２Ｔｉ膜をそれぞれ１００ｎｍ、２００ｎｍ及び１０
０ｎｍの膜厚で成膜すればよい。
第１層間絶縁膜２２及びコンタクトホール２３の内面上
に第２導電膜を形成する。第２導電膜としては、スパッ
タリングにより、下から順に、第１Ｔｉ膜、Ａｌ膜及び
第２Ｔｉ膜をそれぞれ１００ｎｍ、２００ｎｍ及び１０
０ｎｍの膜厚で成膜すればよい。
【０１５９】次いで、第２導電膜上にレジスト膜５０ｄ
をパターニングし、このレジスト膜５０ｄをマスクにし
て第２導電膜を塩素系ガスを用いたドライエッチングに
よりエッチングする。これにより、ソース部１４ａ，１
４ｃ及びドレイン部１４ｂ，１４ｄと電気的に接続され
る配線電極２８が形成される。
をパターニングし、このレジスト膜５０ｄをマスクにし
て第２導電膜を塩素系ガスを用いたドライエッチングに
よりエッチングする。これにより、ソース部１４ａ，１
４ｃ及びドレイン部１４ｂ，１４ｄと電気的に接続され
る配線電極２８が形成される。
【０１６０】続いて、レジスト膜５０ｄを除去した後、
感光性ポリイミドなどの透明な感光性樹脂を塗布し、露
光・現像を行うことにより、ＮチャネルＴＦＴのソース
部１４ｃ上に第２コンタクトホール２４ａを有する感光
性の樹脂層間絶縁膜２４を形成する。
感光性ポリイミドなどの透明な感光性樹脂を塗布し、露
光・現像を行うことにより、ＮチャネルＴＦＴのソース
部１４ｃ上に第２コンタクトホール２４ａを有する感光
性の樹脂層間絶縁膜２４を形成する。
【０１６１】次いで、樹脂層間絶縁膜２４及びコンタク
トホール２４ａの内面上に第３導電膜を形成する。第３
導電膜としては、スパッタリングにより膜厚が７０ｎｍ
のＩＴＯ膜を成膜する。続いて、ＩＴＯ膜をフォトエッ
チングによりパターニングして透明な画素電極２６とす
る。
トホール２４ａの内面上に第３導電膜を形成する。第３
導電膜としては、スパッタリングにより膜厚が７０ｎｍ
のＩＴＯ膜を成膜する。続いて、ＩＴＯ膜をフォトエッ
チングによりパターニングして透明な画素電極２６とす
る。
【０１６２】以上説明したように、第３実施形態の薄膜
トランジスタ基板の製造方法では、まず、Ｎチャネル領
域をカバー積層膜２１でマスクした状態で、かつ階段形
状のゲート電極２０及びゲート絶縁膜１６の構造をマス
クに利用してＢ+イオンを注入することにより、ＬＤＤ
構造を有するＰチャネルＴＦＴを形成する。このとき、
Ｂ+イオンのドーズ量がＮチャネル用ＴＦＴを形成する
ためのＰ+イオンのドーズ量の２倍程度になるようにす
る。
トランジスタ基板の製造方法では、まず、Ｎチャネル領
域をカバー積層膜２１でマスクした状態で、かつ階段形
状のゲート電極２０及びゲート絶縁膜１６の構造をマス
クに利用してＢ+イオンを注入することにより、ＬＤＤ
構造を有するＰチャネルＴＦＴを形成する。このとき、
Ｂ+イオンのドーズ量がＮチャネル用ＴＦＴを形成する
ためのＰ+イオンのドーズ量の２倍程度になるようにす
る。
【０１６３】次いで、ＮチャネルＴＦＴ用の階段状のゲ
ート電極２０ｂ及びゲート絶縁膜１６ｂをマスクにし
て、Ｐ+イオンを注入してＮチャネルＴＦＴを形成す
る。
ート電極２０ｂ及びゲート絶縁膜１６ｂをマスクにし
て、Ｐ+イオンを注入してＮチャネルＴＦＴを形成す
る。
【０１６４】このようにすることにより、Ｃ−ＭＯＳの
ＴＦＴの製造に係る不純物注入工程において、レジスト
膜をマスクにして不純物を注入する工程がなくなるの
で、イオン注入によりレジスト膜の表層部に変質層が形
成されてレジスト膜の除去に時間がかかるという不具合
は発生しなくなる。
ＴＦＴの製造に係る不純物注入工程において、レジスト
膜をマスクにして不純物を注入する工程がなくなるの
で、イオン注入によりレジスト膜の表層部に変質層が形
成されてレジスト膜の除去に時間がかかるという不具合
は発生しなくなる。
【０１６５】また、従来技術（２）では、ＬＤＤ構造を
有するＣ−ＭＯＳＴＦＴの製造工程で８回のマスク工程
が必要であるが、本実施形態では７回のマスク工程で製
造することができるので、生産効率を向上させることが
できる。
有するＣ−ＭＯＳＴＦＴの製造工程で８回のマスク工程
が必要であるが、本実施形態では７回のマスク工程で製
造することができるので、生産効率を向上させることが
できる。
【０１６６】（第４の実施の形態）図１０及び図１１は
第４実施形態の薄膜トランジスタ基板の製造方法を示す
断面図である。第４実施形態が第３実施形態と異なる点
は、ＰチャネルＴＦＴを形成する際にゲート電極の下の
ＳｉＯ2膜をエッチングしないでゲート絶縁膜とし、Ｐ
チャネルＴＦＴではＬＤＤを形成しないことである。第
３実施形態と同一の工程においては、その詳しい説明を
省略する。
第４実施形態の薄膜トランジスタ基板の製造方法を示す
断面図である。第４実施形態が第３実施形態と異なる点
は、ＰチャネルＴＦＴを形成する際にゲート電極の下の
ＳｉＯ2膜をエッチングしないでゲート絶縁膜とし、Ｐ
チャネルＴＦＴではＬＤＤを形成しないことである。第
３実施形態と同一の工程においては、その詳しい説明を
省略する。
【０１６７】第４実施形態の薄膜トランジスタ基板の製
造方法は、図１０（ａ）に示すように、第３の実施形態
と同様な方法により、図８（ａ）と同一の構造を得る。
造方法は、図１０（ａ）に示すように、第３の実施形態
と同様な方法により、図８（ａ）と同一の構造を得る。
【０１６８】次いで、図１０（ｂ）に示すように、第３
の実施形態と同様な方法により、ゲート絶縁膜となるＳ
ｉＯ2膜１４ａ及びＡｌ−Ｎｄ層を成膜し、Ａｌ−Ｎｄ
層上にレジスト膜５０ａをパターニングする。このレジ
スト膜をマスクにしてＡｌ−Ｎｄ層をエッチングするこ
とにより、レジスト膜の両端部からサイドエッチングが
生じたＰチャネルＴＦＴのゲート電極２０を形成する。
このとき、同時にＮチャネルＴＦＴ領域においては、Ｎ
チャネル用半導体層１４Ｉを覆うカバーＡｌ−Ｎｄ膜２
１ａが形成される。
の実施形態と同様な方法により、ゲート絶縁膜となるＳ
ｉＯ2膜１４ａ及びＡｌ−Ｎｄ層を成膜し、Ａｌ−Ｎｄ
層上にレジスト膜５０ａをパターニングする。このレジ
スト膜をマスクにしてＡｌ−Ｎｄ層をエッチングするこ
とにより、レジスト膜の両端部からサイドエッチングが
生じたＰチャネルＴＦＴのゲート電極２０を形成する。
このとき、同時にＮチャネルＴＦＴ領域においては、Ｎ
チャネル用半導体層１４Ｉを覆うカバーＡｌ−Ｎｄ膜２
１ａが形成される。
【０１６９】次いで、図１０（ｃ）に示すように、透明
絶縁性基板１０の全面にＢ+イオンを注入する。このと
き、ＰチャネルＴＦＴ領域においては、ゲート電極２０
をマスクにし、かつＳｉＯ2膜を通して、Ｐチャネル用
半導体層１４ＩＩにｐ+層が形成されてソース部１４ａ
及びドレイン部１４ｂが形成される。なお、第３実施形
態と同様に、Ｂ+イオンのドーズ量が後で注入されるＰ+
イオンのドーズ量の２倍程度になるようにする。
絶縁性基板１０の全面にＢ+イオンを注入する。このと
き、ＰチャネルＴＦＴ領域においては、ゲート電極２０
をマスクにし、かつＳｉＯ2膜を通して、Ｐチャネル用
半導体層１４ＩＩにｐ+層が形成されてソース部１４ａ
及びドレイン部１４ｂが形成される。なお、第３実施形
態と同様に、Ｂ+イオンのドーズ量が後で注入されるＰ+
イオンのドーズ量の２倍程度になるようにする。
【０１７０】一方、ＮチャネルＴＦＴ領域においては、
カバーＡｌ−Ｎｄ膜２０ａがマスクとなるので、Ｎチャ
ネル用半導体層１４ＩにはほとんどＢ+イオンが注入さ
れない。
カバーＡｌ−Ｎｄ膜２０ａがマスクとなるので、Ｎチャ
ネル用半導体層１４ＩにはほとんどＢ+イオンが注入さ
れない。
【０１７１】次いで、図１０（ｄ）に示すように、Ｐチ
ャネルＴＦＴ領域の主要部を覆うと共に、ＮチャネルＴ
ＦＴのゲート電極を形成するためのレジスト膜５０ｂを
パターニングする。続いて、このレジスト膜５０ｂをマ
スクにしてカバーＡｌ−Ｎｄ膜２１ａ及びＳｉＯ2膜１
６をエッチングする。このとき、ゲート電極２０ｂはレ
ジスト膜５０ｂの両端部からサイドエッチングして形成
され、また、ゲート絶縁膜１６ｂはレジスト膜５０ｂと
略同一の幅で形成される。また、ＰチャネルＴＦＴ領域
のＳｉＯ2膜１６はＰチャネル用半導体層１４ＩＩを被
覆するゲート絶縁膜１６ａとなり、ＮチャネルＴＦＴ領
域から分離される。
ャネルＴＦＴ領域の主要部を覆うと共に、ＮチャネルＴ
ＦＴのゲート電極を形成するためのレジスト膜５０ｂを
パターニングする。続いて、このレジスト膜５０ｂをマ
スクにしてカバーＡｌ−Ｎｄ膜２１ａ及びＳｉＯ2膜１
６をエッチングする。このとき、ゲート電極２０ｂはレ
ジスト膜５０ｂの両端部からサイドエッチングして形成
され、また、ゲート絶縁膜１６ｂはレジスト膜５０ｂと
略同一の幅で形成される。また、ＰチャネルＴＦＴ領域
のＳｉＯ2膜１６はＰチャネル用半導体層１４ＩＩを被
覆するゲート絶縁膜１６ａとなり、ＮチャネルＴＦＴ領
域から分離される。
【０１７２】次いで、レジスト膜５０ｂを除去した後
に、図１０（ｅ）に示すように、透明絶縁性基板１０の
全面に第３実施形態と同様な方法によりＰ+イオンを２
回注入することにより、ＬＤＤ構造を有するＮチャネル
ＴＦＴのソース部１４ｃ及びドレイン部１４ｄが形成さ
れる。このとき、ＰチャネルＴＦＴのソース部１４ａ及
びドレイン部１４ｂにもゲート絶縁膜１６ａを通してＰ
+イオンが注入されるが、既にＰ+イオンの２倍程度のＢ
+イオンが注入されているので、ＰチャネルＴＦＴのソ
ース部１４ａ及びドレイン部１４ｂはｐ型のままであ
る。
に、図１０（ｅ）に示すように、透明絶縁性基板１０の
全面に第３実施形態と同様な方法によりＰ+イオンを２
回注入することにより、ＬＤＤ構造を有するＮチャネル
ＴＦＴのソース部１４ｃ及びドレイン部１４ｄが形成さ
れる。このとき、ＰチャネルＴＦＴのソース部１４ａ及
びドレイン部１４ｂにもゲート絶縁膜１６ａを通してＰ
+イオンが注入されるが、既にＰ+イオンの２倍程度のＢ
+イオンが注入されているので、ＰチャネルＴＦＴのソ
ース部１４ａ及びドレイン部１４ｂはｐ型のままであ
る。
【０１７３】次いで、図１１（ａ）に示すように、エキ
シマレーザーを照射することにより、半導体層１４Ｉ，
１４ＩＩにそれぞれ注入されたＰ+イオン及びＢ+イオン
の活性化を行う。
シマレーザーを照射することにより、半導体層１４Ｉ，
１４ＩＩにそれぞれ注入されたＰ+イオン及びＢ+イオン
の活性化を行う。
【０１７４】次いで、図１１（ｂ）に示すように、第３
実施形態と同様な方法で、ＳｉＯ2膜２２ａ及びＳｉＮ
膜２２ｂからなる第１層間絶縁膜２２を成膜し、レジス
ト膜５０ｃをマスクにして、第１層間絶縁膜２２をエッ
チングして第１コンタクトホール２３を形成する。この
とき、ＰチャネルＴＦＴでは、第１層間絶縁膜２２の下
にゲート絶縁膜１６ａが残存しているので、Ｎチャネル
ＴＦＴのソース部１４ｃ及びドレイン部１４ｄにオーバ
ーエッチングが多くかかり、ソース部１４ｃ及びドレイ
ン部１４ｄの表層部がエッチングされるおそれがある。
このため、第１コンタクトホール２３を形成する工程に
おいては、エッチング選択比（ＳｉＯ2膜のエッチレー
チ／ｐ−Ｓｉ膜のエッチレート）が高い条件でＳｉＯ2
膜２２ａ，１６をエッチングすることが好ましい。
実施形態と同様な方法で、ＳｉＯ2膜２２ａ及びＳｉＮ
膜２２ｂからなる第１層間絶縁膜２２を成膜し、レジス
ト膜５０ｃをマスクにして、第１層間絶縁膜２２をエッ
チングして第１コンタクトホール２３を形成する。この
とき、ＰチャネルＴＦＴでは、第１層間絶縁膜２２の下
にゲート絶縁膜１６ａが残存しているので、Ｎチャネル
ＴＦＴのソース部１４ｃ及びドレイン部１４ｄにオーバ
ーエッチングが多くかかり、ソース部１４ｃ及びドレイ
ン部１４ｄの表層部がエッチングされるおそれがある。
このため、第１コンタクトホール２３を形成する工程に
おいては、エッチング選択比（ＳｉＯ2膜のエッチレー
チ／ｐ−Ｓｉ膜のエッチレート）が高い条件でＳｉＯ2
膜２２ａ，１６をエッチングすることが好ましい。
【０１７５】このようにして、同じく図１１（ｃ）に示
すように、ＰチャネルＴＦＴ領域においては、Ｐチャネ
ル用半導体層１４ＩＩ上のコンタクトホール２３が形成
される部分以外の領域にゲート絶縁膜１６ａが被覆して
形成され、一方、ＮチャネルＴＦＴ領域においては、Ｎ
チャネル用半導体層１４Ｉ上のゲート電極２０ｂの下の
チャネル部と低濃度拡散領域であるＬＤＤ構造との上の
みにゲート絶縁膜１６ｂが形成された構造が形成され
る。
すように、ＰチャネルＴＦＴ領域においては、Ｐチャネ
ル用半導体層１４ＩＩ上のコンタクトホール２３が形成
される部分以外の領域にゲート絶縁膜１６ａが被覆して
形成され、一方、ＮチャネルＴＦＴ領域においては、Ｎ
チャネル用半導体層１４Ｉ上のゲート電極２０ｂの下の
チャネル部と低濃度拡散領域であるＬＤＤ構造との上の
みにゲート絶縁膜１６ｂが形成された構造が形成され
る。
【０１７６】次いで、図１１（ｃ）に示すように、第３
実施形態と同様な方法により、配線金属膜を成膜し、レ
ジスト膜５０ｄをマスクにして、この配線金属膜をエッ
チングして配線電極２８を形成する。
実施形態と同様な方法により、配線金属膜を成膜し、レ
ジスト膜５０ｄをマスクにして、この配線金属膜をエッ
チングして配線電極２８を形成する。
【０１７７】次いで、図１１（ｄ）及び（ｅ）に示すよ
うに、第３実施形態と同様な方法により、ＮチャネルＴ
ＦＴのソース部１４ｃに接続された配線電極２８上に第
２コンタクトホール２４ａを有する感光性の樹脂層間絶
縁膜２４を形成し、続いて、ＮチャネルＴＦＴのソース
部１４ｃに接続された配線電極２８に接続される画素電
極２６を形成する。
うに、第３実施形態と同様な方法により、ＮチャネルＴ
ＦＴのソース部１４ｃに接続された配線電極２８上に第
２コンタクトホール２４ａを有する感光性の樹脂層間絶
縁膜２４を形成し、続いて、ＮチャネルＴＦＴのソース
部１４ｃに接続された配線電極２８に接続される画素電
極２６を形成する。
【０１７８】以上説明したように、第４実施形態のポリ
シリコンＴＦＴの製造方法では、まず、ＮチャネルＴＦ
Ｔ領域がカバーＡｌ−Ｎｄ膜２１ａでマスクされるよう
にして、ＰチャネルＴＦＴ用のゲート電極２０を形成す
る。このとき、下地のＳｉＯ 2膜１６（ゲート絶縁膜）
をパターニングしない。次いで、レジスト膜がない状態
で、Ｂ+イオンを注入してＬＤＤを備えていないＰチャ
ネルＴＦＴを形成する。
シリコンＴＦＴの製造方法では、まず、ＮチャネルＴＦ
Ｔ領域がカバーＡｌ−Ｎｄ膜２１ａでマスクされるよう
にして、ＰチャネルＴＦＴ用のゲート電極２０を形成す
る。このとき、下地のＳｉＯ 2膜１６（ゲート絶縁膜）
をパターニングしない。次いで、レジスト膜がない状態
で、Ｂ+イオンを注入してＬＤＤを備えていないＰチャ
ネルＴＦＴを形成する。
【０１７９】次いで、Ｎチャネルゲート電極２０ｂ及び
ゲート絶縁膜１４ｃを階段形状に形成し、この構造をマ
スクに利用してＰ+イオンを注入することにより、ＬＤ
Ｄ構造を有するＮチャネルＴＦＴを形成する。
ゲート絶縁膜１４ｃを階段形状に形成し、この構造をマ
スクに利用してＰ+イオンを注入することにより、ＬＤ
Ｄ構造を有するＮチャネルＴＦＴを形成する。
【０１８０】ＰチャネルＴＦＴは、主に周辺回路に使用
されるものであるのでオフリークがなく、また、ホット
キャリアによる劣化が殆どないため、必ずしもＬＤＤ構
造を必要としない。本実施形態の薄膜トランジスタ基板
の製造方法では、ＰチャネルＴＦＴにＬＤＤを形成しな
いため、Ｂ+イオンの注入時間を短縮することができ、
生産効率を向上させることができる。
されるものであるのでオフリークがなく、また、ホット
キャリアによる劣化が殆どないため、必ずしもＬＤＤ構
造を必要としない。本実施形態の薄膜トランジスタ基板
の製造方法では、ＰチャネルＴＦＴにＬＤＤを形成しな
いため、Ｂ+イオンの注入時間を短縮することができ、
生産効率を向上させることができる。
【０１８１】また、従来技術（２）よりマスク工程を１
工程削減することができる。更には、前述した第３実施
形態と同様に、レジスト膜をマスクした状態でイオン注
入を行わないので、イオン注入によりレジスト膜の表層
部に変質層が形成されてレジスト膜の除去に時間がかか
るという不具合は発生しなくなる。
工程削減することができる。更には、前述した第３実施
形態と同様に、レジスト膜をマスクした状態でイオン注
入を行わないので、イオン注入によりレジスト膜の表層
部に変質層が形成されてレジスト膜の除去に時間がかか
るという不具合は発生しなくなる。
【０１８２】（第５の実施の形態）図１２は本発明の第
５の実施の形態の薄膜トランジスタ基板の製造方法を示
す断面図である。第５実施形態では、反転ドープに係る
高ドーズ量の不純物ドーピング工程を行うことなく、従
来技術（２）よりマスク工程を１工程削減できる。第３
及び第４の実施形態と同一の工程においては、その詳し
い説明を省略する。
５の実施の形態の薄膜トランジスタ基板の製造方法を示
す断面図である。第５実施形態では、反転ドープに係る
高ドーズ量の不純物ドーピング工程を行うことなく、従
来技術（２）よりマスク工程を１工程削減できる。第３
及び第４の実施形態と同一の工程においては、その詳し
い説明を省略する。
【０１８３】第５実施形態の薄膜トランジスタ基板の製
造方法は、まず、図１２（ａ）に示すように、第３の実
施形態と同様な方法により、図８（ａ）と同一の構造を
得る。
造方法は、まず、図１２（ａ）に示すように、第３の実
施形態と同様な方法により、図８（ａ）と同一の構造を
得る。
【０１８４】その後、レジスト膜５０を除去した後、膜
厚が１１０ｎｍのゲート絶縁膜となるＳｉＯ2膜をプラ
ズマＣＶＤにより成膜し、続いて、膜厚が３００ｎｍの
Ａｌ−Ｎｄ膜をスパッタリングにより成膜する。
厚が１１０ｎｍのゲート絶縁膜となるＳｉＯ2膜をプラ
ズマＣＶＤにより成膜し、続いて、膜厚が３００ｎｍの
Ａｌ−Ｎｄ膜をスパッタリングにより成膜する。
【０１８５】次いで、図１２（ｂ）に示すように、Ａｌ
−Ｎｄ膜上にレジスト膜６０をパターニングし、このレ
ジスト膜６０をマスクにして、Ａｌ−Ｎｄ膜とＳｉＯ2
膜とをエッチングすることにより、ＮチャネルＴＦＴ用
のゲート電極２０ｂ及びゲート絶縁膜１６ｂを形成す
る。このとき、ゲート電極２０ｂはレジスト膜６０の両
端部からサイドエッチングされて形成され、また、ゲー
ト絶縁膜１６ｂはレジスト膜６０と略同一の幅で形成さ
れる。また、ＰチャネルＴＦＴ領域においては、同時に
Ｐチャネル用半導体層１４ＩＩを覆うＡｌ−Ｎｄ膜及び
ＳｉＯ2膜からなるカバー積層膜２１ｂが形成される。
−Ｎｄ膜上にレジスト膜６０をパターニングし、このレ
ジスト膜６０をマスクにして、Ａｌ−Ｎｄ膜とＳｉＯ2
膜とをエッチングすることにより、ＮチャネルＴＦＴ用
のゲート電極２０ｂ及びゲート絶縁膜１６ｂを形成す
る。このとき、ゲート電極２０ｂはレジスト膜６０の両
端部からサイドエッチングされて形成され、また、ゲー
ト絶縁膜１６ｂはレジスト膜６０と略同一の幅で形成さ
れる。また、ＰチャネルＴＦＴ領域においては、同時に
Ｐチャネル用半導体層１４ＩＩを覆うＡｌ−Ｎｄ膜及び
ＳｉＯ2膜からなるカバー積層膜２１ｂが形成される。
【０１８６】次いで、図１２（ｃ）に示すように、レジ
スト膜６０を除去した後、透明絶縁性基板１０の全面に
Ｐ+イオンを注入する。例えば、加速エネルギー１０ｋ
ｅＶ、ドーズ量１×１０15atoms/cm2の条件で、ゲート
電極２０ｂ及びゲート絶縁膜１６ｂをマスクにしてＮチ
ャネル用半導体層１４ＩにＰ+イオンを注入する。
スト膜６０を除去した後、透明絶縁性基板１０の全面に
Ｐ+イオンを注入する。例えば、加速エネルギー１０ｋ
ｅＶ、ドーズ量１×１０15atoms/cm2の条件で、ゲート
電極２０ｂ及びゲート絶縁膜１６ｂをマスクにしてＮチ
ャネル用半導体層１４ＩにＰ+イオンを注入する。
【０１８７】続いて、加速エネルギー７０ｋｅＶ、ドー
ズ量５×１０13atoms/cm2の条件で、ゲート電極２０ｂ
をマスクにし、かつゲート絶縁膜１６ｂを通してＮチャ
ネル用半導体層１４ＩにＰ+イオンを注入する。これに
より、ＬＤＤ構造を有するＮチャネルＴＦＴのソーズ部
１４ｃ及びドレイン部１４ｄが形成される。このとき、
ＰチャネルＴＦＴ領域はカバー積層膜２１ｂによりマス
クされているので、Ｐチャネル半導体層１４ＩＩには不
純物が注入されない。
ズ量５×１０13atoms/cm2の条件で、ゲート電極２０ｂ
をマスクにし、かつゲート絶縁膜１６ｂを通してＮチャ
ネル用半導体層１４ＩにＰ+イオンを注入する。これに
より、ＬＤＤ構造を有するＮチャネルＴＦＴのソーズ部
１４ｃ及びドレイン部１４ｄが形成される。このとき、
ＰチャネルＴＦＴ領域はカバー積層膜２１ｂによりマス
クされているので、Ｐチャネル半導体層１４ＩＩには不
純物が注入されない。
【０１８８】次いで、図１２（ｄ）に示すように、Ｎチ
ャネルＴＦＴ領域を覆うと共に、ＰチャネルＴＦＴ用の
ゲート電極を形成するためのレジスト膜６０ａをパター
ニングし、このレジスト膜６０ａをマスクにしてカバー
積層膜２１ｂのうちのＡｌ−Ｎｄ膜のみをエッチングし
てＰチャネルＴＦＴ用のゲート電極２０を形成する。
ャネルＴＦＴ領域を覆うと共に、ＰチャネルＴＦＴ用の
ゲート電極を形成するためのレジスト膜６０ａをパター
ニングし、このレジスト膜６０ａをマスクにしてカバー
積層膜２１ｂのうちのＡｌ−Ｎｄ膜のみをエッチングし
てＰチャネルＴＦＴ用のゲート電極２０を形成する。
【０１８９】次いで、図１２（ｅ）に示すように、レジ
スト膜６０ａの一部を酸素含有プラズマによりアッシン
グすることにより、ＰチャネルＴＦＴ領域のゲート電極
用レジスト膜６０ａの幅がゲート電極２０の幅より細く
なるようにする。
スト膜６０ａの一部を酸素含有プラズマによりアッシン
グすることにより、ＰチャネルＴＦＴ領域のゲート電極
用レジスト膜６０ａの幅がゲート電極２０の幅より細く
なるようにする。
【０１９０】続いて、この状態でＢ+イオンを、イオン
ドーピング装置を用いて加速エネルギー７０ｋｅＶ、ド
ーズ量３×１０15atoms/cm2の条件でゲート電極２０を
マスクにし、かつゲート絶縁膜１６を通してＰチャネル
用半導体層１４ＩＩにドーピングする。これにより、Ｐ
チャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂ
が形成される。
ドーピング装置を用いて加速エネルギー７０ｋｅＶ、ド
ーズ量３×１０15atoms/cm2の条件でゲート電極２０を
マスクにし、かつゲート絶縁膜１６を通してＰチャネル
用半導体層１４ＩＩにドーピングする。これにより、Ｐ
チャネルＴＦＴのソース部１４ａ及びドレイン部１４ｂ
が形成される。
【０１９１】なお、図１２（ｄ）のゲート電極２０をエ
ッチングにより形成する工程で、ゲート電極２０にサイ
ドエッチングが発生しない条件を用いる場合は、レジス
ト膜６０ａの一部を酸素含有プラズマによりアッシング
する必要はない。つまり、Ｂ +イオンの注入工程で、実
質的にゲート電極２０がマスクになるようにすればよ
い。
ッチングにより形成する工程で、ゲート電極２０にサイ
ドエッチングが発生しない条件を用いる場合は、レジス
ト膜６０ａの一部を酸素含有プラズマによりアッシング
する必要はない。つまり、Ｂ +イオンの注入工程で、実
質的にゲート電極２０がマスクになるようにすればよ
い。
【０１９２】このようにして、イオンドーピングするこ
とにより、ＰチャネルＴＦＴ領域では、ゲート電極２０
の両側面直下から外側のＰチャネル用半導体層１４ＩＩ
にＢ +イオンがドーピングされるので、オフセット構造
とならない。また、ＰチャネルＴＦＴ領域では、ゲート
絶縁膜１６がＰチャネル用半導体層１４ＩＩを覆うよう
にして形成されているので、ＬＤＤ構造が形成されな
い。
とにより、ＰチャネルＴＦＴ領域では、ゲート電極２０
の両側面直下から外側のＰチャネル用半導体層１４ＩＩ
にＢ +イオンがドーピングされるので、オフセット構造
とならない。また、ＰチャネルＴＦＴ領域では、ゲート
絶縁膜１６がＰチャネル用半導体層１４ＩＩを覆うよう
にして形成されているので、ＬＤＤ構造が形成されな
い。
【０１９３】次いで、レジスト膜６０ａを除去した後
に、前述した第４実施形態の図１１（ａ）〜（ｅ）に示
される方法と同様な方法により、薄膜トランジスタ基板
を製造することができる。
に、前述した第４実施形態の図１１（ａ）〜（ｅ）に示
される方法と同様な方法により、薄膜トランジスタ基板
を製造することができる。
【０１９４】以上のように、第５実施形態の薄膜トラン
ジスタ基板の製造方法では、まず、Ｐチャネル領域をカ
バー積層膜２１ｂでマスクした状態で、かつ階段形状の
ゲート電極２０ｂ及びゲート絶縁膜１６ｂの構造をマス
クに利用して、Ｐ+イオンを注入することにより、ＬＤ
Ｄ構造を有するＮチャネルＴＦＴを形成する。
ジスタ基板の製造方法では、まず、Ｐチャネル領域をカ
バー積層膜２１ｂでマスクした状態で、かつ階段形状の
ゲート電極２０ｂ及びゲート絶縁膜１６ｂの構造をマス
クに利用して、Ｐ+イオンを注入することにより、ＬＤ
Ｄ構造を有するＮチャネルＴＦＴを形成する。
【０１９５】次いで、ＮチャネルＴＦＴ領域をマスク
し、かつＰチャネルＴＦＴ用のゲート電極を形成するた
めのレジスト膜６０ａをパターニングし、カバー積層膜
２１ｂのうちのＡｌ−Ｎｄ膜のみをエッチングしてゲー
ト電極２０を形成する。このとき、ゲート電極２０がレ
ジスト膜に対してサイドエッチされて形成される場合
は、レジスト膜の一部をアッシングして上部からみてゲ
ート電極２０の側面が露出するようにする。
し、かつＰチャネルＴＦＴ用のゲート電極を形成するた
めのレジスト膜６０ａをパターニングし、カバー積層膜
２１ｂのうちのＡｌ−Ｎｄ膜のみをエッチングしてゲー
ト電極２０を形成する。このとき、ゲート電極２０がレ
ジスト膜に対してサイドエッチされて形成される場合
は、レジスト膜の一部をアッシングして上部からみてゲ
ート電極２０の側面が露出するようにする。
【０１９６】続いて、レジスト膜６０ａを残した状態
で、Ｐチャネル用ゲート電極２０の両側直下から外側の
Ｐチャネル用半導体層１４ＩＩにドーピングされるよう
にしてＢ+イオンを注入してＬＤＤ構造を備えていない
ＰチャネルＴＦＴを形成する。
で、Ｐチャネル用ゲート電極２０の両側直下から外側の
Ｐチャネル用半導体層１４ＩＩにドーピングされるよう
にしてＢ+イオンを注入してＬＤＤ構造を備えていない
ＰチャネルＴＦＴを形成する。
【０１９７】このようにすることにより、反転ドープを
行うために、高ドーズ量の不純物ドーピングを行う必要
がなくなる。また、ＰチャネルＴＦＴでは、ＬＤＤ構造
を形成しないので不純物のドーピング時間を短縮するこ
とができる。また、従来技術（２）よりマスク工程を１
工程削減させることができる。
行うために、高ドーズ量の不純物ドーピングを行う必要
がなくなる。また、ＰチャネルＴＦＴでは、ＬＤＤ構造
を形成しないので不純物のドーピング時間を短縮するこ
とができる。また、従来技術（２）よりマスク工程を１
工程削減させることができる。
【０１９８】（付記１） 絶縁性基板と、前記絶縁性基
板の上に形成され、ソース部及びドレイン部を備えた半
導体層と、前記半導体層の上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の上に形成されたゲート電極と、
誘電率が相互に異なる複数の絶縁膜の積層膜からなり、
前記ゲート電極及び半導体層を被覆する層間絶縁膜と、
前記半導体層のソース部上の前記層間絶縁膜に形成され
たソース部コンタクトホールと、前記半導体層のドレイ
ン部上の前記層間絶縁膜に形成されたドレイン部コンタ
クトホールと、前記ソース部コンタクトホールを介して
前記ソース部に接続された画素電極と、前記ドレイン部
コンタクトホールを介して前記ドレイン部に接続され、
前記画素電極と同一膜で形成された第１導電膜と、前記
第１導電膜を介して前記ドレイン部に接続された第２導
電膜とを有することを特徴とする薄膜トランジスタ基
板。
板の上に形成され、ソース部及びドレイン部を備えた半
導体層と、前記半導体層の上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の上に形成されたゲート電極と、
誘電率が相互に異なる複数の絶縁膜の積層膜からなり、
前記ゲート電極及び半導体層を被覆する層間絶縁膜と、
前記半導体層のソース部上の前記層間絶縁膜に形成され
たソース部コンタクトホールと、前記半導体層のドレイ
ン部上の前記層間絶縁膜に形成されたドレイン部コンタ
クトホールと、前記ソース部コンタクトホールを介して
前記ソース部に接続された画素電極と、前記ドレイン部
コンタクトホールを介して前記ドレイン部に接続され、
前記画素電極と同一膜で形成された第１導電膜と、前記
第１導電膜を介して前記ドレイン部に接続された第２導
電膜とを有することを特徴とする薄膜トランジスタ基
板。
【０１９９】（付記２） 前記ゲート電極と同一膜で形
成されたゲート配線と、前記ゲート配線上の前記層間絶
縁膜に形成されたゲート配線部コンタクトホールと、前
記ゲート配線部コンタクトホールを介して前記ゲート配
線に接続され、前記画素電極と同一膜で形成された第３
導電膜と、前記第３導電膜を介して前記ゲート配線に接
続された前記第２導電膜と同一膜で形成された第４導電
膜とを有することを特徴とする付記１に記載の薄膜トラ
ンジスタ基板。
成されたゲート配線と、前記ゲート配線上の前記層間絶
縁膜に形成されたゲート配線部コンタクトホールと、前
記ゲート配線部コンタクトホールを介して前記ゲート配
線に接続され、前記画素電極と同一膜で形成された第３
導電膜と、前記第３導電膜を介して前記ゲート配線に接
続された前記第２導電膜と同一膜で形成された第４導電
膜とを有することを特徴とする付記１に記載の薄膜トラ
ンジスタ基板。
【０２００】（付記３） 前記画素電極はＩＴＯ膜又は
ＳｎＯ2膜からなり、前記ゲート電極は、下から順に、
アルミニウム（Ａｌ）膜又はアルミニウム（Ａｌ）を含
む膜と高融点金属膜とにより構成される積層膜からなる
ことを特徴とする付記１又は２に記載の薄膜トランジス
タ基板。
ＳｎＯ2膜からなり、前記ゲート電極は、下から順に、
アルミニウム（Ａｌ）膜又はアルミニウム（Ａｌ）を含
む膜と高融点金属膜とにより構成される積層膜からなる
ことを特徴とする付記１又は２に記載の薄膜トランジス
タ基板。
【０２０１】（付記４） 前記層間絶縁膜は、下から順
に、シリコン酸化膜とシリコン窒化膜とにより構成され
た積層膜であることを特徴とする付記１又は２に記載の
薄膜トランジスタ基板。
に、シリコン酸化膜とシリコン窒化膜とにより構成され
た積層膜であることを特徴とする付記１又は２に記載の
薄膜トランジスタ基板。
【０２０２】（付記５） 前記高融点金属膜は、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タン
タル（Ｔａ）及びタングステン（Ｗ）の群から選択され
るいずれか１つの金属膜、又はその合金膜であることを
特徴とする付記４に記載の薄膜トランジスタ基板。
（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タン
タル（Ｔａ）及びタングステン（Ｗ）の群から選択され
るいずれか１つの金属膜、又はその合金膜であることを
特徴とする付記４に記載の薄膜トランジスタ基板。
【０２０３】（付記６） 前記層間絶縁膜は、下から順
に、無機絶縁膜と感光性の樹脂絶縁膜とにより構成され
た積層膜であることを特徴とする付記１又は２に記載の
薄膜トランジスタ基板。
に、無機絶縁膜と感光性の樹脂絶縁膜とにより構成され
た積層膜であることを特徴とする付記１又は２に記載の
薄膜トランジスタ基板。
【０２０４】（付記７） 前記無機絶縁膜は、シリコン
窒化膜又はシリコン窒化膜を含む積層膜であることを特
徴とする付記６に記載の薄膜トランジスタ基板。
窒化膜又はシリコン窒化膜を含む積層膜であることを特
徴とする付記６に記載の薄膜トランジスタ基板。
【０２０５】（付記８） 前記ゲート絶縁膜は前記ゲー
ト電極の両端部からそれぞれ０．３〜２μｍはみ出した
はみ出し部を有すると共に、前記半導体層は、前記ゲー
ト電極の下のチャネル領域とソース部又はドレイン部と
の間に、前記ソース部又はドレイン部の不純物濃度より
低い低濃度不純物領域を有し、かつ、前記低濃度不純物
領域は、前記ゲート絶縁膜のはみ出し部の下に前記ゲー
ト電極に対して対称な状態で形成されていることを特徴
とする付記１又は２に記載の薄膜トランジスタ基板。
ト電極の両端部からそれぞれ０．３〜２μｍはみ出した
はみ出し部を有すると共に、前記半導体層は、前記ゲー
ト電極の下のチャネル領域とソース部又はドレイン部と
の間に、前記ソース部又はドレイン部の不純物濃度より
低い低濃度不純物領域を有し、かつ、前記低濃度不純物
領域は、前記ゲート絶縁膜のはみ出し部の下に前記ゲー
ト電極に対して対称な状態で形成されていることを特徴
とする付記１又は２に記載の薄膜トランジスタ基板。
【０２０６】（付記９） 絶縁性基板上に、半導体層の
パターンを形成する工程と、前記半導体層の上に、ゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、
ゲート電極を形成する工程と、前記半導体層のソース部
及びドレイン部になる部分に不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に、誘電率が相互
に異なる複数の絶縁膜により構成される層間絶縁膜を形
成する工程と、少なくとも前記ソース部及びドレインイ
ン部の上の前記層間絶縁膜にコンタクトホールを形成す
る工程と、前記層間絶縁膜及び前記コンタクトホールの
内面上に透明導電膜を形成する工程と、前記透明導電膜
の上に金属膜を形成する工程と、前記透明導電膜をエッ
チングストップ層として、前記金属膜をパターニングす
ることにより、前記ドレイン部のコンタクトホールを含
む部分に配線電極を形成する工程と、前記透明電極をパ
ターニングして、前記コンタクトホールを介して前記ソ
ース部に接続される画素電極を形成すると同時に、前記
コンタクトホール内の前記透明導電膜を介して前記ドレ
イン部に接続される前記配線電極を形成する工程とを有
することを特徴とする薄膜トランジスタ基板の製造方
法。
パターンを形成する工程と、前記半導体層の上に、ゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、
ゲート電極を形成する工程と、前記半導体層のソース部
及びドレイン部になる部分に不純物を導入する工程と、
前記半導体層及び前記ゲート電極の上に、誘電率が相互
に異なる複数の絶縁膜により構成される層間絶縁膜を形
成する工程と、少なくとも前記ソース部及びドレインイ
ン部の上の前記層間絶縁膜にコンタクトホールを形成す
る工程と、前記層間絶縁膜及び前記コンタクトホールの
内面上に透明導電膜を形成する工程と、前記透明導電膜
の上に金属膜を形成する工程と、前記透明導電膜をエッ
チングストップ層として、前記金属膜をパターニングす
ることにより、前記ドレイン部のコンタクトホールを含
む部分に配線電極を形成する工程と、前記透明電極をパ
ターニングして、前記コンタクトホールを介して前記ソ
ース部に接続される画素電極を形成すると同時に、前記
コンタクトホール内の前記透明導電膜を介して前記ドレ
イン部に接続される前記配線電極を形成する工程とを有
することを特徴とする薄膜トランジスタ基板の製造方
法。
【０２０７】（付記１０） 絶縁性基板上に、半導体層
のパターンを形成する工程と、前記半導体層の上に、ゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の上
に、ゲート電極を形成する工程と、前記半導体層のソー
ス部及びドレイン部になる部分に不純物を導入する工程
と、前記半導体層及び前記ゲート電極の上に、誘電率が
相互に異なる複数の絶縁膜により構成される層間絶縁膜
を形成する工程と、少なくとも前記ソース部及びドレイ
ン部の上の前記層間絶縁膜にコンタクトホールを形成す
る工程と、前記層間絶縁膜及び前記コンタクトホールの
内面上に透明導電膜を形成する工程と、前記透明導電膜
の上に金属膜を形成する工程と、前記ソース部に接続さ
れる画素電極が形成される部分の膜厚が、前記ドレイン
部に接続される配線電極が形成される部分の膜厚より薄
くなるようにして、前記金属膜の上にレジスト膜のパタ
ーンを形成する工程と、前記レジスト膜をマスクにし
て、前記金属膜及び前記透明導電膜をエッチングして前
記配線電極を形成する工程と、前記画素電極が形成され
る部分のレジスト膜を選択的に除去し、かつ前記配線電
極が形成される部分のレジスト膜を残存させる工程と、
前記配線電極が形成される部分のレジスト膜をマスクに
して、前記画素電極が形成される部分の前記金属膜を、
前記透明導電膜をエッチングストップ膜としてエッチン
グして前記画素電極を形成する工程とを有することを特
徴とする薄膜トランジスタ基板の製造方法。
のパターンを形成する工程と、前記半導体層の上に、ゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の上
に、ゲート電極を形成する工程と、前記半導体層のソー
ス部及びドレイン部になる部分に不純物を導入する工程
と、前記半導体層及び前記ゲート電極の上に、誘電率が
相互に異なる複数の絶縁膜により構成される層間絶縁膜
を形成する工程と、少なくとも前記ソース部及びドレイ
ン部の上の前記層間絶縁膜にコンタクトホールを形成す
る工程と、前記層間絶縁膜及び前記コンタクトホールの
内面上に透明導電膜を形成する工程と、前記透明導電膜
の上に金属膜を形成する工程と、前記ソース部に接続さ
れる画素電極が形成される部分の膜厚が、前記ドレイン
部に接続される配線電極が形成される部分の膜厚より薄
くなるようにして、前記金属膜の上にレジスト膜のパタ
ーンを形成する工程と、前記レジスト膜をマスクにし
て、前記金属膜及び前記透明導電膜をエッチングして前
記配線電極を形成する工程と、前記画素電極が形成され
る部分のレジスト膜を選択的に除去し、かつ前記配線電
極が形成される部分のレジスト膜を残存させる工程と、
前記配線電極が形成される部分のレジスト膜をマスクに
して、前記画素電極が形成される部分の前記金属膜を、
前記透明導電膜をエッチングストップ膜としてエッチン
グして前記画素電極を形成する工程とを有することを特
徴とする薄膜トランジスタ基板の製造方法。
【０２０８】（付記１１） 絶縁性基板の上方に、一導
電型チャネル用半導体層及び反対導電型チャネル用半導
体層のパターンを形成する工程と、前記半導体層の上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上
にゲート電極となる導電膜を形成する工程と、前記導電
膜及び前記ゲート絶縁膜をパターニングすることによ
り、前記反対導電型チャネル用半導体層の上に、下から
順に、反対導電型チャネル用ゲート絶縁膜と、前記反対
導電型チャネル用ゲート絶縁膜の幅より細い幅を有する
反対導電型チャネル用ゲート電極とが積層された構造を
形成すると同時に、前記一導電型チャネル用半導体層を
被覆する前記ゲート絶縁膜と前記導電膜とが積層された
カバー積層膜のパターンを形成する工程と、前記反対導
電型チャネル用ゲート電極及びゲート絶縁膜の少なくと
もいずれか一方をマスクに利用して、反対導電型不純物
を前記反対導電型チャネル用半導体層に導入して、所定
の反対導電型チャネル用ソース部及びドレイン部を形成
する工程と、前記カバー積層膜をパターニングすること
により、下から順に、一導電型チャネル用ゲート絶縁膜
と、前記一導電型チャネル用ゲート絶縁膜の幅より細い
幅を有する一導電型チャネル用ゲート電極とが積層され
た構造を形成する形成する工程と、前記一導電型チャネ
ル用ゲート電極及びゲート絶縁膜のうちの少なくともい
ずれか一方をマスクに利用して、一導電型不純物を前記
一導電型チャネル用半導体層に導入して、所定の一導電
型チャネル用ソース部及びドレイン部を形成する工程と
を有することを特徴とする薄膜トランジスタ基板の製造
方法。
電型チャネル用半導体層及び反対導電型チャネル用半導
体層のパターンを形成する工程と、前記半導体層の上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上
にゲート電極となる導電膜を形成する工程と、前記導電
膜及び前記ゲート絶縁膜をパターニングすることによ
り、前記反対導電型チャネル用半導体層の上に、下から
順に、反対導電型チャネル用ゲート絶縁膜と、前記反対
導電型チャネル用ゲート絶縁膜の幅より細い幅を有する
反対導電型チャネル用ゲート電極とが積層された構造を
形成すると同時に、前記一導電型チャネル用半導体層を
被覆する前記ゲート絶縁膜と前記導電膜とが積層された
カバー積層膜のパターンを形成する工程と、前記反対導
電型チャネル用ゲート電極及びゲート絶縁膜の少なくと
もいずれか一方をマスクに利用して、反対導電型不純物
を前記反対導電型チャネル用半導体層に導入して、所定
の反対導電型チャネル用ソース部及びドレイン部を形成
する工程と、前記カバー積層膜をパターニングすること
により、下から順に、一導電型チャネル用ゲート絶縁膜
と、前記一導電型チャネル用ゲート絶縁膜の幅より細い
幅を有する一導電型チャネル用ゲート電極とが積層され
た構造を形成する形成する工程と、前記一導電型チャネ
ル用ゲート電極及びゲート絶縁膜のうちの少なくともい
ずれか一方をマスクに利用して、一導電型不純物を前記
一導電型チャネル用半導体層に導入して、所定の一導電
型チャネル用ソース部及びドレイン部を形成する工程と
を有することを特徴とする薄膜トランジスタ基板の製造
方法。
【０２０９】（付記１２）絶縁性基板の上方に、一導電
型チャネル用半導体層及び反対導電型チャネル用半導体
層のパターンを形成する工程と、前記半導体層の上にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に
ゲート電極となる導電膜を形成する工程と、前記導電膜
をパターニングすることにより、前記反対導電型チャネ
ル用半導体層の上に、反対導電型チャネル用ゲート電極
を形成すると同時に、前記一導電型チャネル用半導体層
を被覆するカバー導電膜のパターンを形成する工程と、
前記反対導電型チャネル用ゲート電極をマスクにし、か
つ前記ゲート絶縁膜を通して、反対導電型不純物を前記
反対導電型チャネル用半導体層に導入して、反対導電型
チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー導電膜及びゲート絶縁膜をパターニングする
ことにより、下から順に、一導電型チャネル用ゲート絶
縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より
細い幅を有する一導電型チャネル用ゲート電極とが積層
された構造を形成する工程と、一導電型チャネル用ゲー
ト電極及びゲート絶縁膜の少なくともいずれか一方をマ
スクに利用して、一導電型不純物を前記一導電型チャネ
ル用半導体層に導入して、所定の一導電型チャネル用ソ
ース部及びドレイン部を形成する工程とを有することを
特徴とする薄膜トランジスタ基板の製造方法。
型チャネル用半導体層及び反対導電型チャネル用半導体
層のパターンを形成する工程と、前記半導体層の上にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に
ゲート電極となる導電膜を形成する工程と、前記導電膜
をパターニングすることにより、前記反対導電型チャネ
ル用半導体層の上に、反対導電型チャネル用ゲート電極
を形成すると同時に、前記一導電型チャネル用半導体層
を被覆するカバー導電膜のパターンを形成する工程と、
前記反対導電型チャネル用ゲート電極をマスクにし、か
つ前記ゲート絶縁膜を通して、反対導電型不純物を前記
反対導電型チャネル用半導体層に導入して、反対導電型
チャネル用ソース部及びドレイン部を形成する工程と、
前記カバー導電膜及びゲート絶縁膜をパターニングする
ことにより、下から順に、一導電型チャネル用ゲート絶
縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より
細い幅を有する一導電型チャネル用ゲート電極とが積層
された構造を形成する工程と、一導電型チャネル用ゲー
ト電極及びゲート絶縁膜の少なくともいずれか一方をマ
スクに利用して、一導電型不純物を前記一導電型チャネ
ル用半導体層に導入して、所定の一導電型チャネル用ソ
ース部及びドレイン部を形成する工程とを有することを
特徴とする薄膜トランジスタ基板の製造方法。
【０２１０】（付記１３） 絶縁性基板の上方に、一導
電型チャネル用半導体層及び反対導電型チャネル用半導
体層のパターンを形成する工程と、前記半導体層の上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上
にゲート電極となる導電膜を形成する工程と、前記導電
膜及び前記ゲート絶縁膜をパターニングすることによ
り、前記一導電型チャネル用半導体層の上に、下から順
に、前記一導電型チャネル用ゲート絶縁膜と、前記一導
電型チャネル用ゲート絶縁膜の幅より細い幅を有する一
導電型チャネル用ゲート電極とが積層された構造を形成
すると同時に、前記反対導電型チャネル用半導体層を被
覆する前記ゲート絶縁膜と前記導電膜とが積層されたカ
バー積層膜のパターンを形成する工程と、前記一導電型
チャネル用ゲート電極及びゲート絶縁膜のうちの少なく
ともいずれか一方をマスクに利用して、一導電型不純物
を前記一導電型チャネル用半導体層に導入して、所定の
一導電型チャネル用ソース部及びドレイン部を形成する
工程と、前記カバー積層膜に反対導電型チャネル用ゲー
ト電極が形成される領域を画定すると共に、前記一導電
型チャネル用半導体層及びゲート電極を覆うレジスト膜
をパターニングする工程と、前記レジスト膜をマスクに
して前記積層カバー膜をエッチングすることにより、前
記レジスト膜の幅と同等以上で、かつ所定の幅を有する
反対導電型チャネル用ゲート電極を形成する形成する工
程と、前記レジスト膜又は前記反対導電型チャネル用ゲ
ート電極をマスクにして、反対導電型不純物を前記反対
導電型チャネル用半導体層に導入して、反対導電型チャ
ネル用ソース部及びドレイン部を形成する工程とを有す
ることを特徴とする薄膜トランジスタ基板の製造方法。
電型チャネル用半導体層及び反対導電型チャネル用半導
体層のパターンを形成する工程と、前記半導体層の上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上
にゲート電極となる導電膜を形成する工程と、前記導電
膜及び前記ゲート絶縁膜をパターニングすることによ
り、前記一導電型チャネル用半導体層の上に、下から順
に、前記一導電型チャネル用ゲート絶縁膜と、前記一導
電型チャネル用ゲート絶縁膜の幅より細い幅を有する一
導電型チャネル用ゲート電極とが積層された構造を形成
すると同時に、前記反対導電型チャネル用半導体層を被
覆する前記ゲート絶縁膜と前記導電膜とが積層されたカ
バー積層膜のパターンを形成する工程と、前記一導電型
チャネル用ゲート電極及びゲート絶縁膜のうちの少なく
ともいずれか一方をマスクに利用して、一導電型不純物
を前記一導電型チャネル用半導体層に導入して、所定の
一導電型チャネル用ソース部及びドレイン部を形成する
工程と、前記カバー積層膜に反対導電型チャネル用ゲー
ト電極が形成される領域を画定すると共に、前記一導電
型チャネル用半導体層及びゲート電極を覆うレジスト膜
をパターニングする工程と、前記レジスト膜をマスクに
して前記積層カバー膜をエッチングすることにより、前
記レジスト膜の幅と同等以上で、かつ所定の幅を有する
反対導電型チャネル用ゲート電極を形成する形成する工
程と、前記レジスト膜又は前記反対導電型チャネル用ゲ
ート電極をマスクにして、反対導電型不純物を前記反対
導電型チャネル用半導体層に導入して、反対導電型チャ
ネル用ソース部及びドレイン部を形成する工程とを有す
ることを特徴とする薄膜トランジスタ基板の製造方法。
【０２１１】（付記１４） 絶縁基板の上に形成された
半導体層と、前記半導体層の上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜の上に形成されたゲート電極と
を有する一導電型チャネルトランジスタ及び反対導電型
チャネルトランジスタを備えた薄膜トランジスタ基板で
あって、前記一導電型チャネルトランジスタの前記半導
体層が、前記ゲート電極の下部のチャネル領域とＬＤＤ
領域とソース部及びドレイン部とにより構成され、前記
一導電型チャネルトランジスタの前記ゲート絶縁膜が前
記チャネル領域及び前記ＬＤＤ領域の上にパターン化さ
れて形成されていると共に、前記反対導電型チャネルト
ランジスタの前記半導体層が、前記ゲート電極の下部の
チャネル領域とソース部及びドレイン部とにより構成さ
れ、前記反対導電型チャネルトランジスタの前記ゲート
絶縁膜が、前記反対導電型チャネルトランジスタのソー
ス部及びドレイン部上の所定部を除いて、前記反対導電
型チャネルトランジスタの半導体層を被覆して形成され
ていることを特徴とする薄膜トランジスタ基板。
半導体層と、前記半導体層の上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜の上に形成されたゲート電極と
を有する一導電型チャネルトランジスタ及び反対導電型
チャネルトランジスタを備えた薄膜トランジスタ基板で
あって、前記一導電型チャネルトランジスタの前記半導
体層が、前記ゲート電極の下部のチャネル領域とＬＤＤ
領域とソース部及びドレイン部とにより構成され、前記
一導電型チャネルトランジスタの前記ゲート絶縁膜が前
記チャネル領域及び前記ＬＤＤ領域の上にパターン化さ
れて形成されていると共に、前記反対導電型チャネルト
ランジスタの前記半導体層が、前記ゲート電極の下部の
チャネル領域とソース部及びドレイン部とにより構成さ
れ、前記反対導電型チャネルトランジスタの前記ゲート
絶縁膜が、前記反対導電型チャネルトランジスタのソー
ス部及びドレイン部上の所定部を除いて、前記反対導電
型チャネルトランジスタの半導体層を被覆して形成され
ていることを特徴とする薄膜トランジスタ基板。
【０２１２】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタ基板では、第２導電膜（配線電極）が画素電極
と同一膜で形成された第１導電膜を介してドレイン部に
電気的に接続されている。一般的に、画素電極となる第
１導電膜はステップカバレジがよい状態で成膜される特
性をもっているため、層間絶縁膜を厚くすることでコン
タクトホールのアスペクト比が高くなる場合において
も、第１導電膜がステップカバレジのよい状態でコンタ
クトホール内に形成される。
ンジスタ基板では、第２導電膜（配線電極）が画素電極
と同一膜で形成された第１導電膜を介してドレイン部に
電気的に接続されている。一般的に、画素電極となる第
１導電膜はステップカバレジがよい状態で成膜される特
性をもっているため、層間絶縁膜を厚くすることでコン
タクトホールのアスペクト比が高くなる場合において
も、第１導電膜がステップカバレジのよい状態でコンタ
クトホール内に形成される。
【０２１３】従って、第２導電膜のステップカバレジが
悪い場合でも、第２導電膜は第１導電膜を介してドレイ
ン部などとコンタクト抵抗が低い状態で電気的に接続さ
れるようになる。
悪い場合でも、第２導電膜は第１導電膜を介してドレイ
ン部などとコンタクト抵抗が低い状態で電気的に接続さ
れるようになる。
【図１】図１は本発明の第１実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その１）である。
タ基板の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その２）である。
タ基板の製造方法を示す断面図（その２）である。
【図３】図３は本実施形態の薄膜トランジスタ基板を示
す平面図である。
す平面図である。
【図４】図４（ａ）は図３のＩ−Ｉに沿った断面図、図
４（ｂ）は図３のＩＩ−ＩＩに沿った断面図である。
４（ｂ）は図３のＩＩ−ＩＩに沿った断面図である。
【図５】図５は第１実施形態の薄膜トランジスタ基板の
変形例を示す断面図である。
変形例を示す断面図である。
【図６】図６は本発明の第２の実施の形態の薄膜トラン
ジスタ基板の製造方法を示す断面図（その１）である。
ジスタ基板の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第２の実施の形態の薄膜トラン
ジスタ基板の製造方法を示す断面図（その２）である。
ジスタ基板の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第３の実施の形態に係る薄膜ト
ランジスタ基板の製造方法を示す断面図（その１）であ
る。
ランジスタ基板の製造方法を示す断面図（その１）であ
る。
【図９】図９は本発明の第３の実施の形態に係る薄膜ト
ランジスタ基板の製造方法を示す断面図（その２）であ
る。
ランジスタ基板の製造方法を示す断面図（その２）であ
る。
【図１０】図１０は第４実施形態の薄膜トランジスタ基
板の製造方法を示す断面図（その１）である。
板の製造方法を示す断面図（その１）である。
【図１１】図１１は第４実施形態の薄膜トランジスタ基
板の製造方法を示す断面図（その２）である。
板の製造方法を示す断面図（その２）である。
【図１２】図１２は本発明の第５の実施の形態の薄膜ト
ランジスタ基板の製造方法を示す断面図である。
ランジスタ基板の製造方法を示す断面図である。
【図１３】図１３は従来のポリシリコンＴＦＴ基板の製
造方法（１）を示す断面図である。
造方法（１）を示す断面図である。
【図１４】図１４は従来のポリシリコンＴＦＴ基板の製
造方法（２）を示す断面図（その１）である。
造方法（２）を示す断面図（その１）である。
【図１５】図１５は従来のポリシリコンＴＦＴ基板の製
造方法（２）を示す断面図（その２）である。
造方法（２）を示す断面図（その２）である。
【図１６】図１６は従来のポリシリコンＴＦＴ基板の製
造方法（３）を示す断面図である。
造方法（３）を示す断面図である。
【図１７】図１７はバスライン遮光の一例を示す断面図
である。
である。
１０・・・透明絶縁性基板、１２ａ・・・ＳｉＮ膜、１
２ｂ・・・ＳｉＯ2膜、１２・・・バッファー層、１
４，１４Ｉ，１４ＩＩ・・・半導体層、１４ａ，１４ｃ
・・・ソース部、１４ｂ，１４ｄ・・・ドレイン部、１
５・・・ポリシリコンＴＦＴ素子、１６・・・ゲート絶
縁膜、１７・・・Ａｌ−Ｎｄ膜、１８・・・Ｍｏ膜、２
０，２０ｂ・・・ゲート電極、２０ａ・・・ゲート配
線、２１，２１ｂ・・・カバー積層膜、２１ａ・・・カ
バーＡｌ−Ｎｄ膜、２２ａ・・・ＳｉＯ 2膜、２２ｂ・
・・ＳｉＮ膜、２２・・・無機層間絶縁膜、２４・・・
樹脂層間絶縁膜、２３，２４ａ，２５・・・コンタクト
ホール、２６ａ・・・ＩＴＯ膜、２７，２７ａ，２７ｂ
・・・薄膜トランジスタ基板、２６・・・画素電極、２
８・・・配線電極、３８・・・フォトマスク、３６ａ，
３６ｂ・・・遮光膜パターン、３０，３０ａ，３０ｂ，
５０〜５０ｄ，６０，６０ａ・・・レジスト膜。
２ｂ・・・ＳｉＯ2膜、１２・・・バッファー層、１
４，１４Ｉ，１４ＩＩ・・・半導体層、１４ａ，１４ｃ
・・・ソース部、１４ｂ，１４ｄ・・・ドレイン部、１
５・・・ポリシリコンＴＦＴ素子、１６・・・ゲート絶
縁膜、１７・・・Ａｌ−Ｎｄ膜、１８・・・Ｍｏ膜、２
０，２０ｂ・・・ゲート電極、２０ａ・・・ゲート配
線、２１，２１ｂ・・・カバー積層膜、２１ａ・・・カ
バーＡｌ−Ｎｄ膜、２２ａ・・・ＳｉＯ 2膜、２２ｂ・
・・ＳｉＮ膜、２２・・・無機層間絶縁膜、２４・・・
樹脂層間絶縁膜、２３，２４ａ，２５・・・コンタクト
ホール、２６ａ・・・ＩＴＯ膜、２７，２７ａ，２７ｂ
・・・薄膜トランジスタ基板、２６・・・画素電極、２
８・・・配線電極、３８・・・フォトマスク、３６ａ，
３６ｂ・・・遮光膜パターン、３０，３０ａ，３０ｂ，
５０〜５０ｄ，６０，６０ａ・・・レジスト膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/62 Ｇ
21/265 Ｆ
21/88 Ｒ
(72)発明者 長廣 紀雄
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 佐藤 精威
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 渡部 卓哉
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 八重樫 裕之
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 2H092 JA24 JA46 JB63 KA04 MA08
MA13 MA19 MA30 NA23 NA24
PA09
4M104 AA09 BB02 BB36 CC05 DD12
DD16 DD17 DD20 DD63 DD71
FF13 GG09 HH13
5F033 GG04 HH08 HH10 HH18 HH20
HH38 JJ08 JJ18 JJ20 JJ38
KK04 KK08 KK20 MM05 MM08
NN32 PP15 QQ01 QQ27 QQ28
QQ30 QQ33 QQ37 RR04 RR06
RR22 RR26 TT04 VV15 XX02
XX24 XX33
5F110 AA02 AA03 AA16 AA26 BB02
BB04 CC02 DD02 DD13 DD14
DD17 EE03 EE04 EE06 EE14
EE22 EE38 EE44 FF02 FF29
FF30 GG02 GG13 GG25 HJ01
HJ04 HJ12 HJ13 HJ23 HL03
HL04 HL07 HL12 HL14 HL23
HM15 NN03 NN04 NN23 NN24
NN27 NN35 NN36 PP03 QQ03
QQ04 QQ11
Claims (11)
- 【請求項１】 絶縁性基板と、 前記絶縁性基板の上に形成され、ソース部及びドレイン
部を備えた半導体層と、 前記半導体層の上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 誘電率が相互に異なる複数の絶縁膜の積層膜からなり、
前記ゲート電極及び半導体層を被覆する層間絶縁膜と、 前記半導体層のソース部上の前記層間絶縁膜に形成され
たソース部コンタクトホールと、 前記半導体層のドレイン部上の前記層間絶縁膜に形成さ
れたドレイン部コンタクトホールと、 前記ソース部コンタクトホールを介して前記ソース部に
接続された画素電極と、 前記ドレイン部コンタクトホールを介して前記ドレイン
部に接続され、前記画素電極と同一膜で形成された第１
導電膜と、 前記第１導電膜を介して前記ドレイン部に接続された第
２導電膜とを有することを特徴とする薄膜トランジスタ
基板。 - 【請求項２】 前記ゲート電極と同一膜で形成されたゲ
ート配線と、 前記ゲート配線上の前記層間絶縁膜に形成されたゲート
配線部コンタクトホールと、 前記ゲート配線部コンタクトホールを介して前記ゲート
配線に接続され、前記画素電極と同一膜で形成された第
３導電膜と、 前記第３導電膜を介して前記ゲート配線に接続され、前
記第２導電膜と同一膜で形成された第４導電膜とを有す
ることを特徴とする請求項１に記載の薄膜トランジスタ
基板。 - 【請求項３】 前記画素電極はＩＴＯ膜又はＳｎＯ2膜
からなり、前記ゲート電極は、下から順に、アルミニウ
ム（Ａｌ）膜又はアルミニウム（Ａｌ）を含む膜と高融
点金属膜とにより構成される積層膜からなることを特徴
とする請求項１又は２に記載の薄膜トランジスタ基板。 - 【請求項４】 前記層間絶縁膜は、下から順に、シリコ
ン酸化膜とシリコン窒化膜とにより構成された積層膜で
あることを特徴とする請求項１又は２に記載の薄膜トラ
ンジスタ基板。 - 【請求項５】 前記層間絶縁膜は、下から順に、無機絶
縁膜と感光性の樹脂絶縁膜とにより構成された積層膜で
あることを特徴とする請求項１又は２に記載の薄膜トラ
ンジスタ基板。 - 【請求項６】 絶縁性基板上に、半導体層のパターンを
形成する工程と、 前記半導体層の上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に、ゲート電極を形成する工程
と、 前記半導体層のソース部及びドレイン部になる部分に不
純物を導入する工程と、 前記半導体層及び前記ゲート電極の上に、誘電率が相互
に異なる複数の絶縁膜により構成される層間絶縁膜を形
成する工程と、 少なくとも前記ソース部及びドレインイン部の上の前記
層間絶縁膜にコンタクトホールを形成する工程と、 前記層間絶縁膜及び前記コンタクトホールの内面上に透
明導電膜を形成する工程と、 前記透明導電膜の上に金属膜を形成する工程と、 前記透明導電膜をエッチングストップ層として、前記金
属膜をパターニングすることにより、前記ドレイン部の
コンタクトホールを含む部分に配線電極を形成する工程
と、 前記透明電極をパターニングして、前記コンタクトホー
ルを介して前記ソース部に接続される画素電極を形成す
ると同時に、前記コンタクトホール内の前記透明導電膜
を介して前記ドレイン部に接続される前記配線電極を形
成する工程とを有することを特徴とする薄膜トランジス
タ基板の製造方法。 - 【請求項７】 絶縁性基板上に、半導体層のパターンを
形成する工程と、 前記半導体層の上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に、ゲート電極を形成する工程
と、 前記半導体層のソース部及びドレイン部になる部分に不
純物を導入する工程と、 前記半導体層及び前記ゲート電極の上に、誘電率が相互
に異なる複数の絶縁膜により構成される層間絶縁膜を形
成する工程と、 少なくとも前記ソース部及びドレイン部の上の前記層間
絶縁膜にコンタクトホールを形成する工程と、 前記層間絶縁膜及び前記コンタクトホールの内面上に透
明導電膜を形成する工程と、 前記透明導電膜の上に金属膜を形成する工程と、 前記ソース部に接続される画素電極が形成される部分の
膜厚が、前記ドレイン部に接続される配線電極が形成さ
れる部分の膜厚より薄くなるようにして、前記金属膜の
上にレジスト膜のパターンを形成する工程と、 前記レジスト膜をマスクにして、前記金属膜及び前記透
明導電膜をエッチングして前記配線電極を形成する工程
と、 前記画素電極が形成される部分のレジスト膜を選択的に
除去し、かつ前記配線電極が形成される部分のレジスト
膜を残存させる工程と、 前記配線電極が形成される部分のレジスト膜をマスクに
して、前記画素電極が形成される部分の前記金属膜を、
前記透明導電膜をエッチングストップ膜としてエッチン
グして前記画素電極を形成する工程とを有することを特
徴とする薄膜トランジスタ基板の製造方法。 - 【請求項８】 絶縁性基板の上方に、一導電型チャネル
用半導体層及び反対導電型チャネル用半導体層のパター
ンを形成する工程と、 前記半導体層の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極となる導電膜を形成
する工程と、 前記導電膜及び前記ゲート絶縁膜をパターニングするこ
とにより、前記反対導電型チャネル用半導体層の上に、
下から順に、反対導電型チャネル用ゲート絶縁膜と、前
記反対導電型チャネル用ゲート絶縁膜の幅より細い幅を
有する反対導電型チャネル用ゲート電極とが積層された
構造を形成すると同時に、前記一導電型チャネル用半導
体層を被覆する前記ゲート絶縁膜と前記導電膜とが積層
されたカバー積層膜のパターンを形成する工程と、 前記反対導電型チャネル用ゲート電極及びゲート絶縁膜
の少なくともいずれか一方をマスクに利用して、反対導
電型不純物を前記反対導電型チャネル用半導体層に導入
して、所定の反対導電型チャネル用ソース部及びドレイ
ン部を形成する工程と、 前記カバー積層膜をパターニングすることにより、下か
ら順に、一導電型チャネル用ゲート絶縁膜と、前記一導
電型チャネル用ゲート絶縁膜の幅より細い幅を有する一
導電型チャネル用ゲート電極とが積層された構造を形成
する形成する工程と、 前記一導電型チャネル用ゲート電極及びゲート絶縁膜の
うちの少なくともいずれか一方をマスクに利用して、一
導電型不純物を前記一導電型チャネル用半導体層に導入
して、所定の一導電型チャネル用ソース部及びドレイン
部を形成する工程とを有することを特徴とする薄膜トラ
ンジスタ基板の製造方法。 - 【請求項９】 絶縁性基板の上方に、一導電型チャネル
用半導体層及び反対導電型チャネル用半導体層のパター
ンを形成する工程と、 前記半導体層の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極となる導電膜を形成
する工程と、 前記導電膜をパターニングすることにより、前記反対導
電型チャネル用半導体層の上に、反対導電型チャネル用
ゲート電極を形成すると同時に、前記一導電型チャネル
用半導体層を被覆するカバー導電膜のパターンを形成す
る工程と、 前記反対導電型チャネル用ゲート電極をマスクにし、か
つ前記ゲート絶縁膜を通して、反対導電型不純物を前記
反対導電型チャネル用半導体層に導入して、反対導電型
チャネル用ソース部及びドレイン部を形成する工程と、 前記カバー導電膜及びゲート絶縁膜をパターニングする
ことにより、下から順に、一導電型チャネル用ゲート絶
縁膜と、前記一導電型チャネル用ゲート絶縁膜の幅より
細い幅を有する一導電型チャネル用ゲート電極とが積層
された構造を形成する工程と、 一導電型チャネル用ゲート電極及びゲート絶縁膜の少な
くともいずれか一方をマスクに利用して、一導電型不純
物を前記一導電型チャネル用半導体層に導入して、所定
の一導電型チャネル用ソース部及びドレイン部を形成す
る工程とを有することを特徴とする薄膜トランジスタ基
板の製造方法。 - 【請求項１０】 絶縁性基板の上方に、一導電型チャネ
ル用半導体層及び反対導電型チャネル用半導体層のパタ
ーンを形成する工程と、 前記半導体層の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極となる導電膜を形成
する工程と、 前記導電膜及び前記ゲート絶縁膜をパターニングするこ
とにより、前記一導電型チャネル用半導体層の上に、下
から順に、前記一導電型チャネル用ゲート絶縁膜と、前
記一導電型チャネル用ゲート絶縁膜の幅より細い幅を有
する一導電型チャネル用ゲート電極とが積層された構造
を形成すると同時に、前記反対導電型チャネル用半導体
層を被覆する前記ゲート絶縁膜と前記導電膜とが積層さ
れたカバー積層膜のパターンを形成する工程と、 前記一導電型チャネル用ゲート電極及びゲート絶縁膜の
うちの少なくともいずれか一方をマスクに利用して、一
導電型不純物を前記一導電型チャネル用半導体層に導入
して、所定の一導電型チャネル用ソース部及びドレイン
部を形成する工程と、 前記カバー積層膜に反対導電型チャネル用ゲート電極が
形成される領域を画定すると共に、前記一導電型チャネ
ル用半導体層及びゲート電極を覆うレジスト膜をパター
ニングする工程と、 前記レジスト膜をマスクにして前記積層カバー膜をエッ
チングすることにより、前記レジスト膜の幅と同等以上
で、かつ所定の幅を有する反対導電型チャネル用ゲート
電極を形成する形成する工程と、 前記レジスト膜又は前記反対導電型チャネル用ゲート電
極をマスクにして、反対導電型不純物を前記反対導電型
チャネル用半導体層に導入して、反対導電型チャネル用
ソース部及びドレイン部を形成する工程とを有すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 【請求項１１】 絶縁基板の上に形成された半導体層
と、前記半導体層の上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜の上に形成されたゲート電極とを有する
一導電型チャネルトランジスタ及び反対導電型チャネル
トランジスタを備えた薄膜トランジスタ基板であって、 前記一導電型チャネルトランジスタの前記半導体層が、
前記ゲート電極の下部のチャネル領域とＬＤＤ領域とソ
ース部及びドレイン部とにより構成され、前記一導電型
チャネルトランジスタの前記ゲート絶縁膜が前記チャネ
ル領域及び前記ＬＤＤ領域の上にパターン化されて形成
されていると共に、 前記反対導電型チャネルトランジスタの前記半導体層
が、前記ゲート電極の下部のチャネル領域とソース部及
びドレイン部とにより構成され、前記反対導電型チャネ
ルトランジスタの前記ゲート絶縁膜が、前記反対導電型
チャネルトランジスタのソース部及びドレイン部上の所
定部を除いて、前記反対導電型チャネルトランジスタの
半導体層を被覆して形成されていることを特徴とする薄
膜トランジスタ基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383930A JP4302347B2 (ja) | 2001-12-18 | 2001-12-18 | 薄膜トランジスタ基板及びその製造方法 |
| US10/314,892 US6887744B2 (en) | 2001-12-18 | 2002-12-09 | Method of forming a thin film transistor substrate with a interconnection electrode |
| TW091135857A TW579603B (en) | 2001-12-18 | 2002-12-11 | Thin film transistor substrate and method of manufacturing the same |
| KR1020020080685A KR100800947B1 (ko) | 2001-12-18 | 2002-12-17 | 박막 트랜지스터 기판 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383930A JP4302347B2 (ja) | 2001-12-18 | 2001-12-18 | 薄膜トランジスタ基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003188385A true JP2003188385A (ja) | 2003-07-04 |
| JP4302347B2 JP4302347B2 (ja) | 2009-07-22 |
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ID=27593797
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|---|---|---|---|
| JP2001383930A Expired - Lifetime JP4302347B2 (ja) | 2001-12-18 | 2001-12-18 | 薄膜トランジスタ基板及びその製造方法 |
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|---|---|
| US (1) | US6887744B2 (ja) |
| JP (1) | JP4302347B2 (ja) |
| KR (1) | KR100800947B1 (ja) |
| TW (1) | TW579603B (ja) |
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|---|---|
| US6887744B2 (en) | 2005-05-03 |
| TW200301565A (en) | 2003-07-01 |
| TW579603B (en) | 2004-03-11 |
| JP4302347B2 (ja) | 2009-07-22 |
| KR100800947B1 (ko) | 2008-02-04 |
| KR20030051370A (ko) | 2003-06-25 |
| US20030153110A1 (en) | 2003-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040414 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040415 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050721 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080410 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090422 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4302347 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |