JP3115424B2 - 薄膜トランジスタの製造方法及び液晶表示装置の製造方法 - Google Patents
薄膜トランジスタの製造方法及び液晶表示装置の製造方法Info
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- JP3115424B2 JP3115424B2 JP21294992A JP21294992A JP3115424B2 JP 3115424 B2 JP3115424 B2 JP 3115424B2 JP 21294992 A JP21294992 A JP 21294992A JP 21294992 A JP21294992 A JP 21294992A JP 3115424 B2 JP3115424 B2 JP 3115424B2
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Description
【０００１】（目次） ・産業上の利用分野 ・従来の技術（図７，図８） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１〜図３，図６） （２）第２の実施例（図４） （３）第３の実施例（図５） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下、ＴＦＴと称する。）の製造方法及び液晶表示装置
（以下、ＬＣＤと称する）の製造方法に関し、より詳し
くは、ＴＦＴアクティブマトリクス液晶表示装置（以
下、ＴＦＴアクティブマトリクスＬＣＤと称する。）に
用いられるＣＭＯＳからなるＴＦＴの製造方法及びＬＣ
Ｄの製造方法に関する。
下、ＴＦＴと称する。）の製造方法及び液晶表示装置
（以下、ＬＣＤと称する）の製造方法に関し、より詳し
くは、ＴＦＴアクティブマトリクス液晶表示装置（以
下、ＴＦＴアクティブマトリクスＬＣＤと称する。）に
用いられるＣＭＯＳからなるＴＦＴの製造方法及びＬＣ
Ｄの製造方法に関する。
【０００３】
【従来の技術】ＴＦＴアクティブマトリクスＬＣＤは、
単純マトリクス型表示装置とともに、情報処理装置等の
端末用表示装置として用いられている。
単純マトリクス型表示装置とともに、情報処理装置等の
端末用表示装置として用いられている。
【０００４】ここで、両者を比較すると、アクティブマ
トリクス型は多数ある画素をそれぞれ単独に駆動するの
と同様な動作をさせることができ、そのため表示容量の
増大に伴ってライン数が増加しても単純マトリクス型の
ように駆動のデューティ比が低下し、コントラストの低
下や視野角の減少をきたすなどの問題が生じない。この
ため、アクティブマトリクス型ＬＣＤは陰極線管（ＣＲ
Ｔ）並みのカラー表示が得られ、薄型のフラットディス
プレイとして用途を拡げつつある。
トリクス型は多数ある画素をそれぞれ単独に駆動するの
と同様な動作をさせることができ、そのため表示容量の
増大に伴ってライン数が増加しても単純マトリクス型の
ように駆動のデューティ比が低下し、コントラストの低
下や視野角の減少をきたすなどの問題が生じない。この
ため、アクティブマトリクス型ＬＣＤは陰極線管（ＣＲ
Ｔ）並みのカラー表示が得られ、薄型のフラットディス
プレイとして用途を拡げつつある。
【０００５】このような長所を有するアクティブマトリ
クス型には、画素電極を駆動するためのＴＦＴを形成す
る必要があり、通常、スタガ型或いは逆スタガ型の単体
のＴＦＴが用いられる。更に、残像の防止や周辺駆動一
体化のため、ＴＦＴとしてＣＭＯＳを用いることが検討
されている。
クス型には、画素電極を駆動するためのＴＦＴを形成す
る必要があり、通常、スタガ型或いは逆スタガ型の単体
のＴＦＴが用いられる。更に、残像の防止や周辺駆動一
体化のため、ＴＦＴとしてＣＭＯＳを用いることが検討
されている。
【０００６】図７（ａ）〜（ｄ），図８（ｅ）は、従来
例のスタガ型のＣＭＯＳからなるＴＦＴの作成方法を含
むＴＦＴアクティブマトリクスＬＣＤの製造方法につい
て説明する断面図、図８（ｆ）は平面図で、図８（ｅ）
は図８（ｆ）のＡ−Ａ線断面図である。
例のスタガ型のＣＭＯＳからなるＴＦＴの作成方法を含
むＴＦＴアクティブマトリクスＬＣＤの製造方法につい
て説明する断面図、図８（ｆ）は平面図で、図８（ｅ）
は図８（ｆ）のＡ−Ａ線断面図である。
【０００７】まず、図７（ａ）に示すように、透明基板
１上に動作半導体層となるポリシリコン膜（以下、Ｐ−
Ｓｉ膜と称する。）２，ゲート絶縁膜となるシリコン酸
化膜３及びゲート電極となるアルミニウム膜（以下、Ａ
ｌ膜と称する。）４を順次形成する。
１上に動作半導体層となるポリシリコン膜（以下、Ｐ−
Ｓｉ膜と称する。）２，ゲート絶縁膜となるシリコン酸
化膜３及びゲート電極となるアルミニウム膜（以下、Ａ
ｌ膜と称する。）４を順次形成する。
【０００８】次いで、ＣＭＯＳ（相補型絶縁ゲート型電
界効果トランジスタ）を構成するｎ−ＭＯＳ（ｎチャネ
ル絶縁ゲート型電界効果トランジスタ）及びｐ−ＭＯＳ
（ｐチャネル絶縁ゲート型電界効果トランジスタ）の一
対のトランジスタを形成すべき領域のＡｌ膜４上にそれ
ぞれ不図示のレジストパターンを形成した後、レジスト
パターンをマスクとしてＡｌ膜４／シリコン酸化膜３を
順次エッチング・除去し、ｎ−ＭＯＳの第１のゲート電
極４ａ／第１のゲート絶縁膜３ａ，ｐ−ＭＯＳの第２の
ゲート電極４ｂ／第２のゲート絶縁膜３ｂを形成する。
界効果トランジスタ）を構成するｎ−ＭＯＳ（ｎチャネ
ル絶縁ゲート型電界効果トランジスタ）及びｐ−ＭＯＳ
（ｐチャネル絶縁ゲート型電界効果トランジスタ）の一
対のトランジスタを形成すべき領域のＡｌ膜４上にそれ
ぞれ不図示のレジストパターンを形成した後、レジスト
パターンをマスクとしてＡｌ膜４／シリコン酸化膜３を
順次エッチング・除去し、ｎ−ＭＯＳの第１のゲート電
極４ａ／第１のゲート絶縁膜３ａ，ｐ−ＭＯＳの第２の
ゲート電極４ｂ／第２のゲート絶縁膜３ｂを形成する。
【０００９】次に、新たなレジストパターン５ａ，５ｂ
を形成した後、Ｐ−Ｓｉ膜２をエッチング・除去し、ｎ
−ＭＯＳの第１の動作半導体層２ａ及びｐ−ＭＯＳの第
２の動作半導体層２ｂを形成する（図７（ｂ））。
を形成した後、Ｐ−Ｓｉ膜２をエッチング・除去し、ｎ
−ＭＯＳの第１の動作半導体層２ａ及びｐ−ＭＯＳの第
２の動作半導体層２ｂを形成する（図７（ｂ））。
【００１０】次いで、イオン注入に対する保護のため、
ｐ−ＭＯＳ側の第１のゲート電極４ｂ／第１のゲート絶
縁膜３ｂ／第１の動作半導体層２ｂを被覆してレジスト
膜６を形成した後、ｎ−ＭＯＳ側の第１の動作半導体層
２ａに第１のゲート電極４ａ／第１のゲート絶縁膜３ａ
をマスクとして選択的にｎ型不純物のリンを導入し、対
の第１のＳ／Ｄ領域層７ａ，７ｂを形成する。このと
き、第１のゲート電極４ａ／第１のゲート絶縁膜３ａの
下部の第１の動作半導体層２ａはｎ−ＭＯＳの第１のチ
ャネル領域層７ｃとなる（図７（ｃ））。
ｐ−ＭＯＳ側の第１のゲート電極４ｂ／第１のゲート絶
縁膜３ｂ／第１の動作半導体層２ｂを被覆してレジスト
膜６を形成した後、ｎ−ＭＯＳ側の第１の動作半導体層
２ａに第１のゲート電極４ａ／第１のゲート絶縁膜３ａ
をマスクとして選択的にｎ型不純物のリンを導入し、対
の第１のＳ／Ｄ領域層７ａ，７ｂを形成する。このと
き、第１のゲート電極４ａ／第１のゲート絶縁膜３ａの
下部の第１の動作半導体層２ａはｎ−ＭＯＳの第１のチ
ャネル領域層７ｃとなる（図７（ｃ））。
【００１１】次に、イオン注入に対する保護のため、ｎ
−ＭＯＳ側の第１のゲート電極４ａ／第１のゲート絶縁
膜３ａ／第１の動作半導体層２ａを被覆してレジスト膜
８を形成した後、ｐ−ＭＯＳ側の第２の動作半導体層２
ｂに第２のゲート電極４ｂ／第２のゲート絶縁膜３ｂを
マスクとして選択的にｐ型不純物のボロンを導入し、対
の第２のＳ／Ｄ領域層９ａ，９ｂを形成する。このと
き、第２のゲート電極４ｂ／第２のゲート絶縁膜３ｂの
下部の第２の動作半導体層２ｂはｐ−ＭＯＳの第２のチ
ャネル領域層９ｃとなる（図７（ｄ））。
−ＭＯＳ側の第１のゲート電極４ａ／第１のゲート絶縁
膜３ａ／第１の動作半導体層２ａを被覆してレジスト膜
８を形成した後、ｐ−ＭＯＳ側の第２の動作半導体層２
ｂに第２のゲート電極４ｂ／第２のゲート絶縁膜３ｂを
マスクとして選択的にｐ型不純物のボロンを導入し、対
の第２のＳ／Ｄ領域層９ａ，９ｂを形成する。このと
き、第２のゲート電極４ｂ／第２のゲート絶縁膜３ｂの
下部の第２の動作半導体層２ｂはｐ−ＭＯＳの第２のチ
ャネル領域層９ｃとなる（図７（ｄ））。
【００１２】次いで、全面に層間絶縁膜１０を形成した
後、ｎ−ＭＯＳの第１のＳ／Ｄ領域層７ａ，７ｂ，ｐ−
ＭＯＳの第２のＳ／Ｄ領域層９ａ，９ｂ上の層間絶縁膜
１０に開口部10ａ〜10ｄを形成する。続いて、第１のＳ
／Ｄ領域層７ａと第２のＳ／Ｄ領域層９ａとにともに接
続する酸化インジウム錫膜（以下、ＩＴＯ膜と称す
る。）からなる画素電極１１を層間絶縁膜１０上に形成
するとともに、第１のＳ／Ｄ領域層７ｂと第２のＳ／Ｄ
領域層９ｂとに別々に接続するＡｌ膜からなる第１のド
レインバスライン12ａ，第２のドレインバスライン12ｂ
を形成する。
後、ｎ−ＭＯＳの第１のＳ／Ｄ領域層７ａ，７ｂ，ｐ−
ＭＯＳの第２のＳ／Ｄ領域層９ａ，９ｂ上の層間絶縁膜
１０に開口部10ａ〜10ｄを形成する。続いて、第１のＳ
／Ｄ領域層７ａと第２のＳ／Ｄ領域層９ａとにともに接
続する酸化インジウム錫膜（以下、ＩＴＯ膜と称す
る。）からなる画素電極１１を層間絶縁膜１０上に形成
するとともに、第１のＳ／Ｄ領域層７ｂと第２のＳ／Ｄ
領域層９ｂとに別々に接続するＡｌ膜からなる第１のド
レインバスライン12ａ，第２のドレインバスライン12ｂ
を形成する。
【００１３】次に、液晶層１３を形成すると、スタガ型
のＣＭＯＳからなるＴＦＴを有するアクティブマトリク
スＬＣＤが完成する（図８（ｅ），（ｆ））。
のＣＭＯＳからなるＴＦＴを有するアクティブマトリク
スＬＣＤが完成する（図８（ｅ），（ｆ））。
【００１４】
【発明が解決しようとする課題】ところで、上記従来例
のスタガ型のＣＭＯＳからなるＴＦＴを有するアクティ
ブマトリクスＬＣＤの製造方法では、図７（ｃ），
（ｄ）に示すように、片方のＭＯＳトランジスタを保護
するため、レジスト膜６，８をマスクとしてイオン注入
を行っている。このため、レジスト膜６，８が注入イオ
ンにより変質し、レジスト膜６，８の剥離が非常に困難
になるという問題がある。
のスタガ型のＣＭＯＳからなるＴＦＴを有するアクティ
ブマトリクスＬＣＤの製造方法では、図７（ｃ），
（ｄ）に示すように、片方のＭＯＳトランジスタを保護
するため、レジスト膜６，８をマスクとしてイオン注入
を行っている。このため、レジスト膜６，８が注入イオ
ンにより変質し、レジスト膜６，８の剥離が非常に困難
になるという問題がある。
【００１５】本発明はかかる従来例の問題点に鑑み創作
されたものであり、イオン注入のマスクとしてレジスト
膜を用いずにＣ−ＭＯＳの二つの動作半導体層にそれぞ
れ異なる導電型のＳ／Ｄ領域層を形成することより、レ
ジスト膜の剥離の困難性を避けることができる薄膜トラ
ンジスタの製造方法及びこの薄膜トランジスタを用いた
液晶表示装置の製造方法の提供を目的とする。
されたものであり、イオン注入のマスクとしてレジスト
膜を用いずにＣ−ＭＯＳの二つの動作半導体層にそれぞ
れ異なる導電型のＳ／Ｄ領域層を形成することより、レ
ジスト膜の剥離の困難性を避けることができる薄膜トラ
ンジスタの製造方法及びこの薄膜トランジスタを用いた
液晶表示装置の製造方法の提供を目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、薄膜トランジスタの製造方
法に係り、相補型絶縁ゲート型電界効果トランジスタを
形成する薄膜トランジスタの製造方法であって、第１の
トランジスタ側に、第１のゲート電極と、前記第１のゲ
ート電極の幅と対応する幅を有する第１のゲート絶縁膜
と、第１の動作半導体層とを形成するとともに、第２の
トランジスタ側に、第２のゲート電極と、第２の動作半
導体層の幅と対応する幅を有する絶縁膜からなる残存絶
縁膜と、前記第２の動作半導体とを形成する工程と、前
記第１の動作半導体層を通過し、かつ前記残存絶縁膜を
通過するような加速電圧で、前記第２の動作半導体層に
一導電型不純物をイオン注入する工程と、前記残像絶縁
膜により前記第２の動作半導体層への導入が阻止される
ような加速電圧で、前記第１の動作半導体層に反対導電
型不純物をイオン注入する工程とを有することを特徴と
し、請求項２記載の発明は、薄膜トランジスタの製造方
法に係り、相補型絶縁ゲート型電界効果トランジスタを
形成する薄膜トランジスタの製造方法であって、第１の
トランジスタ側に、第１のゲート電極と、前記第１のゲ
ート電極の幅と対応する幅を有する第１のゲート絶縁膜
と、第１の動作半導体層とを形成するとともに、第２の
トランジスタ側に、第２のゲート電極と、第２の動作半
導体層の幅と対応する幅を有する絶縁膜からなる残存絶
縁膜と、前記第２の動作半導体とを形成する工程と、前
記残像絶縁膜により前記第２の動作半導体層への導入が
阻止されるような加速電圧で、前記第１の動作半導体層
に一導電型不純物をイオン注入する工程と、前記第１の
動作半導体層を通過し、かつ前記残存絶縁膜を通過する
ような加速電圧で、前記第２の動作半導体層に反対導電
型不純物をイオン注入する工程とを有することを特徴と
し、請求項３記載の発明は、薄膜トランジスタの製造方
法に係り、相補型絶縁ゲート型電界効果トランジスタを
形成する薄膜トランジスタの製造方法であって、第１の
トランジスタ側に、第１のゲート電極と、前記第１のゲ
ート電極の幅と対応する幅を有する第１のゲート絶縁膜
と、第１の動作半導体層とを形成するとともに、第２の
トランジスタ側に、第２の動作半導体層の幅と対応する
幅を有する導電体膜からなる残存導電体膜と、第２の動
作半導体層の幅と対応する幅を有する絶縁膜からなる残
存絶縁膜と、前記第２の動作半導体とを形成する工程
と、前記残存導電体膜及び前記残像絶縁膜により前記第
２の動作半導体層への導入が阻止されるような加速電圧
で、前記第１の動作半導体層に一導電型不純物をイオン
注入する工程と、前記残存導電体膜を選択的にエッチン
グ・除去し、前記第２のゲート電極を形成する工程と、
前記第１の動作半導体層を通過し、かつ前記残存絶縁膜
を通過するような加速電圧で、前記第２の動作半導体層
に反対導電型不純物をイオン注入する工程とを有するこ
とを特徴とし、請求項４記載の発明は、液晶表示装置の
製造方法に係り、請求項１乃至３の何れか一に記載の薄
膜トランジスタの製造方法により作成された前記第１の
トランジスタの対の第１のソース／ドレイン領域層のう
ちの一つに接続するとともに、前記第２のトランジスタ
の対の第２のソース／ドレイン領域層のうちの一つにも
接続する画素電極を形成する工程と、前記対の第１のソ
ース／ドレイン領域層のうちの他の一つに接続する第１
のドレインバスラインと、前記対の第２のソース／ドレ
イン領域層のうちの他の一つに接続する第２のドレイン
バスラインとを形成する工程とを有することを特徴とし
ている。
め、請求項１記載の発明は、薄膜トランジスタの製造方
法に係り、相補型絶縁ゲート型電界効果トランジスタを
形成する薄膜トランジスタの製造方法であって、第１の
トランジスタ側に、第１のゲート電極と、前記第１のゲ
ート電極の幅と対応する幅を有する第１のゲート絶縁膜
と、第１の動作半導体層とを形成するとともに、第２の
トランジスタ側に、第２のゲート電極と、第２の動作半
導体層の幅と対応する幅を有する絶縁膜からなる残存絶
縁膜と、前記第２の動作半導体とを形成する工程と、前
記第１の動作半導体層を通過し、かつ前記残存絶縁膜を
通過するような加速電圧で、前記第２の動作半導体層に
一導電型不純物をイオン注入する工程と、前記残像絶縁
膜により前記第２の動作半導体層への導入が阻止される
ような加速電圧で、前記第１の動作半導体層に反対導電
型不純物をイオン注入する工程とを有することを特徴と
し、請求項２記載の発明は、薄膜トランジスタの製造方
法に係り、相補型絶縁ゲート型電界効果トランジスタを
形成する薄膜トランジスタの製造方法であって、第１の
トランジスタ側に、第１のゲート電極と、前記第１のゲ
ート電極の幅と対応する幅を有する第１のゲート絶縁膜
と、第１の動作半導体層とを形成するとともに、第２の
トランジスタ側に、第２のゲート電極と、第２の動作半
導体層の幅と対応する幅を有する絶縁膜からなる残存絶
縁膜と、前記第２の動作半導体とを形成する工程と、前
記残像絶縁膜により前記第２の動作半導体層への導入が
阻止されるような加速電圧で、前記第１の動作半導体層
に一導電型不純物をイオン注入する工程と、前記第１の
動作半導体層を通過し、かつ前記残存絶縁膜を通過する
ような加速電圧で、前記第２の動作半導体層に反対導電
型不純物をイオン注入する工程とを有することを特徴と
し、請求項３記載の発明は、薄膜トランジスタの製造方
法に係り、相補型絶縁ゲート型電界効果トランジスタを
形成する薄膜トランジスタの製造方法であって、第１の
トランジスタ側に、第１のゲート電極と、前記第１のゲ
ート電極の幅と対応する幅を有する第１のゲート絶縁膜
と、第１の動作半導体層とを形成するとともに、第２の
トランジスタ側に、第２の動作半導体層の幅と対応する
幅を有する導電体膜からなる残存導電体膜と、第２の動
作半導体層の幅と対応する幅を有する絶縁膜からなる残
存絶縁膜と、前記第２の動作半導体とを形成する工程
と、前記残存導電体膜及び前記残像絶縁膜により前記第
２の動作半導体層への導入が阻止されるような加速電圧
で、前記第１の動作半導体層に一導電型不純物をイオン
注入する工程と、前記残存導電体膜を選択的にエッチン
グ・除去し、前記第２のゲート電極を形成する工程と、
前記第１の動作半導体層を通過し、かつ前記残存絶縁膜
を通過するような加速電圧で、前記第２の動作半導体層
に反対導電型不純物をイオン注入する工程とを有するこ
とを特徴とし、請求項４記載の発明は、液晶表示装置の
製造方法に係り、請求項１乃至３の何れか一に記載の薄
膜トランジスタの製造方法により作成された前記第１の
トランジスタの対の第１のソース／ドレイン領域層のう
ちの一つに接続するとともに、前記第２のトランジスタ
の対の第２のソース／ドレイン領域層のうちの一つにも
接続する画素電極を形成する工程と、前記対の第１のソ
ース／ドレイン領域層のうちの他の一つに接続する第１
のドレインバスラインと、前記対の第２のソース／ドレ
イン領域層のうちの他の一つに接続する第２のドレイン
バスラインとを形成する工程とを有することを特徴とし
ている。
【００１７】
【作 用】本願の請求項１、２に係る発明の薄膜トラン
ジスタの製造方法においては、第１の動作半導体層と第
２の動作半導体層に対して異なる導電型不純物を選択的
にイオン注入する前に、第１のトランジスタ側では、第
１の動作半導体層上に第１のゲート電極の幅と対応する
幅を有する第１のゲート絶縁膜を形成し、第２のトラン
ジスタ側では第２の動作半導体層上に第２の動作半導体
層の幅と対応する幅を有する絶縁膜からなる残像絶縁膜
を形成している。或いは、第２の動作半導体層の幅と対
応する幅を有する残像絶縁膜上にさらに同じ幅を有する
残存導電体膜を形成している。
ジスタの製造方法においては、第１の動作半導体層と第
２の動作半導体層に対して異なる導電型不純物を選択的
にイオン注入する前に、第１のトランジスタ側では、第
１の動作半導体層上に第１のゲート電極の幅と対応する
幅を有する第１のゲート絶縁膜を形成し、第２のトラン
ジスタ側では第２の動作半導体層上に第２の動作半導体
層の幅と対応する幅を有する絶縁膜からなる残像絶縁膜
を形成している。或いは、第２の動作半導体層の幅と対
応する幅を有する残像絶縁膜上にさらに同じ幅を有する
残存導電体膜を形成している。
【００１８】即ち、第１の動作半導体層では第１のゲー
ト電極両側の第１のソース／ドレイン領域の形成部表面
を露出させ、第２の動作半導体層では第２のゲート電極
両側の第２のソース／ドレイン領域の形成部表面にゲー
ト絶縁膜部から延在する残存絶縁膜やゲート電極部から
延在する残存導電膜を残している。そして、第１の動作
半導体層のみに選択的にイオン注入するときは、注入の
エネルギを低くして第２の動作半導体層を残存絶縁膜等
によりマスクしている。また、第２の動作半導体層のみ
に別の不純物をイオン注入するときは、注入のエネルギ
を高くして、第１の動作半導体層に対してイオンを通過
させるとともに、第２の動作半導体層上の残存絶縁膜を
通してイオン注入している。
ト電極両側の第１のソース／ドレイン領域の形成部表面
を露出させ、第２の動作半導体層では第２のゲート電極
両側の第２のソース／ドレイン領域の形成部表面にゲー
ト絶縁膜部から延在する残存絶縁膜やゲート電極部から
延在する残存導電膜を残している。そして、第１の動作
半導体層のみに選択的にイオン注入するときは、注入の
エネルギを低くして第２の動作半導体層を残存絶縁膜等
によりマスクしている。また、第２の動作半導体層のみ
に別の不純物をイオン注入するときは、注入のエネルギ
を高くして、第１の動作半導体層に対してイオンを通過
させるとともに、第２の動作半導体層上の残存絶縁膜を
通してイオン注入している。
【００１９】このように、第１及び第２の動作半導体層
にそれぞれ第１及び第２のソース／ドレイン領域を形成
するため、ゲート絶縁膜部から延在する残存絶縁膜やゲ
ート電極部から延在する残存導電膜の有無による膜厚差
を利用して異なる不純物をそれぞれ第１及び第２の動作
半導体層に選択的にイオン注入しており、イオン注入の
マスクとしてレジスト膜を用いていない。従って、従来
のような、イオン注入のマスクとして用いたレジスト膜
の剥離の困難性を避けることができる。
にそれぞれ第１及び第２のソース／ドレイン領域を形成
するため、ゲート絶縁膜部から延在する残存絶縁膜やゲ
ート電極部から延在する残存導電膜の有無による膜厚差
を利用して異なる不純物をそれぞれ第１及び第２の動作
半導体層に選択的にイオン注入しており、イオン注入の
マスクとしてレジスト膜を用いていない。従って、従来
のような、イオン注入のマスクとして用いたレジスト膜
の剥離の困難性を避けることができる。
【００２０】しかも、第２のトランジスタ側では、ゲー
ト電極に基づいて残存絶縁膜をエッチングし、除去する
ことにより、対の第２のソース／ドレイン領域に挟まれ
たチャネル領域上に自己整合的に第２のゲート絶縁膜を
形成することができる。
ト電極に基づいて残存絶縁膜をエッチングし、除去する
ことにより、対の第２のソース／ドレイン領域に挟まれ
たチャネル領域上に自己整合的に第２のゲート絶縁膜を
形成することができる。
【００２１】
【実施例】以下に、本発明の実施例に係る薄膜トランジ
スタの製造方法及び液晶表示装置の製造方法について図
面を参照しながら説明する。
スタの製造方法及び液晶表示装置の製造方法について図
面を参照しながら説明する。
【００２２】（１）ＣＭＯＳを用いたＴＦＴアクティブ
マトリクスＬＣＤの回路構成及び駆動方法の一例 図６（ａ）はＣＭＯＳを用いたＴＦＴアクティブマトリ
クスＬＣＤの回路構成についての説明図である。
マトリクスＬＣＤの回路構成及び駆動方法の一例 図６（ａ）はＣＭＯＳを用いたＴＦＴアクティブマトリ
クスＬＣＤの回路構成についての説明図である。
【００２３】図６（ａ）において、ＴＦＴmn1 ，ＴＦＴ
mn2 ，ＴＦＴmp1 ，ＴＦＴmp2 ，ＴＦＴnn1 ，ＴＦＴ
nn2 ，ＴＦＴnp1 ，ＴＦＴnp2 は薄膜トランジスタ、Ｌ
Ｃlm1，ＬＣlm2 ，ＬＣmn1 ，ＬＣmn2 ，ＬＣno1 ，Ｌ
Ｃno2 は液晶セル、ＳＢm ，ＳＢn はスキャンバスで、
ＳＢm はＳＢmn，ＳＢmpの２つに分岐し、ＳＢn はＳＢ
nn，ＳＢnpの２つに分岐している。また、ＲＢm ，ＲＢ
n は基準バス、ＤＢ1 ，ＤＢ2 はデータバスである。
mn2 ，ＴＦＴmp1 ，ＴＦＴmp2 ，ＴＦＴnn1 ，ＴＦＴ
nn2 ，ＴＦＴnp1 ，ＴＦＴnp2 は薄膜トランジスタ、Ｌ
Ｃlm1，ＬＣlm2 ，ＬＣmn1 ，ＬＣmn2 ，ＬＣno1 ，Ｌ
Ｃno2 は液晶セル、ＳＢm ，ＳＢn はスキャンバスで、
ＳＢm はＳＢmn，ＳＢmpの２つに分岐し、ＳＢn はＳＢ
nn，ＳＢnpの２つに分岐している。また、ＲＢm ，ＲＢ
n は基準バス、ＤＢ1 ，ＤＢ2 はデータバスである。
【００２４】ＴＦＴmn1 ，ＴＦＴmn2 ，ＴＦＴmp1 ，Ｔ
ＦＴmp2 の各ドレイン電極はＲＢmと接続され、ＴＦＴ
mn1 ，ＴＦＴmn2 ，ＴＦＴmp1 ，ＴＦＴmp2 の各ソース
電極はそれぞれＬＣlm1 ，ＬＣlm2 ，ＬＣmn1 ，ＬＣ
mn2 に接続され、ＴＦＴmn1 ，ＴＦＴmn2 の各ゲート電
極はＳＢmnに、ＴＦＴmp1 ，ＴＦＴmp2 の各ゲート電極
はＳＢmpに、ＴＦＴnn1 ，ＴＦＴnn2 の各ゲート電極は
ＳＢnnに、ＴＦＴnp1 ，ＴＦＴnp2 の各ゲート電極はＳ
Ｂnpにそれぞれ接続されている。また、ＤＢ1 ，ＤＢ2
は液晶層を挟んで反対側にある。
ＦＴmp2 の各ドレイン電極はＲＢmと接続され、ＴＦＴ
mn1 ，ＴＦＴmn2 ，ＴＦＴmp1 ，ＴＦＴmp2 の各ソース
電極はそれぞれＬＣlm1 ，ＬＣlm2 ，ＬＣmn1 ，ＬＣ
mn2 に接続され、ＴＦＴmn1 ，ＴＦＴmn2 の各ゲート電
極はＳＢmnに、ＴＦＴmp1 ，ＴＦＴmp2 の各ゲート電極
はＳＢmpに、ＴＦＴnn1 ，ＴＦＴnn2 の各ゲート電極は
ＳＢnnに、ＴＦＴnp1 ，ＴＦＴnp2 の各ゲート電極はＳ
Ｂnpにそれぞれ接続されている。また、ＤＢ1 ，ＤＢ2
は液晶層を挟んで反対側にある。
【００２５】このような回路構成のＣＭＯＳを用いたＴ
ＦＴアクティブマトリクスＬＣＤを駆動する場合の電圧
印加のタイミングチャートの一例を図６（ｂ）に示す。
なお、ＶDnはＤＢ1 に印加する電圧、ＶR はＲＢm ，Ｒ
Ｂn に印加する電圧、ＶSmはＳＢm に印加する電圧、Ｖ
SnはＳＢn に印加する電圧、ＶLCn,m は回路の駆動によ
りＬＣmn1 に印加される電圧を示す。
ＦＴアクティブマトリクスＬＣＤを駆動する場合の電圧
印加のタイミングチャートの一例を図６（ｂ）に示す。
なお、ＶDnはＤＢ1 に印加する電圧、ＶR はＲＢm ，Ｒ
Ｂn に印加する電圧、ＶSmはＳＢm に印加する電圧、Ｖ
SnはＳＢn に印加する電圧、ＶLCn,m は回路の駆動によ
りＬＣmn1 に印加される電圧を示す。
【００２６】（２）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）〜（ｈ），図３（ｉ）
は、本発明の第１の実施例の、スタガ型のＣＭＯＳから
なるＴＦＴの作成方法を含むＴＦＴアクティブマトリク
スＬＣＤの製造方法について説明する断面図、図３
（ｊ）は平面図で、図３（ｉ）は図３（ｊ）のＢ−Ｂ線
断面図である。
は、本発明の第１の実施例の、スタガ型のＣＭＯＳから
なるＴＦＴの作成方法を含むＴＦＴアクティブマトリク
スＬＣＤの製造方法について説明する断面図、図３
（ｊ）は平面図で、図３（ｉ）は図３（ｊ）のＢ−Ｂ線
断面図である。
【００２７】まず、図１（ａ）に示すように、透明基板
（基体）２１上に動作半導体層となる膜厚約1000Åのポ
リシリコン膜（以下、Ｐ−Ｓｉ膜と称する。）２２，ゲ
ート絶縁膜となる膜厚約1500Åのシリコン酸化膜２３，
ゲート電極となる膜厚約１μｍのアルミニウム膜（以
下、Ａｌ膜と称する。）２４を順次形成した後、更にス
パッタにより補助マスクとなる膜厚約1000Åのタングス
テン膜（以下、Ｗ膜と称する。）２５を形成する。
（基体）２１上に動作半導体層となる膜厚約1000Åのポ
リシリコン膜（以下、Ｐ−Ｓｉ膜と称する。）２２，ゲ
ート絶縁膜となる膜厚約1500Åのシリコン酸化膜２３，
ゲート電極となる膜厚約１μｍのアルミニウム膜（以
下、Ａｌ膜と称する。）２４を順次形成した後、更にス
パッタにより補助マスクとなる膜厚約1000Åのタングス
テン膜（以下、Ｗ膜と称する。）２５を形成する。
【００２８】次いで、ＣＭＯＳ（相補型絶縁ゲート型電
界効果トランジスタ）を構成するｎ−ＭＯＳ（ｎチャネ
ル絶縁ゲート型電界効果トランジスタ；第１のトランジ
スタ）、及びｐ−ＭＯＳ（ｐチャネル絶縁ゲート型電界
効果トランジスタ；第２のトランジスタ）の一対のトラ
ンジスタを形成すべき領域のＷ膜２５上にそれぞれレジ
ストパターン26ａ，26ｂを形成した後、レジストパター
ン26ａ，26ｂをマスクとしてＷ膜２５をエッチング・除
去し、Ｗ膜からなる第１及び第２の補助マスク25ａ，25
ｂを形成する（図１（ｂ））。
界効果トランジスタ）を構成するｎ−ＭＯＳ（ｎチャネ
ル絶縁ゲート型電界効果トランジスタ；第１のトランジ
スタ）、及びｐ−ＭＯＳ（ｐチャネル絶縁ゲート型電界
効果トランジスタ；第２のトランジスタ）の一対のトラ
ンジスタを形成すべき領域のＷ膜２５上にそれぞれレジ
ストパターン26ａ，26ｂを形成した後、レジストパター
ン26ａ，26ｂをマスクとしてＷ膜２５をエッチング・除
去し、Ｗ膜からなる第１及び第２の補助マスク25ａ，25
ｂを形成する（図１（ｂ））。
【００２９】次に、ｐ−ＭＯＳ側を新たなレジストパタ
ーン２７で被覆した後、第１の補助マスク25ａ及びレジ
ストパターン２７をマスクとして、Ａｌ膜２４／シリコ
ン酸化膜２３を順次エッチング・除去し、ｎ−ＭＯＳの
第１のゲート電極24ａ／第１のゲート絶縁膜23ａを形成
するとともに、ｐ−ＭＯＳ側に形成すべき第２の動作半
導体層の幅に等しい幅を有する残存Ａｌ膜（第１の残存
導電体膜）24ｂ／残存シリコン酸化膜（残存絶縁膜）23
ｂを形成する（図１（ｃ））。
ーン２７で被覆した後、第１の補助マスク25ａ及びレジ
ストパターン２７をマスクとして、Ａｌ膜２４／シリコ
ン酸化膜２３を順次エッチング・除去し、ｎ−ＭＯＳの
第１のゲート電極24ａ／第１のゲート絶縁膜23ａを形成
するとともに、ｐ−ＭＯＳ側に形成すべき第２の動作半
導体層の幅に等しい幅を有する残存Ａｌ膜（第１の残存
導電体膜）24ｂ／残存シリコン酸化膜（残存絶縁膜）23
ｂを形成する（図１（ｃ））。
【００３０】次に、ｎ−ＭＯＳ側を新たなレジストパタ
ーン２８で被覆した後、レジストパターン２８及び残存
Ａｌ膜24ｂ／残存シリコン酸化膜23ｂをマスクとしてＰ
−Ｓｉ膜２２をエッチング・除去し、ｎ−ＭＯＳ側の動
作半導体層22ａ及びｐ−ＭＯＳの動作半導体層22ｂを形
成する（図１（ｄ））。
ーン２８で被覆した後、レジストパターン２８及び残存
Ａｌ膜24ｂ／残存シリコン酸化膜23ｂをマスクとしてＰ
−Ｓｉ膜２２をエッチング・除去し、ｎ−ＭＯＳ側の動
作半導体層22ａ及びｐ−ＭＯＳの動作半導体層22ｂを形
成する（図１（ｄ））。
【００３１】次いで、ｎ−ＭＯＳ側のレジストパターン
２８を残したまま、かつｐ−ＭＯＳ側の第２の補助マス
ク25ｂをマスクとして残存Ａｌ膜24ｂをエッチング・除
去し、ｐ−ＭＯＳの第２のゲート電極24ｃを形成する
（図２（ｅ））。
２８を残したまま、かつｐ−ＭＯＳ側の第２の補助マス
ク25ｂをマスクとして残存Ａｌ膜24ｂをエッチング・除
去し、ｐ−ＭＯＳの第２のゲート電極24ｃを形成する
（図２（ｅ））。
【００３２】続いて、レジストパターン２８を除去す
る。これにより、ｎ−ＭＯＳ側には第１のゲート電極24
ａ／第１のゲート絶縁膜23ａの両側に第１の動作半導体
層22ａが露出するとともに、ｐ−ＭＯＳ側には第２のゲ
ート電極24ｃの両側に上部の残存シリコン酸化膜23ｂ／
下部の第２の動作半導体層22ｂが残存する。
る。これにより、ｎ−ＭＯＳ側には第１のゲート電極24
ａ／第１のゲート絶縁膜23ａの両側に第１の動作半導体
層22ａが露出するとともに、ｐ−ＭＯＳ側には第２のゲ
ート電極24ｃの両側に上部の残存シリコン酸化膜23ｂ／
下部の第２の動作半導体層22ｂが残存する。
【００３３】次に、加速エネルギー６０ｋｅＶ，ドーズ
量５×１０15ｃｍ-2の条件で全面にボロン（一導電型不
純物）のイオン注入を行う。このとき、注入エネルギが
高いので、ボロンはｎ−ＭＯＳ側の第１の動作半導体層
22ａを通過し、第１の動作半導体層22ａには残らない。
一方、ｐ−ＭＯＳ側には残存シリコン酸化膜23ｂの下部
に第２の動作半導体層22ｂが存在しているので、第２の
動作半導体層22ｂにはボロンが導入される（図２
（ｆ））。
量５×１０15ｃｍ-2の条件で全面にボロン（一導電型不
純物）のイオン注入を行う。このとき、注入エネルギが
高いので、ボロンはｎ−ＭＯＳ側の第１の動作半導体層
22ａを通過し、第１の動作半導体層22ａには残らない。
一方、ｐ−ＭＯＳ側には残存シリコン酸化膜23ｂの下部
に第２の動作半導体層22ｂが存在しているので、第２の
動作半導体層22ｂにはボロンが導入される（図２
（ｆ））。
【００３４】次いで、加速エネルギー３０ｋｅＶ，ドー
ズ量５×１０15ｃｍ-2の条件で全面にリン（反対導電型
不純物）をイオン注入する。このとき、ｎ−ＭＯＳ側に
は第１のゲート電極24ａ／第１のゲート絶縁膜23ａの両
側に第１の動作半導体層22ａが露出しているので、第１
の動作半導体層22ａにはリンが導入されるが、ｐ−ＭＯ
Ｓ側には第２のゲート電極24ｃの両側に下部の第２の動
作半導体層22ｂを被覆して残存シリコン酸化膜23ｂが露
出しているので、残存シリコン酸化膜23ｂが第２の動作
半導体層22ｂへのリンの到達を阻止し、第２の動作半導
体層22ｂには導入されない。続いて、温度４００℃で時
間３０分間アニールすると、ｎ+型の対の第１のＳ／Ｄ
領域層30ａ，30ｂが形成される。また、対の第１のＳ／
Ｄ領域層30ａ，30ｂの間の隣接領域であって第１のゲー
ト電極24ａの下方の第１の動作半導体層22ａが第１のチ
ャネル領域層30ｃとなる。このとき、上記の加熱処理に
より、ｐ+型の対の第２のＳ／Ｄ領域層29ａ，29ｂも形
成される。また、対の第２のＳ／Ｄ領域層29ａ，29ｂの
間の隣接領域であって第２のゲート電極24ｃの下方の第
２の動作半導体層22ｂが第２のチャネル領域層29ｃとな
る（図２（ｇ））。
ズ量５×１０15ｃｍ-2の条件で全面にリン（反対導電型
不純物）をイオン注入する。このとき、ｎ−ＭＯＳ側に
は第１のゲート電極24ａ／第１のゲート絶縁膜23ａの両
側に第１の動作半導体層22ａが露出しているので、第１
の動作半導体層22ａにはリンが導入されるが、ｐ−ＭＯ
Ｓ側には第２のゲート電極24ｃの両側に下部の第２の動
作半導体層22ｂを被覆して残存シリコン酸化膜23ｂが露
出しているので、残存シリコン酸化膜23ｂが第２の動作
半導体層22ｂへのリンの到達を阻止し、第２の動作半導
体層22ｂには導入されない。続いて、温度４００℃で時
間３０分間アニールすると、ｎ+型の対の第１のＳ／Ｄ
領域層30ａ，30ｂが形成される。また、対の第１のＳ／
Ｄ領域層30ａ，30ｂの間の隣接領域であって第１のゲー
ト電極24ａの下方の第１の動作半導体層22ａが第１のチ
ャネル領域層30ｃとなる。このとき、上記の加熱処理に
より、ｐ+型の対の第２のＳ／Ｄ領域層29ａ，29ｂも形
成される。また、対の第２のＳ／Ｄ領域層29ａ，29ｂの
間の隣接領域であって第２のゲート電極24ｃの下方の第
２の動作半導体層22ｂが第２のチャネル領域層29ｃとな
る（図２（ｇ））。
【００３５】次に、ｐ−ＭＯＳ側の第２の補助マスク25
ｂ／第２のゲート電極24ｃをマスクとしてＲＩＥ（反応
性イオンエッチング）により残存シリコン酸化膜23ｂを
エッチング・除去し、第２のゲート絶縁膜23ｃを形成す
る。このとき、ｎ−ＭＯＳ側に残存する第１の補助マス
ク25ａ／第１のゲート電極24ａ／第１のゲート絶縁膜23
ａ／第１の動作半導体層22ａは殆どエッチングされずに
そのまま残る（図２（ｈ））。
ｂ／第２のゲート電極24ｃをマスクとしてＲＩＥ（反応
性イオンエッチング）により残存シリコン酸化膜23ｂを
エッチング・除去し、第２のゲート絶縁膜23ｃを形成す
る。このとき、ｎ−ＭＯＳ側に残存する第１の補助マス
ク25ａ／第１のゲート電極24ａ／第１のゲート絶縁膜23
ａ／第１の動作半導体層22ａは殆どエッチングされずに
そのまま残る（図２（ｈ））。
【００３６】次いで、全面に膜厚約5000Åの層間絶縁膜
３１を形成した後、ｎ−ＭＯＳ側の第１のＳ／Ｄ領域層
30ａ，30ｂ及びｐ−ＭＯＳ側の第２のＳ／Ｄ領域層29
ａ，29ｂ上の層間絶縁膜３１に開口部31ａ〜31ｄを形成
する。続いて、第１のＳ／Ｄ領域層30ａ及び第２のＳ／
Ｄ領域層29ａとにともに接続する酸化インジウム錫膜
（以下、ＩＴＯ膜と称する。）からなる画素電極３２を
第１のＳ／Ｄ領域層30ａ及び第２のＳ／Ｄ領域層29ａと
に挟まれた層間絶縁膜３１上に形成するとともに、第１
のＳ／Ｄ領域層30ｂ及び第２のＳ／Ｄ領域層29ｂとに別
々に接続する膜厚約5000ÅのＡｌ膜からなる第１及び第
２のドレインバスライン33ａ，33ｂを形成する。
３１を形成した後、ｎ−ＭＯＳ側の第１のＳ／Ｄ領域層
30ａ，30ｂ及びｐ−ＭＯＳ側の第２のＳ／Ｄ領域層29
ａ，29ｂ上の層間絶縁膜３１に開口部31ａ〜31ｄを形成
する。続いて、第１のＳ／Ｄ領域層30ａ及び第２のＳ／
Ｄ領域層29ａとにともに接続する酸化インジウム錫膜
（以下、ＩＴＯ膜と称する。）からなる画素電極３２を
第１のＳ／Ｄ領域層30ａ及び第２のＳ／Ｄ領域層29ａと
に挟まれた層間絶縁膜３１上に形成するとともに、第１
のＳ／Ｄ領域層30ｂ及び第２のＳ／Ｄ領域層29ｂとに別
々に接続する膜厚約5000ÅのＡｌ膜からなる第１及び第
２のドレインバスライン33ａ，33ｂを形成する。
【００３７】次に、液晶層３４を注入し、カラーフィル
タ等を積層すると、スタガ型のＣＭＯＳからなるＴＦＴ
を有するアクティブマトリクスＬＣＤが完成する（図３
（ｉ），（ｊ））。なお、図では第１の補助マスク25ａ
及び第２の補助マスク25ｂを第１のゲート電極24ａ及び
第２のゲート電極24ｃ上に残し、第１のゲート電極24ａ
／第１の補助マスク25ａ及び第２のゲート電極24ｃ／第
２の補助マスク25ｂを新たな第１及び第２のゲート電極
として用いている。また、図６（ａ）との対応関係の一
例を示すと、次のようになる。即ち、ｐ−ＭＯＳ，ｎ−
ＭＯＳがＴＦＴ mp1 ，ＴＦＴnn1 に、画素電極３２がＬ
Ｃmn1 に、第１及び第２のドレインバスライン33ａ，33
ｂがＲＢm ，ＲＢn に、ゲートバスライン24ｃがＳＢmn
及びＳＢ mpにそれぞれ相当する。
タ等を積層すると、スタガ型のＣＭＯＳからなるＴＦＴ
を有するアクティブマトリクスＬＣＤが完成する（図３
（ｉ），（ｊ））。なお、図では第１の補助マスク25ａ
及び第２の補助マスク25ｂを第１のゲート電極24ａ及び
第２のゲート電極24ｃ上に残し、第１のゲート電極24ａ
／第１の補助マスク25ａ及び第２のゲート電極24ｃ／第
２の補助マスク25ｂを新たな第１及び第２のゲート電極
として用いている。また、図６（ａ）との対応関係の一
例を示すと、次のようになる。即ち、ｐ−ＭＯＳ，ｎ−
ＭＯＳがＴＦＴ mp1 ，ＴＦＴnn1 に、画素電極３２がＬ
Ｃmn1 に、第１及び第２のドレインバスライン33ａ，33
ｂがＲＢm ，ＲＢn に、ゲートバスライン24ｃがＳＢmn
及びＳＢ mpにそれぞれ相当する。
【００３８】以上のように、本発明の第１の実施例によ
れば、図２（ｅ）に示すように、ｎ−ＭＯＳ側では透明
基板２１上の第１の動作半導体層22ａの上に第１のゲー
ト電極24ａの幅と等しい幅の第１のゲート絶縁膜23ａ／
第１のゲート電極24ａ／第１の補助マスク25ａを形成し
て第１の動作半導体層22ａを露出し、ｐ−ＭＯＳ側では
第２のゲート電極24ｃの幅と等しい幅で第２のゲート電
極24ｃ／第２の補助マスク25ｂを形成し、第２の動作半
導体層22ｂの幅に等しい幅の残存シリコン酸化膜23ｂを
第２の動作半導体層22ｂ上に残した状態で、まず、図２
（ｆ）に示すように、残存シリコン酸化膜23ｂを通過す
るような加速エネルギでボロンをイオン注入して第２の
動作半導体層22ｂ中にボロンを導入し、ｎ−ＭＯＳ側で
は第１の動作半導体層22ａを通過させ、ボロンが第１の
動作半導体層22ａには残らないようにしている。次い
で、図２（ｇ）に示すように、ｐ−ＭＯＳ側の残存シリ
コン酸化膜23ｂを通過しないような加速エネルギでリン
をイオン注入することにより、ｎ−ＭＯＳ側の第１の動
作半導体層22ａ中にリンを導入し、ｐ−ＭＯＳ側では第
２の動作半導体層22ｂ中へのリンの導入を阻止してい
る。
れば、図２（ｅ）に示すように、ｎ−ＭＯＳ側では透明
基板２１上の第１の動作半導体層22ａの上に第１のゲー
ト電極24ａの幅と等しい幅の第１のゲート絶縁膜23ａ／
第１のゲート電極24ａ／第１の補助マスク25ａを形成し
て第１の動作半導体層22ａを露出し、ｐ−ＭＯＳ側では
第２のゲート電極24ｃの幅と等しい幅で第２のゲート電
極24ｃ／第２の補助マスク25ｂを形成し、第２の動作半
導体層22ｂの幅に等しい幅の残存シリコン酸化膜23ｂを
第２の動作半導体層22ｂ上に残した状態で、まず、図２
（ｆ）に示すように、残存シリコン酸化膜23ｂを通過す
るような加速エネルギでボロンをイオン注入して第２の
動作半導体層22ｂ中にボロンを導入し、ｎ−ＭＯＳ側で
は第１の動作半導体層22ａを通過させ、ボロンが第１の
動作半導体層22ａには残らないようにしている。次い
で、図２（ｇ）に示すように、ｐ−ＭＯＳ側の残存シリ
コン酸化膜23ｂを通過しないような加速エネルギでリン
をイオン注入することにより、ｎ−ＭＯＳ側の第１の動
作半導体層22ａ中にリンを導入し、ｐ−ＭＯＳ側では第
２の動作半導体層22ｂ中へのリンの導入を阻止してい
る。
【００３９】従って、従来と異なり、イオン注入を阻止
するレジスト膜を形成せずに、ｐ−ＭＯＳ側の第２の動
作半導体層22ｂ及びｎ−ＭＯＳ側の第１の動作半導体層
22ａにそれぞれ異なる導電型を有する、対の第２のＳ／
Ｄ領域層29ａ，29ｂ，対の第１のＳ／Ｄ領域層30ａ，30
ｂを形成することができる。このため、従来のような、
イオン注入のマスクとして用いたレジスト膜の剥離の困
難性を避けることができる。
するレジスト膜を形成せずに、ｐ−ＭＯＳ側の第２の動
作半導体層22ｂ及びｎ−ＭＯＳ側の第１の動作半導体層
22ａにそれぞれ異なる導電型を有する、対の第２のＳ／
Ｄ領域層29ａ，29ｂ，対の第１のＳ／Ｄ領域層30ａ，30
ｂを形成することができる。このため、従来のような、
イオン注入のマスクとして用いたレジスト膜の剥離の困
難性を避けることができる。
【００４０】しかも、ｐ−ＭＯＳ側では、第２の補助マ
スク25ｂに基づいて残存シリコン酸化膜23ｂをエッチン
グ・除去することにより、対の第２のＳ／Ｄ領域層29
ａ，29ｂに挟まれた第２のチャネル領域層29ｃ上に自己
整合的に第２のゲート絶縁膜23ｃを形成することができ
る。
スク25ｂに基づいて残存シリコン酸化膜23ｂをエッチン
グ・除去することにより、対の第２のＳ／Ｄ領域層29
ａ，29ｂに挟まれた第２のチャネル領域層29ｃ上に自己
整合的に第２のゲート絶縁膜23ｃを形成することができ
る。
【００４１】仮に、第２のゲート絶縁膜23ｃを形成する
ために、第２の補助マスク25ｂを用いずに、第２の補助
マスク25ｂの代わりに新たに残存シリコン酸化膜23ｂ上
にレジストパターンを形成し、そのレジストパターンを
マスクとして残存シリコン酸化膜23ｂをエッチング・除
去した場合には、対の第２のＳ／Ｄ領域層29ａ，29ｂに
挟まれた第２のチャネル領域層29ｃ上に丁度第２のゲー
ト絶縁膜23ｃを形成することは殆ど不可能である。ま
た、第２の補助マスク25ｂもレジストパターンも用いず
に、第２のゲート電極24ｃをマスクの代用として、図２
（ｈ）の残存シリコン膜23ｂをエッチング・除去して第
２のゲート絶縁膜23ｃを形成した場合、残存シリコン膜
23ｂのエッチングガス等により第１及び第２のゲート電
極24ａ，24ｃがダメージを受けてしまう。
ために、第２の補助マスク25ｂを用いずに、第２の補助
マスク25ｂの代わりに新たに残存シリコン酸化膜23ｂ上
にレジストパターンを形成し、そのレジストパターンを
マスクとして残存シリコン酸化膜23ｂをエッチング・除
去した場合には、対の第２のＳ／Ｄ領域層29ａ，29ｂに
挟まれた第２のチャネル領域層29ｃ上に丁度第２のゲー
ト絶縁膜23ｃを形成することは殆ど不可能である。ま
た、第２の補助マスク25ｂもレジストパターンも用いず
に、第２のゲート電極24ｃをマスクの代用として、図２
（ｈ）の残存シリコン膜23ｂをエッチング・除去して第
２のゲート絶縁膜23ｃを形成した場合、残存シリコン膜
23ｂのエッチングガス等により第１及び第２のゲート電
極24ａ，24ｃがダメージを受けてしまう。
【００４２】なお、第１の実施例では、第１のトランジ
スタ４１をｎ−ＭＯＳとし、第２のトランジスタ４２を
ｐ−ＭＯＳとしているが、第１のトランジスタ４１をｐ
−ＭＯＳとし、第２のトランジスタ４２をｎ−ＭＯＳと
してもよい。この場合、第１のトランジスタ４１側の第
１の動作半導体層22ａに加速電圧１０ＫｅＶでボロンを
イオン注入し、第２のトランジスタ４２側の第２の動作
半導体層22ｂに残存シリコン酸化膜23ｂを介して加速電
圧１１０ＫｅＶでリンを導入する。
スタ４１をｎ−ＭＯＳとし、第２のトランジスタ４２を
ｐ−ＭＯＳとしているが、第１のトランジスタ４１をｐ
−ＭＯＳとし、第２のトランジスタ４２をｎ−ＭＯＳと
してもよい。この場合、第１のトランジスタ４１側の第
１の動作半導体層22ａに加速電圧１０ＫｅＶでボロンを
イオン注入し、第２のトランジスタ４２側の第２の動作
半導体層22ｂに残存シリコン酸化膜23ｂを介して加速電
圧１１０ＫｅＶでリンを導入する。
【００４３】（３）第２の実施例 図４（ａ），（ｂ）は本発明の第２の実施例のスタガ型
のＣＭＯＳからなるＴＦＴの作成方法を含むＴＦＴアク
ティブマトリクスＬＣＤの製造方法について説明する断
面図である。
のＣＭＯＳからなるＴＦＴの作成方法を含むＴＦＴアク
ティブマトリクスＬＣＤの製造方法について説明する断
面図である。
【００４４】第１の実施例と異なるところは、図２
（ｅ）の工程の後、先にｎ−ＭＯＳ（第１のトランジス
タ）４１側の第１の動作半導体層22ａに加速電圧３０Ｋ
ｅＶ，ドーズ量５×１０15ｃｍ-2でリンを導入してｎ+
型の対の第１のＳ／Ｄ領域層37ａ，37ｂを形成し（図４
（ａ））、次いで、ｐ−ＭＯＳ（第２のトランジスタ）
４２側の第２の補助マスク25ｂに基づいて残存シリコン
酸化膜23ｂを介して第２の動作半導体層22ｂに加速電圧
６０ＫｅＶ，ドーズ量５×１０15ｃｍ-2でボロンを導入
してｐ+型の対の第２のＳ／Ｄ領域層38ａ，38ｂを形成
していることである。なお、図４（ａ）において、対の
第１のＳ／Ｄ領域層37ａ，37ｂに挟まれた第１の動作半
導体層22ａが第１のチャネル領域層35ｃとなり、図４
（ｂ）において、対の第２のＳ／Ｄ領域層38ａ，38ｂに
挟まれた第２の動作半導体層22ｂが第２のチャネル領域
層38ｃとなる。
（ｅ）の工程の後、先にｎ−ＭＯＳ（第１のトランジス
タ）４１側の第１の動作半導体層22ａに加速電圧３０Ｋ
ｅＶ，ドーズ量５×１０15ｃｍ-2でリンを導入してｎ+
型の対の第１のＳ／Ｄ領域層37ａ，37ｂを形成し（図４
（ａ））、次いで、ｐ−ＭＯＳ（第２のトランジスタ）
４２側の第２の補助マスク25ｂに基づいて残存シリコン
酸化膜23ｂを介して第２の動作半導体層22ｂに加速電圧
６０ＫｅＶ，ドーズ量５×１０15ｃｍ-2でボロンを導入
してｐ+型の対の第２のＳ／Ｄ領域層38ａ，38ｂを形成
していることである。なお、図４（ａ）において、対の
第１のＳ／Ｄ領域層37ａ，37ｂに挟まれた第１の動作半
導体層22ａが第１のチャネル領域層35ｃとなり、図４
（ｂ）において、対の第２のＳ／Ｄ領域層38ａ，38ｂに
挟まれた第２の動作半導体層22ｂが第２のチャネル領域
層38ｃとなる。
【００４５】このようにしても、第１の実施例の場合と
同様に、レジスト膜を用いずにｐ−ＭＯＳ側の第２の動
作半導体層22ｂ及びｎ−ＭＯＳ側の第１の動作半導体層
22ａにそれぞれ異なる導電型を有する第１及び第２のＳ
／Ｄ領域層を形成することができる。このため、従来の
ような、イオン注入のマスクとして用いたレジスト膜の
剥離の困難性を避けることができる。
同様に、レジスト膜を用いずにｐ−ＭＯＳ側の第２の動
作半導体層22ｂ及びｎ−ＭＯＳ側の第１の動作半導体層
22ａにそれぞれ異なる導電型を有する第１及び第２のＳ
／Ｄ領域層を形成することができる。このため、従来の
ような、イオン注入のマスクとして用いたレジスト膜の
剥離の困難性を避けることができる。
【００４６】なお、第２の実施例では、第１のトランジ
スタ４１をｎ−ＭＯＳとし、第２のトランジスタ４２を
ｐ−ＭＯＳとしているが、第１のトランジスタ４１をｐ
−ＭＯＳとし、第２のトランジスタ４２をｎ−ＭＯＳと
してもよい。この場合、第１のトランジスタ４１側の第
１の動作半導体層22ａに加速電圧１０ＫｅＶでボロンを
イオン注入し、第２のトランジスタ４２側の第２の動作
半導体層22ｂに残存シリコン酸化膜23ｂを介して加速電
圧１１０ＫｅＶでリンを導入する。
スタ４１をｎ−ＭＯＳとし、第２のトランジスタ４２を
ｐ−ＭＯＳとしているが、第１のトランジスタ４１をｐ
−ＭＯＳとし、第２のトランジスタ４２をｎ−ＭＯＳと
してもよい。この場合、第１のトランジスタ４１側の第
１の動作半導体層22ａに加速電圧１０ＫｅＶでボロンを
イオン注入し、第２のトランジスタ４２側の第２の動作
半導体層22ｂに残存シリコン酸化膜23ｂを介して加速電
圧１１０ＫｅＶでリンを導入する。
【００４７】（４）第３の実施例 図５（ａ），（ｂ）は本発明の第３の実施例のスタガ型
のＣＭＯＳからなるＴＦＴの作成方法を含むＴＦＴアク
ティブマトリクスＬＣＤの製造方法について説明する断
面図である。
のＣＭＯＳからなるＴＦＴの作成方法を含むＴＦＴアク
ティブマトリクスＬＣＤの製造方法について説明する断
面図である。
【００４８】第１の実施例と異なるところは、第１のト
ランジスタ４１をｐ−ＭＯＳとし、第２のトランジスタ
４２をｎ−ＭＯＳとするとともに、第１のトランジスタ
４１側の動作半導体層22ａにボロンをイオン注入する際
に第２のトランジスタ４２側に動作半導体層22ｂの幅と
等しい幅を有する残存Ａｌ膜24ｂを残していることであ
る。
ランジスタ４１をｐ−ＭＯＳとし、第２のトランジスタ
４２をｎ−ＭＯＳとするとともに、第１のトランジスタ
４１側の動作半導体層22ａにボロンをイオン注入する際
に第２のトランジスタ４２側に動作半導体層22ｂの幅と
等しい幅を有する残存Ａｌ膜24ｂを残していることであ
る。
【００４９】即ち、図１（ｄ）の工程の後、直ちに第１
のトランジスタ４１側の第１の動作半導体層22ａに加速
電圧１０ＫｅＶ，ドーズ量１×１０16ｃｍ-2でボロン
（一導電型不純物）を導入してｐ+型の対の第１のＳ／
Ｄ領域層を形成し（図５（ａ））、次いで、第２の補助
マスク25ｂに基づいて第２のトランジスタ４２側の残存
Ａｌ膜24ｂをエッチング・除去して第２のゲート電極24
ｃを形成した後、残存シリコン酸化膜23ｂを介して第２
の動作半導体層22ｂに加速電圧１１０ＫｅＶ，ドーズ量
１×１０16ｃｍ-2でリン（反対導電型不純物）を導入
し、ｎ+型の対の第２のＳ／Ｄ領域層36ａ，36ｂを形成
していることである。なお、図５（ａ）において対の第
１のＳ／Ｄ領域層35ａ，35ｂに挟まれた第１の動作半導
体層22ａが第１のチャネル領域層35ｃとなり、図５
（ｂ）において対の第２のＳ／Ｄ領域層36ａ，36ｂに挟
まれた第２の動作半導体層22ｂが第２のチャネル領域層
36ｃとなる。
のトランジスタ４１側の第１の動作半導体層22ａに加速
電圧１０ＫｅＶ，ドーズ量１×１０16ｃｍ-2でボロン
（一導電型不純物）を導入してｐ+型の対の第１のＳ／
Ｄ領域層を形成し（図５（ａ））、次いで、第２の補助
マスク25ｂに基づいて第２のトランジスタ４２側の残存
Ａｌ膜24ｂをエッチング・除去して第２のゲート電極24
ｃを形成した後、残存シリコン酸化膜23ｂを介して第２
の動作半導体層22ｂに加速電圧１１０ＫｅＶ，ドーズ量
１×１０16ｃｍ-2でリン（反対導電型不純物）を導入
し、ｎ+型の対の第２のＳ／Ｄ領域層36ａ，36ｂを形成
していることである。なお、図５（ａ）において対の第
１のＳ／Ｄ領域層35ａ，35ｂに挟まれた第１の動作半導
体層22ａが第１のチャネル領域層35ｃとなり、図５
（ｂ）において対の第２のＳ／Ｄ領域層36ａ，36ｂに挟
まれた第２の動作半導体層22ｂが第２のチャネル領域層
36ｃとなる。
【００５０】このようにしても、第１の実施例の場合と
同様に、レジスト膜を用いずにｐ−ＭＯＳ側の第１の動
作半導体層22ａ及びｎ−ＭＯＳ側の第２の動作半導体層
22ｂにそれぞれ異なる導電型を有する第１のＳ／Ｄ領域
層35ａ，35ｂ，第２のＳ／Ｄ領域層36ａ，36ｂを形成す
ることができる。このため、従来のような、イオン注入
のマスクとして用いたレジスト膜の剥離の困難性を避け
ることができる。
同様に、レジスト膜を用いずにｐ−ＭＯＳ側の第１の動
作半導体層22ａ及びｎ−ＭＯＳ側の第２の動作半導体層
22ｂにそれぞれ異なる導電型を有する第１のＳ／Ｄ領域
層35ａ，35ｂ，第２のＳ／Ｄ領域層36ａ，36ｂを形成す
ることができる。このため、従来のような、イオン注入
のマスクとして用いたレジスト膜の剥離の困難性を避け
ることができる。
【００５１】なお、第３の実施例では、第１のトランジ
スタ４１をｐ−ＭＯＳとし、第２のトランジスタ４２を
ｎ−ＭＯＳとしているが、第１のトランジスタ４１をｎ
−ＭＯＳとし、第２のトランジスタ４２をｐ−ＭＯＳと
してもよい。この場合、第１のトランジスタ４１側の第
１の動作半導体層22ａに加速電圧３０ＫｅＶ，ドーズ量
５×１０15ｃｍ-2でリンをイオン注入し、第２のトラン
ジスタ４２側の第２の動作半導体層22ｂに残存シリコン
酸化膜23ｂを介して加速電圧６０ＫｅＶ，ドーズ量５×
１０15ｃｍ-2でボロンを導入する。
スタ４１をｐ−ＭＯＳとし、第２のトランジスタ４２を
ｎ−ＭＯＳとしているが、第１のトランジスタ４１をｎ
−ＭＯＳとし、第２のトランジスタ４２をｐ−ＭＯＳと
してもよい。この場合、第１のトランジスタ４１側の第
１の動作半導体層22ａに加速電圧３０ＫｅＶ，ドーズ量
５×１０15ｃｍ-2でリンをイオン注入し、第２のトラン
ジスタ４２側の第２の動作半導体層22ｂに残存シリコン
酸化膜23ｂを介して加速電圧６０ＫｅＶ，ドーズ量５×
１０15ｃｍ-2でボロンを導入する。
【００５２】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法においては、第１のトランジスタ側
では基体上の第１の動作半導体層の上に第１のゲート電
極の幅と等しい幅の第１のゲート絶縁膜／第１のゲート
電極／第１の補助マスクを形成し、第１の動作半導体層
を露出し、第２のトランジスタ側では、第２のゲート電
極を形成すべき領域に第２のゲート電極／第２の補助マ
スクを形成し、第２の動作半導体層の幅に等しい幅の残
存絶縁膜を第２の動作半導体層上に残した状態で、ま
ず、残存絶縁膜を通過するような加速エネルギで第２の
動作半導体層に一導電型不純物をイオン注入し、第１の
トランジスタ側では第１の動作半導体層を通過させて、
一導電型不純物が第１の動作半導体層に残らないように
している。次いで、第２のトランジスタ側の残存絶縁膜
を通過しないような加速エネルギで、反対導電型不純物
をイオン注入することにより、第１の動作半導体層中に
反対導電型不純物を導入し、第２のトランジスタ側では
第２の動作半導体層中への反対導電型不純物の導入を阻
止している。
ンジスタの製造方法においては、第１のトランジスタ側
では基体上の第１の動作半導体層の上に第１のゲート電
極の幅と等しい幅の第１のゲート絶縁膜／第１のゲート
電極／第１の補助マスクを形成し、第１の動作半導体層
を露出し、第２のトランジスタ側では、第２のゲート電
極を形成すべき領域に第２のゲート電極／第２の補助マ
スクを形成し、第２の動作半導体層の幅に等しい幅の残
存絶縁膜を第２の動作半導体層上に残した状態で、ま
ず、残存絶縁膜を通過するような加速エネルギで第２の
動作半導体層に一導電型不純物をイオン注入し、第１の
トランジスタ側では第１の動作半導体層を通過させて、
一導電型不純物が第１の動作半導体層に残らないように
している。次いで、第２のトランジスタ側の残存絶縁膜
を通過しないような加速エネルギで、反対導電型不純物
をイオン注入することにより、第１の動作半導体層中に
反対導電型不純物を導入し、第２のトランジスタ側では
第２の動作半導体層中への反対導電型不純物の導入を阻
止している。
【００５３】従って、従来と異なり、イオン注入を阻止
するレジスト膜を形成せずに、第１及び第２のトランジ
スタ側の第１及び第２の動作半導体層にそれぞれ異なる
導電型を有する対の第１及び第２のソース／ドレイン領
域層を形成することができる。これにより、従来のよう
な、イオン注入のマスクとして用いたレジスト膜の剥離
の困難性を避けることができる。
するレジスト膜を形成せずに、第１及び第２のトランジ
スタ側の第１及び第２の動作半導体層にそれぞれ異なる
導電型を有する対の第１及び第２のソース／ドレイン領
域層を形成することができる。これにより、従来のよう
な、イオン注入のマスクとして用いたレジスト膜の剥離
の困難性を避けることができる。
【００５４】しかも、第１のトランジスタ側では、第１
の補助マスクにより第１のゲート電極を保護し、第２の
トランジスタ側では、第２の補助マスクに基づいて残存
絶縁膜をエッチング・除去することにより、対の第２の
ソース／ドレイン領域層に挟まれた第２のチャネル領域
層上に自己整合的に第２のゲート絶縁膜を形成すること
ができるとともに、残存絶縁膜のエッチングガス等によ
り第１及び第２のゲート電極がダメージを受けるのを防
止することができる。
の補助マスクにより第１のゲート電極を保護し、第２の
トランジスタ側では、第２の補助マスクに基づいて残存
絶縁膜をエッチング・除去することにより、対の第２の
ソース／ドレイン領域層に挟まれた第２のチャネル領域
層上に自己整合的に第２のゲート絶縁膜を形成すること
ができるとともに、残存絶縁膜のエッチングガス等によ
り第１及び第２のゲート電極がダメージを受けるのを防
止することができる。
【図１】本発明の第１の実施例のＣＭＯＳからなるＴＦ
Ｔの作成方法を含むＬＣＤの製造方法について説明する
図（その１）である。
Ｔの作成方法を含むＬＣＤの製造方法について説明する
図（その１）である。
【図２】本発明の第１の実施例のＣＭＯＳからなるＴＦ
Ｔの作成方法を含むＬＣＤの製造方法について説明する
図（その２）である。
Ｔの作成方法を含むＬＣＤの製造方法について説明する
図（その２）である。
【図３】本発明の第１の実施例のＣＭＯＳからなるＴＦ
Ｔの作成方法を含むＬＣＤの製造方法について説明する
図（その３）である。
Ｔの作成方法を含むＬＣＤの製造方法について説明する
図（その３）である。
【図４】本発明の第２の実施例のＣＭＯＳからなるＴＦ
Ｔの作成方法について説明する断面図である。
Ｔの作成方法について説明する断面図である。
【図５】本発明の第３の実施例のＣＭＯＳからなるＴＦ
Ｔの作成方法について説明する断面図である。
Ｔの作成方法について説明する断面図である。
【図６】本発明の実施例に係るＣＭＯＳＴＦＴアクティ
ブマトリクスＬＣＤの回路構成及び駆動方法についての
説明図である。
ブマトリクスＬＣＤの回路構成及び駆動方法についての
説明図である。
【図７】従来例のＣＭＯＳからなるＴＦＴの作成方法を
含むＬＣＤの製造方法について説明する図（その１）で
ある。
含むＬＣＤの製造方法について説明する図（その１）で
ある。
【図８】従来例のＣＭＯＳからなるＴＦＴの作成方法を
含むＬＣＤの製造方法について説明する図（その２）で
ある。
含むＬＣＤの製造方法について説明する図（その２）で
ある。
２１ 透明基板（基体）、 ２２ Ｐ−Ｓｉ膜（半導体膜）、 22ａ 第１の動作半導体層、 22ｂ 第２の動作半導体層、 ２３ シリコン酸化膜（絶縁膜）、 23ａ 第１のゲート絶縁膜、 23ｂ 残存シリコン酸化膜（残存絶縁膜）、 23ｃ 第２のゲート絶縁膜、 ２４ Ａｌ膜（第１の導電体膜）、 24ａ 第１のゲート電極、 24ｂ 残存Ａｌ膜（第１の残存導電体膜）、 24ｃ 第２のゲート電極、 24ｄ ゲートバスライン、 ２５ Ｗ膜（第２の導電体膜）、 25ａ 第１の補助マスク、 25ｂ 第２の補助マスク、 26ａ，26ｂ，２７，２８ レジストパターン、 29ａ，29ｂ，36ａ，36ｂ，38ａ，38ｂ 第２のＳ／Ｄ領
域層、 29ｃ，36ｃ，38ｃ 第２のチャネル領域層、 30ａ，30ｂ，35ａ，35ｂ，37ａ，37ｂ 第１のＳ／Ｄ領
域層、 30ｃ，35ｃ，37ｃ 第１のチャネル領域層、 ３１ 層間絶縁膜、 31ａ〜31ｄ 開口部、 ３２ 画素電極、 33ａ 第１のドレインバスライン、 33ｂ 第２のドレインバスライン、 ４１ 第１のトランジスタ、 ４２ 第２のトランジスタ。
域層、 29ｃ，36ｃ，38ｃ 第２のチャネル領域層、 30ａ，30ｂ，35ａ，35ｂ，37ａ，37ｂ 第１のＳ／Ｄ領
域層、 30ｃ，35ｃ，37ｃ 第１のチャネル領域層、 ３１ 層間絶縁膜、 31ａ〜31ｄ 開口部、 ３２ 画素電極、 33ａ 第１のドレインバスライン、 33ｂ 第２のドレインバスライン、 ４１ 第１のトランジスタ、 ４２ 第２のトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−289917（ＪＰ，Ａ) 特開 平３−42868（ＪＰ，Ａ) 特開 平４−119664（ＪＰ，Ａ) 特開 平３−95965（ＪＰ，Ａ) 特開 平４−177327（ＪＰ，Ａ) 特開 平４−186775（ＪＰ，Ａ) 特開 平４−286320（ＪＰ，Ａ) 特開 平４−286321（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 H01L 29/786
Claims (4)
- 【請求項１】 相補型絶縁ゲート型電界効果トランジス
タを形成する薄膜トランジスタの製造方法であって、 第１のトランジスタ側に、第１のゲート電極と、前記第
１のゲート電極の幅と対応する幅を有する第１のゲート
絶縁膜と、第１の動作半導体層とを形成するとともに、
第２のトランジスタ側に、第２のゲート電極と、第２の
動作半導体層の幅と対応する幅を有する絶縁膜からなる
残存絶縁膜と、前記第２の動作半導体とを形成する工程
と、 前記第１の動作半導体層を通過し、かつ前記残存絶縁膜
を通過するような加速電圧で、前記第２の動作半導体層
に一導電型不純物をイオン注入する工程と、 前記残像絶縁膜により前記第２の動作半導体層への導入
が阻止されるような加速電圧で、前記第１の動作半導体
層に反対導電型不純物をイオン注入する工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 相補型絶縁ゲート型電界効果トランジス
タを形成する薄膜トランジスタの製造方法であって、 第１のトランジスタ側に、第１のゲート電極と、前記第
１のゲート電極の幅と対応する幅を有する第１のゲート
絶縁膜と、第１の動作半導体層とを形成するとともに、
第２のトランジスタ側に、第２のゲート電極と、第２の
動作半導体層の幅と対応する幅を有する絶縁膜からなる
残存絶縁膜と、前記第２の動作半導体とを形成する工程
と、 前記残像絶縁膜により前記第２の動作半導体層への導入
が阻止されるような加速電圧で、前記第１の動作半導体
層に一導電型不純物をイオン注入する工程と、 前記第１の動作半導体層を通過し、かつ前記残存絶縁膜
を通過するような加速電圧で、前記第２の動作半導体層
に反対導電型不純物をイオン注入する工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 相補型絶縁ゲート型電界効果トランジス
タを形成する薄膜トランジスタの製造方法であって、 第１のトランジスタ側に、第１のゲート電極と、前記第
１のゲート電極の幅と対応する幅を有する第１のゲート
絶縁膜と、第１の動作半導体層とを形成するとともに、
第２のトランジスタ側に、第２の動作半導体層の幅と対
応する幅を有する導電体膜からなる残存導電体膜と、第
２の動作半導体層の幅と対応する幅を有する絶縁膜から
なる残存絶縁膜と、前記第２の動作半導体とを形成する
工程と、 前記残存導電体膜及び前記残像絶縁膜により前記第２の
動作半導体層への導入が阻止されるような加速電圧で、
前記第１の動作半導体層に一導電型不純物をイオン注入
する工程と、 前記残存導電体膜を選択的にエッチング・除去し、前記
第２のゲート電極を形成する工程と、 前記第１の動作半導体層を通過し、かつ前記残存絶縁膜
を通過するような加速電圧で、前記第２の動作半導体層
に反対導電型不純物をイオン注入する工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項４】 請求項１乃至３の何れか一に記載の薄膜
トランジスタの製造方法により作成された前記第１のト
ランジスタの対の第１のソース／ドレイン領域層のうち
の一つに接続するとともに、前記第２のトランジスタの
対の第２のソース／ドレイン領域層のうちの一つにも接
続する画素電極を形成する工程と、 前記対の第１のソース／ドレイン領域層のうちの他の一
つに接続する第１のドレインバスラインと、前記対の第
２のソース／ドレイン領域層のうちの他の一つに接続す
る第２のドレインバスラインとを形成する工程とを有す
ることを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21294992A JP3115424B2 (ja) | 1992-08-10 | 1992-08-10 | 薄膜トランジスタの製造方法及び液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21294992A JP3115424B2 (ja) | 1992-08-10 | 1992-08-10 | 薄膜トランジスタの製造方法及び液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659279A JPH0659279A (ja) | 1994-03-04 |
| JP3115424B2 true JP3115424B2 (ja) | 2000-12-04 |
Family
ID=16630972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21294992A Expired - Lifetime JP3115424B2 (ja) | 1992-08-10 | 1992-08-10 | 薄膜トランジスタの製造方法及び液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3115424B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2873660B2 (ja) | 1994-01-08 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
| JP4302347B2 (ja) | 2001-12-18 | 2009-07-22 | シャープ株式会社 | 薄膜トランジスタ基板及びその製造方法 |
| KR100721553B1 (ko) | 2004-06-30 | 2007-05-23 | 삼성에스디아이 주식회사 | 씨모스 박막트랜지스터의 제조방법 및 그를 사용하여제조된 씨모스 박막트랜지스터 |
| JP2007171413A (ja) * | 2005-12-20 | 2007-07-05 | Nanao Corp | 画像表示装置、多階調表示方法及びコンピュータプログラム |
| DE102006009280B4 (de) * | 2006-03-01 | 2007-11-29 | Universität Stuttgart | Verfahren zur Herstellung von komplementären Transistoren und entsprechend hergestellte Transistoranordnung |
-
1992
- 1992-08-10 JP JP21294992A patent/JP3115424B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0659279A (ja) | 1994-03-04 |
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