KR100721553B1 - 씨모스 박막트랜지스터의 제조방법 및 그를 사용하여제조된 씨모스 박막트랜지스터 - Google Patents

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Abstract

CMOS 박막트랜지스터의 제조방법 및 그를 사용하여 제조된 CMOS 박막트랜지스터를 제공한다. 상기 제조방법은 제 1 영역 및 제 2 영역을 구비하는 기판을 제공하는 것을 구비한다. 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성한다. 상기 반도체층들 상에 상기 제 1 반도체층의 단부와 중첩하는 제 1 부분 및 상기 제 2 반도체층의 단부와 중첩하고 상기 제 1 부분 보다 두꺼운 제 2 부분을 갖는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 이온도핑 마스크 패턴을 형성한다. 상기 이온도핑 마스크 패턴을 마스크로 하여 상기 제 1 반도체층의 단부에 제 1 불순물을 도핑하고, 상기 제 2 반도체층의 단부에 상기 제 1 불순물과 다른 도전형의 제 2 불순물을 도핑한다. 이로써, CMOS 박막트랜지스터의 제조를 위해 필요한 마스크 수를 저감하고 공정프로세스를 단순화시킬 수 있다.
CMOS 박막트랜지스터, 마스크, LDD 영역

Description

씨모스 박막트랜지스터의 제조방법 및 그를 사용하여 제조된 씨모스 박막트랜지스터 {fabrication method of CMOS TFT and CMOS TFT fabricated using the same}
도 1a 내지 1d는 종래기술에 따른 CMOS 박막트랜지스터의 제조방법을 공정단계 별로 나타낸 단면도들.
도 2a 내지 2f는 본 발명의 일 실시예에 따른 CMOS 박막트랜지스터의 제조방법을 공정단계 별로 나타낸 단면도들.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 121, 123 : 반도체층
130 : 게이트 절연막 141, 143 : 게이트 전극
161, 163 : 소오스/드레인 전극
본 발명은 박막트랜지스터에 관한 것으로, 특히 CMOS 박막트랜지스터의 제조방법 및 그를 사용하여 제조된 CMOS 박막트랜지스터에 관한 것이다.
CMOS 박막트랜지스터는 PMOS 박막트랜지스터 및 NMOS 박막트랜지스터를 구비 하고 있는 소자로서, NMOS나 PMOS만으로는 구현하기 어려운 다양한 회로 및 시스템을 구현할 수 있는 장점이 있다.
도 1a 내지 1d는 종래기술에 따른 CMOS 박막트랜지스터의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 1a를 참조하면, PMOS 영역(P) 및 NMOS 영역(N)을 구비하는 기판(10)을 제공하고, 상기 PMOS 영역(P) 및 NMOS 영역(N) 상에 제 1 마스크를 사용하여 PMOS 반도체층(21) 및 NMOS 반도체층(23)을 형성한다. 상기 반도체층들(21, 23) 상에 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30) 상에 게이트 도전막을 적층하고, 상기 게이트 도전막 상에 제 2 마스크를 사용하여 포토레지스트 패턴(91)을 형성하고, 상기 포토레지스트 패턴(91)을 마스크로 하여 상기 게이트 도전막을 식각하여 상기 PMOS 반도체층(21)과 중첩하는 PMOS 게이트 전극(41)을 형성한다. 이 때, 상기 NMOS 영역(N)에는 상기 포토레지스트 패턴(91)에 의해 차폐된 게이트 도전막(40)이 남아있다. 이어서, 상기 포토레지스트 패턴(91) 및 상기 PMOS 게이트 전극(41)을 마스크로 하여 P형 불순물을 고농도로 도핑함으로써, 상기 PMOS 반도체층(21)에 소오스/드레인 영역들(21a)을 형성한다. 이 때, 상기 소오스/드레인 영역들(21a) 사이에 채널 영역(21b)이 정의된다.
도 1b를 참조하면, 상기 포토레지스트 패턴(도 1a의 91)을 제거하고, 제 3 마스크를 사용하여 새로운 포토레지스트 패턴(93)을 형성한다. 상기 포토레지스트 패턴(93)을 마스크로 하여 상기 게이트 도전막(40)을 식각하여 상기 NMOS 반도체층(23)과 중첩하는 NMOS 게이트 전극(43)을 형성한다. 이어서, 상기 포토레 지스트 패턴(93) 및 상기 NMOS 게이트 전극(43)을 마스크로 하여 N형 불순물을 저농도로 도핑함으로써, 상기 NMOS 반도체층(23)에 저농도 불순물 영역들(23a)을 형성한다. 이 때, 상기 저농도 불순물 영역들(23a) 사이에 채널 영역(23b)이 정의된다.
도 1c를 참조하면, 상기 포토레지스트 패턴(도 1b의 93)을 제거하고, 제 4 마스크를 사용하여 포토레지스트 패턴(95)을 형성한다. 상기 포토레지스트 패턴(95)을 마스크로 하여 N형 불순물을 고농도로 도핑함으로써, 상기 NMOS 반도체층(23)에 고농도 불순물 영역들(23a_1)을 형성한다. 이 때, 상기 고농도 불순물 영역(23a_1)의 일측부에 상기 저농도 불순물 영역(23a_2)이 남아 LDD 영역을 형성한다.
도 1d를 참조하면, 상기 포토레지스트 패턴(도 1c의 95)을 제거하여 상기 게이트 전극들(41, 43)을 노출시킨다. 상기 노출된 게이트 전극들(41, 43) 상에 층간절연막(50)을 형성하고, 제 5 마스크를 사용하여 상기 층간절연막(50) 내에 상기 반도체층들(21, 23)의 단부들을 노출시키는 콘택홀들을 형성한다. 이어서, 제 6 마스크를 사용하여 상기 콘택홀들을 통해 상기 반도체층들(21, 23)의 단부들과 각각 접하는 PMOS 소오스/드레인 전극들(61)과 NMOS 소오스/드레인 전극들(63)을 형성한다.
이와 같이 CMOS 박막트랜지스터를 구현하기 위해서는 하나의 기판 상에 PMOS 박막트랜지스터와 NMOS 박막트랜지스터를 형성하여야 하므로, 비교적 많은 공정단계를 필요로 한다. 특히, 상기 NMOS 박막트랜지스터의 누설전류 감소와 미세화에 따른 핫 캐리어 효과 등의 신뢰성 문제 해결을 위해 형성한 LDD 영역은 CMOS 박막트랜지스터를 구현하기 위한 마스크 갯수를 더욱 증가시킬 수 있다. 따라서, 상술한 바와 같이 LDD 영역을 구비하는 NMOS 박막트랜지스터를 포함하는 CMOS 박막트랜지스터는 적어도 6 매의 마스크를 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 제조를 위해 필요한 마스크 수가 감소되고 공정프로세스가 단순화된 CMOS 박막트랜지스터의 제조방법 및 그를 사용하여 제조된 CMOS 박막트랜지스터를 제공하고자 한다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 CMOS 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 제 1 영역 및 제 2 영역을 구비하는 기판을 제공하는 것을 구비한다. 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성한다. 상기 반도체층들 상에 상기 제 1 반도체층의 단부와 중첩하는 제 1 부분 및 상기 제 2 반도체층의 단부와 중첩하고 상기 제 1 부분 보다 두꺼운 제 2 부분을 갖는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 이온도핑 마스크 패턴을 형성한다. 상기 이온도핑 마스크 패턴을 마스크로 하여 상기 제 1 반도체층의 단부에 제 1 불순물을 도핑하고, 상기 제 2 반도체층의 단부에 상기 제 1 불순물과 다른 도전형의 제 2 불순물을 도핑한다.
상기 게이트 절연막의 제 1 부분과 제 2 부분의 두께의 차이는 500Å 이상, 바람직하게는 500 내지 1500Å일 수 있다. 상기 게이트 절연막의 제 1 부분의 두께는 1000Å 이하일 수 있다. 반면, 상기 게이트 절연막의 제 2 부분의 두께는 500 내지 1500Å일 수 있다.
상기 제 2 불순물을 도핑하는 가속전압은 상기 제 1 불순물을 도핑하는 가속전압에 비해 높은 것이 바람직하다. 나아가서, 상기 제 2 불순물을 도핑하는 가속전압과 상기 제 1 불순물을 도핑하는 가속전압의 차이는 30 내지 100KeV일 수 있다. 상기 제 1 불순물은 10 내지 80 KeV의 가속전압조건으로 도핑할 수 있고, 상기 제 2 불순물은 40 내지 110 KeV의 가속전압조건으로 도핑할 수 있다.
상기 제 1 불순물은 P형 불순물일 수 있고, 상기 P형 불순물을 고농도로 도핑할 수 있다. 이 경우, 상기 제 2 불순물은 N형 불순물이고, 상기 N형 불순물은 저농도로 도핑할 수 있다. 이와는 달리, 상기 제 1 불순물은 N형 불순물일 수 있고, 상기 N형 불순물을 저농도로 도핑할 수 있다. 이 경우, 상기 제 2 불순물은 P형 불순물이고, 상기 P형 불순물은 고농도로 도핑할 수 있다.
상기 제조방법에 있어서, 상기 제 1 반도체층의 단부에 상기 제 1 불순물을 도핑한 후, 상기 제 2 반도체층의 단부에 상기 제 2 불순물을 도핑하거나; 상기 제 2 반도체층의 단부에 상기 제 2 불순물을 도핑한 후, 상기 제 1 반도체층의 단부에 상기 제 1 불순물을 도핑할 수 있다.
상기 제 1 부분 및 제 2 부분을 갖는 게이트 절연막과 상기 이온도핑 마스크 패턴은 하나의 하프-톤 포토마스크를 사용하여 형성되는 것이 바람직하다. 또한, 상기 이온도핑 마스크 패턴은 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩하는 제 1 게이트 전극 및 제 2 게이트 전극인 것이 바람직하다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 CMOS 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 제 1 영역 및 제 2 영역을 구비하는 기판을 포함한다. 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층이 각각 위치한다. 상기 반도체층들 상에 상기 제 1 반도체층의 단부와 중첩하는 제 1 부분 및 상기 제 2 반도체층의 단부와 중첩하고 상기 제 1 부분보다 두꺼운 제 2 부분을 갖는 게이트 절연막이 위치한다. 상기 게이트 절연막 상에 상기 제 1 반도체층과 중첩하는 제 1 게이트 전극 및 상기 제 2 반도체층과 중첩하는 제 2 게이트 전극이 위치한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 2a 내지 2f는 본 발명의 일 실시예에 따른 CMOS 박막트랜지스터의 제조방법을 공정단계 별로 나타낸 단면도들이다.
도 2a를 참조하면, 제 1 영역(A)과 제 2 영역(B)을 구비하는 기판(100)을 제공한다. 상기 제 1 영역(A)과 상기 제 2 영역(B) 중 어느 하나는 NMOS 영역이고, 다른 하나는 PMOS 영역이다. 한편, 상기 기판(100)은 단결정 실리콘, 유리, 석영 또는 플라스틱 기판일 수 있다.
상기 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
상기 버퍼층(110) 상에 제 1 패턴 마스크를 사용하여 제 1 반도체층(121) 및 제 2 반도체층(123)을 형성한다. 상기 패턴 마스크는 기판 상에 패턴을 형성하기 위한 마스크로서, 포토 마스크, 섀도우 마스크 등을 말한다. 상기 반도체층들(121, 123)을 형성하는 방법의 일 예는 다음과 같다. 상기 버퍼층(110) 상에 비정질 실리콘막을 적층하고, 상기 비정질 실리콘막을 고상결정화(solid phase crystallization; SPC)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법, 연속측면고상화(sequential lateral solidification; SLS)법 또는 금속결정화법(metal induced crystallization; MIC)을 사용하여 결정화함으로써, 다결정 실리콘막을 형성한다. 상기 다결정 실리콘막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 상기 제 1 패턴 마스크 즉, 제 1 포토 마스크를 사용하여 노광 및 현상하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 다결정 실리콘막을 식각한다. 이로써, 상기 제 1 영역(A) 상에 제 1 반도체층(121)을 형성하고, 상기 제 2 영역(B) 상에 제 2 반도체층(123)을 형성한다.
상기 반도체층들(121, 123) 상에 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막으로 이루어진 군에서 선택되는 적어도 한 층으로 형성할 수 있다. 또한, 상기 게이트 절연막(130)은 게이트 절연막의 절연내압특성, 박막트랜지스터의 문턱전압 및 전하이동도 특성을 고려할 때 500 내지 1500Å의 두께로 형성할 수 있다.
상기 게이트 절연막(130) 상에 게이트 도전막(140)을 형성한다. 상기 게이트 도전막(140) 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 제 2 패턴 마스크 즉, 하프-톤 마스크(199)를 사용하여 노광 및 현상하여 포토레지스트 패턴(193)을 형성한다. 상기 하프-톤 마스크(199)는 투과되는 광의 양을 3단계 이상으로 조절할 수 있는 포토마스크로서, 상기 반도체층들(121, 123)의 중앙부에 대응하는 광차단부(199a), 상기 제 2 반도체층(123)의 단부에 대응하고 빛을 일부만 투과시키는 하프-톤 부(199b) 및 상기 제 1 반도체층(121)의 단부에 대응하는 광투과부(199c)를 구비한다. 상기 포토레지스트 패턴(193)은 상기 광차단부(199a)에 대응하는 두꺼운 부분(193a)과 상기 하프-톤 부(199b)에 대응하는 얇은 부분(193b)을 가지며, 상기 포토레지스트 패턴(193)에 의해 상기 광투과부(199c)에 대응하는 부분에서 상기 제 1 반도체층(121)의 단부 상의 게이트 도전막(140)이 노출된다. 따라서, 상기 두꺼운 부분(193a)은 상기 반도체층들(121, 123)의 중앙부에 대응하고, 상기 얇은 부분(193b)은 상기 제 2 반도체층(123)의 단부에 대응하도록 형성된다.
도 2b를 참조하면, 상기 포토레지스트 패턴(193)을 마스크로 하여 상기 게이트 도전막(도 2a의 140)을 식각하여 상기 제 1 반도체층(121)의 중앙부와 중첩하는 제 1 게이트 전극(141)을 형성한다. 상기 게이트 도전막을 식각하는 것은 건식식각 또는 습식식각법을 사용하여 수행할 수 있다. 상기 포토레지스트 패턴(193) 및 상기 제 1 게이트 전극(141)을 마스크로 하여 상기 게이트 절연막(130)을 식각하여 상기 제 1 반도체층(121)의 단부와 중첩되는 제 1 부분(131)을 형성한다. 상기 게이트 절연막(130)을 식각하는 것은 건식식각법을 사용하여 수행할 수 있다. 상기 제 1 부분(131)은 1000Å이하의 두께를 가질 수 있다. 나아가서, 상기 제 1 부분(131)은 상기 제 1 반도체층(121)의 단부를 노출시키는 개구부일 수 있다.
한편, 상기 게이트 절연막(130)은 상기 제 2 반도체층(123)의 단부와 중첩되고, 상기 제 1 부분(131)보다 두꺼운 제 2 부분(133)을 구비한다. 결과적으로 상기 제 1 반도체층(121)의 단부와 중첩하는 제 1 부분(131) 및 상기 제 2 반도체층(123)의 단부와 중첩하고 상기 제 1 부분(131)보다 두꺼운 제 2 부분(133)을 갖는 게이트 절연막(130)이 형성된다. 상기 제 1 부분(131)와 상기 제 2 부분(133)의 두께 차이는 500Å이상, 바람직하게는 500 내지 1500Å일 수 있다. 나아가서, 상기 제 2 부분(133)의 두께는 500 내지 1500Å일 수 있다.
도 2c를 참조하면, 상기 포토레지스트 패턴의 얇은 부분(도 2b의 193b)을 식각하여 상기 제 2 반도체층(123)의 단부 상의 게이트 도전막(140)을 노출시킨다. 따라서, 상기 제 1 게이트 전극(141) 및 상기 제 2 영역(B) 상의 게이트 도전막 상에 상기 포토레지스트 패턴의 두꺼운 부분(193a)만이 남겨진다. 상기 포토레지스트 패턴의 얇은 부분은 산소 플라즈마를 이용한 애슁법을 사용하여 식각할 수 있다. 이 때, 상기 포토레지스트 패턴의 두꺼운 부분(193a)은 그의 상부 일부가 식각될 수 있다.
이어서, 상기 포토레지스트 패턴의 두꺼운 부분(193a)을 마스크로 하여 상기 노출된 게이트 도전막을 식각하여 상기 제 2 반도체층(123)의 중앙부와 중첩하는 제 2 게이트 전극(143)을 형성한다. 이로써, 상기 제 2 게이트 전극(143)의 주변에는 상기 게이트 절연막(130)의 제 2 부분(133)이 노출된다. 한편, 상기 게이트 전극들(141, 143) 하부의 게이트 절연막은 상기 제 2 부분(133)과 거의 동일한 두께 를 가질 수 있다.
이어서, 상기 게이트 전극들(141, 143)을 마스크로 하여 상기 제 1 반도체층(121)의 단부에 제 1 불순물을 도핑하여 제 1 소오스/드레인 영역들(121a)을 형성한다. 상기 제 1 소오스/드레인 영역들(121a) 사이에는 채널 영역(121b)이 정의된다. 상기 제 1 불순물을 도핑하는 것은 상기 도핑된 제 1 불순물이 상기 제 1 반도체층(121)의 단부 내에 주로 존재하도록 가속전압을 조절하여 수행한다. 바람직하게는 10 내지 80KeV의 가속전압조건에서 수행한다. 이 경우, 상기 제 2 영역(B)의 상기 제 2 게이트 전극(143) 주변에도 상기 제 1 불순물이 도핑되나, 상기 게이트 절연막의 제 2 부분(133)이 상기 제 1 부분(131)에 비해 두꺼우므로 상기 제 2 게이트 전극(143) 주변에 도핑된 제 1 불순물은 대부분 상기 제 2 부분(133) 내에 존재하게 된다. 따라서, 상기 제 2 반도체층(123)에 도핑되는 제 1 불순물의 농도는 상기 제 1 반도체층(121)에 도핑되는 제 1 불순물의 농도보다 매우 낮다. 나아가서, 상기 제 2 부분(133)이 상기 제 1 부분(131)에 비해 500Å이상 두꺼운 경우, 상기 제 1 불순물은 상기 제 2 반도체층(123)에는 거의 도핑되지 않을 수 있다. 이는 도핑된 불순물의 농도는 Rp에서 최대값을 갖고 이를 중심으로 가우시안 분포를 가지는데, 이 때 ΔRp는 일반적으로 500Å을 넘지 않기 때문이다.
상기 제 1 불순물은 P형 불순물일 수 있다. 상기 P형 불순물은 고농도로 도핑할 수 있다. 자세하게는 상기 P형 불순물은 1E14 내지 2E15 ions/cm2, 바람직하게는 8E14 내지 1E15 ions/cm2의 도즈로 도핑할 수 있다. 이 경우, 상기 제 1 소오스/ 드레인 영역(121a)은 P형 불순물이 고농도로 도핑된 영역이 될 수 있다.
도 2d를 참조하면, 상기 제 2 게이트 전극(143)을 마스크로 하여 상기 제 2 반도체층(123)의 단부에 제 1 불순물과 다른 도전형의 제 2 불순물을 도핑하여 제 2 소오스/드레인 영역들(123a)을 형성한다. 상기 제 2 소오스/드레인 영역들(123a) 사이에는 채널 영역(123b)이 정의된다. 상기 제 2 불순물을 도핑하는 가속전압은 도핑된 제 2 불순물이 상기 게이트 절연막의 제 2 부분(133)을 통과하여 상기 제 2 반도체층(123)의 단부 내에 존재하도록 조절된다. 따라서, 상기 제 2 불순물을 도핑하는 가속전압은 상기 제 1 불순물을 도핑하는 가속전압에 비해 높은 것이 바람직하다. 나아가서, 상기 제 2 불순물을 도핑하는 가속전압과 상기 제 1 불순물을 도핑하는 가속전압의 차이는 30 내지 100KeV일 수 있다. 또한, 상기 제 2 불순물은 40 내지 110KeV의 가속전압조건에서 도핑하는 것이 바람직하다. 이 경우, 상기 제 1 영역(A)의 상기 제 1 게이트 전극(141) 주변에도 상기 제 2 불순물이 도핑되나, 상기 게이트 절연막의 제 1 부분(131)이 상기 제 2 부분(133)에 비해 얇으므로 상기 제 1 게이트 전극(141) 주변에 도핑되는 제 2 불순물은 대부분 상기 제 1 반도체층(121) 하부의 버퍼층(110) 또는 기판(100) 내에 존재하게 된다. 따라서, 상기 제 1 반도체층(121)에 도핑되는 제 2 불순물의 농도는 상기 제 2 반도체층(123)에 도핑되는 제 2 불순물의 농도보다 매우 낮다. 나아가서, 상기 제 2 부분(133)이 상기 제 1 부분(131)에 비해 500Å이상 두꺼운 경우, 상기 제 2 불순물은 상기 제 1 반도체층(121)에는 거의 도핑되지 않을 수 있다. 이는 도핑된 불순물의 농도는 Rp에서 최대값을 갖고 이를 중심으로 가우시안 분포를 가지는데, 이 때 ΔRp는 일반 적으로 500Å을 넘지 않기 때문이다.
상기 제 1 불순물이 P형 불순물인 경우, 상기 제 2 불순물은 N형 불순물이다. 상기 N형 불순물은 저농도로 도핑할 수 있다. 자세하게는 상기 N형 불순물을 저농도로 도핑하는 것은 상기 N형 불순물을 1E13 내지 6E13 ions/cm2의 도즈로 도핑함으로써 수행할 수 있다. 이로써, 상기 제 2 소오스/드레인 영역(123a)은 N형 불순물이 저농도로 도핑된 영역이 될 수 있다.
상술한 실시예에 있어서, 상기 제 1 게이트 전극(141) 및 상기 제 2 게이트 전극(143)은 상기 제 1 불순물 및 상기 제 2 불순물을 도핑하기 위한 이온도핑 마스크 패턴으로서의 역할을 한다. 그러나, 상기 이온도핑 마스크 패턴은 이에 한정되지 않고, 상기 게이트 절연막 상에 추가적으로 형성된 패턴일 수도 있다. 또한 상술한 실시예에 있어서, 상기 제 1 부분(131) 및 상기 제 2 부분(133)을 갖는 게이트 절연막(130)과 상기 게이트 전극들(141, 143) 즉, 이온도핑 마스크 패턴은 하나의 하프-톤 포토마스크를 사용한 하나의 포토공정을 진행하여 형성된다.
나아가서, 상술한 실시예에 있어서, 제 1 불순물을 먼저 제 1 반도체층(121)에 도핑한 후, 제 2 불순물을 제 2 반도체층(123)에 도핑하였으나, 이와는 달리, 제 2 불순물을 제 2 반도체층(123)에 도핑한 후, 제 1 불순물을 제 1 반도체층(121)에 도핑할 수도 있다.
결과적으로, 상기 제 1 부분(131) 및 상기 제 1 부분(131) 보다 두꺼운 상기 제 2 부분(133)을 구비하는 게이트 절연막(130)을 형성하고, 상기 게이트 절연막(130) 상에 이온도핑 마스크 패턴들을 형성한 후, 상기 이온도핑 마스크 패턴들을 제 1 불순물을 도핑하기 위한 마스크 및 상기 제 2 불순물을 도핑하기 위한 마스크로 사용함으로써, CMOS 박막트랜지스터의 제조를 위한 공정프로세스를 단순화시킬 수 있다. 다시 말해서, 제 1 불순물과 제 2 불순물을 형성하기 위한 이온도핑 마스크 패턴들을 따로 형성할 필요가 없다. 나아가서, 상기 제 1 부분(131) 및 상기 제 2 부분(133)을 갖는 게이트 절연막(130)과 상기 게이트 전극들(141, 143) 즉, 이온도핑 마스크 패턴을 하나의 하프-톤 포토마스크를 사용한 하나의 포토공정을 진행하여 형성함으로써, CMOS 박막트랜지스터의 제조를 위한 마스크 수를 줄일 수 있다.
도 2e를 참조하면, 상기 포토레지스트 패턴(도 2d의 193a)을 제거하여 상기 게이트 전극들(141, 143)을 노출시킨다. 상기 노출된 게이트 전극들(141, 143) 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 제 3 패턴 마스크를 사용하여 노광 및 현상하여 포토레지스트 패턴(195)을 형성한다.
상기 포토레지스트 패턴(195)은 상기 제 1 영역(A)을 덮고, 상기 제 2 게이트 전극(143) 및 상기 제 2 게이트 전극(143) 주변에 노출된 게이트 절연막의 제 2 부분(133)의 일부를 덮는다. 상기 포토레지스트 패턴(195)을 마스크로 하여 상기 제 2 반도체층(123)에 제 3 불순물을 주입한다. 상기 제 3 불순물은 N형 불순물인 것이 바람직하며, 고농도로 도핑되는 것이 바람직하다. 자세하게는 상기 N형 불순물은 1E14 내지 2E15 ions/cm2 바람직하게는 8E14 내지 1E15 ions/cm2의 도즈로 도 핑할 수 있다. 결과적으로, 상기 제 2 소오스/드레인 영역(123a)은 N형 불순물이 고농도로 도핑된 영역(123a_1) 및 상기 고농도 불순물 영역(123a_1)의 일측부에 위치하는 N형 불순물이 저농도로 도핑된 영역(123a_2)을 구비할 수 있다. 상기 저농도 불순물 영역(123a_2)은 LDD 영역이다. 이로써, NMOS 박막트랜지스터의 누설전류를 감소시킬 수 있고, 핫 캐리어 발생을 억제하여 신뢰성 특성을 개선할 수 있다.
이와는 달리, 상기 제 2 소오스/드레인 영역(123a)을 P형 불순물이 고농도로 도핑된 영역으로 형성하고, 상기 제 1 소오스/드레인 영역(121a)을 N형 불순물이 저농도로 도핑된 영역 및 N형 불순물이 고농도로 도핑된 영역을 구비하도록 형성하는 것도 가능하다. 이를 위해서는 상기 제 1 불순물은 N형 불순물이고, 상기 N형 불순물을 저농도로 도핑하여 상기 제 1 소오스/드레인 영역(121a)을 N형 불순물이 저농도로 도핑된 영역으로 형성한다. 나아가서, 상기 제 2 불순물은 P형 불순물이고, 상기 P형 불순물을 고농도로 도핑하여 상기 제 2 소오스/드레인 영역(123a)을 P형 불순물이 고농도로 도핑된 영역으로 형성한다. 또한, 상기 포토레지스트 패턴(195)을 상기 제 2 영역(B)을 덮고, 상기 제 1 게이트 전극(141) 및 상기 제 1 게이트 전극(141)의 주변에 노출된 게이트 절연막의 제 1 부분(131)의 일부를 덮도록 형성하고, 상기 포토레지스트 패턴(195)을 마스크로 하여 상기 제 1 반도체층(121)에 N형 불순물인 제 3 불순물을 주입한다. 상기 N형 불순물은 고농도로 도핑하여 상기 제 1 소오스/드레인 영역(121a)을 N형 불순물이 저농도로 도핑된 영역 및 N형 불순물이 고농도로 도핑된 영역을 구비하도록 형성할 수 있다.
도 2f를 참조하면, 상기 포토레지스트 패턴(195)을 제거하여 상기 게이트 전 극들(141, 143)을 노출시킨다. 상기 노출된 게이트 전극들(141, 143) 상에 층간절연막(150)을 형성한다. 상기 층간절연막(150) 내에 제 4 패턴 마스크를 사용하여 상기 제 1 반도체층(121)의 양쪽 단부를 노출시키는 콘택홀들(151) 및 상기 제 2 반도체층(123)의 양쪽 단부를 노출시키는 콘택홀들(153)을 형성한다. 상기 콘택홀들(151, 153)이 형성된 기판 상에 제 5 패턴 마스크를 사용하여 패터닝된 제 1 소오스/드레인 전극들(161) 및 제 2 소오스/드레인 전극들(163)을 형성한다. 상기 제 1 소오스/드레인 전극(161)은 상기 콘택홀(151)을 통해 상기 제 1 반도체층(121)의 양쪽 단부와 접하며, 상기 제 2 소오스/드레인 전극(163)은 상기 콘택홀(153)을 통해 상기 제 2 반도체층(123)의 양쪽 단부와 접한다.
이로써, 상기 제 1 영역(A) 상에 상기 제 1 반도체층(121), 상기 제 1 게이트 전극(141) 및 상기 제 1 소오스/드레인 전극들(161)을 구비하는 제 1 박막트랜지스터를 형성하고, 상기 제 2 영역(B) 상에 상기 제 2 반도체층(123), 상기 제 2 게이트 전극(143) 및 상기 제 2 소오스/드레인 전극들(163)을 구비하는 제 2 박막트랜지스터를 형성할 수 있다. 상술한 바와 같이, 상기 제 1 박막트랜지스터와 상기 제 2 박막트랜지스터 중 하나는 NMOS 박막트랜지스터이고, 나머지 하나는 PMOS 박막트랜지스터이다. 따라서, CMOS 박막트랜지스터를 형성할 수 있다.
도 2f를 다시 참조하여, 상술한 제조방법에 따른 CMOS 박막트랜지스터를 설명한다.
도 2f를 참조하면, 기판(100)은 제 1 영역(A) 및 제 2 영역(B)을 구비한다. 상기 제 1 영역(A) 및 상기 제 2 영역(B) 상에 제 1 반도체층(121) 및 제 2 반도체 층(123)이 각각 위치한다. 상기 제 1 반도체층(121)은 그의 단부에 위치하는 제 1 소오스/드레인 영역들(121a) 및 상기 제 1 소오스/드레인 영역들(121a) 사이에 위치하는 채널 영역(121b)을 구비한다. 또한, 상기 제 2 반도체층(123)은 그의 단부에 위치하는 제 2 소오스/드레인 영역들(123a) 및 상기 제 2 소오스/드레인 영역들(123a) 사이에 위치하는 채널 영역(123b)을 구비한다. 상기 제 2 소오스/드레인 영역(123a)은 고농도 불순물 영역(123a_1) 및 상기 고농도 불순물 영역(123a_1)의 일측부에 위치하는 저농도 불순물 영역(123a_2)을 구비한다.
상기 제 1 소오스/드레인 영역(121a)은 P형 불순물이 도핑된 영역일 수 있다. 이 경우, 상기 제 2 소오스/드레인 영역(123a)의 고농도 불순물 영역(123a_1)은 N형 불순물이 고농도로 도핑된 영역이고, 상기 저농도 불순물 영역(123a_2)은 N형 불순물이 저농도로 도핑된 영역일 수 있다.
이와는 달리, 상기 제 1 소오스/드레인 영역(121a)은 N형 불순물이 도핑된 영역일 수 있다. 이 경우, 상기 제 1 소오스/드레인 영역(121a)은 N형 불순물이 고농도로 도핑된 고농도 불순물 영역(미도시) 및 상기 고농도 불순물 영역의 일측부에 위치하는 저농도 불순물 영역(미도시)을 구비할 수 있다. 이 경우, 상기 제 2 소오스/드레인 영역(123a)은 P형 불순물이 도핑된 영역이다.
상기 반도체층들(121, 123) 상에 게이트 절연막(130)이 위치한다. 상기 게이트 절연막(130)은 상기 제 1 반도체층(121)의 단부 즉, 상기 제 1 소오스/드레인 영역(121a)과 중첩하는 제 1 부분(131) 및 상기 제 2 반도체층(123)의 단부 즉, 상기 제 2 소오스/드레인 영역(123a)과 중첩하고 상기 제 1 부분보다 두꺼운 제 2 부 분을 구비한다. 상기 게이트 절연막(130)의 제 1 부분(131)과 제 2 부분(133)의 두께의 차이는 500Å 이상인 것이 바람직하다. 더욱 바람직하게는 상기 게이트 절연막의 제 1 부분(131)과 제 2 부분(133)의 두께의 차이는 500 내지 1500Å이다. 상기 제 1 부분(131)의 두께는 1000Å 이하이고, 상기 제 2 부분(133)의 두께는 500 내지 1500Å일 수 있다.
상기 게이트 절연막(130) 상에 상기 제 1 반도체층(121)의 채널 영역(121b)과 중첩하는 제 1 게이트 전극(141) 및 상기 제 2 반도체층(123)의 채널 영역(123b)과 중첩하는 제 2 게이트 전극(143)이 위치한다. 상기 게이트 전극들(121, 123) 상에 상기 게이트 전극들(121, 123)을 덮는 층간절연막(150)이 위치한다. 상기 층간절연막(150) 상에 상기 층간절연막(150)을 관통하여 상기 제 1 반도체층(121)의 단부들과 각각 접하는 제 1 소오스/드레인 전극들(161) 및 상기 제 2 반도체층(123)의 단부들과 각각 접하는 제 2 소오스/드레인 전극들(163)이 위치한다.
상술한 바와 같이 본 발명에 따르면, CMOS 박막트랜지스터의 제조를 위해 필요한 마스크 수를 저감하고 공정프로세스를 단순화시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 제 1 영역 및 제 2 영역을 구비하는 기판을 제공하고;
    상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하고;
    상기 반도체층들 상에 상기 제 1 반도체층의 단부와 중첩하는 제 1 부분 및 상기 제 2 반도체층의 단부와 중첩하고 상기 제 1 부분 보다 두꺼운 제 2 부분을 갖는 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 이온도핑 마스크 패턴을 형성하고;
    상기 이온도핑 마스크 패턴을 마스크로 하여 상기 제 1 반도체층의 단부에 제 1 불순물을 도핑하고, 상기 제 2 반도체층의 단부에 상기 제 1 불순물과 다른 도전형의 제 2 불순물을 도핑하는 것을 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 게이트 절연막의 제 1 부분과 제 2 부분의 두께의 차이는 500 내지 1500Å인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 절연막의 제 1 부분의 두께는 1Å 이상 1000Å 이하인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트 절연막의 제 2 부분의 두께는 500 내지 1500Å인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 불순물을 도핑하는 가속전압은 상기 제 1 불순물을 도핑하는 가속전압에 비해 높은 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 2 불순물을 도핑하는 가속전압과 상기 제 1 불순물을 도핑하는 가속전압의 차이는 30 내지 100KeV인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  8. 제 6 항에 있어서,
    상기 제 1 불순물은 10 내지 80 KeV의 가속전압조건으로 도핑하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  9. 제 6 항에 있어서,
    상기 제 2 불순물은 40 내지 110 KeV의 가속전압조건으로 도핑하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  10. 제 1 항에 있어서,
    상기 제 1 불순물은 P형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 P형 불순물을 고농도로 도핑하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 2 불순물은 N형 불순물이고, 상기 N형 불순물은 저농도로 도핑하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  13. 제 1 항에 있어서,
    상기 제 1 불순물은 N형 불순물인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 N형 불순물을 저농도로 도핑하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  15. 제 13 항에 있어서,
    상기 제 2 불순물은 P형 불순물이고, 상기 P형 불순물은 고농도로 도핑하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  16. 제 1 항에 있어서,
    상기 제 1 반도체층의 단부에 상기 제 1 불순물을 도핑한 후, 상기 제 2 반도체층의 단부에 상기 제 2 불순물을 도핑하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  17. 제 1 항에 있어서,
    상기 제 2 반도체층의 단부에 상기 제 2 불순물을 도핑한 후, 상기 제 1 반도체층의 단부에 상기 제 1 불순물을 도핑하는 것을 특징으로 하는 CMOS 박막트랜 지스터의 제조방법.
  18. 제 1 항에 있어서,
    상기 제 1 부분 및 제 2 부분을 갖는 게이트 절연막과 상기 이온도핑 마스크 패턴은 하나의 하프-톤 포토마스크를 사용하여 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 제 1 항에 있어서,
    상기 이온도핑 마스크 패턴은 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩하는 제 1 게이트 전극 및 제 2 게이트 전극인 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 1 부분 및 제 2 부분을 갖는 게이트 절연막 및 상기 게이트 전극들을 형성하는 것은
    상기 반도체층들 상에 게이트 절연막과 게이트 도전막을 차례로 형성하고,
    상기 게이트 도전막 상에 포토레지스트막을 형성하고,
    상기 포토레지스트막을 하프-톤 마스크를 사용하여 패터닝하여 상기 제 1 반도체층의 단부 상의 게이트 도전막을 노출시키고, 상기 제 2 반도체층의 단부에 대응하는 얇은 부분 및 상기 반도체층들의 중앙부에 대응하는 두꺼운 부분을 갖는 포 토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 마스크로 하여 상기 게이트 도전막 및 상기 게이트 도전막 하부의 게이트 절연막을 식각하여 제 1 게이트 전극 및 상기 게이트 절연막의 제 1 부분을 형성하고,
    상기 포토레지스트 패턴의 얇은 부분을 식각하여 상기 제 2 반도체층의 단부 상의 게이트 도전막을 노출시키고,
    상기 포토레지스트 패턴의 두꺼운 부분을 마스크로 하여 상기 게이트 도전막을 식각하여 제 2 게이트 전극을 형성하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  21. 제 1 영역 및 제 2 영역을 구비하는 기판;
    상기 제 1 영역 및 상기 제 2 영역 상에 각각 위치하는 제 1 반도체층 및 제 2 반도체층;
    상기 반도체층들 상에 위치하되, 상기 제 1 반도체층의 단부와 중첩하는 제 1 부분 및 상기 제 2 반도체층의 단부와 중첩하고 상기 제 1 부분보다 두꺼운 제 2 부분을 갖는 게이트 절연막; 및
    상기 게이트 절연막 상에 위치하고 상기 제 1 반도체층과 중첩하는 제 1 게이트 전극 및 상기 제 2 반도체층과 중첩하는 제 2 게이트 전극을 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터.
  22. 삭제
  23. 제 21 항에 있어서,
    상기 게이트 절연막의 제 1 부분과 제 2 부분의 두께의 차이는 500 내지 1500Å인 것을 특징으로 하는 CMOS 박막트랜지스터.
  24. 제 21 항에 있어서,
    상기 게이트 절연막의 제 1 부분의 두께는 1Å 이상 1000Å 이하인 것을 특징으로 하는 CMOS 박막트랜지스터.
  25. 제 21 항에 있어서,
    상기 게이트 절연막의 제 2 부분의 두께는 500 내지 1500Å인 것을 특징으로 하는 CMOS 박막트랜지스터.
  26. 제 21 항에 있어서,
    상기 제 1 반도체층의 단부는 P형 불순물이 도핑된 제 1 소오스/드레인 영역인 것을 특징으로 하는 CMOS 박막트랜지스터.
  27. 제 26 항에 있어서,
    상기 제 2 반도체층의 단부는 N형 불순물이 도핑된 제 2 소오스/드레인 영역이고, 상기 제 2 소오스/드레인 영역은 고농도 불순물 영역과 상기 고농도 불순물 영역의 일측부에 위치하는 저농도 불순물 영역을 구비하는 것을 특징으로 하는 CMOS 박막트랜지스터.
  28. 제 21 항에 있어서,
    상기 제 1 반도체층의 단부는 N형 불순물이 도핑된 제 1 소오스/드레인 영역인 것을 특징으로 하는 CMOS 박막트랜지스터.
  29. 제 28 항에 있어서,
    상기 제 1 소오스/드레인 영역은 고농도 불순물 영역과 상기 고농도 불순물 영역의 일측부에 위치하는 저농도 불순물 영역을 구비하는 것을 특징으로 하는 CMOS 박막트랜지스터.
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