CN1716571A - 互补金属氧化物半导体薄膜晶体管和制造其的方法 - Google Patents

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Abstract

本发明涉及一种制造CMOS薄膜晶体管(TFT)的方法和使用该方法制造的CMOS TFT。该方法包括：提供具有第一区和第二区的衬底；分别在所述第一和第二区上形成第一半导体层和第二半导体层；形成栅极绝缘层，具有位于所述第一半导体层的端部分上的第一部分和位于所述第二半导体层上的端部分上的第二部分；在所述栅极绝缘层上形成离子掺杂掩模图案；利用所述离子掺杂掩模图案作为掩模在所述第一半导体层的端部中掺杂第一杂质，且利用所述离子掺杂掩模作为掩模在所述第二半导体层的端部中掺杂第二杂质，所述第二杂质的导电类型不同于所述第一杂质。因此，可以减少掩模的数量且简化制造CMOS TFT所需的工艺。

Description

互补金属氧化物半导体薄膜晶体管和制造其的方法
技术领域
本发明涉及薄膜晶体管(TFT)，且更具体地涉及一种制造互补金属氧化物半导体(CMOS)TFT的方法和利用该方法制造的CMOS TFT。
背景技术
CMOS薄膜晶体管(TFT)是具有PMOS TFT和NMOS TFT的器件，且具有能够实现各种只利用NMOS TFT或PMOS TFT难于实现的电路和系统的优点。
在制造CMOS TFT的方法中，提供一种包括PMOS区和NMOS区的衬底，且然后利用第一掩模在PMOS区和NMOS区上形成PMOS半导体层和NMOS半导体层。在半导体层上形成栅极绝缘层。在栅极绝缘层上淀积栅极导电层，利用第二掩模在栅极导电层上形成光致抗蚀剂图案，且利用光致抗蚀剂图案作为掩模蚀刻栅极导电层，由此形成位于PMOS半导体层上的PMOS栅电极。此刻，由光致抗蚀剂掩模屏蔽的栅极导电层留在NMOS区中。随后，通过利用光致抗蚀剂图案和PMOS栅电极作为掩模掺杂高浓度P型杂质，在PMOS半导体层中形成源极和漏极区，且在源极和漏极区之间界定沟道区。
去除光致抗蚀剂图案，且利用第三掩模形成新光致抗蚀剂图案。利用该抗蚀剂图案作为掩模蚀刻栅极导电层来形成位于NMOS半导体层上的NMOS栅电极。之后，通过利用光致抗蚀剂图案和NMOS栅电极作为掩模掺杂低浓度的N型杂质，在NMOS半导体层中形成低浓度杂质区，且在低浓度杂质区之间界定沟道区。
去除该光致抗蚀剂图案，利用第四掩模来形成一光致抗蚀剂图案。通过利用光致抗蚀剂图案作为掩模掺杂高浓度的N型杂质，在NMOS半导体层中形成高浓度杂质区，且低浓度杂质区留在在高浓度杂质掺杂区的一侧来形成轻掺杂漏极(LDD)区。
去除光致抗蚀剂图案来暴露栅电极。在暴露的栅电极上形成层间绝缘层，且利用第五掩模在层间绝缘层中形成暴露部分半导体层的接触孔。随后，利用第六掩模分别形成通过接触孔与半导体层的端部分接触的PMOS源和漏电极与NMOS源和漏电极。
为了实现上述的CMOS TFT，因为在一个衬底上必须形成PMOS TFT和NMOS TFT两者，需要比较多的工艺。具体地，当形成有LDD区时，为了减小漏电流并解决可靠性问题，必须增加诸如基于NMOS TFT的比例缩小(scale-down)的热载流子效应和实现CMOS TFT的掩模数量。因此，如上所述，包括具有LDD区的NOMS TFT的CMOS需要至少六个掩模。
发明内容
本发明通过提供制造CMOS薄膜晶体管(TFT)的方法和使用该方法制造的CMOS TFT解决了上述的与所述器件相关的问题，其中减少了制造CMOS TFT所需的掩模的数目，且简化了工艺。
在本发明的示范性实施例中，制造CMOS TFT的方法包括：提供具有第一区和第二区的衬底；分别在第一和第二区上形成第一半导体层和第二半导体层；形成栅极绝缘层，使其具有位于第一半导体层的端部分上的第一部分和位于第二半导体层上的端部分上的第二部分，其中第二部分厚于第一部分；在栅极绝缘层上形成离子掺杂掩模图案。利用离子掺杂掩模图案作为掩模在第一半导体层的端部中掺杂第一杂质，利用离子掺杂掩模图案作为掩模在第二半导体层的端部中掺杂第二杂质，第二杂质的导电类型不同于第一杂质。
栅极绝缘层的第一和第二部分之间的厚度差至少为500，优选为500至1500。栅极绝缘层的第一部分具有1000或更小的厚度。栅极绝缘层的第二部分具有500至1500的厚度。
优选地，掺杂第二杂质的加速电压高于掺杂第一杂质的加速电压。另外，掺杂第一和第二杂质的加速电压之间的差为约30至约100KeV。以约10至约80KeV的加速电压掺杂第一杂质，且以约40至约110KeV的加速电压掺杂第二杂质。
第一杂质是以高浓度掺杂的P型杂质。在该情况中，第二杂质是以低浓度掺杂的N型杂质。相反，第一杂质可以是以低浓度掺杂的N型杂质。在该情况中，第二杂质是以高浓度掺杂的P型杂质。
在该方法中，在第一半导体层的端部分中掺杂第一杂质之后，在第二半导体层的端部分中掺杂第二杂质。或者，在第二半导体层的端部分中掺杂第二杂质之后，在第一半导体层的端部分中掺杂第一杂质。
优选地，利用单一半色调光掩模形成具有第一和第二部分的栅极绝缘层和离子掺杂掩模图案。另外，离子掺杂掩模图案优选地包括分别位于第一和第二半导体层上的第一和第二栅电极。
在本发明的另一示范性实施例中，CMOS TFT包括：衬底，具有第一区和第二区；第一半导体层和第二半导体层，分别位于第一和第二区上；栅极绝缘层，形成得具有位于第一半导体层的端部分上的第一部分和位于第二半导体层的部分上的第二部分，其中第二部分厚于第一部分；位于第一半导体层上的第一栅电极和位于第二半导体层上的第二栅电极，位于栅极绝缘层上。
附图说明
通过参考以下的详细说明并结合附图考虑本发明将变得更好理解，本发明的更完整的理解和许多其出现的优点将更容易地明显易懂，在附图中相似的附图标记指示相同或相似的元件，其中：
图1A、1B、1C和1D是示出基于每个工序的CMOS薄膜晶体管(TFT)制造方法的横截面图；和
图2A、2B、2C、2D、2E和2F是示出依据本发明的实施例的基于每个工序的制造CMOS TFT的方法的横截面图。
具体实施方式
现将详细参考本发明的实施例，在附图中示出了本发明实施例的实例，其中贯穿附图相似的附图标记指示相似的元件。参考各种图在下文描述本发明的实施例。
图1A、1B、1C和1D是示出基于每个工序的CMOS薄膜晶体管(TFT)制造方法的横截面图。
参考图1A，提供包括PMOS区P和NMOS区N的衬底10，且然后利用第一掩模分别在PMOS区P和NMOS区N上形成PMOS半导体层21和NMOS半导体层23。分别在半导体层21和23上形成栅极绝缘层30。在栅极绝缘层30上淀积栅极导电层40，利用第二掩模在栅极导电层40上形成光致抗蚀剂图案91，且利用光致抗蚀剂图案91作为掩模蚀刻栅极导电层40，由此形成位于PMOS半导体层21上的PMOS栅电极41。此刻，由光致抗蚀剂图案91屏蔽的栅极导电层40保留于NMOS区N中。随后利用光致抗蚀剂掩模91和PMOS栅电极41作为掩模掺杂高浓度的P型杂质，在PMOS半导体层21中形成源极和漏极区21a，且在源极和漏极区21a之间界定沟道区21b。
参考图1B，去除图1A的光致抗蚀剂图案91，且利用第三掩模形成新光致抗蚀剂图案93。利用光致抗蚀剂图案93作为掩模蚀刻图1A的栅极导电层40来形成位于NMOS半导体层23上的NMOS栅电极43。之后通过利用光致抗蚀剂图案93和NMOS栅电极43作为掩模掺杂低浓度的N型杂质，在NMOS半导体层23中形成低浓度杂质区23a。此刻，在低浓度杂质区23a之间界定沟道区23b。
参考图1C，去除图1B的光致抗蚀剂图案93来利用第四掩模形成光致抗蚀剂图案95。通过利用光致抗蚀剂图案95作为掩模掺杂高浓度的N型杂质，在NMOS半导体层23中形成高浓度杂质区23a_1。此刻，低浓度杂质区23a_2保留于高浓度杂质区23a_1的各自侧，从而形成轻掺杂漏极(LDD)区。
参考图1D，去除图1C的光致抗蚀剂图案95来暴露栅电极41和43。在暴露的栅电极41和43上形成层间绝缘层50，且利用第五掩模在层间绝缘层50中形成暴露半导体层21和23的端部分的接触孔。随后，利用第六掩模形成通过接触孔分别与半导体层21和23的端部分接触的PMOS源和漏电极61与NMOS源和漏电极63。
图2A、2B、2C、2D、2E和2F是示出依据本发明的实施例的基于每个工序的制造CMOS TFT的方法的横截面图。
参考图2A，提供包括第一区A和第二区B的衬底100。第一区A和第二区B的任何一个是NMOS区，则另一个是PMOS区。衬底100是单晶硅、玻璃、石英或塑料衬底。
在衬底100上形成缓冲层110。缓冲层110是氧化硅层、氮化硅层、氮氧化硅层或其堆叠层。
利用第一图案掩模在缓冲层110上形成第一半导体层121和第二半导体层123。在衬底上形成图案的掩模图案称为光掩模、荫罩等。以下描述半导体层121和123的制造方法的实例。在缓冲层110上淀积非晶硅层，且通过固相结晶(SPC)方法、准分子激光退火(ELA)方法、连续横向固化(SLS)方法或金属诱发结晶(MIC)方法结晶，由此形成多晶硅层。在多晶硅层上形成光致抗蚀剂层，且利用第一图案掩模，即，第一光掩模，曝光和显影光致抗蚀剂层来形成光致抗蚀剂图案。利用光致抗蚀剂图案作为掩模蚀刻多晶硅层。结果，在第一区A上形成第一半导体层121，且在第二区B上形成第二半导体层123。
在半导体层121和123上形成栅极绝缘层130。栅极绝缘层130是氧化硅层、氮化硅层或氧氮化硅层。另外，考虑到栅极绝缘层的介电强度、TFT的阈值电压和电荷迁移率性能，形成栅极绝缘层130以具有大致500至1500的厚度。
在栅极绝缘层130上形成栅极导电层140。在栅极导电层140上形成光致抗蚀剂层，且利用第二图案掩模，即，半色调掩模199曝光和显影光致抗蚀剂层来形成光致抗蚀剂图案193。半色调掩模199是能够以至少三个台阶调整通过其传输的光量的光掩模，掩模199提供有：光屏蔽部分199a，相应于半导体层121和123的中心；半色调部分199b，相应于第二半导体层123的端部分且部分地通过其传输光；和光传输部分199c，相应于第一半导体层121的端部分。光致抗蚀剂图案193具有：厚部分193a，相应于光屏蔽部分199a；和薄部分193b，相应于半色调部分199b，且通过光致抗蚀剂图案193在相应于光传输部分199c的部分暴露第一半导体层121的端部分上的栅极导电层140。因此，形成厚部分193a来相应于半导体层121和123的中心，且形成薄部分193b来相应于第二半导体层123的端部分。
参考图2B，利用光致抗蚀剂图案193作为掩模蚀刻图2A的栅极导电层140来形成位于第一半导体层121上的第一栅电极141。可以通过湿法蚀刻方法或干法蚀刻方法来执行栅极导电层的蚀刻。利用光致抗蚀剂图案193和第一栅电极141作为掩模蚀刻栅极绝缘层130以形成位于第一半导体层121的端部分上的第一部分131。可以通过干法蚀刻方法执行栅极绝缘层130的蚀刻。第一部分131具有1000或更小的厚度。另外，第一部分131是暴露第一半导体层121的端部分的开口。
栅极绝缘层130位于第二半导体层123的端部分上方，且具有第二部分133，第二部分133厚于第一部分131。最终，形成栅极绝缘层130，且栅极绝缘层130具有：第一部分131，位于第一半导体层121的端部分上方；和第二部分133，位于第二半导体层123的端部分上方，其中第二部分133厚于第一部分131。第一部分131和第二部分133之间的厚度差为至少500，优选为500至1500。另外，第二部分133具有约500至1500的厚度。
参考图2C，蚀刻光致抗蚀剂图案的图2B的薄部分193b来暴露在第二半导体层123的端部分上的栅极导电层140。因此，只有光致抗蚀剂图案的厚部分193a保留于第二区B上方的第一栅电极141和栅极导电层140上。可以通过利用氧等离子体的灰化方法蚀刻光致抗蚀剂图案的薄部分。此刻，光致抗蚀剂图案的厚部分193a的上层部分被部分地蚀刻。
随后，利用光致抗蚀剂图案的厚部分193a作为掩模蚀刻暴露的栅极导电层来形成位于第二半导体层123的中心上的第二栅电极143。结果，在第二栅电极143周围暴露栅极绝缘层130的第二部分133。同时，栅电极141和143下的栅极绝缘层具有与第二部分133基本相同的厚度。
之后，利用栅电极141和143作为掩模在第一半导体层的端部分处掺杂第一杂质来形成第一源极和漏极区121a。在第一源极和漏极区121a之间界定沟道区121b。通过调整加速电压执行第一杂质的掺杂，使得掺杂的第一杂质主要存在于第一半导体层121的端部分。优选地，在约10至约80KeV的加速电压下执行掺杂。在该条件下，虽然第一杂质也围绕第二区B的第二栅电极143掺杂，因为栅极绝缘层130的第二部分133的厚度大于第一部分131的厚度，所以大多数围绕第二栅电极143掺杂的第一杂质存在于第二部分133中。因此，在第二半导体层123中掺杂的第一杂质的浓度比第一半导体层121中掺杂的第一杂质的浓度低得多。另外，当第二部分133比第一部分131厚了至少500时，在第二半导体层123中几乎可以不掺杂第一杂质。这一点的原因在于掺杂的杂质的浓度在Rp处具有最大值且关于它具有高斯分布。此刻，ΔRp一般不大于500。
第一杂质可以是P型杂质。P型杂质可以以高浓度掺杂。具体地，P型杂质可以以1×1014至2×1015离子/cm2的剂量掺杂，优选为8×1014至1×1015离子/cm2。在该情况中，第一源极和漏极区121a可以是以高浓度掺杂P型杂质的区域。
参考图2D，利用第二栅电极143作为掩模在第二半导体层123的端部分中掺杂具有不同于第一杂质导电类型的第二杂质来形成第二源极和漏极区123a。在第二源极和漏极区123a之间界定沟道区123b。调整掺杂第二杂质的加速电压，使得掺杂的第二杂质通过栅极绝缘层的第二部分133而存在于第二半导体层123的端部分中。因此，掺杂第二杂质的加速电压优选地高于掺杂第一杂质的加速电压。另外，掺杂第二和第一杂质的加速电压之间的差为约30至100KeV。另外，优选地，在约40至110KeV的加速电压下掺杂第二杂质。在该情况中，虽然第二杂质也围绕第一区A的第一栅电极141掺杂，因为栅极绝缘层130的第一部分131的厚度小于第二部分133的厚度，所以大多数围绕第一栅电极141掺杂的第二杂质存在于第一半导体层121下的缓冲层110或衬底100中。因此，在第一半导体层121中掺杂的第二杂质的浓度比第二半导体层123中掺杂的第二杂质的浓度低得多。另外，当第二部分133比第一部分131厚了至少500时，在第一半导体层121中几乎可以不掺杂第二杂质。这一点的原因在于掺杂的杂质的浓度在Rp处具有最大值且关于它具有高斯分布。此刻，ΔRp一般不大于500。
当第一杂质是P型杂质时，第二杂质是N型杂质。N型杂质以低浓度掺杂。具体地，通过以1×1013至6×1013离子/cm2的剂量掺杂N型杂质来执行以低浓度掺杂N型杂质。结果，第二源极和漏极区123a是以低浓度掺杂N型杂质的区域。
在上述的实施例中，第一和第二栅电极141和143充当离子掺杂掩模图案，用于掺杂第一和第二杂质。但是，离子掺杂掩模图案不限于此，其可以是在栅极绝缘层上附加形成的图案。另外，在如上所述的实施例中，利用半色调光掩模通过一个光工艺来分别形成分别具有第一和第二部分131和133的栅极绝缘层130与栅电极141和143，即，离子掺杂掩模图案。
另外，在上述的实施例中，在第一半导体层121中掺杂第一杂质之后，在第二半导体层123中掺杂第二杂质。相反地，在第二半导体层123中掺杂第二杂质之后，可以在第一半导体层121中掺杂第一杂质。
结果，形成具有第一部分131和第二部分133的栅极绝缘层130，其中第二部分133厚于第一部分131。在栅极绝缘层130上形成离子掺杂掩模图案，然后利用离子掺杂掩模图案作为掺杂第一杂质的掩模和作为掺杂第二杂质的掩模，由此简化制造CMOS TFT的工艺。换言之，不需分开地形成离子掺杂掩模图案来掺杂第一和第二杂质。另外，通过利用半色调光掩模的一次光工艺形成具有第一和第二部分131和133的栅极绝缘层130以及栅极电极141和143，即，离子掺杂掩模图案，可以减少制造CMOS TFT的掩模的数量。
参考图2E，去除图2D的光致抗蚀剂图案193a来暴露栅电极141和143。在暴露的栅电极141和143上形成光致抗蚀剂层，且利用第三图案掩模曝光和显影光致抗蚀剂层来形成光致抗蚀剂图案195。
光致抗蚀剂图案195覆盖第一区A，且部分地覆盖第二栅电极143和围绕第二栅电极的暴露的栅极绝缘层的第二部分133。利用光致抗蚀剂图案195作为掩模在第二半导体层123中掺杂第三杂质。优选地，第三杂质是以高浓度掺杂的N型杂质。具体地，N型杂质可以以1×1014至2×1015离子/cm2的剂量掺杂，优选为8×1014至1×1015离子/cm2。结果，第二源极和漏极区123a包括：以高浓度掺杂N型杂质的区123a_1，和位于高浓度杂质区123a_1的各自侧的区123a_2，其中以低浓度掺杂N型杂质。低浓度杂质区123a_2是LDD区。结果，减少了NMOS TFT的漏电流，且抑止了热载流子产生以提高可靠性。
相反，可以形成以高浓度掺杂P型杂质的区构成的第二源极和漏极区123a，且形成第一源极和漏极区121使其具有以低浓度掺杂N型杂质的区域和以高浓度掺杂N型杂质的区域。为了获得该结构，第一杂质是N型杂质，且以低浓度掺杂N型杂质来形成以低浓度掺杂N型杂质的区构成的第一源极和漏极区121a。另外，第二杂质是P型杂质，且以高浓度掺杂P型杂质来形成以高浓度掺杂P型杂质的区构成的第二源极和漏极区123a。另外，光致抗蚀剂图案195覆盖第二区B，形成光致抗蚀剂图案195来覆盖第一栅电极141和部分覆盖围绕第一栅电极141的暴露的栅极绝缘层的第一部分131，且利用光致抗蚀剂图案195作为掩模在第一半导体层121中注入第三杂质，其是N型杂质。以高浓度掺杂N型杂质来形成第一源极和漏极区121，其具有以低浓度掺杂的N型杂质的区域和以高浓度掺杂的N型杂质的区域。
参考图2F，去除光致抗蚀剂195来暴露栅电极141和143。在暴露的栅电极141和143上形成层间绝缘层150。利用第四图案掩模在层间绝缘层150上形成暴露第一半导体层121的两个端部分的接触孔151和暴露第二半导体层123的两个端部分的接触孔153。在衬底上在形成接触孔151和153处形成利用第五图案掩模构图的第一源和漏电极161与第二源和漏电极163。第一源和漏电极161与第一半导体层121的各自的端部分通过接触孔151接触，且第二源和漏电极163与第二半导体层123的各自的端部分通过接触孔153接触。
结果，在第一区A中形成具有第一半导体层121、第一栅电极141与第一源和漏电极161的第一TFT，在第二区B中形成具有第二半导体层123、第二栅电极143与第二源和漏电极163的第二TFT。如上所述，第一和第二TFT之一是NMOS TFT，且另一个是PMOS TFT。因此，形成CMOS TFT。
再次参考图2F，将描述通过如上述的方法制造的CMOS TFT。
参考图2F，衬底100包括第一区A和第二区B。第一半导体层121和第二半导体层123分别设置在第一区A和第二区B中。第一半导体层121包括：第一源极和漏极区121a，位于其端部分；和沟道区121b，位于第一源极和漏极区121a之间。另外，第二半导体层123包括：第二源极和漏极区123a，位于其端部分；和沟道区123b，位于第二源极和漏极区123a之间。第二源极和漏极区123a包括高浓度杂质区123a_1和位于高浓度杂质区123a_1的各自侧的低浓度杂质区123a_2。
第一源极和漏极区121a是掺杂P型杂质的区域。在该情况中，第二源极和漏极区123a的高浓度掺杂区123a_1是以高浓度掺杂N型杂质的区域，而低浓度杂质区123a_2是以低浓度掺杂N型杂质的区域。
另一方面，第一源极和漏极区121a可以是掺杂N型杂质的区域。在该情况中，第一源极和漏极区121a可以包括以高浓度掺杂N型杂质的高浓度杂质区(未显示)和位于高浓度杂质区的各自侧的低浓度杂质区(未显示)。在该情况中，第二源极和漏极区123a是掺杂P型杂质的区域。
栅极绝缘层130设置于半导体层121和123上。栅极绝缘层130包括第一部分131，位于第一半导体层121的端部分上，即，第一源极和漏极区121a上；和第二部分133，位于第二半导体层123的端部分上，即第二源极和漏极区123a上，第二部分133的厚度大于第一部分131的厚度。优选地，栅极绝缘层130的第一和第二部分131和133之间的厚度差至少为500。更优选地，栅极绝缘层130的第一和第二部分131和133之间的厚度差可以大致为500至1500。第一部分131的厚度可以不大于1000，且第二部分133的厚度可以大致为500至1500。
位于第一半导体层121的沟道区121b上的第一栅电极141和位于第二半导体层123的沟道区123b上的第二栅电极143位于栅极绝缘层130上。覆盖栅电极141和143的层间绝缘层150位于栅电极141和143上。与第一半导体层121的各自的端部分接触的第一源和漏电极161，以及与第二半导体层123的各自的端部分接触的第二源和漏电极163，穿过层间绝缘层150，形成于层间绝缘层150上。
根据上述的本发明，可以减少掩模的数量且简化制造CMOS TFT所需的工艺。
虽然参考其某些示范性实施例具体显示和描述了本发明，然而本领域的一般技术人员可以理解在不脱离由权利要求和其等价物所界定的本发明的精神和范围内，可以作出各种修改和变化。
本发明要求于2004年6月30曰在韩国知识产权局提交的申请No.10-2004-50918的所有权益，其全文引入作为参考。

Claims (29)

1.一种制造CMOS薄膜晶体管的方法，包括如下步骤：
提供具有第一区和第二区的衬底；
分别在所述第一和第二区上形成第一半导体层和第二半导体层；
形成栅极绝缘层，具有位于所述第一半导体层的端部分上的第一部分和位于所述第二半导体层上的端部分上的第二部分，其中，所述第二部分厚于所述第一部分；
在所述栅极绝缘层上形成离子掺杂掩模图案；和
利用所述离子掺杂掩模图案作为掩模在所述第一半导体层的端部中掺杂第一杂质，且利用所述离子掺杂掩模作为掩模在所述第二半导体层的端部中掺杂第二杂质，所述第二杂质的导电类型不同于所述第一杂质。
2.如权利要求1所述的方法，其中，所述栅极绝缘层的第一和第二部分之间的厚度差为至少500。
3.如权利要求2所述的方法，其中，所述栅极绝缘层的第一和第二部分之间的厚度差在约500至1500的范围中。
4.如权利要求1所述的方法，其中，所述栅极绝缘层的第一部分具有不大于1000的厚度。
5.如权利要求1所述的方法，其中，所述栅极绝缘层的第二部分具有的厚度在约500至1500的范围中。
6.如权利要求1所述的方法，其中，掺杂所述第二杂质的加速电压高于掺杂所述第一杂质的加速电压。
7.如权利要求6所述的方法，其中，掺杂所述第一杂质的加速电压和掺杂所述第二杂质的加速电压之间的差在约30KeV至100KeV的范围。
8.如权利要求6所述的方法，其中，以介于约10KeV至80KeV的加速电压掺杂所述第一杂质。
9.如权利要求6所述的方法，其中，以介于约40KeV至110KeV的加速电压掺杂所述第二杂质。
10.如权利要求1所述的方法，其中，所述第一杂质是P型杂质。
11.如权利要求10所述的方法，其中，所述P型杂质以高浓度掺杂。
12.如权利要求10所述的方法，其中，所述第二杂质是以低浓度掺杂的N型杂质。
13.如权利要求1所述的方法，其中，所述第一杂质是N型杂质。
14.如权利要求13所述的方法，其中，所述N型杂质以低浓度掺杂。
15.如权利要求13所述的方法，其中，所述第二杂质是以高浓度掺杂的P型杂质。
16.如权利要求1所述的方法，其中，在所述第一半导体层的端部分中掺杂所述第一杂质之后，在所述第二半导体层的端部分中掺杂所述第二杂质。
17.如权利要求1所述的方法，其中，在所述第二半导体层的端部分中掺杂所述第二杂质之后，在所述第一半导体层的端部分中掺杂所述第一杂质。
18.如权利要求1所述的方法，其中，利用单一半色调光掩模形成所述栅极绝缘层和所述离子掺杂掩模图案。
19.如权利要求1所述的方法，其中，所述离子掺杂掩模图案包括分别位于所述第一和第二半导体层上的第一和第二栅电极。
20.如权利要求19所述的方法，其中，形成所述栅极绝缘层的所述步骤和形成所述栅电极的步骤包括：
在所述第一和第二半导体层上依次形成所述栅极绝缘层和栅极导电层；
在所述栅极导电层上形成光致抗蚀剂层；
利用半色调掩模构图所述光致抗蚀剂层来形成光致抗蚀剂图案，所述光致抗蚀剂图案暴露所述第一半导体层上的端部分上的栅极绝缘层，所述光致抗蚀剂掩模具有相应于所述第二半导体层的端部分的薄部分和相应于所述半导体层的中心的厚部分；
利用所述光致抗蚀剂图案作为掩模蚀刻所述暴露的栅极导电层和所述暴露的栅极导电层下的所述栅极绝缘层，来形成第一栅电极和所述栅极绝缘层的第一部分；
蚀刻所述光致抗蚀剂图案的所述薄部分来暴露所述第二半导体层的端部分上的所述栅极导电层；和
利用所述光致抗蚀剂图案的厚部分作为掩模蚀刻所述暴露的栅极导电层来形成第二栅电极。
21.一种CMOS薄膜晶体管，包括：
衬底，具有第一区和第二区；
第一半导体层和第二半导体层，分别位于所述第一和第二区上；
栅极绝缘层，位于所述半导体层上，具有位于所述第一半导体层的端部分上的第一部分和位于所述第二半导体层的部分上的第二部分，其中，所述第二部分厚于所述第一部分；和
位于所述第一半导体层上的第一栅电极和位于所述第二半导体层上的第二栅电极，所述第一和第二栅电极位于所述栅极绝缘层上。
22.如权利要求21所述的CMOS薄膜晶体管，其中，所述栅极绝缘层的第一和第二部分之间的厚度差为至少500。
23.如权利要求22所述的CMOS薄膜晶体管，其中，所述栅极绝缘层的第一和第二部分之间的厚度差在约500至1500的范围内。
24.如权利要求21所述的CMOS薄膜晶体管，其中，所述栅极绝缘层的第一部分具有不大于1000的厚度。
25.如权利要求21所述的CMOS薄膜晶体管，其中，所述栅极绝缘层的第二部分具有的厚度在约500至1500的范围内。
26.如权利要求21所述的CMOS薄膜晶体管，其中，所述第一半导体层的端部分包括第一源极和漏极区，其中掺杂P型杂质。
27.如权利要求26所述的CMOS薄膜晶体管，其中，所述第二半导体层的端部分包括第二源极和漏极区，其中掺杂N型杂质，且所述第二源极和漏极区包括高浓度杂质区和位于所述高浓度杂质区一侧的低浓度杂质区。
28.如权利要求21所述的CMOS薄膜晶体管，其中，所述第一半导体层的端部分包括第一源极和漏极区，其中掺杂N型杂质。
29.如权利要求28所述的CMOS薄膜晶体管，其中，所述第一源极和漏极区包括高浓度杂质区和位于所述高浓度杂质区一侧的低浓度杂质区。
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