CN1081832C - 制造金属氧化物半导体场效应晶体管的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 238000000034 method Methods 0.000 title claims abstract description 42
- 229910044991 metal oxide Inorganic materials 0.000 title claims description 7
- 150000004706 metal oxides Chemical class 0.000 title claims description 7
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims abstract description 11
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 77
- 229920005591 polysilicon Polymers 0.000 claims description 69
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 18
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 16
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000006731 degradation reaction Methods 0.000 abstract 2
- 238000001764 infiltration Methods 0.000 abstract 1
- 230000008595 infiltration Effects 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 229910007264 Si2H6 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000005389 semiconductor device fabrication Methods 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 229910019213 POCl3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000010892 electric spark Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
公开了一种制造MOSFET的方法，其包括下列步骤，在半导体衬底上形成栅氧化层；在所述栅氧化层上淀积本征半导体层；在所述本征半导体层上形成摻杂半导体层所述本征半导体层和摻杂半导体进行退火处理，把所述摻杂半导体层中的杂质扩散到本征半导体层中，使所述本征半导体层和摻杂半导体层形成图形，以便形成栅电极，因此，可能防止由于杂质引起的氧化层特性变坏，由于渗入杂质而使栅氧化膜变厚和器件工作变坏。
Description
本发明总的涉及一种制造金属氧化物半导体场效应晶体管(在下文称为″MOSFET″)的方法，更具体地说，除涉及该方法之外还涉及生产效率和器件工作可靠性的改进。
通常，由于半导体器件被高度集成，所以，MOSFET的栅电极变窄。如果栅电极的宽度减少N倍，则它的电阻值增加N倍，因此，降低半导体器件的工作速度。
为了减少栅电极的电阻值，使用最近提出来的多晶硅化物，多晶硅和硅化物的叠层结构作为低阻栅，其中在多晶硅层和氧化物之间的界面特性，显示出最稳定的MOSFET特性。而且，提出在多晶硅层上面设置象钨那样的高熔点金属层的技术，以便形成低阻栅。
然而，通过叠置上述高熔点金属制成的栅电极存在严重的问题。在形成栅电极时，由于电火花可使高熔点金属进入栅绝缘膜，引起界面电平或者固定电荷的增加。此外，高熔点金属，在形成栅电极后因高温处理可能被氧化。
为了避免上述问题，作了很多研究工作，包括提纯高熔点金属，改进高熔点金属加工，和在H2O/H2混合气体中进行热处理，以防止氧化高熔点金属。
半导体器件的高度集成显著增加了器件密度，开关速度以及耗散功率。为克服这些缺点，要求设计尺寸(role)小于0.5μm。对于上述窄的设计尺寸，为防止因从扩散区进行横向扩散而引起的短沟道效应，要采用形成浅结的工艺。此外，建议在轻掺杂漏中(下文称作″LDD″)形成包含低浓度杂质区的源/漏电极，以避免热电子效应。
根据这个观点，为了更好地理解本发明的背景，结合附图1，叙述MOSFET的常规制造方法。
首先，如图1所示，在N型或P型半导体衬底1上形成一个栅氧化层2，然后采用SiH4气体在大约550到650℃在栅氧化层2上覆盖多晶硅层3。
此后，为了减少栅电极的电阻值，在大约850到950℃掺杂三氯氧磷POCl3，覆盖多晶硅层3，以便形成硅化物层4，如图1B所示，通过下述反应：
掺杂POCl3使磷(P)杂质掺入栅电极3a由此，减少薄层电阻值。即，由于形成硅化物层4，则降低了栅电极的电阻值。
另一方面，可在栅电极上形成一硅化钨层，以便把薄层电阻减少到较低值。
采用光刻和光腐蚀工艺，选择地除掉硅化物层4，多晶硅层和栅氧化层2，结果形成栅电极3a，如图1C所示。同时，把栅电极3a作为掩膜，把杂质注入到半导体衬底1中，形成源/漏电极5和6。
在第4,354,309号美国专利中揭示了一种MOS器件的制造方法，该方法包括：通过在硅片上形成二氧化硅层、在该层上淀积本征多晶硅层以及在本征多晶硅层上淀积掺杂多晶硅层而形成栅极；把掺杂多晶硅层中的杂质扩散入整个本征多晶硅层中；最后在栅极上淀积金属接触层。
如预料的那样，MOSFET的常规的制造方法，有许多严重的缺点。
例如，当形成硅化物层时，杂质(例如，P)穿入栅氧化层，于是损坏了栅氧化层。为了避免杂质(例如，P)穿入栅氧化层，可以注入较小量的杂质。但是，在这种情况下，实际上不可能控制薄层电阻值，这对器件特性有严重的影响，所以工作的可靠性变坏。
另一方面，当在栅电极上面形成硅化钨化层时，如上所述，它进一步减小MOSFET的薄层电阻，杂质(例如，F)渗入栅氧化层，使栅氧化层增厚大约20％，或者作为陷阱位置，而降低产品合格率和工作可靠性。
因此，本发明的目的是克服现有技术中遇到的上述问题，提供一种制造MOSFET的方法，它能防止杂质渗入栅氧化层，因此，容易控制薄层电阻值。
本发明的另一目的是提供一种制造MOSFET的方法，采用该方法，能改进产品合格率和工作的可靠性。
按照本发明的一个方案，提供一种制造金属氧化物半导体场效应晶体管的方法，包括下列步骤：在半导体衬底上形成一栅氧化层；在所述的栅氧化层上淀积一本征的半导体层；在所述的本征半导体层上形成一掺杂的半导体层，其中本征半导体层的晶界小于掺杂半导体层的晶界；退火所述的本征半导体层和掺杂的半导体层，在所述掺杂的半导体层中把杂质扩散进所述的本征半导体层中，把本征半导体层和掺杂半导体层形成图形，以便形成栅电极。
按照本发明的另一方案，提供一种制造MOSFET的方法，包括下述步骤：在半导体衬底上形成一栅氧化层；在所述栅氧化层上淀积一本征半导体层；在所述本征半导体层上形成一氧化层；在所述氧化层上淀积一掺杂半导体层，其中本征半导体层的晶界小于掺杂半导体层的晶界；使所述掺杂半导体层，所述氧化层和所述本征半导体层形成图形，以便形成栅电极。
按照本发明的又一方案，提供一种制造MOSFET的方法，包括下列步骤：在半导体衬底上形成一栅氧化层；在所说的栅氧化层上淀积第1本征半导体层；在所述第1本征半导体层上淀积第1掺杂半导体层；在所述第1掺杂半导体层上淀积第2本征半导体层；在所述第2本征半导体层上淀积第2掺杂半导体层；对半导体层进行热处理，把杂质从所述第1和第2掺杂半导体层扩散到第1和第2本征半导体层；使所述半导体层形成图形，以便形成栅电极，其中在所述本征半导体层和所述掺杂半导体层之间的每一界面形成一氧化层，且所述本征半导体层的晶界小于所述掺杂半导体层的晶界。
通过下面参看附图对实施例的说明，本发明的其它目的和方案将显而易见：
图1A到图1C是表示制造MOSFET常规方法的剖视图；
图2A到图2C是表示按照本发明第1实施例制造MOSFET一种方法的剖视图。
图3A到3C是表示按照本发明第2实施例制造MOSFET的一种方法的剖视图；
图4A到图4C是表示按照本发明第3实施例制造的MOSFET的一种方法的剖视图；
图5A到5C是表示按照本发明第4实施例制造MOSFET的一种方法的剖视图。
为参看附图更好地理解本发明各优选实施例的用途，对各图中的相同或相应的部分，使用相同的标号。
图2A到图2C表示按照本发明第1实施例制造MOSFET的优选工艺步骤。结合图1A到图1C叙述这些步骤。
首先，如图2A所示，在N型或P型半导体衬底11上面形成大约70到150埃厚的栅氧化层12，接着在栅氧化层12上面形成第1多晶硅层13。利用硅烷SiH4气体在大约500到700℃的温度生长第1多晶硅层。第1多晶硅层13的厚度最好是大约300到10000埃。
随后，利用Si2H6气体在第1多晶硅层13上面，在大约500到700℃的温度形成掺杂的第2多晶硅层14。第2多晶硅层14的厚度最好是大约700到2000埃的数量级。
仅仅在第2多晶硅层14上面或下面的三分之一处掺有杂质。此外，可以只在第2多晶硅层14的中间部分掺杂它们，然后通过热处理向外扩出。通过通入PH3和N2的混合气体并经过下述反应来实现对第2多晶硅层中的掺杂。
另一方面，可以采用非晶硅代替多晶硅，用于第1和第2多晶硅层13和14。这时，在淀积后，通过随后的热处理工艺，对非晶硅层进行多晶硅化处理。
重要的第1多晶硅层13有比第2多晶硅层14稍小的晶界。
其次，参看图2B，在大约600到700℃的温度下，退火第1和第2多晶硅层13和14。这时，通过上述退火，把第2多晶硅层14中的杂质扩散到第1多晶硅层13中。
因为只在第2多晶硅层14的上下两个区域中掺杂，所以通过适当地调整掺杂程度，能减少扩散进栅氧层中的杂质量。
然后，通过下述反应在第2多晶硅层14上面形成硅化钨层15。
按上述反应，由于在第1和第2多晶硅层13和14之间界晶的大小差别，F组分渗入栅氧化层12是困难的。
如图2C所示，通过光刻和光腐蚀工艺，选择地除掉硅化钨层15和第1及第2多晶硅层13与14，以便形成栅电极13a和14a。
这些电极，当它们中的每一个是大约2000埃厚时，则分别显示出大约50Ω/口到大约25-40Ω/口的薄层电阻。在存有硅化钨层15a时，薄层电阻可能被减少到10到20Ω/口。在某种情况下，不可能形成硅化物层15a。
最后，用栅电极13a和14a作为掩膜，把杂质离子注入到半导体衬底11中，形成源/漏电极16和17，完成半导体器件的制造。
参看图3A到图3C，这是表示按照本发明第2实施例制造MOSFET的方法的剖视图。
首先，如图3A所示，在N或P型半导体衬底21上面，形成厚度大约为70到150埃的栅氧化层22，接着在栅氧化层22上面形成第1多晶硅层23。这是采用SiH4气体，在大约500到700℃来实现的。使第1多晶硅层23的厚度最好是大约300到1000埃。它最好有一小于以后形成的第2多晶硅层25晶界的晶界。
然后，在大约450到550℃对第1多晶硅层23进行热处理5到20分，以便形成大约20埃厚的氧化层24。此时，在大约2-4SLPM的氧(O2)气中或者在大约一半的SLPM的H2/O2混合气体中生长氧化层24。
该氧化层24限定第1多晶硅层23的晶界，并且确定连续叠合膜的新边界。
如图3B所示，利用Si2H6气体，在大约500到700℃的温度在氧化硅膜24上面形成掺杂的第2多晶硅层25。第2多晶硅层25的厚度最好是大约700到2000埃的数量级。Si2H6在物理的热吸收方面是优于SiH4，因此能形成较大的晶界。
在大约600到700℃的温度下，对第1和第2多晶硅层23和25进行退火，按此方式则第2多晶硅层25的杂质扩散到第1多晶硅层23中。
因为只在第2多晶硅层25中掺杂，所以通过适当地调整掺杂程度，可以减少扩散进栅氧化层22中的杂质量。
另一方面，可以采用非晶硅代替多晶硅用于第1和第2多晶硅层23和25。这种情况下，在淀积后，通过接着的热处理工艺，对非晶硅进行多晶硅化处理。
此后，通过下述反应在第2多晶硅层25上面，形成硅化钨层26。
由于第1和第2多晶硅层23和25之间晶界不同，缩短了穿透路程，所以，F组分或者象H2或者H2O副产品，难于穿入栅氧化层22。在某种情况下，不可能形成硅化钨。
如图3C所示，采用光刻及光腐蚀工艺，选择地除去硅化钨层26，第1和第2多晶硅层23和25，以便形成栅电极23a和25a。
这些电极，当它们中的每一个是2000埃厚时，分别具有大约50Ω/口和大约25-40Ω/口的薄层电阻。在具有硅化物层26a时，可能使薄层电阻减小到大约10到20Ω/口。
通过以栅电极23a和25a作为掩膜，把杂质离子注入到半导体衬底21中，形成源/漏电极27和28，完成半导体器件制造。
图4A到图4C表示按照本发明第3实施例制造MOSFET的方法。
首先，如图4A所示，先在N型或P型半导体衬底31上面、形成大约70到150埃厚的栅氧化层32。然后，在500到700℃的温度下，采用SiH4气体在栅氧化层32上面形成第1多晶硅层33。第1多晶硅层33的厚度最好是大约300到1000埃。而且，最好有一大于以后要形成的第2多晶硅层34晶界的晶界。
如图4B所示，采用Si2H6气体在大约500到700℃的温度下，在第1多晶硅层33上面形成掺杂的第2多晶硅层34。第2多晶硅层34的厚度最好在大约700到2000埃的数量级。Si2H6气体在物理热吸收方面优于SiH4，因此可能形成相对大的晶界。
接着，类似于第2多晶硅层34，利用Si2H6气体，在500到700℃在第2多晶硅层34上面，形成第3多晶硅层35，优选的厚度范围是大约700到2000埃。
在600到700℃对第1，第2和第3多晶硅层33、34、35进行退火，由此，第2多晶硅层中的杂质被扩进入第1和第3多晶硅层33和35。
因为只在第2多晶硅层34中掺入杂质，所以通过适当调节掺杂的程度，可能减少扩散进栅氧化层32中的杂质量。
另一方面，可用非晶硅代替多晶硅用于第1、第2和第3多晶硅层33、34和35，这种情况下，必须对掺杂的非晶硅层进行热处理使其多晶硅化。
此后，通过下述反应在第2多晶硅层25上面形成硅化钨层36：
由于第1和第2多晶硅层33和34之间的晶界与第2和第3多晶硅层34和35的晶界不同，缩短了穿透路程，使组分F或者副产品，例如H2或H2O难于渗入栅氧化膜32。在某种情况下，不可能形成硅化钨层36。
另一方面，为了清楚地确定各层之间晶界的差别，在第1和第2多晶硅层33和34之间和/或在第2和第3多晶硅层34和35之间，可以形成厚度大约为20埃或更薄的氧化层。
如图4C所示，采用光刻和光腐蚀工艺，选择地除去硅化钨层36，第1、第2和第3多晶硅层33、34、35，结果形成栅电极33a，34a和35a。
用栅电极33a，34a，35a作为掩膜，把杂质离子注入到半导体衬底31中，形成源/漏电极37和38，完成半导体器件制造。
图5A到图5C是表示按照本发明的第4实施例制造MOSFET方法的剖视图。
首先，如图5A所示，在N型或P型半导体衬底41上面形成大约70到150埃厚的栅氧化层。
如图5B所示，在大约500到700℃，在栅氧化层42上面依次形成第1第2第4第5第6非晶硅层43，44，45，46，47和48。采用200到300sccM的SiH4和1.5到2SccM的N2实现上述非晶硅的依次形成。这偶数标号的非晶硅层，即包含杂质(P)的第2、第4、第6多晶硅层44、46和48，利用大约200到300SccM的Si2H6，大约250到300SLPM的PH3和大约1.5到2SLPM的N2气形成。
然后，在大约600到700℃把第1到第6非晶硅层43到48退火。上述热处理使第2、第4和第6非晶硅层44、46和48中的杂质扩散进第1、第3和第5非晶硅层(43)，(45)，(47)。因此，使第1，第3，第5硅层43，45，47以及第6非晶硅层被多晶化处理。
如图5C所示，利用光刻和光腐蚀工艺，选择地除上述获得的第1、第2、第3、第4、第5和第6多晶硅层43、44、45、46、47和48，以便形成栅电极43a，44a，45a，46a，47a和48a。
利用栅电极43a到48a作为掩膜，把杂质离子注入到半导体衬底41中，形成源/漏电极49和50，完成半导体器件的制造。
如上所述，按照本发明制造MOSFET的方法，有下述的效果。
首先，通过依次在栅氧化层上面叠置本征硅层和掺杂硅层，防止了掺杂硅层中的杂质渗入栅氧化层。因而，改善了栅氧化层的可靠性。
而且，当形成硅化钨层时，由于各多晶硅层之间晶界不同，杂质不能穿入栅氧化层。这样，防止了栅氧化层加厚和陷阱位置的形成，结果避免了漏电流。
在具有较大晶界的多晶硅层与具有较小晶界的多晶硅层之间可形成该氧化层。确定其间的晶界差。依次形成多个非晶硅层，然后进行退化使它们多晶硅化。这些工艺能减少薄层电阻以及缩短杂质渗入的路程。
因此，按照本发明的制造MOSFET的方法，能防止由杂质引起的栅氧化层特性的变坏，栅氧化层厚度的增加，由陷阱位置引起的器件工作特性的变坏，这样，增加了产品合格率并改善了半导体器件工作的可靠性。
这里公开的本发明的其它特征、优点和各实施例，对于普通技术人员在读了前述公开文本后是显而易见的。关于本申请，在相当详细的公开了本发明的特别实施例的同时，还可以对这些实施例进行变化和修改。但均没有脱离所附权利要求要求保护的本发明的范围和精神实质。
Claims (24)
1.一种制造金属氧化物场效应晶体管的方法，包括下列步骤：
在半导体衬底上形成栅氧化层；以及
在所述的栅氧化层上淀积本征半导体层，
其特征在于所述方法还包括：
在所述本征半导体层上形成掺杂半导体层，其中所述本征半导体层的晶界小于所述掺杂半导体层的晶界；
退火所述本征半导体层和掺杂半导体层，把掺杂半导体层中的杂质扩散入所述本征半导体层中；以及
把所述本征半导体层和所述掺杂半导体层形成图形，以便形成栅电极。
2.一种按照权利要求1的方法，其特征在于，所述栅氧化层，所述本征半导体层和掺杂半导体层具有的厚度分别为70到150埃，300到1000埃，700到2000埃。
3.一种按照权利要求1的方法，其特征在于，所述本征半导体层和所述掺杂半导体层由选自多晶硅和非晶硅中的任何一种构成。
4.一种按照权利要求1的方法，其特征在于，所述非晶硅通过热处理被多晶硅化。
5.一种按照权利要求1的方法，其特征在于，在400到600℃温度下形成所述本征半导体层和所述掺杂半导体层。
6.一种按照权利要求1的方法，其特征在于，利用200到300SccM的SiH4和1.5到2SLPM的N2气形成所述本征半导体层。
7.一种按照权利要求1的方法，其特征在于，采用200到300SccM的Si2H6，250到300SLPM的PH3，1.5到2SLPM的N2气形成所述掺杂半导体层。
8.一种按照权利要求1的方法，其特征在于，在600到800℃温度下进行所述的退火步骤。
9.一种按照权利要求1的方法，其特征在于还包括下述步骤，在所述形成图形步骤之前，在所述掺杂半导体层上形成硅化钨层。
10.一种按照权利要求1的方法，其特征在于还包括下述步骤，形成多个本征半导体层和多个掺杂半导体层，在所述形成图形步骤之前，把所述本征半导体层变成所述掺杂半导体层。
11.一种制造金属氧化物半导体场效应晶体管的方法，包括：
在半导体衬底上形成栅氧化层；以及
在所述栅氧化层上淀积本征半导体层，
其特征在于所述方法还包括：
在所述本征半导体层上形成一氧化物；
在所述氧化物上形成掺杂半导体层，其中所述本征半导体层的晶界小于所述掺杂半导体层的晶界；
退火所述本征半导体层和掺杂半导体层，把掺杂半导体层中的杂质扩散入所述本征半导体层中；以及
把所述本征半导体层和所述掺杂半导体层形成图形，以便形成栅电极。
12.一种按照权利要求11的方法，其特征在于，所述氧化层，所述本征半导体层和所述掺杂半导体层分别具有厚度为70到150埃，300到1000埃，700到2000埃。
13.一种按照权利要求11的方法，其特征在于，利用多晶硅制作所述本征半导体层和所述掺杂导体层。
14.一种按照权利要求11的方法，其特征在于，形成20埃或者更薄的所述氧化层。
15.一种按照权利要求11的方法，其特征在于，利用2-4 SLPM的O2或者0.5SLPM的H2/O2形成所述氧化物。
16.一种按照权利要求11的方法，其特征在于，通过在450到550℃退火所述掺杂半导体层5到20分形成所述氧化层。
17.一种按照权利要求11的方法，其特征在于，在500到700℃的温度，形成所述本征半导体层和所述掺杂半导体层。
18.一种按照权利要求11的方法，其特征在于还包括下述步骤，在所述形成图形步骤之前，在所述掺杂半导体层上面，形成硅化钨层，因此，减小了薄层电阻。
19.一种按照权利要求19的方法，其特征在于，利用SiH2Cl2和WF6的混合气体，形成所述的硅化钨层。
20.一种制造金属氧化物半导体场效应晶体管的方法，包括下列步骤：
在半导体衬底上形成栅氧化层；以及
在所述栅氧化层上面淀积第1本征半导体层，
其特征在于所述方法还包括：
在所述第1本征半导体层上淀积第1掺杂半导体层，其中所述第1本征半导体层的晶界小于所述第1掺杂半导体层的晶界；
在所述第1掺杂半导体层上淀积第2本征半导体层；
在所述第2本征半导体层上淀积第2掺杂半导体层，其中所述第2本征半导体层的晶界小于所述第2掺杂半导体层的晶界；
对所述半导体层进行热处理，把杂质从所述第1和第2掺杂半导体层扩散到第1和第2本征半导体层中；以及
使所述半导体层形成图形，以便形成栅电极，
所述方法还包括：在所述本征半导体层和所述掺杂半导体层之间的每一界面都形成一氧化层。
21.一种按照权利要求21的方法，其特征在于，由多晶硅或者非晶硅制作所述的半导体层。
22一种按照权利要求22的方法，在400到600℃的温度下，对所述多晶硅层进行退火。
23.一种按照权利要求22的方法，其特征在于，在600到800℃的温度在N2气氛下进行热处理，使所述非晶硅多晶硅化。
24一种按照权利要求21的方法，其特征在于还包括下述步骤，在形成图形步骤之前，在所述第2掺杂半导体层上形成硅化钨层。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR953905 | 1995-02-27 | ||
| KR1019950003905A KR960032647A (ko) | 1995-02-27 | 1995-02-27 | 모스 전계효과 트랜지스터의 제조방법 |
| KR95-3905 | 1995-02-27 | ||
| KR1019950008126A KR0179100B1 (ko) | 1995-04-07 | 1995-04-07 | 모스 전계효과 트랜지스터의 제조방법 |
| KR958126 | 1995-04-07 | ||
| KR95-8126 | 1995-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1135656A CN1135656A (zh) | 1996-11-13 |
| CN1081832C true CN1081832C (zh) | 2002-03-27 |
Family
ID=26630896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN96107400A Expired - Lifetime CN1081832C (zh) | 1995-02-27 | 1996-02-27 | 制造金属氧化物半导体场效应晶体管的方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5817547A (zh) |
| CN (1) | CN1081832C (zh) |
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- 1996-02-27 US US08/607,641 patent/US5817547A/en not_active Expired - Lifetime
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: HYNIX SEMICONDUCTOR INC. Free format text: FORMER NAME OR ADDRESS: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD. |
|
| CP03 | Change of name, title or address |
Address after: Gyeonggi Do, South Korea Patentee after: Hairyoksa Semiconductor Co., Ltd. Address before: Gyeonggi Do, South Korea Patentee before: Hyundai Electronics Industries Co., Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: MAGNACHIP CO., LTD. Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC. Effective date: 20070525 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
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|
| CX01 | Expiry of patent term |
Granted publication date: 20020327 |
|
| EXPY | Termination of patent right or utility model |