CN1753183A - 半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

根据本发明实施例的半导体器件包括：第一晶体管，它包括：都形成在半导体衬底的一个表面中的第一源极层和第一漏极层；形成在第一源极层和第一漏极层上的第一硅化物层；形成在第一栅极绝缘膜上的第一栅电极，所述第一栅极绝缘膜形成在半导体衬底的表面上并具有第二硅化物层；以及形成在第一栅电极的侧壁上的氮化硅膜；第二晶体管，它包括：都形成在半导体衬底的表面中的第二源极层和第二漏极层；形成在第二源极层和第二漏极层上并且厚度等于第一硅化物层的第三硅化物层；形成在第二栅极绝缘膜上的第二栅电极，所述第二栅极绝缘膜形成在半导体衬底的表面上并具有比第二硅化物层的厚度薄的第四硅化物层。

Description

半导体器件及半导体器件的制造方法
相关申请的交叉参考
本申请基于并要求在2004年9月21日申请的在先日本专利申请No.2004-273849的优先权，这里引入该申请的全部内容作为参考。
发明领域
本发明涉及一种半导体器件及半导体器件的制造方法。
背景技术
为了提高半导体器件的开关速度，通常在栅电极上形成比电阻低于多晶硅的硅化物层。为了在栅电极上形成硅化物层，首先在半导体衬底上形成栅电极和源极/漏极扩散层；接着在半导体衬底上淀积金属层；并对半导体衬底进行退火。在这个工艺中，硅化物层的厚度通常取决于金属层的厚度。
近年来有人提议在公共半导体衬底上形成其中栅电极完全被硅化的MOSFET(以下称为全硅化物MOSFET)和其中栅电极的上部局部被硅化的MOSFET(以下称为非全硅化物MOSFET)。迄今为止，使用光刻的工艺已经用于局部地将氧化硅膜或其它掩模材料保持在所希望的区域中，使得相对厚的金属层淀积在用于全硅化物MOSFET的区域(以下称为全硅化物区)中，同时相对薄的金属层淀积在用于非全硅化物MOSFET的区域(以下称为非全硅化物区)中。在这个工艺中，全硅化物区中的栅电极被完全硅化，而非全硅化物区中的栅电极只在其顶部部分地被硅化。以这种方式，常规技术局部地在公共半导体衬底上的不同区域中形成全硅化物MOSFET和非全硅化物MOSFET。
然而，在淀积金属层之后除去掩模材料产生栅电极的侧壁保护膜和硅化物层的不良蚀刻的问题。
此外，由于形成硅化物层使其覆盖在MOSFET的源极层和漏极层上，因此全硅化物MOSFET的源极层和漏极层上的硅化物层变得比非全硅化物MOSFET的源极层和漏极层上的硅化物层要厚。这可能引起结泄漏。
可以使用通过只暴露栅电极而形成硅化物的工艺。然而，这个工艺不能在源极层和漏极层上形成硅化物(参见Kedzierski等人的，“Issues in NiSi-gated FDSOI device integration”，IEDM Tech.Dig.，2003，pp.441-444)。
为了克服这些问题，这里提供一种在公共衬底中具有晶体管的半导体器件，所述晶体管在它们的栅电极中包括厚度不同的硅化物，并能防止它们的源极和漏极中的结泄漏。
发明内容
根据本发明实施例的半导体器件包括：第一晶体管，该第一晶体管包括：都形成在半导体衬底的表面中的第一源极层和第一漏极层；形成在第一源极层和第一漏极层上的第一硅化物层；形成在第一栅极绝缘膜上的第一栅电极，所述第一栅极绝缘膜形成在半导体衬底的表面上并具有第二硅化物层；以及形成在第一栅电极的侧壁上的氮化硅膜；
第二晶体管，它包括：都形成在半导体衬底的表面中的第二源极层和第二漏极层；形成在第二源极层和第二漏极层上并且厚度等于第一硅化物层的第三硅化物层；形成在第二栅极绝缘膜上的第二栅电极，所述第二栅极绝缘膜形成在半导体衬底的表面上并具有比第二硅化物层的厚度薄的厚度的第四硅化物层。
根据本发明实施例的半导体器件的制造方法包括：在半导体衬底上形成栅极绝缘膜；在栅极绝缘膜上形成多个栅电极；在栅电极中的第一个的侧壁上形成氮化硅膜；在栅电极中的第二个的侧壁上形成氧化硅膜，该第二栅电极在其侧壁上没有氮化硅膜；在多个栅电极和半导体衬底上淀积金属层；以及通过对半导体衬底进行退火，至少对栅电极的顶部进行硅化处理。
附图简述
图1A和1B是根据本发明第一实施例的晶体管的剖面图；
图2A是示出第二硅化物层20a相对于第一晶体管101的栅极长度Lg的表面电阻的曲线图；
图2B是示出第四硅化物层20b相对于第二晶体管102的栅极长度Lg的表面电阻的曲线图；
图3是示出氧化硅层7a的厚度与硅化物膜20a的电阻之间的关系的曲线图；
图4A和4B是半导体器件的剖面图，示出根据本发明第一实施例的半导体器件的制造工艺；
图5A和5B是示出在图4A和4B之后的制造工艺的剖面图；
图6A和6B是示出在图5A和5B之后的制造工艺的剖面图；
图7A和7B是示出在图6A和6B之后的制造工艺的剖面图；
图8A和8B是示出在图7A和7B之后的制造工艺的剖面图；
图9A和9B是示出在图8A和8B之后的制造工艺的剖面图；
图10A和10B是示出在图9A和9B之后的制造工艺的剖面图；
图11A和11B是示出在图10A和10B之后的制造工艺的剖面图；
图12A和12B是示出在图11A和11B之后的制造工艺的剖面图；
图13A和13B是示出在图12A和12B之后的制造工艺的剖面图；
图14A和14B是根据本发明第二实施例的晶体管的剖面图；
图15A和15B是半导体器件的剖面图，示出根据本发明第二实施例的半导体器件的制造工艺；
图16A和16B是示出在图15A和15B之后的制造工艺的剖面图；以及
图17是在公共衬底上包括全硅化物MOSFET和非全硅化物MOSFET的数字/模拟混合电路的方框图。
发明的详细说明
下面将参照附图说明本发明的一些实施例。然而，这些实施例在任何方式和模式上都不构成对本发明的限制。在下面所说明的实施例中，全硅化物不总是意味着栅电极被100％地硅化，而是估计到其一部分可能是掺杂的多晶硅。例如，即使当栅电极中的硅化物层延伸到栅极绝缘膜时，栅电极和栅极绝缘膜之间的一部分界面可以是非硅化的。
第一实施例
图1A是根据本发明第一实施例的半导体器件的全硅化物区中的第一晶体管101的剖面图。图1B是根据本发明第一实施例的半导体器件的非全硅化物区中的第二晶体管102的剖面图。第一晶体管101和第二晶体管102形成在公共半导体芯片上。
第一晶体管101包括第一源极层13a、第一漏极层23a、第一硅化物层14a、第二硅化物层20a、第一栅电极6a、氧化硅膜7a、氮化硅膜9a和氧化硅膜12a。第二晶体管102包括第二源极层13b、第二漏极层23b、第三硅化物层14b、第四硅化物层20b、第二栅电极6b、氧化硅膜7b和氧化硅膜12b。
在第一晶体管101中，第一源极层13a和第一漏极层23a形成在阱扩散层3a中，而所述阱扩散层3a形成在p型或n型硅衬底10的表面上。第一源极层13a和第一漏极层23a可以是p型层或n型层。为了防止短沟道效应，在第一源极层13a和第一漏极层23a之间的沟道区4a附近形成扩展层8a。扩展层8a的导电类型与第一源极层13a和第一漏极层23a的导电类型相同。
第一硅化物层14a形成在第一源极层13a和第一漏极层23a上。第一硅化物层14a可以例如由硅化镍构成，并且其厚度为D1。考虑到第一源极层13a和第一漏极层23a的深度等于或小于80nm，厚度D1预设成等于或小于30nm，以便防止结泄漏。
栅极绝缘膜5a形成在沟道区4a的表面上。栅电极6a形成在栅极绝缘膜5a上，并由此与沟道区4a隔离。例如，栅电极6a可以由硅化镍构成。栅电极6a优选被完全硅化。至少第二硅化物层20a的厚度D2比第二晶体管102中的第二硅化物层20b的厚度D3厚。因此，第一晶体管101的栅极电阻比第二晶体管102的低。结果，提高了第一晶体管101的开关速度。通常情况下，第一晶体管101用在要求栅极电阻低的模拟电路区、要求开关速度高的逻辑电路区、或SRAM区中。
氧化硅膜7a形成在栅电极6a的侧壁上。氮化硅膜9a形成在栅电极6a的侧壁上，使其与氧化硅膜7a相邻。氧化硅膜12a形成在栅电极6a的侧壁上，以覆盖氮化硅膜9a。
形成在栅电极6a的侧壁上的氮化硅膜9a促进栅电极6a的硅化作用。栅电极6a的全硅化的条件将在后面说明。
在第二晶体管102中，第二源极层13b和第二漏极层23b形成在阱扩散层3b中，而阱扩散层3b形成在硅衬底10的表面上。第二源极层13b和第二漏极层23b可以是p型层或n型层。扩展层8b形成在沟道区4b附近。扩展层8b的导电类型与第二源极层13b和第二漏极层23b的导电类型相同。
第三硅化物层14b形成在第二源极层13b和第二漏极层23b上。第三硅化物层14b可以由例如硅化镍构成。第三硅化物层14b的厚度D1等于第一硅化物层14a的厚度。
栅极绝缘膜5b形成在沟道区4b的表面上。栅电极6b形成在栅极绝缘膜5b上，并由此与沟道区4b隔离。栅电极6b的上部，形成第四硅化物层20b。第四硅化物层20b可以由例如硅化镍构成。第四硅化物层20b下面的栅电极6b的下部由掺杂多晶硅构成。如前所述，第四硅化物层20b的厚度D3比第二硅化物层20b的厚度D2薄。由于第四硅化物层20b不延伸到栅极绝缘膜5b，因此可以保持栅极绝缘膜5b的相对高的可靠性。通常情况下，第二晶体管102用在需要高度可靠的DRAM中，或用在直接并入现有电路区的器件中。
氧化硅膜7b形成在栅电极6b的侧壁上。此外，氧化硅膜12b形成在栅电极6a的侧壁上，以便覆盖氧化硅膜7b。由于第二晶体管102在栅电极6b的侧壁上不包括氮化硅膜，因此栅电极6b的上部独自被硅化。
图2A是示出第二硅化物层20a相对于第一晶体管101的栅极长度Lg的的表面电阻的曲线图。图2B是示出第四硅化物层20b相对于第二晶体管102的栅极长度Lg的表面电阻的曲线图。
在栅极长度Lg大于50nm的情况下，第二硅化物层20a和第四硅化物层20b的表面电阻大致相等。当栅极长度Lg减小到50nm或减小至低于50nm时，如图2A所示，第二硅化物层20a的表面电阻开始减小。这是因为，在栅电极6a的栅极长度Lg很短的情况下，栅电极6a的侧壁上的氮化硅膜9a促进栅电极6a的硅化，并且第二硅化物层20a的厚度相应地增加。下面将其称为“反向窄线效应”。
在栅极长度Lg大于50nm时，硅化物膜20a和20b的厚度取决于淀积在栅电极6a和6b上的金属层的厚度，以便形成硅化物膜20a和20b。然而，随着栅极长度Lg减小到50nm或减小至低于50nm，从栅电极6a的侧壁部分进行的硅化变得显著。因此，即使当金属层的溅射厚度(例如，镍层的厚度)恒定时，形成在栅电极6a的侧壁上的氮化硅膜9a可能改变硅化物膜20a的厚度。注意，氮化硅膜不存在于栅电极6b上。因此，在第二晶体管102中不发生反向窄线效应，如图2B所示。
随着栅极长度Lg减小到20nm或减小至低于20nm，栅电极6a完全被硅化(全硅化)。
从上面的讨论看来，显然栅电极6a的栅极长度Lg优选等于或小于50nm，以便形成比第四硅化物层20b更厚的第二硅化物层20a。此外，对于栅电极6a的全硅化，栅电极6a的栅极长度优选等于或小于20nm。
图3是示出氧化硅层7a的厚度与硅化物膜20a的电阻之间的关系的曲线图。这里，栅极长度Lg为20nm。氧化硅膜7a的厚度是形成在栅电极6a的侧壁上的厚度以及栅电极6a与栅极绝缘膜5a之间的界面附近的厚度。
在栅电极6a和氮化硅膜9a之间插入氧化硅膜7a。形成氧化硅膜7a以防止电场集中到栅极绝缘膜5a的端部，即，提高了第一晶体管101的可靠性。然而，如果氧化硅膜7a太厚，则栅电极6a和氮化硅膜9a之间的距离增加，并且不发生反向窄线效应。
如图3所示，在氧化硅膜7a的厚度大于28nm的情况下，硅化物膜20a的电阻相对较高。这意味着不发生反向窄线效应。随着氧化硅膜7a的厚度减小到28nm或减小至低于28nm，发生反向窄线效应，并且硅化物膜20a的电阻降低。当氧化硅膜7a的厚度大约减小到10nm或大约减小至低于10nm时，硅化物膜20a的电阻稳定在低水平上。这意味着栅电极6a已经完全被硅化。
从上述讨论来看，显然氧化硅膜7a的厚度优选等于或小于20nm，从而引起反向窄线效应。此外，为了使栅电极6a完全硅化，氧化硅膜7a的厚度优选等于或小于大约10nm。
当氮化硅膜9a变得小于8nm时，氮化硅膜对反向窄线效应的影响变小。因此，要求氮化硅膜的厚度大于8nm。
由于第一实施例不必在全硅化物中的晶体管上淀积厚金属层，因此在全硅化和非全硅化区中的源极层和漏极层上具有厚度相等的硅化物层。因此，可以防止源极层和漏极层中的结泄漏。此外，第一实施例在全硅化物和非全硅化区中的的栅电极上具有厚度不同的硅化物层。因此，可以在公共衬底上形成开关速度提高的全硅化MOSFET和具有高可靠性的非全硅化MOSFET。
另外，由于栅电极的硅化物层的厚度不取决于淀积的金属层的厚度，因此第一实施例不必在不同制造步骤中在全硅化区和非全硅化区上淀积金属层，这与常规技术不同，并且不需要在淀积金属层之后除去掩模的步骤。因此，第一实施例可以使制造工艺更容易并可以提高晶体管的性能。
图4A至13B是根据本发明第一实施例的半导体器件的剖面图，示出其制造工艺的流程。图4A、5A、6A、7A、8A、9A、10A、11A、12A和13A是全硅化区的剖面图。图4B、5B、6B、7B、8B、9B、10B、11B、12B和13B是非全硅化区的剖面图。
如图4A和4B所示，首先通过器件隔离技术在p型或n型硅衬底10上形成200-350nm厚的浅沟槽隔离(STI)。然后，在硅衬底10的表面上形成等于或小于20nm的氧化硅膜(未示出)。
之后，为了形成阱区3a、3b和沟道区4a和4b，注入杂质和激活RTA(快速热退火)。通常，为了将杂质注入到n型阱中，在浓度3.0*1013cm-2和能量500keV的条件下通过离子注入注入磷。为了将杂质注入到n型沟道区中，在浓度1.5*1013cm-2和能量10keV的条件下通过离子注入注入硼。为了将杂质注入到p型阱中，在浓度2.0*1013cm-2和能量260keV的条件下通过离子注入注入硼。为了将杂质注入到p型沟道区中，在浓度1.0*1013cm-2和能量80keV的条件下通过离子注入注入砷。之后，除去预先形成的氧化硅膜(未示出)。
随后，通过LPCVD(低压化学汽相淀积)形成0.5nm-6nm厚的栅极绝缘膜5a和5b。在栅极绝缘膜5a和5b上，淀积厚度为50-200nm的多晶硅或多晶硅锗，然后进行光刻、X射线光刻或电子束光刻用于10-150nm的栅极长度的构图。另外，通过RIE(反应离子蚀刻)部分地除去多晶硅或多晶硅锗。通过这些步骤，获得了具有等于或小于50nm的栅极长度Lg的栅电极6a和6b。栅极绝缘膜5a和5b可以是氧化硅膜(SiO2)、氮氧化硅膜(SiON)、氮化硅膜(SiN)和高介质膜(如Ta2O3)中的任何一种。
如图5A和5B所示，通过热氧化在栅电极6a和6b的侧壁上形成1-6nm厚的氧化硅膜。之后，通过LPCVD淀积氧化硅膜。进一步通过RIE进行的回蚀工艺，获得厚度等于或小于10nm的氧化硅膜7a和7b。氧化硅膜7a和7b用作形成扩展层8a和8b时的偏移隔离层(offset spacer)。
之后，形成扩展层8a和8b。通常情况下，为了将杂质注入到n型扩展层中，在浓度5.0*1014cm-2至1.5*1015cm-2和能量1至5keV的条件下通过离子注入注入砷。为了将杂质注入到p型扩展层中，在浓度5.0*1014cm-2至1.5*1015cm-2和能量1至3keV的条件下通过离子注入注入BF2。以自对准方式经过作为偏移隔离层的氧化硅膜7a和7b形成扩展层8a和8b。
如图6A和6B所示，接着淀积氮化硅膜30。接下来，如图7A和7B所示，通过RIE进行各向异性蚀刻来对氮化硅膜30进行处理，从而将氮化硅膜9a和9b保持在栅电极6a和6b的侧壁上。
如图8A和8B所示，接着淀积TEOS膜40，并且涂覆光刻胶11。接着，只从非全硅化区除去光刻胶11，同时将其保留在全硅化区中用于构图。
如图9A和9B所示，通过蚀刻除去非全硅化区中的TEOS膜40，然后除去光刻胶。
如图10A和10B所示，通过使用覆盖全硅化区的TEOS膜40作为掩模，通过蚀刻除去非全硅化区中的氮化硅膜9b。通常情况下，通过使氮化硅膜9b暴露于被加热到160℃的热磷酸溶液，得到对氮化硅膜9b的蚀刻。
如图11A和11B所示，然后通过稀释的氟酸(fluoric acid)除去TEOS膜40。这样，将氮化硅膜9a保留在全硅化区中的栅电极6a的侧壁上，而从非全硅化区中的栅电极6b的侧壁除去氮化硅膜9b。
如图12A和12B所示，接下来，另外在栅电极6a和6b的侧壁上形成氧化硅膜12a和12b。氧化硅膜12a和12b可以具有双层结构。在全硅化区中，氧化硅膜12a和12b覆盖氮化硅膜9a。
氧化硅膜12a和12b可以是单层TEOS层。此外，氧化硅膜12a和12b可以是双层结构。例如，氧化硅膜12a和12b可以具有TEOS作为衬里膜(liner film)并具有在衬里膜外侧的氮化硅膜。或者，氧化硅膜12a和12b可具有三层结构。例如，氧化硅膜12a和12b可具有作为衬里膜的TEOS、在衬里膜外侧的氮化硅膜、以及在氮化硅膜外侧的氧化硅膜。或者，氧化硅膜12a和12b可以具有包括四层或更多层的结构。这样，氧化硅膜12a和12b可以是任何所希望的膜，其包括氧化硅膜，作为它们的基层。
如图13A和13B所示，接下来形成第一源极层13a、23a和第二漏极层13b、23b。然后通过RTA激励这些源极层和漏极层13a、23a、13b和23b。
在下一步骤中，通过使用氢氟酸进行处理而除去自然氧化膜，并且在硅衬底10的表面上均匀地形成镍层。之后，进行用于硅化的400-500℃的TRA。结果，使源极层和漏极层13a、23a、13b和23b的表面以及栅电极6a和6b的表面硅化。接着，将衬底暴露于硫酸和过氧化氢溶液的混合液，从而除去未反应的镍。可以在溅射镍层之后增加淀积氮化钛(TiN)膜的步骤。或者，可以进行两步退火处理，首先进行250-400℃的低温RTA，然后将衬底暴露于硫酸和过氧化氢溶液的混合液，之后再次进行400-500℃的RTA，从而降低表面电阻。
作为这种硅化的结果，获得了第一到第四硅化物层14a、14b、20a和20b。在这个工艺中，在全硅化区中，由于氮化硅膜9a存在于栅电极6a的侧壁上，因此栅电极6a中的第二硅化物层20a由于反向窄线效应而变厚。当第二硅化物层20a延伸到栅极绝缘膜5a时，第一晶体管101变为全硅化MOSFET。尽管在栅电极6a和氮化硅膜9a之间插入1-10nm厚的氧化硅膜7a，但是它是很薄的，如图3所示，并且不能用于防止反向窄线效应。
另一方面，在非全硅化区中，在栅电极6b附近没有氮化硅膜。因此，栅电极6b中的第四硅化物层20b淀积得相对薄。结果，第二晶体管102变为非全硅化MOSFET。
在硅化步骤之前，可以在源极层和漏极层13a、23a、13b和23b上外延生长硅。或者，在源极层和漏极层13a、23a、13b和23b上外延生长硅锗。
之后，淀积保护膜(未示出)，以保护第一和第二硅化物层14a、14b。此外，在保护膜上淀积层间膜(未示出)。当形成接触孔时，通过RIE部分地除去层间膜。在这个工艺中，保护膜保护第一和第二硅化物层14a、14b，并防止结泄漏，否则这种结泄漏由于为了源极层和漏极层13a、23a、13b和23b通过RIE进行的衬底挖除(excavation)而发生。因此，保护膜由具有比层间膜高的选择性的材料构成。
形成接触孔之后，淀积钛(Ti)或氮化钛(TiN)作为阻挡金属，并且进一步淀积钨(W)。最后，形成金属布线，并完成半导体器件。
根据本实施例的制造方法可以很容易地制造半导体器件，该半导体器件在全硅化区和非全硅化区中的源极层和漏极层上具有厚度相等的硅化物层并在公共衬底上的全硅化区和非全硅化区中的栅电极上具有厚度相等的硅化物层。
下面说明根据本实施例的半导体衬底的修改的制造方法。在如图4A至6B所示的步骤之后，淀积TEOS膜。之后，通过光刻和RIE或湿法蚀刻只从非全硅化区除去TEOS膜。然后，在保持在全硅化区中的TEOS膜作为掩模存在的情况下，使用被加热到160℃的热磷酸溶液通过蚀刻从非全硅化区完全除去氮化硅膜30。随后，用光刻胶覆盖非全硅化区，使用氟酸通过处理除去TEOS膜，并且通过各向异性蚀刻局部地除去全硅化区中的氮化硅膜30。结果，可以获得如图11A和11B所示的结构。
第二实施例
图14A是根据本发明第二实施例的半导体器件的全硅化区中的第一晶体管101的剖面图。图14B是根据第二实施例的半导体器件的非全硅化区中的第二晶体管102的剖面图。
第二实施例与第一实施例的不同之处在于使用氮化硅膜15a作为偏移隔离层。如前所述，第一实施例包括作为偏移隔离层的氧化硅膜7a，并包括覆盖氧化硅膜7a的氮化硅膜9a。然而，在第二实施例中，由于偏移隔离层本身用作氮化硅膜15a，因此不必形成氧化硅膜7a。
氮化硅膜15a可以形成在栅电极6a的侧壁上并与其直接接触，或者经过通常形成在栅电极6a的表面上的自然氧化膜(未示出)。
在第二实施例中，氮化硅膜15a只形成在全硅化区中的栅电极6a上。因此，第二硅化物层20a形成得比第四硅化物层20b厚。结果，第二实施例保证了与第一实施例相同的效果。
图15A至16B是根据第二实施例的半导体器件的剖面图，示出其制造方法的流程。图15A和16A是全硅化区的剖面图。图15B和16B是非全硅化区的剖面图。
通过如图4A和4B所示的方法形成栅电极6a和6b。如图15A和15B所示，接着在栅电极6a和6b的侧壁上形成氮化硅膜15a和15b。当形成扩展层8a和8b时，氮化硅膜15a和15b用作偏移隔离层。在形成扩展层8a和8b之后，在硅衬底10上淀积TEOS膜40。接下来进行光刻和RIE或湿法蚀刻，从而将TEOS膜40保留在全硅化区中并露出非全硅化区。随后，将氮化硅膜15b暴露于被加热到160℃的磷酸溶液，从而除去它。此外，还从全硅化区除去TEOS膜40。这样，如图16A和16B所示，可以在全硅化区中的栅电极6a的侧壁上形成氮化硅。
此后，与根据第一实施例的制造方法相同，通过形成氧化硅膜12a和12b并经过硅化步骤，可以获得如图14A和14B所示的半导体器件。
根据第二实施例的半导体器件的制造方法保证了与根据第一实施例的半导体器件的制造方法相同的效果。
根据第二实施例的半导体器件的制造方法可以与第一实施例一样进行修改。即，在淀积氮化硅膜15a和15b的材料之后，淀积TEOS膜。之后，通过光刻和RIE或湿法蚀刻只从非全硅化区除去TEOS膜。在保持在全硅化区中的TEOS膜作为掩模存在的情况下，使用被加热到160℃的热磷酸溶液通过蚀刻从非全硅化区完全除去氮化硅膜。然后，用光刻胶覆盖非全硅化区，通过使用氟酸进行处理而除去TEOS膜，并且利用RIE通过各向异性蚀刻部分地除去全硅化区中的氮化硅膜。这样，可以获得如图15A和15B所示的结构。
图17是在公共衬底上包括全硅化MOSFET和非全硅化MOSFET的数字/模拟混合电路的方框图。在要求栅极电阻低的模拟电路区、逻辑电路区、以及要求开关速度高的SRAM区中，形成全硅化MOSFET。相反，在要求高度可靠的栅极绝缘膜的DRAM区中，或者在直接并入现有电路的区域中，形成非全硅化MOSFET。
此前所说明的第一和第二实施例涉及在公共衬底上包括全硅化和非全硅化栅电极的晶体管的半导体器件。然而，对于本领域技术人员而言显而易见的是，即使在不使栅电极完全硅化的情况下，根据本发明的教示，也能在公共衬底上形成具有仅厚度不同的硅化物层的晶体管。

Claims (18)

1、一种半导体器件，包括：
第一晶体管，包括：都形成在半导体衬底的表面中的第一源极层和第一漏极层；形成在所述第一源极层和所述第一漏极层上的第一硅化物层；形成在第一栅极绝缘膜上的第一栅电极，所述第一栅极绝缘膜形成在所述半导体衬底的表面上并具有第二硅化物层；以及形成在所述第一栅电极的侧壁上的氮化硅膜；
第二晶体管，包括：都形成在所述半导体衬底的表面中的第二源极层和第二漏极层；形成在所述第二源极层和所述第二漏极层上并且厚度等于所述第一硅化物层的第三硅化物层；形成在第二栅极绝缘膜上的第二栅电极，所述第二栅极绝缘膜形成在所述半导体衬底的表面上并具有比所述第二硅化物层的厚度薄的第四硅化物层。
2、根据权利要求1所述的半导体器件，其中
所述第二硅化物层延伸到所述第一栅极绝缘膜。
3、根据权利要求1所述的半导体器件，其中
所述第一栅电极的栅极长度等于或小于50nm。
4、根据权利要求2所述的半导体器件，其中
所述第一栅电极的栅极长度等于或小于20nm。
5、根据权利要求1所述的半导体器件，其中
所述第一硅化物层和所述第三硅化物层的每个厚度都等于或小于30nm。
6、根据权利要求1所述的半导体器件，其中
所述第一晶体管还包括：插在所述第一栅电极和设置在所述第一栅电极的侧壁上的氮化硅层之间的薄膜氧化硅层。
7、根据权利要求6所述的半导体器件，其中
所述氮化硅层的最大厚度等于或大于8nm。
8、根据权利要求6所述的半导体器件，其中
所述薄膜氧化硅层的最大厚度等于或小于28nm。
9、根据权利要求6所述的半导体器件，其中
所述薄膜氧化硅层的最大厚度等于或小于10nm。
10、根据权利要求1所述的半导体器件，其中
所述第一到第四硅化物层由硅化镍构成。
11、根据权利要求1所述的半导体器件，还包括：
设置在所述第一晶体管的所述氮化硅层上的氧化硅层。
12、根据权利要求1所述的半导体器件，还包括：
设置在所述第二栅电极的侧壁上的氧化硅层。
13、一种半导体器件的制造方法，包括：
在半导体衬底上形成栅极绝缘膜；
在所述栅极绝缘膜上形成多个栅电极；
在所述栅电极中的第一个的侧壁上形成氮化硅膜；
在所述栅电极中的第二个的侧壁上形成氧化硅膜，该第二栅电极在其侧壁上没有氮化硅膜；
在所述多个栅电极和所述半导体衬底上淀积金属层；以及
通过对所述半导体衬底进行退火，至少对所述栅电极的顶部进行硅化处理。
14、根据权利要求13所述的半导体器件的制造方法，还包括：
在形成所述氮化硅膜之前，在所述多个栅电极的侧壁上形成氧化硅膜。
15、根据权利要求13所述的半导体器件的制造方法，其中
所述氮化硅层的最大厚度等于或大于8nm。
16、根据权利要求13所述的半导体器件的制造方法，其中
所述氧化硅层的最大厚度等于或小于28nm。
17、根据权利要求13所述的半导体器件的制造方法，其中
所述氧化硅层的最大厚度等于或小于10nm。
18、根据权利要求13所述的半导体器件的制造方法，其中
所述金属层由镍构成。
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