CN1755904A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置的制造方法。目前存在埋入扩散层在其他的热处理工序中超出必要而爬上，而不能得到所希望的耐压特性的问题。在本发明中，形成N型埋入扩散层(2)后，为了将用于元件间隔离等的槽部(8)的角部(9)圆化，而进行干式蚀刻。进而，由采用例如CVD法的NSG膜(10)添埋槽部(8)，构成隔离区域的沟槽(12)由采用例如CVD法的HTO膜(13)及多晶硅膜(14)添埋。通过该制造方法，可抑制N型埋入扩散层(2)超出必要而爬上，得到具有所希望的耐压特性的半导体装置。

Description

半导体装置的制造方法
技术领域
本发明涉及减少采用热氧化法的热处理工序，抑制埋入扩散层的扩散扩张，提高高频特性的技术。
背景技术
在现有的半导体装置的制造方法中具有如下制法，在P型半导体衬底上形成一层N型外延层。此时，在衬底和外延层上形成N型埋入扩散层。然后，在外延层的所希望的区域通过1000度左右的蒸汽氧化(スチ一ム酸化)形成LOCOS(Local Oxidation of Silicon：硅的局部氧化)氧化膜。在LOCOS氧化膜上挖出沟槽，并将该沟槽由热氧化膜及多晶硅添埋，作为隔离区域使用(例如参照专利文献1)。
在现有的半导体装置的制造方法中，具有使用STI(Shallow TrenchIsolation：浅沟槽隔离)法代替LOCOS法实现半导体层表面的平坦性及微细化的制法。并且，在该STI法中，由绝缘膜添埋通过干式蚀刻形成的槽，从该绝缘膜上面形成沟槽。然后，在沟槽内壁形成热氧化膜，利用CVD(Chemical Vapor Deposition：化学气相淀积)法埋入CVD氧化膜(例如参照专利文献2)。
专利文献1：特开平10-303209号公报(第5-6页，第2-8图)
专利文献2：特开平9-8119号公报(第7-9页，第2-8图)
如上所述，在现有的半导体装置的制造方法中，在外延层上形成LOCOS氧化膜时，首先，在外延层表面上在形成LOCOS氧化膜的区域选择地形成设有开口部的氮化硅膜。然后，通过进行例如1000度左右的蒸汽氧化，形成LOCOS氧化膜。即，在形成LOCOS氧化膜时，由于基板本身置于1000度左右的热环境下，故已形成在外延层上的埋入扩散层超过必要而扩散。
特别是以集电极区域的电阻值降低为目的，形成的埋入扩散层在该热环境下超出必要而爬上(這い上がり)或爬下(這い下がる)。由于该埋入扩散层的爬上而使从基极区域的底面到集电极区域的上面的宽度变窄。而且，存在得不到所希望的耐压特性的问题。另外，为相对于埋入扩散层的爬上而确保所希望的耐压，可通过增厚外延层，在深部形成埋入扩散层来解决。但是，存在外延层超出必要而较厚地形成，使工程负荷增大的问题。另外，由于较厚地形成外延层，存在集电极区域的电阻值也增大，高频特性恶化的问题。
另外，在从外延层表面形成槽及沟槽后，除去槽及沟槽的蚀刻损伤等。除去槽的上端部及下端部。此时，在使用热氧化法在槽及沟槽中形成热氧化膜后，除去该氧化膜。进而利用热氧化法形成覆盖沟槽内壁的氧化膜。即，通过使用热氧化法，衬底本身置于热环境下，如上所述，由于埋入扩散层的爬上或爬下，而存在同样的问题。另外，在形成槽及沟槽时，由于使用热氧化法，存在从槽的上端部产生毛边(burrs beak)，使有源区域尺寸改变等问题。
如上所述，为防止集电极区域的埋入扩散层扩散到必要以上造成邻接元件间短路，必须较深地形成构成隔离区域的沟槽。而且，存在沟槽的形成会导致工序负荷、制造成本增加的问题。另外，为维持作为半导体元件的所希望的耐压特性，必须较厚地形成外延层。而且，存在沟槽的形成导致工序负荷、制造成本增加等问题。
发明内容
本发明是鉴于上述各问题点而构成的，在本发明半导体装置的制造方法中，包括如下工序：在形成有集电极埋入扩散层的半导体层上形成槽，通过蚀刻除去至少位于所述槽的上端部的所述半导体层；在通过气相生长法由第一绝缘膜添埋所述槽后，从所述第一绝缘膜表面形成沟槽，通过气相生长法由第二绝缘膜埋入所述沟槽，研磨所述第一绝缘膜及所述第二绝缘膜；自从所述半导体层表面形成集电极扩散层、基极扩散层及发射极扩散层。因此，在本发明中，在形成集电极埋入扩散层后，可大幅减少使用热氧化法的工序。并且，能够抑制集电极埋入扩散层超过必要地爬上或爬下。另外，通过利用蚀刻除去位于槽的上端部的半导体层，缓和对该上端部的半导体层的热应力及电场集中。并且，可降低自该下端部的半导体层产生结晶缺陷。
在本发明半导体装置的制造方法中，包括这样的工序：在进行所述研磨工序后，在所述半导体层表面通过气相生长法形成第三绝缘膜，选择地除去所述第三绝缘膜，使所述第三绝缘膜至少覆盖添埋所述槽的所述第一绝缘膜和所述半导体层的边界区域上面，然后，在所述半导体层上面形成硅膜。因此，在本发明中，在半导体层表面形成第三绝缘膜，形成槽的半导体层表面的端部和基极引出电极不会直接接触。并且，缓和对半导体层的热应力及电场的集中，降低在半导体层上产生结晶缺陷。另外，即使在半导体层上产生结晶缺陷的情况，也可以使结晶缺陷从基极电流的通过路径离开，可降低集电极-基极间的接合漏电流。
在本发明半导体装置的制造方法中，包括这样的工序：选择地除去所述硅膜，形成基极引出电极，通过气相生长法在所述半导体层上面形成第四绝缘膜，然后，在所述第四绝缘膜上形成开口部，在从所述开口部露出的所述硅膜上形成钴硅化物膜。因此，在本发明中，通过在基极引出电极表面形成钴硅化物膜，可降低连接电阻及基极引出电极的寄生电阻。
在本发明半导体装置的制造方法中，包括这样的工序：在形成于所述硅膜上面的第五绝缘膜上以所述钴硅化物膜为阻止膜形成接触孔。因此，在本发明中，在基极引出电极上面形成接触孔时，可将钴硅化物膜作为蚀刻阻止膜使用。
在本发明中，具有自半导体层表面形成槽后至少蚀刻除去槽的上端部的半导体层的工序。通过该工序能够得到形成槽后在堆积绝缘膜等的热处理工序中也难以在半导体层上产生缺陷的结构。而且，通过由蚀刻取代热氧化法进行该工序，可抑制集电极埋入扩散层的爬上或爬下。
在本发明中，由利用CVD法堆积的绝缘膜添埋槽。另外，由利用CVD法堆积的绝缘膜添埋构成隔离区域的沟槽。通过这些工序，可抑制集电极埋入扩散层的升高或降低。
在本发明中，在基极引出电极的表面形成钴硅化物膜。在基极引出电极上，通过钴硅化物膜与添埋接触孔的金属层连接。由此，可降低基极引出电极的连接电阻，降低基极引出电极的寄生电阻。
在本发明中，在自堆积于基极引出电极上的绝缘膜的开口部露出的基极引出电极表面形成钴硅化物膜。并且，在基极引出电极上面形成接触孔时，可将钴硅化物膜作为蚀刻阻止膜使用。
附图说明
图1是说明本发明实施例的半导体装置的制造方法的剖面图；
图2是说明本发明实施例的半导体装置的制造方法的剖面图；
图3是说明本发明实施例的半导体装置的制造方法的剖面图；
图4是说明本发明实施例的半导体装置的制造方法的剖面图；
图5是说明本发明实施例的半导体装置的制造方法的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8是说明本发明实施例的半导体装置的制造方法的剖面图；
图9是说明本发明实施例的半导体装置的制造方法的剖面图；
图10是说明本发明实施例的半导体装置的制造方法的剖面图；
图11是说明本发明实施例的半导体装置的制造方法的剖面图；
图12是说明本发明实施例的半导体装置的制造方法的剖面图。
符号说明
2  N型埋入扩散层
3  外延层
4  N型扩散区域
8  槽部
10 NSG膜
11 HTO膜
12 沟槽
13 HTO膜
14 多晶硅膜
15 氧化硅膜
16 TEOS膜
18 上端部
21 基极引出电极
22 TEOS膜
27 发射极引出电极
28 TEOS膜
29 钴硅化物
35 接触孔
具体实施方式
下面参照图1～12详细说明本发明一实施例的半导体装置的制造方法。
图1～图12是用于说明本实施例的半导体装置的制造方法的剖面图。在下面的说明中，对在由隔离区域区分的一个元件形成区域形成例如NPN型晶体管的情况进行说明，但不限于该情况。例如，也可以在其他元件形成区域上形成N沟道型MOS晶体管、P沟道型MOS晶体管、纵型PNP晶体管等，形成半导体集成电路装置。
首先，如图1所示，准备P型单晶硅衬底1。自衬底1的表面利用公知的光刻技术形成N型埋入扩散层2。然后，将衬底1配置在外延生长装置的基座上。然后，通过灯管加热，在衬底1上，例如，在提供1200℃左右的高温的同时，向反应管内导入SiHCl3气体和H2气体。由此，在衬底1上生长例如电阻率0.1～2.0Ω·cm、厚度0.5～1.5μm程度的外延层3。然后，在外延层3的表面形成氧化硅膜。另外，本实施例的N型埋入扩散层2与本发明的“集电极埋入扩散层”对应。
利用公知的光刻技术以在形成N型扩散区域4的部分设置开口部的光致抗蚀剂为选择掩模来形成。然后，以加速电压80～120KeV、导入量1.0×1014～1.0×1016/cm2离子注入N型杂质例如磷(P)。然后，除去光致抗蚀剂，扩散离子注入的杂质。
另外，本实施例的衬底1及外延层3与本发明的“半导体层”对应。并且，在本实施例中，在衬底1上形成有一层外延层3的情况，但不限于该情况。例如，作为本发明的“半导体层”，仅是衬底的情况也可以，在衬底上面层积多个外延层的情况也可以。另外，衬底1可以是N型单晶硅衬底、化合物半导体衬底。
其次，如图2所示，在外延层3表面形成氧化硅膜5，在氧化硅膜5的上面形成氮化硅膜6。然后，利用公知的光刻技术以在形成槽部8的部分设置开口部的光致抗蚀剂为选择掩模来形成。在除去氧化硅膜5及氮化硅膜6后，通过干式蚀刻将外延层3除去5000程度。在外延层3上自其表面形成槽部8。另外，本实施例的槽部8与本发明的“槽”对应，本发明的“槽”只要相对于外延层3的表面是槽的结构即可，可以通过任何制造方法形成。
其次，如图3所示，在除去光致抗蚀剂后，除去氧化硅膜5及氮化硅膜6的一部分，使槽部8的上端部7露出。将氮化硅膜6作为蚀刻掩模使用，进行例如各向同性的干式蚀刻。利用该蚀刻工序除去位于槽部8的上端部7及下端部9的外延层3。槽部8的上端部7及下端部9的形状形状比蚀刻前的形状更加钝角的形状。实际上，槽部8的上端部7及下端部9的形状形成圆形状。
即，在本实施例中，在除去位于槽部8的上端部7及下端部9的外延层3时，通过由蚀刻取代热氧化法进行，可抑制N型埋入扩散层2超出必要而爬上或爬下。另外，只要在不对N型埋入扩散层2的爬上而具有的耐压特性带来影响的范围，使用热氧化法的情况也可以。另外，也可以通过该蚀刻工序除去槽部8形成时的蚀刻损伤。
其次，如图4所示，在外延层3上面利用高密度等离子CVD(HDP(HighDemsity Plasma)CVD)法堆积NSG(Non-Doped-Silicate Glass：非掺杂硅酸盐玻璃)膜10。此时，将NSG膜10例如堆积6000程度；来添埋槽部8。
在NSG膜10上面利用减压CVD法在约800℃的温度条件下堆积HTO(High Temperature Oxide：高温氧化物)膜11。此时，在例如3000～5000的范围内堆积HTO膜11。而且，HTO膜11是比NSG膜10的台阶覆盖性好的膜。而NSG膜10比HTO膜11的埋入特性优良，如上所述，用于槽部8的添埋。
另外，本实施例的NSG膜10及HTO膜11与本发明的“第一绝缘膜”对应，但本发明的“第一绝缘膜”只要是添埋槽部8的膜即可。另外，作为本发明的“第一绝缘膜”，也可以至少是或仅是NSG膜10。
其次，如图5所示，通过利用公知的光刻技术自HTO膜11上面通过干式蚀刻形成沟槽12。并且，沟槽12形成例如6μm程度的深度。另外，在形成沟槽12工序时，HTO膜11也从其表面除去，形成沟槽12后，HTO膜11的膜厚也变薄。在此，在上述的范围内堆积HTO膜11的膜厚是由于，在HTO膜11的膜厚比3000薄时也存在蚀刻不良的问题。另一方面，在HTO膜11的膜厚比5000厚时，难以构图出NSG膜10及HTO膜11。
然后，在沟槽12内及HTO膜11的上面利用减压CVD法在约800℃的温度条件下堆积HTO膜13。HTO膜13被堆积3000程度，从沟槽12的内壁添埋沟槽12的一部分。然后，在HTO膜13上面利用CVD法堆积多晶硅膜14。多晶硅膜14堆积8000程度，沟槽12内被多晶硅膜14完全添埋。在本实施例中，对沟槽12添埋HTO膜13后，添埋多晶硅膜14。利用该制造方法可降低向外延层3上面堆积多晶硅膜14的堆积量。而且，在后工序的CMP法中，可降低多晶硅膜14的研磨量，从而能够缩短使用高价CMP法的工序时间。另外，本实施例的HTO膜13及多晶硅膜14与本发明的“第二绝缘膜”对应，但本发明的“第二绝缘膜”只要是添埋沟槽12、作为隔离区域起作用的膜即可。
其次，如图6所示，将氮化硅膜6作为阻止膜使用，利用CMP法研磨NSG膜10、HTO膜ll、13及多晶硅膜14，至少除去它们的一部分。通过该工序，得到槽部8由NSG膜l0添埋、沟槽12由HTO膜13及多晶硅膜14添埋的结构。然后，利用约160℃的磷酸除去氮化硅膜6后，利用缓冲氟酸(バッファ-ドフッ酸(BHF))除去氧化硅膜5。
在外延层3的表面利用CVD法堆积氧化硅膜15后，覆盖其上面，这样利用CVD法堆积TEOS(Tetra-Ethyl-Orso-Silicate：四乙基原硅酸盐)膜16。此时，图中未图示，但在同一衬底1上通过隔离区域形成多个元件形成区域，并在该一个元件形成区域上形成MOS晶体管。而且，氧化硅膜15共用作MOS晶体管的栅极电极保护膜形成的氧化硅膜。如上所述，氧化硅膜15及TEOS膜16利用CVD法堆积。由此，可抑制N型埋入扩散层2在CVD法的热环境下超出必要而爬上或爬下。
另外，氧化硅膜15未必限于利用CVD法堆积的情况。如在不给予N型埋入扩散层2爬上而具有的耐压特性带来影响的范围，使用热氧化法形成的情况是可以的。
其次，选择地除去氧化硅膜15及TEOS膜16，以在NPN型晶体管的外部基极区域19(参照图7)及有源基极区域20(参照图7)的形成区域形成开口部17。如图所示，开口部17形成得距槽部8的上端部18具有一定的离开距离t1。在此，上端部18是指如图2所示通过蚀刻除去槽部的上端部7而新形成的上端部。并且，上端部18是指与氧化硅膜15接触的外延层3的边界区域。通过该结构，可防止形成于TEOS膜16上面的基极引出电极21(参照图7)和槽部8的上端部18接触。并且，即使在自槽部8的上端部18在外延层3产生结晶缺陷的情况，也可以通过该结晶缺陷抑制集电极-基极间产生漏电流。另外，本实施例的氧化硅膜15及TEOS膜16与本发明的“第三绝缘膜”对应，但本发明的“第三绝缘膜”只要是防止基极引出电极21(参照图7)和槽部8的上端部18直接接触的绝缘膜即可。
其次，如图7所示，在外延层3的上面堆积2000左右的非晶硅(a-Si)膜。然后，在其大致整个面上离子注入P型杂质例如氟化硼(BF2)。在此，可以事先向a-Si形成气体(由H2和硅构成的气体例如硅烷)中加入杂质，也可以沉淀杂质。另外，在本实施例中，将a-Si膜作为扩散源使用，同时，活用作基极引出电极21。因此，优选能够可靠控制电阻值和外部基极区域19的浓度的离子注入。
然后，利用等离子CVD法堆积2000程度TEOS膜22，使其覆盖a-Si膜。在此，TEOS膜22在低温下堆积，以使a-Si膜不会变为Poly-Si，a-Si膜直到下一工序的蚀刻工序结束维持在a-Si状态。另外，本实施例的TEOS膜22与本发明的“第四绝缘膜”对应，但本发明的“第四绝缘膜”只要是将基极引出电极21和发射极引出电极27(参照图8)绝缘的膜即可。
其次，利用公知的光刻技术，通过蚀刻选择除去a-Si膜及TEOS膜22，以在有源基极区域20的形成区域形成开口部23。而且，构图的a-Si膜作为基极引出电极21利用。
在此，在本实施例中，由于不将a-Si膜变换为Poly-Si膜进行构图，故基极引出电极21及有源基极区域20表面形成平缓的表面。即，由于形成有源基极区域20的表面没有形成凹凸，故有源基极区域20的扩散深度即使有几处，也可以大致均匀。另外，由于在基极引出电极21的侧壁没有凹凸，故在后述的工序中，也不会给予生长的氧化硅膜24或隔离件26(参照图8)的形状影响。
其次，在基极引出电极21的侧壁或外延层3的表面形成100～200程度的氧化硅膜24。然后，使基极引出电极21中的杂质在外延层3扩散，形成外部基极区域19。另外，利用公知的光刻技术以在形成有源基极区域20的部分设置开口部的光致抗蚀剂25为选择掩膜来形成。然后，通过氧化硅膜24以加速电压10～30KeV、导入量1.0×1012～1.0～1014/cm2注入例如氟化硼(BF2)。然后，除去光致抗蚀剂25，扩散离子注入的杂质，在此，由于外延层3表面的连接区域未形成凹凸，而维持平坦性，故可降低接触电阻。
其次，如图8所示，在对应有源基极区域20的基极引出电极21及TEOS膜22的侧壁上形成隔离件(spacer)26。此时，隔离件26由a-Si膜或Poly-Si膜形成，通过各向异性蚀刻形成。然后，通过例如湿式蚀刻除去有源基极区域20表面的氧化硅膜24。
包括露出的基极区域20上面，堆积由Poly-Si或a-Si构成的硅膜。然后，考虑发射极引出电极的电阻值、发射极区域的杂质浓度，在硅膜中以加速电压80～120KeV、导入量1.0×1014～1.0×1016/cm2离子注入N型杂质例如砷(As)。然后，利用公知的光刻技术，通过蚀刻选择地除去硅膜，形成发射极引出电极27。在此，基极引出电极21和发射极引出电极27由TEOS膜22及氧化硅膜24绝缘。
其次，如图9所示，在外延层3表面利用例如减压CVD法堆积TEOS膜28。然后，利用公知的光刻技术，通过干式蚀刻选择地除去氧化硅膜15及TEOS膜16、28，使N型扩散区域4露出。此时，能够以仅露出N型扩散区域4地设定蚀刻条件。因此，可大幅减少外延层3的表面被过度蚀刻。
其次，如图10所示，利用公知的光刻技术，通过干式蚀刻选择地除去TEOS膜16、28，使基极引出电极21的一部分露出。此时，可以仅考虑堆积于基极引出电极21上面的TEOS膜16、28的膜厚来设定蚀刻条件。因此，可大幅减少基极引出电极21的表面被过度蚀刻。
然后，除去发射极引出电极21上面及侧面的TEOS膜28。在露出的N型扩散区域4上面、基极引出电极21上面及发射极引出电极27上面选择地形成钴层，在进行退火处理后，除去钴层。在该处理时的加热环境下，在露出的N型扩散区域4表面、基极引出电极21表面及发射极引出电极27表面形成钴硅化物(CoSi2)膜29。
另外，堆积钴层，在退火处理时的加热环境下，在发射极引出电极27内注入并扩散的杂质从发射极引出电极27固相扩散。然后，在有源基极区域20的表面形成N型发射极区域30。
其次，如图11所示，在外延层3上面利用CVD法堆积氮化硅膜(未图示)。然后，在氮化硅膜上面涂敷液体SOG(Spin On Glass：旋涂玻璃)，形成SOG膜31。然后，在SOG膜31上面利用CVD法堆积TEOS膜32。
为确保TEOS膜32的平坦性，利用CMP法自衬底1的表面侧深蚀刻。然后，利用公知的光刻技术，通过使用有例如CHF3+O2系气体的干式蚀刻，在SOG膜31、TEOS膜32等上形成接触孔33、34、35。
此时，如图所示，接触电极用的接触孔33的深度最深，以形成接触孔33的蚀刻条件，同时形成接触孔33、34、35。如上所述，在N型扩散区域4表面、基极引出电极21表面及发射极引出电极27表面形成钴硅化物膜29。而且，将钴硅化物膜29作为干式蚀刻时的蚀刻阻止膜活用。其结果是，即使在由同一工序形成接触孔33、34、35，也可以防止过度蚀刻基极引出电极21表面及发射极引出电极27表面。然后，在露出的钴硅化物膜29表面、接触孔33、34、35侧壁及TEOS膜32表面形成势垒金属膜36。
另外，本实施例的氮化硅膜(未图示)、SOG膜31及TEOS膜32与本发明的“第五绝缘膜”对应，但本发明的“第五绝缘膜”只要是形成于基极引出电极21上面的绝缘膜即可。
最后，如图12所示，接触孔33、34、35内由钨(W)膜37添埋。然后，在W膜37及势垒金属膜36上面利用CVD法堆积铝(AlCu)膜、势垒金属膜。然后，利用公知的光刻技术选择地除去AlCu膜及势垒金属膜，形成集电极38、发射极39、基极40。
如上所述，在本实施例中，在形成N型埋入扩散层2后，减少例如热氧化法等的高温处理工序。并且，防止N型埋入扩散层2由于后工序的热处理而超出必要而爬上或爬下。由于可通过该制造方法减薄外延层3的厚度，故可降低工序负荷。另外，通过减薄外延层3的厚度，可减浅构成隔离区域的沟槽12的深度，可降低工序负荷。
另外，形成于N型扩散区域4表面、基极引出电极21表面及发射极引出电极27表面的钴硅化物膜29活用作形成接触孔33、34、35时的蚀刻阻止膜。而且，考虑到掩模，钴硅化物膜29在比接触孔区域宽的区域形成。特别是在基极引出电极21中，由于电流也在与衬底水平的方向流动，故可通过钴硅化物膜29实现低电阻化。
另外，在利用上述的制造方法形成半导体装置时，即使减薄外延层3的厚度，也可以确保从基极区域的底面到集电极区域上面的宽度，可得到所希望的耐压特性。另外，通过减薄外延层3的厚度，可降低集电极区域的电阻值，可提高高频特性。另一方面，通过减少N型埋入扩散层2爬下，降低半导体衬底和集电极区域之间的寄生电容，可维持高频特性。
另外，在本实施例中说明了使用例如CVD法作为气相生长法的情况，但不限于CVD法。除此之外，也有蒸镀等物理的气相生长法的情况。即，如热氧化法，只要是大幅降低施加在半导体衬底上的高温热处理的工序的制法即可。另外，说明了使用钴硅化物作为硅化物的情况，但不限于此。例如使用钼硅化物(MoSi2)膜、钨硅化物(WSi2)膜、钛硅化物(TiSi2)膜、镍硅化物(NiSi2)膜、铂硅化物(PtSi2)膜等代替钴硅化物，也可以得到上述的效果。除此之外，在不脱离本发明主旨的范围内，可进行各种变更。

Claims (4)

1、一种半导体装置的制造方法，其特征在于，包括如下工序：在形成有集电极埋入扩散层的半导体层上形成槽，通过蚀刻除去至少位于所述槽的上端部的所述半导体层；通过气相生长法由第一绝缘膜添埋所述槽后，从所述第一绝缘膜表面形成沟槽，通过气相生长法由第二绝缘膜添埋所述沟槽，研磨所述第一绝缘膜及所述第二绝缘膜；自所述半导体层表面形成集电极扩散层、基极扩散层及发射极扩散层。
2、如权利要求1所述的半导体装置的制造方法，其特征在于，在进行所述研磨工序后，还具有这样的工序：在所述半导体层表面通过气相生长法形成第三绝缘膜，选择地除去所述第三绝缘膜，使所述第三绝缘膜至少覆盖添埋所述槽的所述第一绝缘膜和所述半导体层的边界区域上面，然后，在所述半导体层上面形成硅膜。
3、如权利要求2所述的半导体装置的制造方法，其特征在于，包括这样的工序：选择地除去所述硅膜，形成基极引出电极，通过气相生长法在所述半导体层上面形成第四绝缘膜，然后，在所述第四绝缘膜上形成开口部，在从所述开口部露出的所述硅膜上形成钴硅化物膜。
4、如权利要求3所述的半导体装置的制造方法，其特征在于，包括这样的工序：在形成于所述硅膜上面的第五绝缘膜上以所述钴硅化物膜为阻止膜形成接触孔。
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