CN1716563A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，在现有的半导体装置的制造方法中，在分离区域的形成区域形成凹部，在分离区域不形成平面，而存在配线层在凹部上方断线这样的问题。在本发明半导体装置的制造方法中，在除去用于SIT法的氧化硅膜(4)时，除去包覆槽(12)内壁的HTO膜(13)的一部分，在分离区域形成凹部(16)。然后，在包括凹部(16)的外延层(3)上面堆积TEOS膜(17)，并进行反复蚀刻，在凹部(16)中埋设绝缘隔离物(18)。由此，分离区域上面形成实质上的平坦面(15)，即使在分离区域的凹部上面形成配线层的情况下，也可以防止断线。另外，在分离区域形成实质上的平坦面(15)，可形成电容元件等无源元件。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法中的元件分离技术。
背景技术
在目前的半导体装置的制造方法中有使用STI(Shallow Trench Isolation)法代替LOCOS(Local Oxidation of Silicon)法实现半导体层表面的平坦性及微细化的技术。而且，由绝缘膜埋设利用该STI法形成的槽，并在从该绝缘层上面形成的沟道侧壁形成热氧化膜。然后，利用CVD(Chemical VaporDeposition)法由CVD氧化膜埋设在沟道内，形成分离区域(例如参照专利文献1)。
专利文献1：特开平9-8119号公报(第7-9页、第2-10图)
如上所述，在现有的半导体装置的制造方法中，在外延层的表面选择地形成热氧化膜及氮化硅膜后，利用STI法形成第一浅槽。然后，填埋第一浅槽在外延层上面形成CVD氧化膜，利用第一次的CMP(Chemical MechanicalPolishing)法反复腐蚀CVD氧化膜，形成平坦面。然后，从CVD氧化膜上面形成第二深槽，形成元件分离区域。
其次，相对于第二深槽，首先，在其侧面形成热氧化膜后，在外延层上面形成CVD氧化膜，由该CVD氧化膜埋设第二深槽。然后，将氮化硅膜作为停止膜，利用第二次的CMP法反复腐蚀CVD氧化膜。然后，在通过蚀刻除去用于STI法的氮化硅膜后，除去氮化硅膜下面的热氧化膜。
此时，在现有的半导体装置的制造方法中，由于热氧化膜和CVD氧化膜的蚀刻速率比，在除去热氧化膜时，第二深槽内的CVD氧化膜的一部分也被除去。特别是在分离区域，相对于其它区域的外延层表面形成凹部。由此，存在在形成该凹部的分离区域上面难于形成无源元件的问题。另外，存在由于该凹部而使形成于分离区域上面的配线层容易断线的问题。
发明内容
本发明是鉴于上述问题点而开发的，本发明半导体装置的制造方法中，包括：在半导体层表面形成在所希望的区域设有开口部的第一绝缘膜，介由该开口部在所述半导体层上形成槽的工序；形成第二绝缘膜，使其埋设所述槽，从该第二绝缘膜的表面形成槽的工序；在所述第二绝缘膜上面形成第三绝缘膜后，在所述第三绝缘膜上面形成多晶硅膜，利用所述第三绝缘膜及所述多晶硅膜埋设所述槽的工序；以所述第一绝缘膜为停止膜，研磨所述第二绝缘膜、所述第三绝缘膜及所述多晶硅膜的工序；在通过蚀刻除去所述第一绝缘膜时，除去所述第三绝缘膜的一部分，在形成的凹部形成绝缘隔离物的工序。因此，在本发明中，具有对在除去第一绝缘膜时形成的第三绝缘膜上部的凹部形成绝缘隔离物的工序。由此，可防止在其它工序使用的多晶硅膜等材料残存于凹部内。另外，通过由绝缘隔离物埋设凹部，可实现分离区域上面的平坦性，可在分离区域上面形成电容元件等无源元件。另外，可防止分离区域上面的配线层断线。
另外，在本发明半导体装置的制造方法中，所述第二绝缘膜在由高密度等离子CVD法堆积的NSG膜的上面由减压CVD法堆积HTO膜形成。因此，在本发明中，由高密度等离子CVD(HDP(High Density Plasma CVD)法堆积的NSG(Non-Doped-Silicate Glass)膜埋入特性优良，可由该NSG膜埋设半导体层的槽。另外，由减压CVD法堆积的HTO(High Temparature Oxide)膜的台阶包覆性优良，在形成沟道时，可将该HTO膜作为硬掩模使用。
在本发明中，在对构成分离区域的沟道堆积HTO膜后，在其上面堆积多晶硅膜，埋设在沟道内。由此，可降低多晶硅膜的堆积量，也可降低CMP法的研磨量，抑止制造成本。
在本发明中，在除去用于STI法的热氧化膜时，除去沟道内的HTO膜的一部分，在分离区域形成凹部。但是，在后工序中，通过利用由TEOS(TetraEthyl Ortho Silicate)膜构成的绝缘隔离物埋设凹部，可实现分离区域的平坦性。由此，可降低在其它工序中在凹部内产生的多晶硅膜等的残留。而且，可防止该残留从凹部剥离并到达元件形成区域产生的短路，可提高成品率。另一方面，通过实现分离区域上面的平坦性，可在分离区域上面形成例如电容元件等无源元件。另外，可防止形成于分离区域上面的配线层的断线。
另外，在本发明中，可利用埋入特性优良的由高密度等离子CVD法堆积的NSG膜埋设由STI法形成的槽。由此，可将包覆性优良的HTO膜在形成沟道时作为硬掩模使用。
附图说明
图1是说明本发明实施例的半导体装置的制造方法的剖面图；
图2是说明本发明实施例的半导体装置的制造方法的剖面图；
图3是说明本发明实施例的半导体装置的制造方法的剖面图；
图4是说明本发明实施例的半导体装置的制造方法的剖面图；
图5是说明本发明实施例的半导体装置的制造方法的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8是说明本发明实施例的半导体装置的制造方法的剖面图；
图9是说明本发明实施例的半导体装置的制造方法的剖面图；
图10是说明本发明实施例的半导体装置的制造方法的剖面图；
图11是说明本发明实施例的半导体装置的制造方法的剖面图。
符号说明
1  P型单晶硅衬底
3  N型外延层
4  氧化硅膜
5  氮化硅膜
7  槽部
8  NSG膜
9  HTO膜
12 沟道
13 HTO膜
14 多晶硅膜
15 平坦面
16 凹部
17 TEOS膜
18 绝缘隔离物
具体实施方式
下面，参照图1～图11详细说明本发明一实施例的半导体装置的制造方法。而且，图1～图8是用于说明本发明半导体装置的制造方法的剖面图。图9～图11是用于说明本发明半导体装置的制造方法的剖面图，是放大显示分离区域的图。另外，图1～图11表示形成有分离区域的区域，但在由分离区域区分的各元件形成区域形成有双极晶体管、N沟道型MOS晶体管、P沟道型MOS晶体管等各种元件。
如图1所示，准备P型多晶硅衬底1。将衬底1的表面热氧化，在整个面上形成热氧化膜。然后，使用公知的光刻技术形成N型埋入扩散层。
其次，在外延生长装置的基座上配置衬底1。然后，在给予例如1200℃程度高温的同时，向反应管内导入SiHCl3气体和H2气体。由此，在衬底1上生长外延层3。然后，在外延层3表面通过热氧化法形成氧化硅膜4，在氧化硅膜4上面堆积氮化硅膜5。另外，本实施例的氧化硅膜4对应本发明的“热氧化”。本实施例的氧化硅膜4及氮化硅膜5对应本发明的“第一绝缘膜”，但本发明的“第一绝缘膜”只要是可在STI法及CMP法中使用的膜即可。另外，本实施例的衬底1及外延层3对应本发明的“半导体层”。而且，在本实施例中表示在衬底1上形成有一层外延层3的情况，但不限于此。例如作为本发明的“半导体层”，既可以仅是衬底的情况，也可以是在衬底上面层积多层外延层的情况。另外，衬底也可以是N型单晶硅衬底、化合物半导体衬底。
如图2所示，利用公知的光刻技术形成在由STI法形成槽部7的部分设有开口部的光致抗蚀剂6作为选择掩模。在利用干式蚀刻除去氧化硅膜4及氮化硅膜5后，将外延层3除去5000左右。在外延层3上从其表面形成槽部7。另外，本实施例的槽部7对应本发明的“槽”，但本发明的“槽”不限于通过STI法形成的情况。例如，只要是相对于外延层3表面是凹的结构即可，可以通过任意地制造方法形成。
如图3所示，在除去光致抗蚀剂6后，在外延层3上面利用高密度等离子CVD法堆积MSG膜8。此时，堆积6000左右NSG膜8，使其埋设在槽部7。
其次，在NSG膜8上面利用减压CVD法在约800℃的温度条件下堆积HTO膜9。此时，以其膜厚为3000～5000的范围内堆积HTO膜9。而且，HTO膜9是比NSG膜8的台阶覆盖性优良的膜。另一方面，NSG膜8比HTO膜9的埋入特性优良，如上所述，用于埋设槽部7的工序。另外，本实施例的NSG膜8及HTO膜9对应本发明的“第二绝缘膜”，但本发明的“第二绝缘膜”只要是埋入槽部7的膜即可。另外，作为本发明的“第二绝缘膜”，也可以至少仅是NSG膜8。
如图4所示，利用公知的光刻技术在HTO膜9上面形成在形成分离区域用的沟道12(参照图5)的部分设有开口部的光致抗蚀剂10作为选择掩模。然后，利用干式蚀刻选择地除去NSG膜8及HTO膜9，在沟道12形成区域的NSG膜8及HTO膜9上形成开口部11。
如图5所示，在除去光致抗蚀剂10后，以NSG膜8及HTO膜9为硬掩模，通过进行干式蚀刻，形成沟道12。而且，沟道12形成例如6μm程度的深度。另外，在进行形成沟道12的工序时，HTO膜9也被从其表面除去，在形成沟道12后，也减薄HTO膜9的膜厚。在此，在上述的范围内堆积HTO膜9的膜厚是由于，在HTO膜9的膜厚薄于3000时，有可能产生蚀刻不良的问题。相反，在HTO膜9的膜厚厚于5000时，难于对NSG膜8及HTO膜9进行构图。
如图6所示，在沟道12内及HTO膜9的上面利用减压CVD法在约800℃的温度条件下堆积HTO膜13。HTO膜13堆积3000左右，从沟道12的内壁填埋沟道12的一部分。然后，在HTO膜13上面利用CVD法堆积多晶硅膜14。多晶硅膜14堆积8000程度，且沟道12内部由多晶硅膜14完全埋设。另外，本实施例的HTO膜13对应本发明的“第三绝缘膜”，但本发明的“第三绝缘膜”只要是填埋沟道12的膜即可。
在本实施例中省略了在进行由HTO膜13埋设沟道12的工序前，在沟道12的内壁利用热氧化法形成氧化硅膜的工序。通过省略该氧化硅膜的形成工序，衬底1本身不会被置于因热氧化法而形成的热环境下，例如可大幅降低自槽部7或沟道12的角部产生晶体缺陷。
如图7所示，将氮化硅膜5作为停止膜使用，利用CMP法研磨NSG膜8、HTO膜9、13及多晶硅膜14，至少除去其一部分。然后，通过该工序，得到槽部7埋设NSG膜8，沟道12由HTO膜13及多晶硅膜14填埋的结构。
如图8所示，在利用约160℃的磷酸除去氮化硅膜5后，利用稀释氟酸(HF)除去氧化硅膜4。此时，在除去氧化硅膜4时，NSG膜8的一部分也被除去，在分离区域实质上形成平坦面15。
另外，在本实施例中，可通过一次CMP工序研磨并除去堆积于槽部7的NSG膜8和堆积于沟道12的多晶硅膜14。即，与在槽部7堆积NSG膜8后，进行第一次使用CMP法的工序，在沟道12中堆积多晶硅膜14后，进行第二次使用CMP法的工序的情况相比，可简化制造工艺。另外，由于可使使用高价的CMP法的工序为一次，故可降低制造成本。
在本实施例中，在由多晶硅膜14埋设沟道12之前，埋设HTO膜13。而且，通过降低堆积多晶硅膜14的量，也可以使多晶硅膜14在外延层3等上面堆积的膜厚降低。由此，通过使用CMP法的工序，也可以降低研磨多晶硅膜14的量，可缩短使用高价CMP法的工序时间。
图9中是如图8所述除去氧化硅膜4后的沟道12的区域的放大剖面图。
如图所示，在利用稀释氟酸(HF)除去氧化硅膜4时，多晶硅膜14和NSG膜8之间的HTO膜13也被除去。而且，相对于稀释氟酸的、HTO膜13和NSG膜8的蚀刻速率比例如为10∶1。由此，多晶硅膜14和NSG膜8之间的HTO膜13被选择地蚀刻，在多晶硅膜14和NSG膜8之间形成例如深度t1为3000程度的凹部16。
在此说明不埋设形成于分离区域的凹部16，而在元件形成区域形成双极晶体管、MOS晶体管等时的问题点。
在分离区域，在除去氧化硅膜4时，包围多晶硅膜14形成凹部16。另一方面，在元件形成区域形成例如MOS晶体管的栅极电极、双极晶体管的基极取出电极、隔离物部、发射极取出电极等。而且，栅极电极等通过在外延层3上面堆积多晶硅膜后选择地除去多晶硅膜而形成。此时，在分离区域，该多晶硅膜未被完全除去，而在凹部16内产生多晶硅膜的残渣。
然后，凹部16内的多晶硅膜的残渣通过在元件形成工序中除去氧化膜的工序时使用的蚀刻剂而剥离。即，在凹部16，蚀刻剂从多晶硅膜14或NSG膜8和多晶硅膜的残渣的分界面侵入，从凹部16剥离多晶硅膜的残渣。而且，通过剥离的多晶硅膜的残渣到达元件形成区域上面，形成例如双极晶体管的各区域因残渣而短路的结构，使成品率大幅恶化。这是由于在各工序中杂质被导入多晶硅膜的缘故。
因此，在本实施例中，如图10所示，在除去氧化硅膜4后，利用减压CVD法堆积TEOS膜17，使其埋设凹部16。另外，本实施例的TEOS膜17对应本发明的“第四绝缘膜”，但本发明的“第四绝缘膜”只要是埋入凹部16的膜即可。例如，也可以是通过减压CVD法或常压CVD法堆积的氧化硅膜、HTO膜或氮化硅膜。另外，也可以是通过涂敷法形成的SOG(Spin OnGlass)膜。
如图11所示，可通过反复腐蚀TEOS膜17，由TEOS膜17埋设沟道12形成区域的凹部16，使分离区域平坦化。即，在沟道12的形成区域，形成多晶硅膜14和NSG膜8之间通过由HOT膜13及TEOS膜17构成的绝缘隔离物18埋设的结构。由此，在堆积由绝缘隔离物18埋设凹部16后进行的多晶硅膜的工序中，可大幅降低在凹部16中产生由多晶硅膜构成的残渣的现象。
在本实施例中，在由绝缘隔离物18埋设沟道12形成区域的凹部16，使分离区域平坦化的状态下，在分离区域的上面形成层间绝缘层、配线层。即，在分离区域具有平坦面15，由此可防止配线层在凹部16上面断线。另外，在分离区域具有平坦面15，也可以配置电容元件等无源元件。
在上述的本实施例中说明了作为埋设槽部7的膜使用NSG膜的情况，但不限于此，也可以使用其它的绝缘膜。
另外，说明了作为在填埋槽7的NSG膜上面堆积的膜使用HTO膜的情况，但不限于此，只要是包覆性良好，可作为形成沟道时的硬掩模起作用的膜，则也可以使用其它的膜。例如，也可以是利用减压CVD法或常压CVD法堆积的氧化硅膜、TEOS膜及氮化硅膜。另外，也可以是通过涂敷法形成的SOG膜。另外，在不脱离本发明要旨的范围内，可进行各种变更。

Claims (4)

1、一种半导体装置的制造方法，其特征在于，包括：在半导体层表面形成在所希望的区域设有开口部的第一绝缘膜，介由该开口部在所述半导体层上形成槽的工序；埋设所述槽形成第二绝缘膜，从该第二绝缘膜的表面形成沟道的工序；在所述第二绝缘膜上面形成第三绝缘膜后，在所述第三绝缘膜上面形成多晶硅膜，利用所述第三绝缘膜及所述多晶硅膜埋设所述沟道的工序；以所述第一绝缘膜为停止膜，研磨所述第二绝缘膜、所述第三绝缘膜及所述多晶硅膜的工序；在通过蚀刻除去所述第一绝缘膜时，除去所述第三绝缘膜的一部分，在形成的凹部形成绝缘隔离物的工序。
2、如权利要求1所述的半导体装置的制造方法，其特征在于，所述绝缘隔离物是在埋设所述凹部在所述半导体层上面形成第四绝缘膜后，反复腐蚀该第四绝缘膜而形成。
3、如权利要求1所述的半导体装置的制造方法，其特征在于，所述第二绝缘膜在利用高密度等离子CVD法堆积的NSG膜上面利用减压CVD法堆积HTO膜而形成。
4、如权利要求1所述的半导体装置的制造方法，其特征在于，所述第一绝缘膜是在所述半导体层表面形成热氧化膜后，在该热氧化膜上面堆积氮化硅膜而形成，所述凹部是在除去所述热氧化膜时形成。
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