CN1173396C - 集成电路器件的形成方法及由该方法形成的集成电路器件 - Google Patents

集成电路器件的形成方法及由该方法形成的集成电路器件 Download PDF

Info

Publication number
CN1173396C
CN1173396C CNB011016760A CN01101676A CN1173396C CN 1173396 C CN1173396 C CN 1173396C CN B011016760 A CNB011016760 A CN B011016760A CN 01101676 A CN01101676 A CN 01101676A CN 1173396 C CN1173396 C CN 1173396C
Authority
CN
China
Prior art keywords
layer
corrosion
substrate
word line
expendable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB011016760A
Other languages
English (en)
Other versions
CN1314707A (zh
Inventor
李宰求
高宽协
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1314707A publication Critical patent/CN1314707A/zh
Application granted granted Critical
Publication of CN1173396C publication Critical patent/CN1173396C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

集成电路器件及其制造方法，选择性地腐蚀绝缘层以增加与半导体区相邻的自对准接触区域。互连图形形成在具有设置在互连图形之间的半导体区的衬底上。在成对互连图形和衬底上形成腐蚀终止层，在成对互连图形和半导体区上形成牺牲绝缘层。腐蚀牺牲绝缘层以露出在成对互连图形表面上延伸的部分腐蚀终止层。侧壁绝缘间隔层形成在互连图形之间的间隙区上部中的成对互连图形的侧壁部分上和覆盖半导体区的部分牺牲绝缘层上。

Description

集成电路器件的形成方法及由该 方法形成的集成电路器件
本申请要求2000年3月17日申请的韩国专利申请No.2000-13702的权利，该申请公开的内容在此引用作为参考。
技术领域
本申请大致涉及集成电路器件的制造方法及由此方法形成的集成电路器件，具体涉及具有自对准接触的集成电路器件的制造方法及由此方法形成的集成电路器件。
背景技术
随着集成电路器件愈加高度集成并包括更细微的几何图形，互连(interconnections)之间的宽度和间距也减小。在使用光刻在互连之间的预定区域中形成接触孔时，已使用了自对准接触技术增加对准余量。
参照图1，DRAM器件的单元阵列区域包括多个有源区1，有源区在半导体衬底(substrate)中形成并沿X和Y轴重复地设置。多个平行的字线图形3横越在有源区1上，一个有源区1′与两个字线图形3交叉。多个接触图形5可以用于形成自对准焊盘(pad)接触孔，并分别排列在每个有源区1的一侧上。每个接触图形5可以包括腐蚀掩模(即，光刻胶图形)，用于形成自对准接触孔。
图2-3、4A、4B和5-7为图1的DRAM器件的剖面图，示出了形成自对准接触结构使用的常规方法。在每个图中，参考标号“A”和“B”分别代表存储单元区和周边电路区。图2-3、4A和5-7的存储单元区A为沿图1的剖线I-I截取的剖面图，图4B为沿图1的剖线II-II截取的剖面图。为简化说明，在周边电路区B中示出了单个NMOS晶体管。
参照图2，在半导体衬底11的预定区域中形成器件隔离层13，以形成其内的有源区。栅极氧化层15、导电层17、帽盖绝缘层(a capping insulationlayer)19以及硬掩模层21依次形成在形成器件隔离层13的所得结构(resultant structure)的整个表面上。帽盖绝缘层19和硬掩模层21通常分别由氮化硅(SiN)和硅氧化物(SiO2)制成。依次将硬掩模层21、帽盖绝缘层19和导电层17构图在存储单元区A中的有源区和器件隔离层13上形成多个字线图形23a，也在周边电路区B中的有源区上形成栅极图形23b。因此，每个字线图形23a包括字线17a、帽盖绝缘层图形19以及硬掩模层图形21，如图所示依次叠置。类似地，每个栅极图形23b包括栅电极17b、帽盖绝缘层图形19以及硬掩模层图形21。
使用字线图形23a、栅极图形23b以及器件隔离层13作为离子注入掩模，将N型杂质注入到有源区内形成低浓度杂质区24、24a和24b。在存储单元区A中，在有源区中心形成的低浓度杂质区24b相当于公用的漏极区。低浓度杂质区24a相当于源区。
参考图3，氮化硅(SiN)层在所得结构的整个表面上形成，然后其各向导性地腐蚀以在字线图形23a和栅极图形23b的侧壁上形成间隔层25。使用栅极图形23b、间隔层25以及器件隔离层13作为离子注入掩模，将N型杂质选择性地注入到周边电路区B的有源区内，由此在栅极图形23b相对侧上形成的LDD型源/漏极区26。通常，将约1×1015离子atom/cm2的高剂量的杂质注入。
然后在所得结构的整个表面上形成腐蚀终止层27。通常，腐蚀终止层27包括绝缘体，例如氮化硅(SiN)。接下来，如图3所示，层间绝缘层29形成在所得结构的整个表面上填充字线图形23a之间的间隙区。通常，在800℃或以下的温度下形成层间绝缘层29以防止MOS晶体管退化。具体地，当层间绝缘层29由约850℃到950℃的高温下回流的硼磷硅酸盐玻璃(BSPG)制成时，存储单元区A中的低浓度杂质区24a和24b以及周边电路区B中的源/漏极区26会重新扩散而减少晶体管的沟道长度。因此，层间绝缘层29通常由能够在800℃或以下的温度下无孔隙在字线图形23a之间填充间隙区的高密度等离子体(HDP)氧化物制成。此外，层间绝缘层29优选比腐蚀终止层27更易受给定腐蚀剂的腐蚀。
然而，当层间绝缘层29由HDP氧化物制成时，通常必须增加高密度等离子体装置的功率以填充字线图形23a之间的间隙区。遗憾的是，如果腐蚀终止层27具有约200A或以下的厚度，那么高密度等离子体工艺使用的反应气体会渗透腐蚀终止层27。由此，腐蚀终止层27会趋于与衬底11剥离。要消除所述剥离现象，腐蚀终止层27要形成到至少200的厚度。但是如果腐蚀终止层27的厚度增加，那么根据下文所述形成的自对准接触孔的下部宽度会减小。因此，很难使腐蚀终止层27的厚度最佳。
即使使层间绝缘层29平面化，如图3所示，也会在存储单元区A和周边电路区B之间产生整体台阶差异S1。具体地，存储单元区A中的层间绝缘层29的上表面低于周边电路区B中的层间绝缘层29的上表面。包括交替和重复进行溅射腐蚀工艺和淀积工艺的高密度等离子体工艺为台阶差异S1的原因。溅射腐蚀工艺在突起区域中比在平面区域中显示出更有效的腐蚀特性。由此，和在周边电路区B相比，在具有较高图形密度的存储单元区A中层间绝缘层29可以腐蚀到更薄的厚度。
参考图4A和4B，使用其上绘制有图1所示接触图形5的光掩模各向异性地腐蚀存储单元区A中的层间绝缘层29的预定区域。然后腐蚀腐蚀终止层(etch-stop layer)27形成自对准焊盘接触孔H1和H2，露出存储单元区A中的源区24a和公用的漏极区(drain region)24b。腐蚀腐蚀终止层27形成焊盘接触孔H1和H2之后，一些腐蚀终止层残留物27a会留在自对准焊盘接触孔H1和H2的侧壁下部。遗憾的是，增加腐蚀终止层27的厚度也会增加腐蚀终止层残留物27a的宽度。这也会减少源区24a和公用的漏极区24b的露出区域，减少了字线图形23a和有源区之间的对准余量。
进行光刻工艺形成自对准焊盘接触孔H1和H2的同时，也会沿图1中所示的X轴发生未对准。此时，如图4B所示，源区24a和与之相邻的器件隔离层13会被自对准焊盘接触孔H1露出。如果各向异性地腐蚀层间绝缘层29以增加源区24a和公用的漏极区24b的露出区域，那么露出的器件隔离层13的边缘部分R会凹陷露出源区24a的侧壁。这会导致半导体衬底11和填充自对准焊盘接触孔的导电焊盘之间的结漏电流增加。
参考图5，导电层31(例如，多晶硅层)在图4所示形成有自对准焊盘接触孔H1和H2的所得结构的整个表面上形成。如图5所示，整体台阶差异S1也在存储单元区A中的导电层31上表面和周边电路区B中的导电层31上表面之间形成。
参考图6，使用(例如)化学机械抛光(CMP)工艺腐蚀导电层31和层间绝缘层29直到存储单元区A的字线图形23a的上表面。如图6所示，靠近存储单元区A中心的字线图形23a的上表面可能比接近周边电路区B的字线图形23a的上表面露出的早。这可能是由图5所示的整体台阶差异S1和伴随CMP工艺的凹陷现象引起的。
参考图7，腐蚀导电层31和层间绝缘层29以分别在孔H1和H2中形成电隔离导电焊盘31a和31b所使用的CMP工艺也露出字线17a，如图7所示。然后在形成导电焊盘31a和31b的所得结构的表面上形成上层间绝缘层33。然后将上层间绝缘层构图形成存储节点接触孔35，露出接触源区24a的导电焊盘31a。
如上所述，很难给腐蚀终止层27选择合适的厚度，这是由于如果腐蚀终止层27太薄，那么在形成层间绝缘层29的HDP工艺中它会与衬底11剥离，如果腐蚀终止层27太厚，那么会减小自对准焊盘接触孔H1和H2的下部宽度。此外，也很难减小接触焊盘电阻和增加有源区和字线图形23a之间以及导电焊盘31a、31b和存储节点接触孔35之间的对准余量。
发明内容
根据本发明的一方面，提供一种形成集成电路器件的方法，包括以下步骤：
在衬底上形成一对互连图形，衬底具有设置在成对互连图形之间的半导体区；
在成对互连图形和衬底上形成腐蚀终止层；然后
在成对互连图形和半导体区上形成包括第一材料的牺牲绝缘层；
选择性地腐蚀牺牲绝缘层以露出在成对互连图形表面上延伸的部分腐蚀终止层；
在成对互连图形和覆盖半导体区的牺牲绝缘层的一部分之间的间隙区上部中形成包括第二材料并在成对互连图形的侧壁部分上延伸的侧壁绝缘间隔层；和
使用侧壁绝缘间隔层作为腐蚀掩模，选择性地腐蚀覆盖半导体区的部分牺牲绝缘层，以形成侧壁绝缘间隔层下面的凹槽。
根据本发明的另一方面，提供一种形成集成电路器件的方法，包括以下步骤：
在衬底中形成隔离层以形成存储单元区和周边电路区；
在存储单元区中的衬底上形成一对字线图形；
在周边电路区中形成栅极图形；
在成对字线图形之间形成牺牲绝缘层，从而填充了成对字线图形之间的间隙；
腐蚀牺牲绝缘层，从而牺牲绝缘层填充邻近衬底的成对字线图形之间的间隙区下部；和
在存储单元区和周边电路区上形成层间绝缘层，从而从层间绝缘层的上表面到存储单元区中的衬底表面的距离大于从层间绝缘层的上表面到周边电路区中的衬底的距离。
根据本发明的再一方面，提供一种集成电路器件，具有：
衬底；
设置在衬底上的具有侧壁的互连图形；和
设置在侧壁上的包括第一材料层和第二材料层的合成绝缘层，使得第一材料层设置在侧壁区域的上部，第二材料层设置在第一材料层和衬底之间的侧壁区域的下部，在侧壁的宽度方向上第一材料层比第二材料层厚。
本发明的实施例可以包括集成电路器件及其制造方法，其中选择性地腐蚀绝缘层以增加与半导体区相邻的自对准接触区域。例如，一对互连图形可以在衬底上形成，衬底具有设置在互连图形之间的半导体区。然后腐蚀终止层在成对互连图形和衬底上形成，之后在成对互连图形和半导体区上形成牺牲绝缘层(sacrificial insulation)。然后选择性地腐蚀牺牲绝缘层以露出在成对互连图形的表面上延伸的部分腐蚀终止层。然后由与牺牲绝缘层不同材料制成的侧壁绝缘间隔层在互连图形之间的间隙区上部中的成对互连图形的侧壁部分上以及覆盖半导体区的部分牺牲绝缘层上形成。之后使用侧壁绝缘间隔层作为腐蚀掩模选择性地腐蚀覆盖半导体区的部分牺牲绝缘层，以形成侧壁绝缘间隔层下面的凹槽(recesses)。可以有利地增加互连图形的对准余量。
根据本发明的其它实施例，腐蚀部分腐蚀终止层，这部分腐蚀终止层是在选择性地腐蚀牺牲绝缘层以形成侧壁绝缘间隔层下面的凹槽时露出的那个部分。然后导电焊盘在互连图形之间形成，以便导电焊盘与半导体区接合。由于侧壁绝缘间隔层下形成的凹槽造成衬底附近的一对互连图形之间的间隙较宽，因此接触焊盘电阻减小。
在本发明的具体实施例中，当腐蚀覆盖半导体区的部分牺牲绝缘层以形成侧壁绝缘间隔层下面的凹槽时，牺牲绝缘层保持在互连图形的侧壁上。留在互连图形侧壁上的牺牲绝缘层残留物会减小，例如，构成每个互连图形的字线和帽盖绝缘层图形之间的寄生电容。根据本发明的其它实施例，腐蚀牺牲绝缘层直到将它从互连图形的侧壁上除去。
根据本发明的其它实施例，腐蚀终止层和侧壁绝缘间隔层由相同的材料形成，例如氮化硅(SiN)。此外，腐蚀终止层优选形成到约200到1000的厚度。与通常使用在常规的自对准接触技术的腐蚀终止层相比，腐蚀终止层厚度增加会减小在形成牺牲绝缘层期间腐蚀终止层从衬底上剥离的趋势。此外，当从间隙区下部腐蚀牺牲绝缘层时，腐蚀终止层厚度增加会保护源区或漏极区不受损伤。
根据本发明的其它实施例，牺牲绝缘层可以由下列材料组中的材料构成：高密度等离子体(HDP)氧化物、等离子体增强的原硅酸四乙脂(PE-TEOS)以及未掺杂的硅酸盐玻璃(USG)。此外，在小于约800℃的温度下形成牺牲绝缘层。可以有利地减小半导体区的重新扩散。
根据本发明的另一实施例，通过在衬底中形成隔离层形成存储单元区和周边电路区而制造集成电路器件。在存储单元区中的衬底上可以形成一对字线图形，在周边电路区中形成栅极图形。然后在成对字线图形之间形成牺牲绝缘层，从而基本上填充了成对字线图形之间的间隙。腐蚀牺牲绝缘层，从而牺牲绝缘层填充衬底附近的间隙区下部。然后在存储单元区和周边电路区上形成层间绝缘层，从而从层间绝缘层的上表面到存储单元区中的衬底表面的距离大于从层间绝缘层的上表面到周边电路区中的衬底的距离。存储单元区和周边电路区之间的层间绝缘层中的这种台阶差异是由填充成对字线图形之间的间隙区下部的牺牲绝缘层造成的。在深腐蚀导电层和层间绝缘层以在字线图形之间产生自对准导电焊盘的随后的化学机械抛光(CMP)操作期间，台阶差异可以有利地减小凹陷效应。
根据本发明的其它实施例，从存储单元区可以对层间绝缘层进行腐蚀。此外，可以腐蚀牺牲绝缘层以露出字线图形之间的衬底。然后在存储单元区和周边电路区上形成导电层，从而从导电层的上表面到存储单元区中的衬底表面的距离大于从导电层的上表面到周边电路区中的衬底的距离。
根据本发明的再一实施例，例如使用CMP腐蚀存储单元区中的导电层以及周边电路区中的导电层和层间绝缘层而形成成对字线图形之间的间隙中的导电焊盘。
由此，本发明可用于制造其上形成有互连图形增加的对准余量的集成电路器件。此外，本发明可用于制造具有改善接触焊盘电阻的自对准接触的集成电路器件。虽然以上就本发明的方法基本描述了本发明，但应该理解本发明可以体现为方法和/或集成电路器件。
附图说明
当结合附图阅读下面具体实施例的详细说明时，将更容易理解本发明的其它特点，其中：
图1为集成电路存储器件的单元阵列区域一部分的布局图；
图2、3、4A、5、6和7为不同制造阶段的常规集成电路存储器件沿图1的剖线I-I截取的第一剖面图；
图4B为图4A的常规集成电路存储器件沿图1的剖线II-II截取的第二剖面图；
图8-13、14A、15A、16A、17A为本发明的实施例不同制造阶段的集成电路存储器件沿图1的剖线I-I截取的第一剖面图；
图14B、15B、16B和17B为本发明的实施例不同制造阶段的集成电路存储器件沿图1的剖线II-II截取的第二剖面图；
图18示出了本发明的实施例具有自对准接触的集成电路存储器件的剖面图。
具体实施方式
虽然本发明容易有各种改型和替换形式，但借助附图中的例子显示了特定实施例并将在此有详细介绍。然而，应该理解本发明并不局限于公开的特定形式，相反，本发明覆盖在由权利要求书限定的本发明的思想和范围内的所有改型、等效及替换。在附图中，为清楚起见放大了层和区域的厚度。在整个附图说明中相同的标号表明相同的元件。此外，在此描述和说明的每个实施例也包括它的互补导电类型的实施例。还应该理解当层或区域称做在其它层、区域或衬底“上”时，它可以直接在其它层、区域或衬底上，或者也可以存在有插入层或区域。相反，当指出层或区域“直接位于”其它层、区域或衬底“上”时，则不存在有插入层或区域。
下文将参考图1、8-13、14A、14B、15A、15B、16A、16B、17A、17B和18介绍本发明的实施例具有对准接触结构的集成电路器件及其制造方法。在每个图中，参考标号“A”和“B”分别代表存储单元区和周边电路区。图8-13、14A、15A、16A、17A的存储单元区为沿图1的剖线I-I截取的剖面图，图14B、15B、16B和17B为沿图1的剖线II-II截取的剖面图。为简化说明，在周边电路区B中仅示出了一个NMOS晶体管。
参考图8，在半导体衬底11(例如P型硅衬底)的预定区域中形成器件隔离层53以形成有源区。使用其上画有图1的有源区图形1的光掩模可以形成器件隔离层53。使用诸如硅的局部氧化(LOCOS)技术或沟槽隔离技术等的常规隔离技术可以形成器件隔离层53。然后，栅绝缘层55在形成有器件绝缘层53的所得结构的整个表面上形成。使用常规的热氧化工艺形成栅绝缘层55。然后，导电层57和保护层依次在形成有栅极绝缘层55的合成结构的整个表面上形成。导电层57可以由多晶硅或金属硅化物制成。优选通过依次叠置帽盖绝缘层和硬掩模层而形成保护层。或者，保护层可以仅包括帽盖绝缘层。帽盖绝缘层可以包括如氮化硅(SiN)的绝缘体，该绝缘体不如硅氧化物(SiO2)易受给定腐蚀剂的腐蚀，其可以用做层间绝缘层。硬掩模层可以包括如硅氧化物的绝缘体，该绝缘体比帽盖绝缘层更易受给定腐蚀剂的腐蚀。
使用其上画出了图1的字线图形3的光掩模在保护层上形成第一光刻胶图形63。注意第一光刻胶图形63可以包括覆盖图8所示的周边电路区B的预定区域的光刻胶图形。使用第一光刻胶图形63作为腐蚀掩模，腐蚀保护层以在导电层57的预定区域上形成保护层图形。如图8所示，保护层图形包括依次相互叠置的帽盖绝缘层图形59a和59b以及硬掩模61a和61b。此外，存储单元区A中的保护层图形可以大致相互平行。
参考图9，除去第一光刻胶图形63，然后使用硬掩模图形61a和61b作为腐蚀掩模，腐蚀导电层57形成横越存储单元区A的有源区的平行字线57a和横越周边电路区B的有源区的栅电极57b。虽然腐蚀导电层57的操作通常从腐蚀的区域除去了栅极绝缘层55，但部分栅极绝缘层55仍留在字线57a和相邻栅电极57b之间的半导体衬底51上。依次叠置在存储单元区A中的字线57a、帽盖绝缘层图形59a以及硬掩模图形61a共同构成了互连图形或字线图形62a。类似地，依次叠置在周边电路区B中的栅电极57b、帽盖绝缘层图形59b以及硬掩模图形61b共同构成了栅极图形62b。
使用字线图形62a和栅极图形62b作为离子注入掩模，用约1×1012到1×1014离子atoms/cm2的低剂量将N型杂质(如，磷离子)注入到有源区内，形成半导体区或低浓度杂质区65、65a和65b。在存储单元区A中，在有源区中心形成的低浓度杂质区65b对应于一对单元晶体管的公用漏极区。低浓度杂质区65a对应于成对单元晶体管的各源区。然后在形成低浓度杂质区65、65a和65b的所得结构的整个表面上形成腐蚀终止层67。优选腐蚀终止层67和帽盖绝缘层图形59a和59b由相同的材料构成，例如氮化硅(SiN)。
参考图10，牺牲绝缘层69在所得结构的整个表面上形成以填充字线图形62a之间的间隙区。优选牺牲绝缘层69由显示出良好填充特性的绝缘材料构成，并在800℃或以下的温度下形成以防止MOS晶体管退化。由此，牺牲绝缘层69可以由高密度等离子体(HDP)氧化物层、等离子体增强的原硅酸四乙脂(PE-TEOS)层或者未掺杂的硅酸盐玻璃(USG)层构成。当牺牲绝缘层69由在约850℃到950℃的高温下回流的硼磷硅酸盐玻璃(BSPG)制成时，低浓度杂质区65、65a和65b会重新扩散减小了晶体管的沟道长度。因此，牺牲绝缘层69最优选由能够填充字线图形62a之间的窄且深的间隙区并在800℃或以下的温度下没有孔隙的HDP氧化物制成。
要避免在形成牺牲绝缘层69期间腐蚀终止层67从衬底51上剥离的现象，腐蚀终止层67优选形成到约200到1000的厚度。虽然与常规的自对准接触技术相比腐蚀终止层67较厚，然而如下文所述接触焊盘电阻和对准余量可以改善。即使与常规的自对准接触技术相比腐蚀终止层67的厚度增加，也可以在形成腐蚀终止层67之后进行形成低浓度杂质区65、65a和65b的离子注入操作。
参考图11，深腐蚀牺牲绝缘层69以在字线图形62a之间的间隙区下部中形成第一牺牲绝缘层图形69a。优选的是，使用各向同性腐蚀工艺(如，湿腐蚀工艺)深腐蚀牺牲绝缘层69。腐蚀操作的结果是：露出字线图形62a的上表面和侧壁上部的腐蚀终止层67，如图11所示。在周边电路区B中，形成第二牺牲绝缘层图形69b，从而在栅极图形62b的上表面和侧壁上部露出腐蚀终止层67。然而，注意如果牺牲绝缘层69由HDP氧化物制成，那么第一牺牲绝缘层图形69a的上表面会低于第二牺牲绝缘层图形69b的上表面，如图11所示。这是由进行HDP工艺的同时交替和重复进行溅射腐蚀工艺和淀积工艺造成的。如上文所述，溅射腐蚀工艺在突起区域中比在平面区域中可以显示出更有效的腐蚀特性。随后，在高图形密度区域上形成的HDP氧化层(如，存储单元区A中的第一牺牲绝缘层图形69a)比在低图形密度区域上形成的HDP氧化层(如，周边电路区B中的第二牺牲绝缘层图形69b)薄。
然后在形成第一和第二牺牲绝缘层图形69a和69b的所得结构上形成保形的(confbrmal)间隔绝缘层71。优选的是，间隔绝缘层71和腐蚀终止层67由相同的材料构成，例如氮化硅(SiN)。参考图12，各向异性地腐蚀间隔绝缘层71以在成对字线图形62a之间的间隙区上部中(即，字线图形62a的上部侧壁上)形成第一上部间隔层71a。此外，第二上部间隔层71b形成在栅极图形62b的上部侧壁上。然后形成第二光刻胶图形73，覆盖存储单元区A。
参考图13，使用图12中所示的第二光刻胶图形73做腐蚀掩模，依次并各向异性地腐蚀周边电路区B中的第二牺牲绝缘层图形69b和腐蚀终止层67以在栅极图形62b的每个侧壁上形成间隔层75。间隔层75包括留在栅极图形62b侧壁上的腐蚀中止衬里(liner)67b、在腐蚀中止衬里67b的上部侧壁上形成的第二上部间隔层71b，以及留在腐蚀衬里67a的下部侧壁上第二牺牲绝缘层图形69b的残留物69b′。
使用栅极图形62b和间隔层75作为离子注入掩模，N-型杂质离子(如，砷(As)离子)注入到周边电路区B的有源区内，由此在栅极图形62b的相对侧边上形成高浓度杂质区77。优选的是，使用约1×1014到1×1016离子atoms/cm2的高剂量注入杂质。形成高浓度杂质区77之后，除去第二光刻胶图形73。
除去第二光刻胶图形73之后，在所得结构的整个表面上形成层间绝缘层79。层间绝缘层79优选由与上述针对图10说明的牺牲绝缘层69相同的材料制成。这样可以减小低浓度杂质区65a和65b以及LDD型源/漏极区78中杂质的额外扩散。
然后使层间绝缘层79平面化。在存储单元区A和周边电路区B之间可以有利地形成整体台阶差异S2。即，和在周边电路区B相比，在存储单元区A中从层间绝缘层79的上表面到衬底51的距离较大。这个整体台阶差异S2由留在字线图形62a之间间隙区中的第一牺牲绝缘层图形69a造成。
参考图14A和14B，使用其上画有图1的接触图形5的光掩模在周边电路区B中的层间绝缘层79上形成第三光刻胶图形80。使用第三光刻胶图形80、第一上部间隔层71a和腐蚀终止层67作为腐蚀掩模，各向异性地腐蚀层间绝缘层79和第一牺牲绝缘层图形69以形成穿过字线图形62a之间的预定区域的孔81。与在常规的自对准接触技术中使用的腐蚀终止层(如，图3的腐蚀终止层27)相比，腐蚀终止层67可以有利地较厚。因此，即使在形成孔81的各向异性腐蚀工艺期间腐蚀均匀性和选择性较差，也可以避免暴露低浓度杂质区65a和65b。此外，即使第三光刻胶图形80沿图1的X轴未对准，也可以避免器件隔离层53的暴露。
各向异性地腐蚀由孔81露出的第一牺牲绝缘层图形69a和层间绝缘层79以增大孔81。由此，第一牺牲绝缘层图形69a的残留物69a′会留在字线图形62a之间的间隙区下部中的字线图形62a的下部侧壁上。或者，可以完整地腐蚀第一牺牲绝缘层图形69a，从而腐蚀终止层67在字线图形62a之间的间隙区下部中的字线图形62a的下部侧壁上露出。如图14B所示，由于第一牺牲绝缘层图形残留物69a′的宽度小于第一上部间隔层71a的宽度，因此增大孔(enlarged hole)81的最终宽度W2大于它的初始宽度W1。优选的是，使用氢氟酸(HF)或缓冲氧化物腐蚀剂(BOE)进行各向同性的腐蚀工艺。
参考图15A和15B，除去了图14A和14B中显示的第三光刻胶80。然后腐蚀露在孔81底部的腐蚀终止层67以形成露出低浓度杂质区65a和65b的自对准焊盘接触孔。腐蚀中止衬里67a留在字线图形62a的侧壁上并介于牺牲绝缘层图形残留物69a′和衬底51之间。虽然器件隔离层53由如图15B所示的自对准焊盘接触孔露出，然而使用比器件隔离层53更容易腐蚀腐蚀终止层67的腐蚀剂可以减小露出的器件隔离层53的过度腐蚀。即使在用于形成字线图形62a和自对准焊盘接触孔的光刻工序期间发生未对准，然而和常规的自对准接触技术提供的面积相比，由自对准接触孔露出的低浓度杂质区65a和65b的面积会增加。由此，接触焊盘电阻可以降低。现在仍参考图15A，在形成自对准焊盘接触孔的所得结构的整个表面上形成导电层83。
参考图16A和16B，对导电层83和层间绝缘层79进行深腐蚀直到露出帽盖绝缘层图形59a和字线图形62a，由此在自对准焊盘接触孔中形成导电焊盘83a和83b。如图16A所示，导电焊盘83a和83b相互隔离。应用到导电层83和层间绝缘层79的深腐蚀工艺优选使用化学机械抛光(CMP)技术进行。根据本发明，减小存储单元区A中的凹陷效应是可行的。这是由于和以上针对图13所述的在周边电路区B中的相比，在存储单元区A中从层间绝缘层79的上表面到衬底51的距离较大。因此形成导电焊盘83a和83b之后，可以避免露出字线57a。电连接到公用漏极区65b的导电焊盘83b可以实现为位线焊盘(a bit line pad)，电连接到源区65a的导电焊盘83a可以实现为存储节点焊盘。
要减小导电焊盘83a、83b与字线57a之间的寄生电容，优选在腐蚀第一牺牲绝缘层图形69a时在第一上部间隔层71a之下留下残留物69a′。此外，为了减小字线57a和帽盖绝缘层图形59a之间的寄生电容，第一牺牲绝缘层图形69a优选与字线57a和帽盖绝缘层图形59a之间的界面重叠。
参考图17A和17B，在形成有导电焊盘83a和83b的所得结构的整个表面上形成第一上部层间绝缘层85。虽然未在图17A中示出，但可以将第一上部层间绝缘层85构图以形成露出导电焊盘83b的位线接触孔。然后使用常规技术形成位线。接下来，在形成有位线的所得结构的整个表面上形成第二上部层间绝缘层87。将第二和第一上部层间绝缘层87和85依次构图而形成露出存储节点导电焊盘83a的存储节点接触孔89。即使存储节点接触孔89相对于导电焊盘83a和83b未对准，由于本发明可以减小以上针对图16A和16B描述的在CMP腐蚀导电层83和层间绝缘层79期间的凹陷效应，故字线57a和层间绝缘层79被暴露的可能性可以减少。
下面将讨论本发明的自对准接触结构。参考图18，多个绝缘互连图形60(如，多个绝缘字线图形)设置在半导体衬底51上。多个互连图形60大致相互平行，每个互连图形60包括依次叠加的互连线(如，字线)57a和保护层(如，帽盖绝缘层)图形59a。互连图形通常包括导电图形。绝缘层55介于每个互连图形60和半导体衬底51之间。具有不同于半导体衬底51的导电类型的杂质区65a和65b在多个互连图形60之间的半导体衬底51中形成。
每个互连图形60的侧壁覆盖有间隔层75，间隔层75由腐蚀中止衬里67a、牺牲绝缘层的残留物69a′以及上部间隔层71a构成。腐蚀中止衬里67a直接设置在互连图形60的侧壁上，牺牲绝缘层的残留物69a′和上部间隔层71a分别设置在下部侧壁和上部侧壁区域中的腐蚀中止衬里67a上。此外，腐蚀中止衬里67a的延伸部分介于牺牲绝缘层的残留物69a′和半导体衬底之间。如图18所示，靠近半导体衬底51处的一对互连图形60之间的间隙较宽，远离半导体衬底51处的间隙较窄。杂质区65a和65b的露出面积可以有利地增加，由此能够改善接触焊盘电阻和对准余量。最后，互连图形60之间的间隙由导电焊盘83a和83b填充，导电焊盘83a和83b分别电连接到杂质区65a和65b。
从上文可以容易看出，根据本发明，通过下述方法可以实现高性能的MOS晶体管：在半导体衬底51中形成低浓度杂质区65a和65b以及LDD-型源/漏极区78、然后在低温下形成牺牲绝缘层69和层间绝缘层79。此外，通过使用与器件隔离层53和杂质区65a、65b相比更容易腐蚀腐蚀终止层67的腐蚀剂，而不损伤器件隔离层53和杂质区65a和65b，靠近低浓度杂质区65a和65b的自对准接触孔的宽度可以增大。由此，字线图形62和存储节点接触孔89的对准余量可以增加并提高结漏电流特性。
总结以上详细的说明，应该注意可以对优选的实施例进行多种变化和改型而基本上不脱离本发明的主旨。所有这些变化和改型都包括在下面权利要求书中说明的本发明的范围内。

Claims (23)

1.一种形成集成电路器件的方法，包括以下步骤：
在衬底上形成一对互连图形，衬底具有设置在成对互连图形之间的半导体区；
在成对互连图形和衬底上形成腐蚀终止层；然后
在成对互连图形和半导体区上形成包括第一材料的牺牲绝缘层；
选择性地腐蚀牺牲绝缘层以露出在成对互连图形表面上延伸的部分腐蚀终止层；
在成对互连图形和覆盖半导体区的牺牲绝缘层的一部分之间的间隙区上部中形成包括第二材料并在成对互连图形的侧壁部分上延伸的侧壁绝缘间隔层；和
使用侧壁绝缘间隔层作为腐蚀掩模，选择性地腐蚀覆盖半导体区的部分牺牲绝缘层，以形成侧壁绝缘间隔层下面的凹槽。
2.如权利要求1所述的方法，其特征在于，还包括以下步骤：
腐蚀腐蚀终止层的一部分，该部分通过从半导体区的表面上选择性地腐蚀覆盖半导体区的部分牺牲绝缘层以在侧壁绝缘间隔层下面形成凹槽而露出；和
在成对互连图形之间形成导电焊盘，从而导电焊盘接合半导体区。
3.如权利要求1所述的方法，其特征在于，选择性地腐蚀覆盖半导体区的部分牺牲绝缘层以形成侧壁绝缘间隔层下面的凹槽的步骤包括：
选择性地腐蚀覆盖半导体区的部分牺牲绝缘层以形成侧壁绝缘间隔层下面的凹槽，同时保留侧壁绝缘间隔层和衬底之间的间隙区下部的成对互连图形的侧壁部分上的牺牲绝缘层。
4.如权利要求1所述的方法，其特征在于，选择性地腐蚀覆盖半导体区的部分牺牲绝缘层以形成侧壁绝缘间隔层下面凹槽的步骤包括：
选择性地腐蚀覆盖半导体区的部分牺牲绝缘层以形成侧壁绝缘间隔层下面的凹槽，从而从侧壁绝缘间隔层和衬底之间的间隙区下部中的成对互连图形的侧壁部分上除去牺牲绝缘层。
5.如权利要求1所述的方法，其特征在于，腐蚀终止层具有200到1000的厚度。
6.如权利要求1所述的方法，其特征在于，腐蚀终止层由第二材料构成。
7.如权利要求1所述的方法，其特征在于，第二材料为氮化硅。
8.如权利要求1所述的方法，其特征在于，第一材料包括选自下列材料组中的材料：高密度等离子体氧化物、等离子体增强的原硅酸四乙脂以及未掺杂的硅酸盐玻璃。
9.如权利要求1所述的方法，其特征在于，在小于800℃的温度下进行形成牺牲绝缘层的步骤。
10.如权利要求1所述的方法，其特征在于，选择性地腐蚀牺牲绝缘层以露出在成对互连图形表面上延伸的部分腐蚀终止层的步骤包括：
各向同性地腐蚀牺牲绝缘层以露出在成对互连图形表面上延伸的部分腐蚀终止层。
11.如权利要求1所述的方法，其特征在于，选择性地腐蚀覆盖半导体区的部分牺牲绝缘层以形成侧壁绝缘间隔层下面的凹槽的步骤包括：
各向异性地腐蚀覆盖半导体区的部分牺牲绝缘层以形成侧壁绝缘间隔层下面的凹槽。
12.一种形成集成电路器件的方法，包括以下步骤：
在衬底中形成隔离层以形成存储单元区和周边电路区；
在存储单元区中的衬底上形成一对字线图形；
在周边电路区中形成栅极图形；
在成对字线图形之间形成牺牲绝缘层，从而填充了成对字线图形之间的间隙；
腐蚀牺牲绝缘层，从而牺牲绝缘层填充邻近衬底的成对字线图形之间的间隙区下部；和
在存储单元区和周边电路区上形成层间绝缘层，从而从层间绝缘层的上表面到存储单元区中的衬底表面的距离大于从层间绝缘层的上表面到周边电路区中的衬底的距离。
13.如权利要求12所述的方法，其特征在于，还包括以下步骤：
从存储单元区腐蚀层间绝缘层；
腐蚀牺牲绝缘层以露出字线图形之间的衬底；
在存储单元区和周边电路区上形成导电层，从而从导电层的上表面到存储单元区中的衬底表面的距离大于从导电层的上表面到周边电路区中的衬底表面的距离。
14.如权利要求13所述的方法，其特征在于，还包括以下步骤：
腐蚀存储单元区中的导电层以及周边电路区中的导电层和层间绝缘层，以在成对字线图形之间的间隙中形成导电焊盘。
15.如权利要求13所述的方法，其特征在于，使用化学机械抛光进行腐蚀存储单元区中的导电层以及周边电路区中的导电层和层间绝缘层的步骤。
16.如权利要求12所述的方法，其特征在于，还包括以下步骤：
在腐蚀的牺牲绝缘层和成对字线图形上形成间隔绝缘层，从而间隔绝缘层设置在远离衬底的成对字线图形之间的间隙区上部中的成对字线图形的侧壁上；
腐蚀间隔绝缘层以露出成对字线图形之间的牺牲绝缘层的一部分，同时保留间隙区上部中的成对字线图形侧壁上的间隔绝缘层；和
腐蚀层间绝缘层和牺牲绝缘层以露出字线图形之间的衬底，同时保留间隙区下部中成对字线图形的侧壁上的牺牲绝缘层，间隙区下部比间隙区上部宽。
17.一种集成电路器件，具有：
衬底；
设置在衬底上的具有侧壁的互连图形；和
设置在侧壁上的包括第一材料层和第二材料层的合成绝缘层，使得第一材料层设置在侧壁区域的上部，第二材料层设置在第一材料层和衬底之间的侧壁区域的下部，在侧壁的宽度方向上第一材料层比第二材料层厚。
18.如权利要求17所述的集成电路器件，其特征在于，衬底包括邻近互连图形设置的半导体区。
19.如权利要求18所述的集成电路器件，其特征在于，还包括：
紧靠其中一个互连图形侧壁上的合成绝缘层并接合半导体区的导电焊盘。
20.如权利要求17所述的集成电路器件，其特征在于，互连图形包括：
导电层；和
设置在导电层上的帽盖层；以及其中集成电路器件还包括：
设置在导电层和衬底之间的栅极绝缘层。
21.如权利要求20所述的集成电路器件，其特征在于，第二材料层与导电层和帽盖层之间的界面重叠。
22.如权利要求17所述的集成电路器件，其特征在于，第二材料层包括选自下列材料组中的材料：高密度等离子体氧化物、等离子体增强的原硅酸四乙脂以及未掺杂的硅酸盐玻璃。
23.如权利要求17所述的集成电路器件，其特征在于，第一材料层为氮化硅。
CNB011016760A 2000-03-17 2001-01-15 集成电路器件的形成方法及由该方法形成的集成电路器件 Expired - Lifetime CN1173396C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR13702/2000 2000-03-17
KR1020000013702A KR100352909B1 (ko) 2000-03-17 2000-03-17 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체

Publications (2)

Publication Number Publication Date
CN1314707A CN1314707A (zh) 2001-09-26
CN1173396C true CN1173396C (zh) 2004-10-27

Family

ID=19656294

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011016760A Expired - Lifetime CN1173396C (zh) 2000-03-17 2001-01-15 集成电路器件的形成方法及由该方法形成的集成电路器件

Country Status (7)

Country Link
US (2) US6649490B1 (zh)
JP (1) JP4808319B2 (zh)
KR (1) KR100352909B1 (zh)
CN (1) CN1173396C (zh)
DE (1) DE10107125B4 (zh)
GB (1) GB2366076B (zh)
TW (1) TW478108B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421048B1 (ko) * 2001-09-07 2004-03-04 삼성전자주식회사 국부배선층을 갖는 반도체 소자 및 그 제조방법
TW518719B (en) * 2001-10-26 2003-01-21 Promos Technologies Inc Manufacturing method of contact plug
KR100535024B1 (ko) * 2002-07-18 2005-12-07 주식회사 하이닉스반도체 반도체 소자의 워드라인 형성 방법
KR100546133B1 (ko) * 2002-07-19 2006-01-24 주식회사 하이닉스반도체 반도체소자의 형성방법
JP4360780B2 (ja) 2002-07-26 2009-11-11 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100557578B1 (ko) * 2002-12-07 2006-03-03 주식회사 하이닉스반도체 반도체소자의 형성 방법
KR100881837B1 (ko) * 2002-12-30 2009-02-03 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 컨택 형성 방법
KR100487951B1 (ko) * 2003-02-11 2005-05-06 삼성전자주식회사 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법
KR100505062B1 (ko) * 2003-02-22 2005-07-29 삼성전자주식회사 반도체 소자의 제조방법
US7056828B2 (en) 2003-03-31 2006-06-06 Samsung Electronics Co., Ltd Sidewall spacer structure for self-aligned contact and method for forming the same
KR100499161B1 (ko) * 2003-03-31 2005-07-01 삼성전자주식회사 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법
KR100574948B1 (ko) * 2003-08-23 2006-04-28 삼성전자주식회사 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법
JP4627977B2 (ja) * 2003-10-14 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
KR100695484B1 (ko) * 2004-01-13 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
DE102004019786B3 (de) * 2004-04-23 2005-09-01 Infineon Technologies Ag Verfahren zum Herstellen einer ersten Kontaktlochebene eines Speicherbausteins
US7462958B2 (en) * 2004-09-21 2008-12-09 Nikon Corporation Z actuator with anti-gravity
US20060223267A1 (en) * 2005-03-31 2006-10-05 Stefan Machill Method of production of charge-trapping memory devices
KR100654000B1 (ko) * 2005-10-31 2006-12-06 주식회사 하이닉스반도체 금속실리사이드막을 갖는 반도체소자의 제조방법
US7687364B2 (en) 2006-08-07 2010-03-30 Intel Corporation Low-k isolation spacers for conductive regions
KR100880310B1 (ko) * 2006-09-06 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7820233B2 (en) * 2006-09-27 2010-10-26 Unimicron Technology Corp. Method for fabricating a flip chip substrate structure
JP2008226989A (ja) * 2007-03-09 2008-09-25 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR20090012834A (ko) 2007-07-31 2009-02-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120000339A (ko) * 2010-06-25 2012-01-02 삼성전자주식회사 반도체 소자의 제조 방법
JP5253460B2 (ja) * 2010-07-12 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8357571B2 (en) * 2010-09-10 2013-01-22 Cree, Inc. Methods of forming semiconductor contacts
JP2012204689A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置及びその製造方法
US8409956B1 (en) 2011-10-27 2013-04-02 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices using self-aligned contact formation techniques
US8716124B2 (en) * 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US20130146966A1 (en) * 2011-12-07 2013-06-13 Chia-Yen Ho Semiconductor structure with enhanced cap and fabrication method thereof
US8759920B2 (en) * 2012-06-01 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR101843442B1 (ko) 2012-06-21 2018-05-14 삼성전자주식회사 반도체 소자 제조 방법
US8946018B2 (en) * 2012-08-21 2015-02-03 Micron Technology, Inc. Methods of forming memory arrays and semiconductor constructions
US10050118B2 (en) * 2014-05-05 2018-08-14 Globalfoundries Inc. Semiconductor device configured for avoiding electrical shorting
US9496385B2 (en) * 2014-08-26 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of forming semiconductor device
US10840105B2 (en) * 2015-06-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with insulating structure and method for manufacturing the same
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
US10263004B2 (en) 2017-08-01 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing
DE102017120886B4 (de) * 2017-08-01 2022-03-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter Chip umfassend Gatestrukturen mit Seitenwandspacer und Herstellungsverfahren
US10510696B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Pad structure and manufacturing method thereof in semiconductor device
CN111710678B (zh) * 2020-06-19 2022-03-04 福建省晋华集成电路有限公司 半导体存储器件
TWI768699B (zh) * 2021-02-03 2022-06-21 力晶積成電子製造股份有限公司 修整半導體結構的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897703A (en) * 1988-01-29 1990-01-30 Texas Instruments Incorporated Recessed contact bipolar transistor and method
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
US5017515A (en) * 1989-10-02 1991-05-21 Texas Instruments Incorporated Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers
JP2524862B2 (ja) * 1990-05-01 1996-08-14 三菱電機株式会社 半導体記憶装置およびその製造方法
KR930006128B1 (ko) * 1991-01-31 1993-07-07 삼성전자 주식회사 반도체장치의 금속 배선 형성방법
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
DE4232621C1 (de) * 1992-09-29 1994-03-10 Siemens Ag Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur
JPH07142597A (ja) * 1993-11-12 1995-06-02 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5682055A (en) 1995-06-07 1997-10-28 Sgs-Thomson Microelectronics, Inc. Method of forming planarized structures in an integrated circuit
US5885899A (en) * 1995-11-14 1999-03-23 International Business Machines Corporation Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry
JP2910653B2 (ja) * 1996-01-30 1999-06-23 日本電気株式会社 半導体装置の製造方法
JP3862035B2 (ja) * 1996-07-17 2006-12-27 ソニー株式会社 半導体装置およびその製造方法
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4363679B2 (ja) * 1997-06-27 2009-11-11 聯華電子股▲ふん▼有限公司 半導体装置の製造方法
US6010954A (en) * 1997-07-11 2000-01-04 Chartered Semiconductor Manufacturing, Ltd. Cmos gate architecture for integration of salicide process in sub 0.1 . .muM devices
KR100276387B1 (ko) * 1998-01-08 2000-12-15 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
JPH11330046A (ja) * 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2000294773A (ja) * 1999-04-06 2000-10-20 Fujitsu Ltd 半導体装置及びその製造方法
TW514992B (en) 1999-12-17 2002-12-21 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
GB2366076B (en) 2002-07-17
JP4808319B2 (ja) 2011-11-02
US6649490B1 (en) 2003-11-18
JP2001284452A (ja) 2001-10-12
DE10107125A1 (de) 2001-09-27
US6870268B2 (en) 2005-03-22
US20040058522A1 (en) 2004-03-25
CN1314707A (zh) 2001-09-26
KR20010091723A (ko) 2001-10-23
GB0101467D0 (en) 2001-03-07
KR100352909B1 (ko) 2002-09-16
GB2366076A (en) 2002-02-27
TW478108B (en) 2002-03-01
DE10107125B4 (de) 2004-02-26

Similar Documents

Publication Publication Date Title
CN1173396C (zh) 集成电路器件的形成方法及由该方法形成的集成电路器件
CN1177353C (zh) 在金属镶嵌栅极工艺中形成自对准接触焊盘的方法
KR100847308B1 (ko) 반도체 소자 및 그 제조 방법.
CN1237607C (zh) 于衬底上制造集成电路的方法
KR100772935B1 (ko) 트랜지스터 및 그 제조 방법
CN1497708A (zh) 半导体器件的制造方法及制成的半导体器件
CN1474436A (zh) 具有自对准节接触孔的半导体器件及其制造方法
JP5748195B2 (ja) 半導体装置及びその製造方法
TWI701763B (zh) 電晶體結構和半導體佈局結構
TWI459475B (zh) 製造半導體裝置之方法
JP5994938B2 (ja) 半導体装置の製造方法
CN1577823A (zh) 半导体器件及其制造方法
CN1458683A (zh) 具有增加的有效沟槽长度的半导体器件的制造方法
JP2012028805A (ja) 半導体装置の製造方法
JP2003289112A (ja) 半導体素子の製造方法
JP2012222285A (ja) 半導体装置およびその製造方法
US6514816B2 (en) Method of fabricating a self-aligned shallow trench isolation
WO2019109829A1 (zh) 绝缘栅双极型晶体管及其制造方法
KR100695868B1 (ko) 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
KR100983514B1 (ko) 반도체소자 제조 방법
CN1469434A (zh) 接触孔的形成方法
CN101047206A (zh) 具有增加的沟道面积的半导体器件及其制造方法
US20090140332A1 (en) Semiconductor device and method of fabricating the same
KR20100026222A (ko) 리세스 게이트를 갖는 반도체 장치 및 그 제조방법
US20070145531A1 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20041027