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Die
Erfindung betrifft ein Verfahren zum Herstellen einer ersten Kontaktlochebene
eines Speicherbausteins. Ein solcher Speicherbaustein ist in einen
Zellenfeldbereich und einen Logikbereich unterteilt, die jeweils
eine Anordnung von Gate-Elektrodenbahnen
auf der Halbleiteroberfläche
aufweisen. Die Erfindung betrifft dabei insbesondere einen dynamischen
Schreib-Lesespeicher mit wahlfreiem Zugriff (DRAM).
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DRAMs
weisen eine Vielzahl von Speicherzellen auf, die regelmäßig in Form
einer Matrix auf einer Halbleiterscheibe ausgebildet sind. Die Speicherzellen
setzen sich dabei aus einem Speicherkondensator und einem Auswahltransistor
zusammen. Bei einem Schreib- bzw. Lesevorgang einer Speicherzelle
wird der zugehörige
Speicherkondensator mit einer elektrischen Ladung, die der jeweiligen
Dateneinheit (Bit) entspricht, über
den zugehörigen
Auswahltransistor ge- bzw. entladen. Hierzu wird der Auswahltransistor
mit Hilfe von Wort- und Bitleitungen adressiert. Um die einzelnen
Speicherzellen adressieren und den Speicherzugriff steuern zu können, sind
auf dem DRAM vorzugsweise im Peripheriebereich zusätzliche
Bauelemente, insbesondere auch Schalttransistoren vorgesehen.
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Die
einzelnen Bauelemente werden in der Regel mit Hilfe der Planartechnik
realisiert. Die Planartechnik beinhaltet eine Abfolge von jeweils
ganzflächig
an der Halbleiteroberfläche
wirkenden Einzelprozessen, die über
geeignete Maskierungsschichten gezielt zur lokalen Veränderung
des Halbleitermaterials führen.
Die Auswahltransistoren im Zellenfeldbereich und die Schalttransistoren
im Logikbereich, die beide in der Regel als Feldeffekttransistoren
ausgelegt sind, werden dabei so ausgeführt, dass zwei hochdotierte
Diffusionsbereiche in der Siliziumscheibe ausgebildet werden, die
die Source-/ Drain-Elektroden bilden. Zwischen diesen beiden Diffusionsbereichen
ist weiterhin ein Kanal vorgesehen, über den eine elektrisch leitende
Verbindung mit Hilfe einer über
dem Kanal ausgebildeten Gate-Elektrode hergestellt werden kann.
Die Gate-Elektroden der Feldeffekttransistoren werden bei den DRAMs als
Gate-Elektrodenbahnen realisiert, die im Zellenfeldbereich die Wortleitungen
des DRAMs bilden. Quer über
die Gate-Elektrodenbahnen
im Zellenfeldbereich verlaufen die Bitleitungen, welche im Zwischenraum
zwischen zwei Gate-Elektrodenbahnen eine
leitende Verbindung mit einer entsprechenden Source-/Drain-Elektrode
des Auswahltransistors der gewünschten
Speicherzelle herstellen.
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Die
Bitleitungskontakte werden im DRAM-Herstellungsprozess in der Regel
als so genannte Self-aligned-Kontakte ausgebildet. Eine mögliche Prozessfolge
ist aus der WO 01/09946 A1 bekannt. Bei diesem Standardprozess werden
an den Seitenwänden
der Gate-Elektrodenbahnen isolierende Abstandshalter, so genannte
Spacer, aus Siliziumnitrid ausgebildet. Dann werden die Gate-Elektrodenbahnen
mit einer Maskenschicht vollständig
abgedeckt. Anschließend
werden mit Hilfe eines Lithografieschrittes die Bereiche festgelegt,
an denen später
die Bitleitungskontakte der Auswahltransistoren erzeugt werden sollen.
Diese Bereiche der Maskenschicht werden dann mit Hilfe einer selektiven Ätzung geöffnet. In
einem abschließenden
Prozessschritt wird dann die Kontaktöffnung mit leitendem Material aufgefüllt.
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Nachteilhaft
an dieser Standardprozessfolge ist, dass der Abstand zwischen den
nebeneinander liegenden Gate-Elektrodenbahnen,
zwischen denen der Bitleitungskontakt ausgeführt werden soll, durch die
Siliziumnitrid-Spacer eingeengt wird, was den Kontaktöffnungsprozess
schwierig gestaltet. Der Siliziumnitrid-Spacer im Kontaktloch führt darüber hinaus
wegen seiner hohen Dielektrizitätskonstante
zu einer starken Kopplung zwischen dem leitenden Material im Bitleitungskontakt
und den Gate-Elektrodenbahnen, wodurch die e lektrischen Eigenschaften
der Speicherzelle beeinträchtigt
werden. Der Einsatz von Siliziumnitrid als Spacer-Material hat außerdem den Nachteil,
dass aufgrund der geforderten gerichteten Ätzung zum Öffnen der Maskenschicht ein Ätzprozess
mit einem hohen Sputter-Anteil erforderlich ist, wodurch die Gate-Elektrodenbahnen
insbesondere im oberen Kantenbereich angegriffen und beschädigt werden
können,
was dann zu Kurzschlüssen
zwischen den Bitleitungskontakten und den Gate-Elektrodenbahnen führen kann.
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Eine
verbesserte Prozessführung
bei der Bitleitungskontaktherstellung, bei der auf den Einsatz von
Siliziumnitrid-Spacern
zwischen den Gate-Elektrodenbahnen verzichtet wird, ist aus der
US 6 287 905 B2 der
US 5 723 381 bekannt. Diese
Druckschriften beschreiben ein Verfahren zum Herstellen einer Kontaktlochebene
in einem DRAM, bei dem die Bitleitungskontakte mit Hilfe einer Opferschicht
erzeugt werden. Hierzu werden auf dem Halbleitersubstrat mit den äquidistant
beabstandeten Gate-Elektrodenbahnen zuerst eine Isolatorschicht
und dann eine Opferschicht abgeschieden, auf der dann mit Hilfe
eines Lithografieschrittes Lackstöpsel zum Festlegen der Bitleitungskontaktöffnungen
ausgebildet werden. Anschließend
wird die Opferschicht anisotrop geätzt, wobei die Lackstöpsel mit
den darunter liegenden Opferschichtblöcken stehen bleiben. Dann wird
eine Füllschicht
erzeugt und die Opferschichtblöcke
aus der Füllschicht
entfernt. Nach dem Freiätzen
der Halbleiteroberfläche
im Bereich der Bitleitungskontaktöffnungen werden diese dann
mit leitendem Material aufgefüllt.
Diese Prozessführung
hat den Vorteil, dass auf den Einsatz von Siliziumnitrid-Spacern an
den Gate-Elektrodenbahnen
verzichtet werden kann. Weiterhin kann die Entfernung der Opferschichtblöcke aus
der Füllschicht
mit Hilfe einer isotropen Ätzung
ohne Strukturierungskomponenten durchgeführt werden, wodurch gewährleistet
wird, dass die Gate-Elektrodenbahnen durch die Ätzung nicht beschädigt werden.
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Nachteilhaft
ist jedoch die aufwändige
und kostspielige Prozessführung
zum Ausbilden der Opferschicht. Insbesondere ist es erforderlich,
die Opferschicht plan auszubilden, um freistehende Lackstrukturen
herstellen zu können.
Die Planarisierung fordert in der Regel einen zusätzlichen
CMP-Schritt, einen so genannten Blind-Polishing-Prozess, bei dem
Poliervorgang nach einer vorgegebenen Zeit abgebrochen wird. Hierbei
besteht die Gefahr, dass aufgrund der unterschiedlichen Schichtdicken
der Opferschicht auf den verschiedenen Bereichen der Halbleiterscheibe,
insbesondere im Zellenfeldbereich und im Logikbereich aufgrund eines
unterschiedlichen Polierverhaltens unebene Oberflächen entstehen.
Darüber
hinaus gestaltet sich wegen der planen Opferschichtoberfläche die
Justierung der Belichtungsmaske, die die Struktur der Bitleitungskontakte als
Entwurfsebene enthält,
schwierig. Die Justierung der Belichtungsmaske erfolgt in der Regel
anhand von Justiermarken, die optisch über ihre Oberflächentopologie
erfasst werden. Die plane Opferschicht wirkt hier wie ein Spiegel,
der das Erfassen der unter der Opferschicht liegenden Justiermarken schwierig
macht. Dies gilt auch für
die nach der Ausbildung der Lackstrukturen anhand der Justiermarken
erfolgenden Lagekontrolle, um Mittellagefehler zwischen den zu überlagernden
Strukturen festzustellen.
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Aus
der US 2003/8453 A1 ist ein Verfahren mit den Merkmalen des Oberbegriffs
des Anspruchs 1 bekannt, bei dem ähnlich wie bei der Prozessführung in
der
US 6,287,905 B2 vorgegangen
wird, wobei zusätzlich
die erste Maske auch bereits über
dem Logikbereich ausgebildet wird. Die
DE 101 07 125 A1 lehrt
weiter ein Verfahren, bei dem eine Opferisolationsschicht zur Herstellung
einer ersten Kontaktlochebene zuerst abgeschieden und dann unter
die Höhe
der Gate-Strukturen im Zellenfeld zurückgeätzt wird. Anschließend wird
die Opferisolationsschicht mithilfe einer Maske auf dem Zellenfeldbereich
im Logikbereich entfernt und dann mithilfe einer weiteren Maske
auf den Logikbereich im Zellenfeldbereich. Aus der
EP 0 588 009 A2 ist eine
Opferschicht zur Herstellung einer ersten Kontakt lochebene bekannt, wobei
durch die Resistschichten zuerst im Zellenfeldbereich und anschließend im
Logikbereich ein Kontaktloch geätzt
wird, welche sofort nach der Kontaktlochätzung mit Kontaktmaterial gefüllt werden.
Abschließend
wird dann die Opferschicht wieder entfernt. Aus der US 2004/29372
A1 sowie der
US 6,306,760
B1 sind Verfahren zum Herstellen einer Kontaktlochebene
bekannt, bei denen wechselseitig eine Abdeckung von Zellenfeld-
bzw. Logikbereich erfolgt. Die US 2004/29372 A1 offenbart dabei
weiter eine Spacer-Ätzung
an den Gate-Elektroden im Zellenfeldbereich und nachfolgend eine
Implantation im Substrat im Logikbereich. Die
US 6,306,760 B1 stellt eine
Spacer-Ätzung
an Gate-Elektkroden und eine nachfolgende Kontaktlochätzung dar.
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Aufgabe
der Erfindung ist es deshalb, eine optimierte Prozessführung zum
Herstellen einer ersten Kontaktlochebene eines Speicherbausteins
bereitzustellen, die eine geringe Kopplungskapazität zwischen
Bitleitungskontakten und Gate-Elektrodenbahnen
aufweist, eine zuverlässige
und beschädigungsfreie
Kontaktherstellung ermöglicht
und sich durch eine einfache und kostengünstige Prozessführung auszeichnet.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst. Bevorzugte
Weiterbildungen sind in den abhängigen
Ansprüchen
angegeben.
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Gemäß der Erfindung
wird zum Herstellen einer ersten Kontaktlochebene eines Speicherbausteins
auf einem Halbleitersubstrat mit einem Zellenfeldbereich, der eine
Anordnung von nebeneinander liegenden Gate-Elektrodenbahnen auf
der Halbleiteroberfläche
aufweist, und einem Logikbereich, eine Isolatorschicht auf der Halbleiteroberfläche erzeugt. Anschließend wird
eine Opferschicht auf der Isolatorschicht ausgebildet, wobei die
Bereiche zwischen den nebeneinander liegenden Gate-Elektrodenbahnen
im Wesentlichen aufgefüllt
und die Gate-Elektrodenbahnen überdeckt
werden. Dann wird eine erste Maskenschicht abgeschieden und strukturiert,
um eine Abdeckung auf der Opferschicht über den Bitleitungskontaktöffnungen
zwischen den nebeneinander liegenden Gate-Elektrodenbahnen im Zellenfeldbereich
und über
dem Logikbereich auszubilden. Durch anisotropes Ätzen wird dann die Maskenstruktur
in die Opferschicht übertragen,
wobei die Isolatorschicht auf der Halbleiteroberfläche zwischen
den Maskenschichtabdeckungen freigelegt wird. Nach dem Entfernen
der ersten Maskenschichtabdeckung wird eine zweite Maskenschicht
großflächig abgeschieden
und strukturiert, um eine Maskenschichtabdeckung über dem
Zellenfeldbereich auszubilden. Anschließend wird die Opferschicht
im Logikbereich entfernt. Nach dem Entfernen der zweiten Maskenschichtabdeckung
wird eine Füllschicht
zwischen den stehengebliebenen Opferschichtblöcken über den Bitleitungskontaktöffnungen
erzeugt und anschließend
das Opferschichtmaterial aus der Füllschicht herausgeätzt. Nach
dem Entfernen der freigelegten Isolatorschicht in den Kontaktöffnungen werden
diese dann mit leitendem Material aufgefüllt, um die Bitleitungskontakte
auszubilden.
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Durch
die erfindungsgemäße Prozessführung besteht
die Möglichkeit
gegenüber
der Standardprozessfolge zum Ausbilden von Bitleitungskontakten
auf Siliziumnitrid-Spacern in den Kontaktöffnungen zu verzichten. Durch
das Vorsehen von Opferschichtblöcken
zur Definition der Kontaktöffnungen,
die von einer Füllschicht
eingefasst werden, kann zum Herausätzen der Opferschichtblöcke aus der
Füllschicht
dann ein anisotroper Ätzprozess
eingesetzt werden, der gewährleistet,
dass die Gate-Elektrodenbahnen um die Bitleitungskontakte herum
nicht beschädigt
werden. Gleichzeitig kann bei der Ausbildung der Opferschicht auf
einen Planarisierungsprozess verzichtet werden, wodurch die Justierung
der Belichtungsmaske zum Definieren der Bitleitungskontaktöffnungen
und das Überprüfen der Lagegenauigkeit
der dann ausgebildeten Maskenstruktur wesentlich erleichtert wird.
Durch den Einsatz einer Blockmaske nach dem Ausbilden der Opferschichtblöcke im Zellenfeldbereich,
die die Opferschichtblöcke
schützt,
wird gewährleistet,
dass die Opferschicht im Logikbereich vollständig entfernt wird. Bei der
Verwendung einer nicht planarisierten Opferschicht zum Ausbilden
der Bitleitungskontakte besteht nämlich die Gefahr, dass bei
der Opferschichtätzung
Opferschichtreste im Logikbereich zurückbleiben, die dann zu einer
elektrischen Kopplung mit Leiterbahnen in diesem Bereich führen können, was
dann die elektrischen Eigenschaften des DRAMs negativ beeinflussen
würde.
Die zusätzliche Opferschichtätzung im
Logikbereich nach dem Ausbilden der Opferschichtblöcke im Zellenfeldbereich mit
Hilfe einer Blockmaske sorgt zuverlässig dafür, dass solche Opferschichtreste
komplett entfernt werden.
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Gemäß einer
bevorzugten Ausführungsform wird
die erste Maskenschicht zweistufig ausgebildet mit einer ersten
planarisierenden Schicht, vorzugsweise einer Antireflexionsschicht
auf der Opferschicht und dann einer Lackschicht. Die Antireflexionsschicht,
auf der dann die Maske zum Festlegen der Bitleitungskontaktöffnungen
strukturiert wird, sorgt dafür,
dass auch kleinste Maskenstrukturen zuverlässig auf der Opferschicht ausgebildet
werden können.
Um kleinste Strukturen ausbilden zu können, ist dabei bevorzugt die
erste Maskenstruktur als Lackmaske auszubilden, was im Vergleich
zu der Verwendung von Hartmasken die Prozessführung vereinfacht.
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Die
Erfindung wird anhand der beigefügten Zeichnungen
näher erläutert. Es
zeigen
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1 bis 12 eine
mögliche
Ausführungsform
einer erfindungsgemäßen Prozessfolge zum
Herstellen einer Bitleitungskontaktebene in einem DRAM, wobei jeweils
schematisch Querschnitte durch eine Siliziumscheibe in verschiedenen
Prozessstadien der Prozessfolge dargestellt sind.
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Die
Erfindung wird beispielhaft anhand einer Prozessfolge zum Herstellen
einer Bitleitungskontaktebene in einem DRAM-Baustein mit einem Zellenfeldbereich
und einem Logikbereich auf einer Siliziumscheibe erläutert. Die
Erfindung lässt
sich jedoch auch zum Herstellen anderer integrierter Halbleiterbauelemente,
z.B. Embedded DRAM- oder SRAM-Bausteinen einsetzen, die unterschiedliche Funktionsbereiche
aufweisen.
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In
den Figuren ist jeweils ein Querschnitt durch einen Ausschnitt einer
vorstrukturierten Siliziumscheibe dargestellt, auf der ein Zellenfeldbereich und
ein peripherer Logikbereich vorgesehen sind. Die Speicherzellen
des DRAMs setzen sich dabei aus einem Auswahltransistor und einem
Speicherkondensator zusammen. Der periphere Logikbereich enthält verschiedene
weitere Bauelemente, insbesondere Schalttransistoren zum Ansteuern
der Speicherzellen.
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Ausgangspunkt
des erfindungsgemäßen Verfahrens
ist eine vorstrukturierte Siliziumscheibe 10, auf der ein
Zellenfeldbereich 20, dargestellt durch vier parallel verlaufende
Gate-Elektrodenbahnen 21 und
ein davon abgetrennter Logikbereich 30, dargestellt durch
eine weitere Gate-Elektrodenbahn 31, ausgebildet sind.
Die Gate-Elektrodenbahnen 21, 31 bestehen aus
einem Schichtenstapel, der sich aus einer ersten leitenden Schicht 211, 311,
z.B. einer hoch dotierten Polysiliziumschicht, und einer zweiten
vorzugsweise ebenfalls leitenden Kontaktschicht 212, 312,
z.B. einer Wolfram- und/oder Wolframnitridschicht, zusammensetzt.
Der Gate-Elektrodenstapel wird dabei von einer Deckschicht 213, 313 abgedeckt,
die den leitenden Schichtstapel vor Beschädigungen durch die nachfol genden
Prozessschritte schützen
soll. Die Deckschicht 213, 313 besteht in der
Regel aus Siliziumnitrid oder Siliziumoxynitrid und hat eine Dicke
von ca. 50 nm.
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Auf
der so vorstrukturierten Siliziumscheibe 10 mit den Gate-Elektrodenbahnen 21, 31 wird
eine dünne
als Diffusionsbarriere dienende Schicht, vorzugsweise eine Siliziumdioxid-Schicht 11 abgeschieden.
Die Siliziumdioxid-Schicht 11 wird dabei vorzugsweise mit
Hilfe eines LPCVD-Verfahrens erzeugt, was eine hohe Schichtenkonformität gewährleistet.
Anschließend
wird in einem weiteren Prozessschritt ebenfalls vorzugsweise mit
Hilfe des LPCVC-Verfahrens eine Opferschicht, vorzugsweise eine
Polysiliziumschicht 12 großflächig abgeschieden. Die Schichtdicke
der Polysiliziumschicht 12 ist dabei wenigstens ein- bis
dreimal die Höhe
der Gate-Elektrodenbahnen 21, 31. Wie 1 zeigt,
ist auf der Oberfläche
der Polysiliziumschicht 12 die Resttopologie der Struktur
der darunter liegenden Gate-Elektroden-Bahnen 21, 31 erkennbar.
Hierdurch wird gewährleistet,
dass Justiermarken unter der Polysiliziumschicht 12, die
zum Ausrichten von Belichtungsmasken sowie zum Bestimmen der Lagegenauigkeit
einer Maskierungsschicht in Bezug auf die darunter liegende Schicht
dienen, auf einfache Weise optisch erfasst werden können. Bei
einer vollständig
planen Operschichtoberfläche
besteht die Gefahr, dass diese wie ein Spiegel wirkt, was die optische
Justiermarkenerfassung erschwert.
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Um
auf der Polysiliziumschicht 12 die Bereiche der Bitleitungskontakte
zum Anschluss der Auswahltransistoren der Speicherzellen im Zellenfeldbereich
auf der Siliziumscheibe 10 festzulegen, wird ein Lithografieprozess
ausgeführt.
Hierzu wird zuerst eine Antireflexionsschicht 13 und anschließend eine Lackschicht 14 aufgebracht.
Die Antireflexionsschicht 13 sorgt für eine verbesserte Belichtung
der Lackschicht 14, da die Antireflexionsschicht 13 Reflexionen
von Licht an der Grenzfläche
zwischen Lackschicht und Antireflexionsschicht verhindert werden. Weiterhin
wird durch die Antireflexions schicht 13 eine plane Oberfläche zur
Aufbringung der Lackschicht 14 hergestellt, wodurch eine
im Wesentlichen einheitliche Lackschichtdicke und damit eine gleichmäßige Belichtung
der gesamten Lackschicht gewährleistet wird.
Darüber
hinaus sorgt die Antireflexionsschicht 13 für eine verbesserte
Haftung der Lackschicht 14, so dass auch kleinste Lackstrukturen
ausgebildet werden können.
Die Lackschicht 14 wird mit Hilfe einer ersten Belichtungsmaske 41,
die die Bereiche im Zellenfeldbereich 20 definiert, in
denen die Bitleitungskontaktöffnungen
zwischen den nebeneinander liegenden Gate-Elektrodenbahnen 21 ausgebildet werden
sollen, belichtet. Die Belichtungsmaske 41 deckt darüber hinaus
neben den für
Bitleitungskontakte vorgesehenen Bereichen im Zellenfeldbereich zusätzlich den
Logikbereich 30 ab. Ein Querschnitt durch die Siliziumscheibe
beim Belichtungsvorgang ist in 1 gezeigt.
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Nach
dem Belichten der Lackschicht 14 wird diese entwickelt,
um die belichteten Bereiche der Lackstruktur abzulösen. Es
ergibt sich dann ein Querschnitt durch die Siliziumscheibe 10,
wie er in 2 gezeigt ist, bei dem auf der
Antireflexionsschicht 13 Lackstöpsel 14 ausgebildet
sind, die die für
Bitleitungskontakte vorgesehenen Bereiche im Zellenfeldbereich 20 sowie
den kompletten Logikbereich 30 abdecken. Die Lackmaskenstruktur 14 wird dann
mit einem ersten anisotropen Ätzschritt
in die darunter liegende Antireflexionsschicht 13 übertragen.
Ein Querschnitt durch die Siliziumscheibe 10 nach diesem
anisotropen Ätzschritt
ist in 3 dargestellt. Unter Verwendung der Blöcke aus
Antireflexionsschicht 13 und Lackschicht 14 als
Maske wird dann in einem nächsten
Prozessschritt eine anisotrope Opferschichtätzung der Polysiliziumschicht 12 ausgeführt, wobei,
wie in 4 gezeigt, im Bereich der Bitleitungskontakte
im Zellenfeldbereich 20 Opferschichtblöcke aus der Polysiliziumschicht 12 mit Antireflexions-
und Lackabdeckung 13, 14 verbleiben. Gleichzeitig
wird auch der Logikbereich 30 vom Schichtenstapel aus Polysilizi umschicht 12,
Antireflexionsschicht 13 und Lackschicht 14 abgedeckt.
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Nach
der Opferschichtätzung
werden, wie in 5 gezeigt, die verbleibende
Lackschicht 14 und die darunter liegende Antireflexionsschicht 13 entfernt.
Dann wird mit einem Aufschleuderschritt eine weitere Maskierungsschicht 16,
wiederum vorzugsweise eine einfach aufzubringende Lackschicht, auf der
Siliziumscheibe 10 aufgebracht und mit einer einfachen
zweiten Belichtungsmaske (nicht gezeigt), die den Zellenfeldbereich 20 abdeckt,
belichtet. Durch Entwickeln der Lackschicht 16 wird dann
eine Blockmaske, wie in 6 gezeigt, ausgebildet, die
die Polysiliziumschicht 12 im Logikbereich 30 im Wesentlichen
freilegt. Die Blockmaske 16 kann dabei so ausgelegt werden,
dass sie die gesamte Polysiliziumschicht 12 im Logikbereich 20 freigibt
oder auch wie in 6 gezeigt, die Polysiliziumschicht 12 in
einem Grenzbereich des Logikbereichs 20 leicht überlappt.
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Mit
Hilfe der Blockmaske 16 wird dann durch eine Ätzung die
Polysiliziumschicht 12 aus dem Logikbereich 30 entfernt.
Ein Querschnitt durch die Siliziumscheibe 10 nach der Opferschichtätzung ist
in 7 gezeigt. Anschließend wird dann durch eine weitere
Lackätzung,
wie in 8 dargestellt, die Blockschicht 16 entfernt.
Auf der Siliziumscheibe 10 sind dann Polysiliziumblöcke 12 im
Zellenfeldbereich 20, die die Bitleitungskontakte definieren,
ausgebildet. Weiterhin können,
wie in 8 gezeigt, Restbereiche der Polysiliziumschicht 12 im
Grenzbereich zwischen Zellenfeldbereich 20 und Logikbereich 30 stehen
bleiben. Diese Polysiliziumreste sind unproblematisch für den weiteren
Prozessablauf, da sie weit entfernt von später ausgebildeten Leiterbahnen
auf der Siliziumscheibe 10 angeordnet sind, so dass die Gefahr
einer elektrischen Kopplung, die die elektrischen Eigenschaften
des DRAMs beeinträchtigen würde, vernachlässigbar
ist. Es besteht jedoch auch die Möglichkeit wie vorstehend erläutert, die
Blockschicht 16 so auszubilden, dass die Polysiliziumschicht im
Logikbereich 20 komplett entfernt wird und keine Reste
an der Grenzlinie verbleiben, was für eine Verdrahtung von Zellenfeld
und Peripherie von Vorteil ist.
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Durch
den Einsatz der Blockmaske 16 und der nachfolgenden Opferschichtätzung wird
auf jeden Fall zuverlässig
dafür gesorgt,
dass keine Opferschicht im Logikbereich zurückbleibt, die elektrischen Eigenschaften
des DRAMs beeinträchtigen
könnte.
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Ausgehend
von dem in 8 gezeigten Prozessstadium können dann
durch die freigelegten Oberflächen
der Siliziumscheibe 10 hindurch mit Hilfe von Standardprozessen
die zum Ausbilden der DRAM-Bauelemente notwendigen Dotierungen in der
Siliziumscheibe 10 ausgeführt werden. Nach dem Ausbilden
der dotierten Gebiete auf der Siliziumscheibe 10 werden
in einem nächsten
Schritt eine Liner-Schicht 17 als Diffusionsbarriere, vorzugsweise eine
Siliziumnitridschicht, aufgebracht. Auf dieser Liner-Schicht 17 wird
dann eine glasartige Schicht, vorzugsweise eine BPSG-Schicht 18,
abgeschieden, die zur Verdichtung und Planarisierung einem Heizschritt ausgesetzt
wird. Anschließend
wird die BPSG-Schicht 18 mit Hilfe eines chemisch-mechanischen
Poliervorgangs planarisiert, wobei die Opferschichtblöcke 12,
die die Bitleitungskontakte definieren, freigelegt werden. Ein Querschnitt
durch die Siliziumscheibe nach dem Polierschritt der BPSG-Schicht 18 ist
in 8 gezeigt.
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In
einer weiteren Prozessfolge wird dann die Oberfläche der Siliziumscheibe 10 im
Bereich der Bitleitungskontakte geöffnet. Hierzu wird in einem
ersten Schritt die Polysiliziumblöcke 12 aus der BPSG-Schicht
komplett entfernt. Die Opferschichtätzung kann dabei hoch selektiv
durchgeführt
werden, da es nicht erforderlich ist, eine Strukturierung vorzunehmen.
Die Opferschichtätzung
muss deshalb auch keine Sputter-Komponente
enthalten. Ein Querschnitt durch die Siliziumscheibe nach dem Entfernen
der Opferschicht aus den Kontakt öffnungen
ist in 10 dargestellt. Anschließend wird,
wie in 11 gezeigt, mit Hilfe einer
isotropen Ätzung
die Siliziumdioxidschicht 11 in den Bitleitungskontaktöffnungen entfernt.
Für das
Freiätzen
der Siliziumscheibe 10 wird vorzugsweise ein hoch selektiver
Siliziumdioxid-Ätzprozess,
der sich durch ein gutes Ätzverhalten von
Siliziumdioxid im Bereich tiefer Kontaktöffnungen auszeichnet, eingesetzt.
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Anschließend werden
mit weiteren Prozessschritten, die aus dem Standard-DRAM-Herstellungsprozess
bekannt sind, die Bauelemente im Logikbereich 30 ankontaktiert.
Zum Ausbilden der Kontakte werden, wie in 12 gezeigt,
dann alle Kontaktöffnungen
mit leitendem Material, z.B. Wolfram, verfüllt. Hierzu können alle
bekannten Materialabscheideverfahren eingesetzt werden. 12 zeigt
einen Querschnitt durch die Siliziumscheibe nach dem Verfüllen der
Kontaktöffnungen
mit dem leitenden Material 19. Zum Ausbilden der ersten
Metallisierungsebene wird dann eine weitere großflächige Abscheidung eines leitenden
Materials, insbesondere eines Metalls wie Wolfram oder Aluminium,
vorgenommen. Diese Metallebene wird mit Hilfe eines Fotolithografieprozesses
strukturiert, um die Verdrahtungsebene der Bitleitungskontakte im
Zellenfeldbereich und die Kontakte im Logikbereich anzuschließen.
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Mit
der erfindungsgemäßen Prozessfolge
ist es möglich,
insbesondere Bitleitungskontakte bei DRAMs durch Verwendung einer
Opferschicht und Ausbildung von Opferschichtblöcken ohne Einsatz von Siliziumnitrid-Spacern
zwischen den Gate-Elektrodenbahnen,
auszuführen.
Gleichzeitig wird durch die getrennte Maskierung des Zellenfeldbereiches und
die Freiätzung
des Logikbereichs von der Opferschicht ermöglicht, die Opferschicht mit
einer Resttopologie im Zellenfeldbereich, die ein vereinfachtes Justieren
und Lageprüfen
der Maskierungsschicht gewährleistet,
auszuführen.
Das Freiätzen
des Logikbereichs sorgt dafür,
dass kein Operschichtmaterial in Bereichen zurückbleibt, wo es die elektrischen Eigenschaften
des Bauelementes beeinträchtigen könnte.