DE112004002491B4

DE112004002491B4 - Verfahren zur Herstellung einer kontaktlosen Speicheranordnung

Info

Publication number: DE112004002491B4
Application number: DE112004002491T
Authority: DE
Inventors: Everett B. Lee
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2003-12-31
Filing date: 2004-12-22
Publication date: 2012-03-01
Anticipated expiration: 2024-12-23
Also published as: DE112004002491T5; WO2005067048A3; US7919377B2; TW200522279A; WO2005067048A2; US20050139935A1; US20080160711A1; US7368781B2; CN1898792A; KR100851465B1; KR100958963B1; TWI264089B; KR20070004608A; KR20080063858A

Abstract

Es wird ein Verfahren zur Formung einer kontaktlosen Flash-Speicherzellenanordnung offenbart. Nach einer Ausführungsform der Erfindung wird eine Vielzahl von aktiven Regionen auf dem Substrat geformt. Eine Isolierschicht wird dann über den aktiven Regionen aufgetragen, und ein Abschnitt der Isolierschicht wird dann entfernt, um einen eindimensionalen Schlitz zu formen und Zugang zu den aktiven Bereichen zu gewähren. Ein Bitleitung wird dann im Schlitz in Kontakt mit den aktiven Regionen geformt.

Description

GEBIET DER ERFINDUNG
Die Erfindung betrifft ein Verfahren zur Herstellung einer kontaktlosen Speicheranordnung.
STAND DER TECHNIK
Halbleiterbauelemente wie Transistoren können auf Siliziumsubstraten geformt werden. Ein Transistor zum Beispiel umfaßt eine Source, einen Drain und ein Gatter, die in oder auf einem Siliziumsubstrat geformt sind. Source und Drain können geformt werden, indem dotierte Regionen im Silizium erzeugt werden, und das Gatter kann Polysilizium sein, das auf das Substrat aufgetragen wird. Eine Isolierschicht kann über dem Substrat und den Transistoren, die im Substrat geformt sind aufgetragen werden, um die aktiven Regionen des Substrats zu isolieren. Damit das Halbleiterbauelement funktioniert, werden elektrische Verbindungen mit den verschiedenen Komponenten des Transistors hergestellt. Abschnitte der Isolierschicht können entfernt werden, um Zugang zu dem Substrat und den darunterliegenden Halbleiterbauelementen zu gewähren.
1A–C veranschaulichen eine Flash-Speicherzellenanordnung 100 nach dem Stand der Technik 1A zeigt eine Draufsicht einer Flash-Speicherzellenanordnung 100. Die Anordnung 100 zeigt einen Abschnitt eines typischen NOR-Flash-Speicherzellenanordnung. Die Anordnung 100 umfaßt mehrere Drain-Kontakte 102 und mehrere Source-Kontakte 104. Die Kontakte 102 und 104 können ein leitendes Material wie z. B. Wolfram umfassen. Die Gatter für die Transistoren sind durch Wortleitungen 106 verbunden, und die Drains für die Transistoren sind durch Bitleitungen 108 verbunden. Um eine bestimmte Zelle zu programmieren oder zu löschen, wird ein Signal an der entsprechenden Wortleitung und Bitleitung entlang gesendet. Zum Beispiel, um die Speicherzelle zu programmieren oder zu löschen, die mit dem Kontakt 102a verbunden ist, wird ein Impuls durch die Bitleitung 108a und durch die Wortleitung 106a gesendet, die über den Source-Kontakt 104a und den Source-Streifen 108d durch die gemeinsame Source-Schiene gekoppelt sind.
1B zeigt eine Querschnittsansicht der Anordnung 100. Wie in 1B zu sehen ist, verbinden die Wortleitungen 106 die Steuergatter, die für die Speicherzelle erforderlich sind, und sind über den schwebenden Gattern 110 angeordnet. Eine Interpolyoxidschicht wie z. B. eine dielektrische Oxid/Nitrid/Oxid(ONO)-Schicht ist zwischen den Gatters angeordnet, um eine Isolierung und ein Tunneloxid zwischen dem Substrat 112 und den schwebenden Gatters 110 vorzusehen. 1C zeigt eine andere Querschnittsansicht der Anordnung 100. Die Schicht 108 ist typischerweise entweder ein geätztes Aluminium-Metallmuster oder ein durch einen Damascene-Prozeß kupfergefüllter Graben. Die Isoliergraben 114 laufen durch das Substrat 112 und trennen die Diffusionsregionen 116 im Substrat 112.
Die Kontakte 102 und 104 können durch einen Prozeß mit selbstjustierten Kontakten (SAC) geformt werden. Diese Technik beinhaltet typischerweise das Formen einer isolierenden Schutzschicht aus Siliziumnitrid (Si₃N₄) über und um die Gatter herum. Eine andere Isolierschicht aus Siliziumdioxid (SiO₂) wird dann auf dem Gatter und dem Substrat aufgetragen. Ein Loch wird dann bemustert und in der Siliziumdioxidschicht geätzt, wodurch ein SAC-Loch geformt wird, das an die Siliziumnitrid-Sperrschicht angrenzt und einen Bereich der Source- oder Drain-Tasche freilegt. Ein Kontaktmaterial kann dann im Kontaktloch aufgetragen werden, um einen elektrischen Kontakt zur Source- oder Drain-Tasche zu formen.
Wie in 1A zu sehen, sind die Kontakte 102 und 104 rechteckig, und die Länge und Breite der Öffnungen sind von vergleichbarer Größe. Um die Öffnungen zu formen, die für die rechteckigen Kontakte erforderlich sind, muß ein zweidimensionales Maskenmuster verwendet werden. Doch die genaue Abbildung von zweidimensionalen Mustern kann mit abnehmender Strukturgröße schwierig werden. 2A und 2B zeigen Ansichten von Öffnungen, die in einem Interlayer-Dielektrikum (ILD) geformt sind. 2A zeigt eine Draufsicht des ILDs 200. 2B zeigt eine Querschnittsansicht des ILDs 200. Mehrere Öffnungen 202 sind im ILD 200 geformt. Die Öffnungen 202 gewähren Zugang zu den Halbleiterstrukturen auf einem Substrat und werden später mit einem leitenden Material gefüllt, um Kontakte zu erzeugen. Wie zu sehen ist, ist zwischen den Öffnungen 202 unabsichtlich ein vertiefter Abschnitt 204 erzeugt worden. Die Linien 206 stellen die beabsichtigte Form der Öffnungen dar. Eine kleine Strukturgröße kann dazu führen, daß die genaue Abbildung von zweidimensionalen Masken nicht mehr möglich ist.
US 5 734 607 A offenbart ein Verfahren zur Herstellung eines Flash-Speicherzilenarrays, in dem Öffnungen in einer Schicht bis zu den Drains geformt werden. Jede Öffnung stellt einen Zugang zu einer Drainregion bereit. Eine Barriereschicht wird auf der Drainregion und eine Bitleitung auf der Barriereschicht deponiert.
US 6 107 670 A offenbart eine Speicheranordnung mit einer barrierelosen Kontaktierung der Draingebiete.
ZUSAMMENFASSUNG DER ERFINDUNG
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, das Verfahren zur Herstellung einer kontaktlosen Speicheranordnung zu vereinfachen, insbesondere die Zahl der Herstellungsschritte zu reduzieren.
Die Aufgabe wird durch das Verfahren gemäß dem unabhängigen Anspruch 1 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen 1 bis 14.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A–C zeigen eine Flash-Speicherzellenanordnung nach dem Stand der Technik.
2A und 2B zeigen Ansichten von Öffnungen, die in einem Interlayer-Dielektrikum (ILD) geformt sind.
3A–C zeigen eine kontaktlose Flash-Speicherzellenanordnung nach einer Ausführungsform der Erfindung.
4 zeigt eine Ausführungsform zum Formen einer kontaktlosen Zellenanordnung.
5A–5S veranschaulichen den in 4 beschriebenen Prozeß.
6A–C veranschaulichen die Abbildung einer Resist-Schicht mit einem Belichtungssystem außerhalb der Achse.
AUSFÜHRLICHE BESCHREIBUNG
Hierin wird eine Verfahren und eine Vorrichtung für eine kontaktlose Flash-Speicheranordnung beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt. Doch es versteht sich, daß diese Ausführungsformen ohne diese spezifischen Details umgesetzt werden können. Zum Beispiel können die hierin beschriebenen Materialien durch wohlbekannte äquivalente Materialien ersetzt werden, und dementsprechend können die besonderen Halbleiterverarbeitungstechniken, die offenbart werden, durch wohlbekannte äquivalente Techniken ersetzt werden. In anderen Fällen wurden wohlbekannte Strukturen und Techniken nicht im Detail gezeigt, um das Verständnis dieser Erfindung nicht zu erschweren.
Nach einer Ausführungsform der vorliegenden Erfindung umfaßt eine Flash-Speicherzellenanordnung eine kontaktlose Bitleitungsstruktur. Nach dieser Ausführungsform werden die Kontakte und die Bitleitung des Stands der Technik durch eine integrierte Struktur ersetzt, die durch einen Einzelprozeß geformt wird. Eine Flash-Speicherzellenanordnung wird durch einen Prozeß geformt, der dem entspricht, der zur Formung einer Struktur mit selbstjustierten Kontakten (SAC) verwendet wird, doch statt zweidimensionale Öffnungen für Einzelkontakte zu formen und später eine Bitleitung über den Kontakten zu formen, wird ein eindimensionaler Schlitz geformt, und ein Abschluß, wie z. B. eine geeignete leitende Schicht, wird im Schlitz aufgetragen. Der „eindimensionale” Schlitz weist eine Länge auf, die viel größer ist als seine Breite, und die Breite ist daher im Vergleich zur Länge insignifikant. Auf diese Weise werden die „Kontakte” und die Bitleitung zusammen geformt, und die Öffnung im Interlayer-Dielektrikum (ILD) kann durch eindimensionale Abbildung geformt werden. Die eindimensionale Abbildung ermöglicht eine kleinere Strukturgröße als die zweidimensionale Abbildung, wodurch engere Speicherzellendichten erleichtert werden.
3A–C veranschaulichen eine kontaktlose Flash-Speicherzellenanordnung nach einer Ausführungsform der Erfindung. 3A zeigt eine Draufsicht der Zellenanordnung 300, und 3B und 3C zeigen Querschnittsansichten der Zellenanordnung 300. 3B ist eine Sicht entlang der Linie A 312 in 3A. 3C zeigt eine Sicht entlang der Linie B 314 in 3A. Die Bitleitungen 302 stehen nun mit den aktiven Regionen des Substrats 304 in Kontakt. Deshalb integrieren die Bitleitungen 302 die Funktion der zuvor verwendeten Kontakte. Statt eine Bitleitung und mehrere Kontakte einzeln formen zu müssen, können sie zusammen geformt werden, wodurch die Zahl der Prozeßschritte reduziert wird. Da die Bitleitung 302 die alten Kontakte integriert, ist die Anordnung 300 daher „kontaktlos”. Da eine Bitleitung 302 in einer Öffnung geformt werden kann, die als ein Schlitz abgebildet werden kann, kann die Strukturgröße der Anordnung 300 reduziert werden, weil die eindimensionale Abbildung eine genaue Abbildung bei kleineren Strukturgrößen ermöglicht. Die Steuergatter 306, die schwebenden Gatter 308 und die Isoliergräben entsprechen denen früherer Flash-Speicherzellenanordnungen. Die Bitleitung 302d ist ein Source-Streifen mit integrierten Source-Kontakten.
Die eindimensionale Abbildung bezieht sich auf die Verwendung eines fotolithographischen Verfahrens bei der Formung eines Schlitzes auf einer Isolierschicht. Der Schlitz weist eine Länge auf, die viel größer ist als seine Breite. Zum Beispiel kann die Länge 20–1000 mal oder noch größer sein als die Breite des Schlitzes. In diesem Fall ist die Schlitzbreite bei der Abbildung insignifikant, und daher ist das Muster eindimensional. In einer Ausführungsform kann die Bitleitung 302 eine Breite von 100 nm aufweisen. Der Abstand zwischen zwei „Zellen” kann etwa 200 nm betragen. Da eine Bitleitung 1000 oder mehr Zellen aufweisen kann, kann die Länge der Bitleitung mehrere tausend mal so groß sein wie ihre Breite. Bei diesen Abmessungen ist die Öffnung für die Bitleitung im Vergleich zu einem zweidimensionalen Loch im wesentlichen eine eindimensionale Linie oder ein Schlitz.
4 zeigt eine Ausführungsform zur Formung einer kontaktlosen Zellenanordnung. 5A–5S veranschaulichen den in 4 beschriebenen Prozeß. Die meisten der 5A–S verwenden eine Perspektive, die der Linie A 312 in 3A folgt. Ausnahmen werden angegeben, wenn sie auftreten. Der Prozeß 400 beginnt im Startblock 402. In Block 404 wird eine erste Polysiliziumschicht 502 über ein Substrat 504 aufgetragen. 5A zeigt die erste Polysiliziumschicht 502, die über ein Substrat 504 aufgetragen ist. Die Bitleitung 302a steht mit den Drains in Kontakt, die im Substrat 504 geformt werden. 5A zeigt eine Sicht entlang der zu formenden Bitleitung 302a. Das Substrat 504 kann ein Einkristallsiliziumsubstrat sein, das zur Formung von Halbleiterbauelementen geeignet ist. Die Polysiliziumschicht 502 wird durch chemische Bedampfung (CVD) oder ein anderes geeignetes Verfahren über dem Substrat 504 aufgetragen. Ein Tunneloxid 506 wird zwischen der Polysiliziumschicht 502 und dem Substrat 504 aufgetragen. Das Tunneloxid 506 kann ein thermisch aufgetragenes Oxid mit einer Dicke von etwa 10 nm sein. Die Polysiliziumschicht 502 kann schließlich mehrere schwebende Gatter für eine Flash-Speicherzellenanordnung 500 formen.
In Block 406 wird eine zweite Polysiliziumschicht 508 über der ersten Polysiliziumschicht 502 aufgetragen. 5B zeigt eine zweite Polysiliziumschicht 508, die über einer ersten Polysiliziumschicht 502 aufgetragen ist. Zwischen den zwei Polysiliziumschichten 502 und 508 ist eine Interpolyoxidschicht 510 angeordnet, um die Schichten zu isolieren. Die Interpoly-Schicht 510 kann ein Oxid/Nitrid/Oxid(ONO)-Sandwich sein. Die Dicke der Interpoly-Schicht 510 beeinflußt die Programmier- und Löschgeschwindigkeit, eine typische Dicke beträgt etwa 15 nm. Die zweite Polysiliziumschicht 508 kann verwendet werden, um mehrere Steuergatter für eine Flash-Speicherzellenanordnung 500 zu formen.
In Block 408 wird ein Silicid 512 über der zweiten Polysiliziumschicht 508 aufgetragen. 5C zeigt ein aufgetragenes Silicid 512. Das Silicid 512 kann durch Auftragen bzw. Deponieren einer Metallschicht wie z. B. Cobalt, Nickel, Titan usw. über der Polysiliziumschicht 508 geformt werden. Das Metall kann durch Verdampfung, Sputtern, chemische Bedampfung (CVD) usw. aufgetragen werden. Die Struktur wird dann auf eine Temperatur zwischen 600 und 1000°C erhitzt, und das Metall reagiert mit dem Polysilizium, um das Silicid 512 zu formen. Das Silicid 512 entspricht jenen, die in Strukturen mit selbstjustierten Kontakten (SAC) verwendet werden, da es sich mit der Oberseite eines Gatterstapels ausrichtet. Das Silicid 512 kann verwendet werden, um die Gatterstapel zu aktivieren und eine Wortleitung zu formen.
In Block 410 wird eine Nitrid-Ätzstopschicht (NESL) über das Silicid 512 aufgetragen. 5D zeigt eine NESL 514. Die NESL 514 wird verwendet, um die Gatterstapel zu schützen, wenn später ein ILD geätzt wird. Eine Nitrid/Oxid/Nitrid-Sandwichschicht kann vor der NESL aufgetragen werden, wenn dies notwendig ist, um die Höhe des Nitrids 514 über den Gatterstapel zu erhöhen.
In Block 412 wird eine Resist-Schicht oder Lackschicht 516 aufgetragen und bemustert. Die Resistschicht 516 kann durch Spin-on-Auftrag usw. aufgetragen werden. Die Schicht 516 wird dann durch eine Maske ultraviolettem (UV) Licht ausgesetzt. Wenn ein positiver Lack oder Resist verwendet wird, kann der belichtete Lack (Resist) entwickelt und dann entfernt werden, wodurch nur der Lack (Resist) übrig bleibt, der maskiert war. Dieses Verfahren ist als Fotolithographie bekannt. Die Resist-Schicht oder Lackschicht 516 definiert die Gatterstapel.
Nachdem die Resist-Schicht bemustert wurde, werden die Gatterstapel 518 in Block 414 erzeugt. 5F zeigt mehrere Gatterstapel 518. Eine Plasmaätzung oder eine andere geeignete Ätzung kann verwendet werden, um Abschnitte der Polysiliziumschichten 502 und 508 zu entfernen, die nicht unter der Resist-Schicht 516 liegen. Es kann eine Ätzung gewählt werden, die Polysilizium viel schneller als Resist entfernt. Die Überreste der Polysiliziumschichten 502 und 508 formen die Gatterstapel 518. Jeder Gatterstapel 518 kann typischerweise eine Strukturbreite von 100–200 μm aufweisen, auch wenn jede geeignete Größe gewählt werden kann. Jeder Gatterstapel 518 umfaßt ein Steuergatter und ein schwebendes Gatter für eine einzelne Flash-Speicherzelle. Wie hier zu sehen, sind die Steuergatter in jedem Gatterstapel 518a–d in 3A jeweils mit den Wortleitungen 306a–d gekoppelt.
In Block 416 werden Tips 520a, c und e in das Substrat 504 implantiert, um den Gattern 518 zu erlauben, näher an den Drainregionen zu sein, die später geformt werden. 5G zeigt implantierte Tips 520. Die Tips 520 sind implantierte aktive Regionen, die die Source-Regionen und Erweiterungen der Gate-Regionen formen werden. Der gleiche Prozeß formt die Source-Regionen 520b und 520d, die später mit Nitrid-Spacern bedeckt werden. Source-Kontakte können mit ähnlichen Verfahren wie den hier beschriebenen geformt werden, doch die Source-Kontakte können in einer anderen Spalte entlang des Source-Streifens 302d angeordnet sein. Leitfähigkeitsionen vom gewünschten Typ (p oder n) werden durch konventionelle Halbleiterprozesse wie z. B. Ionen implantation in den gewünschten Regionen implantiert, um die Tips 520 zu formen. Die Tips 520 werden zu Erweiterungen von Drain-Regionen und sind typischerweise flacher als diese Regionen. Die Tips 520 werden nun implantiert, um den Gatterstapeln 518 Zugang zu den Drain-Regionen zu gewähren, die nach der Formung der Spacer implantiert werden.
In Block 418 werden die Ränder der Gatterstapel 518 in einem Prozeß oxidiert, der als Reoxidation oder „Re-ox” bekannt ist. Der Reoxidationsprozeß formt reoxidierte Polysiliziumseitenwände am Rand der Gatterstapel 518. Die Reoxidation kann durch einen wohlbekannten thermischen Oxidationsprozeß durchgeführt werden.
In Block 420 werden Nitrid-Spacer 522 geformt. 5H veranschaulicht Nitrid-Sparer 522. Die Nitrid-Spacer 522 werden verwendet, um die Bitleitung mit den aktiven Regionen des Substrats 504 auszurichten. Die Nitrid-Spacer 522 können auch die Gatterstapel 518 schützen, wenn ein ILD, das über den Gatterstapeln 518 aufgetragen ist, geätzt wird. Die Nitrid-Spacer 522 können geformt werden, indem eine Siliziumnitridschicht über die Anordnung 500 aufgetragen wird, und mit einer Anisotropieätzung, um die Abschnitte der Schicht zu entfernen, die nicht die Spacer 522 formen.
In Block 422 werden Drain-Regionen im Substrat 504 geformt. Die Drain-Regionen 524 können durch konventionelle Halbleiterverarbeitungsvorgänge wie z. B. Ionenimplantation usw. geformt werden. Andere Source-Regionen können dabei auch woanders in der Anordnung 500 geformt werden. Die Ionenimplantation formt die Drain-Regionen 524 durch Implantieren von Verunreinigungen wie z. B. Bor in das Substrat 504. 5I veranschaulicht Drain-Regionen 524, die im Substrat 504 geformt sind. Die Bitleitung wird mit den Drain-Regionen 524 in Kontakt sein und in Verbindung stehen, nachdem sie aufgetragen wurden. In einer Ausführungsform zum Beispiel sind die Regionen 524a, 524b und 524c Drain-Regionen, während die zuvor zwischen den Gatterstapeln 518 geformten engen Regionen 520b und 520d Source-Regionen sind. Dadurch werden die Source-Regionen und Drain-Regionen 520b, 520d und 524 von mehr als einem Gatterstapel 518 gemeinsam benutzt.
Der Source-Streifen 302d, der verwendet wird, um mit den Source-Regionen im Substrat 504 im Kontakt zu sein, kann ähnlich wie hierin für die Bitleitungen beschrieben auf kontaktlose Weise geformt werden. Ferner können mehrere Bitleitungen und der Source-Streifen 302d auf einmal geformt werden.
In Block 326 wird die Anordnung 500 durch einen schnellen thermischen Glühprozeß (RTA) geglüht. Der RTA-Prozeß aktiviert die implantierten Verunreinigungen, die zur Formung der Drain-Regionen 524 verwendet werden, elektrisch, und beseitigt durch die Implantation verursachte Schäden. Der RTA-Prozeß verwendet Hochintensitiätslampen, um das Substrat 504 in sehr kurzer Zeit auf eine Solltemperatur (z. B. 950–1050°C) zu erwärmen. Auch andere Prozesse wie z. B. schnelle thermische Oxidation (RTO) oder schnelle thermische Nitridation (RTN) können verwendet werden.
In Block 426 wird ein erstes Interlayer-Dielektrikum (ILD) 526 über der Anordnung 500 aufgetragen. 5J veranschaulicht ein aufgetragenes ILD 526. Das erste ILD 526 kann Siliziumdioxid (SiO₂) oder eine andere geeignete Isolierschicht sein, wie z. B. dielektrische Schichten, die eine niedrige dielektrische Konstante haben (Schichten mit Low-K-Dielektrikum). Das erste ILD 526 kann durch ein Spin-on- oder anderes geeignetes Auftragsverfahren aufgetragen werden. Nachdem das erste ILD 526 aufgetragen wurde, wird es planarisiert, um eine glatte und ebene Oberfläche zu erzeugen. Das ILD 526 kann durch chemisch-mechanisches Polieren (CMP) planarisiert werden. Der CMP-Prozeß beinhaltet das physikalische Polieren der aufgetragenen ILD-Schicht 526, während ein chemischer Brei auf die Oberfläche des ILDs 526 eingeleitet wird. Auch andere Verfahren zur Planarisierung des ILDs 526 können verwendet werden.
In Block 428 wird eine Schicht Resist 528 über die Anordnung 400 aufgetragen. 5K, 5L und 5M zeigen die Resistschicht 528 aus verschiedenen Winkeln. 5K und 5L zeigen die gemusterte Resistschicht in Querschnittsansichten, während 5M die bemusterte Resistschicht in einer Draufsicht zeigt. 5L zeigt eine Sicht entlang der Linie C316 in 3A. Wie zu sehen ist, sind die Gitterstapel 518a, 518e und 518f jeweils entlang getrennter Bitleitungen 302a, 302b und 302c ausgerichtet. Der Resist 528 kann durch Fotolithographie aufgetragen werden, wie oben beschrieben, und wird bemustert, um die Bereiche des ILDs 526 zu schützen, die übrig bleiben sollen, während jene, die entfernt werden sollen, belichtet werden. Das ILD 526 ist im Bereich über den Gitterstapeln 518 zu entfernen. Wie zu sehen ist, weist die Resistschicht 528 ein Schlitzmuster auf. Ein Schlitz ist ein eindimensionales Bild, das viel leichter und kleiner gedruckt werden kann als ein zweidimensionales Bild. Das Schlitzmuster weist eine Länge entlang der Bitleitung auf, die viel größer ist als seine Breite, die etwa der Gitterbreite entspricht. Zum Beispiel kann die Bitleitung 200 μm lang sein, während das Gatter 100 nm breit ist, so daß der Schlitz 200.000 mal länger ist als er breit ist.
Das Schlitzmuster weist eine Länge entlang der Bitleitung auf, die viel größer ist als seine Breite, was es effektiv eindimensional macht. Mit abnehmender Strukturgröße wird es schwerer, die zweidimensionalen quadratischen Kontakte abzubilden, die gegenwärtig in Gebrauch sind. Der eindimensionale Schlitz, der hier benutzt wird, ermöglicht eine kleinere Strukturgröße sowie die Verringerung der Zahl der Schritte, die für die Verarbeitung erforderlich sind, da die Bitleitung zusammen mit den „Kontakten” geformt ist. Wie oben erwähnt, beinhaltet das Schlitzmuster das Mustern eines sehr langen Schlitzes, der im wesentlichen eindimensional ist, da die Länge viel größer ist als die Breite. Eine kombinierte Kontakt/Bitleitung wird durch einen Einzelprozeß geformt. In einer anderen Ausführungsform können zweidimensionale Muster für andere Kontakte verwendet werden, wenn dies erforderlich oder erwünscht ist.
Wie in 5L zu sehen ist, kann das ILD 526 dick genug über den Gatterstapeln 518 liegen, so daß ausreichend Raum vorhanden ist, um eine Bitleitung zum Leiten des benötigten Stroms zu formen. Das ILD 526 direkt über dem Gatterstapeln 518 wird entfernt, um die Bitleitungen aufzunehmen. 5M zeigt eine Draufsicht der Anordnung 500, die einem Abschnitt der Anordnung 300 entspricht, die in 3A gezeigt wird. Wie hier gezeigt, sind die Gatterstapel 518a–d entlang der Bitleitung 302a angeordnet, und die Gatterstapel 518e und 518g–t sind entlang der Bitleitung 302b angeordnet. Wie zu sehen ist, ist der Resist 528 über den Gatterstapeln 518 entfernt. Es versteht sich, daß 5M nur einen kleinen Abschnitt der gesamten Speicheranordnung darstellt, und daß Hunderte, Tausende oder jede gewünschte Zahl von Gatterstapeln unter jeder Bitleitung vorhanden sein können.
In einer Ausführungsform kann der Resist 528 durch ein Belichtungsystem außerhalb der Achse bemustert werden. 6A–C veranschaulicht die Abbildung der Resistschicht 528 mit einem Drucksystem außerhalb der Achse. Die Resistschicht 528 kann mit vielen verschiedenen Techniken bedruckt werden. Die einfachste Technik besteht darin, eine einzelne UV-Lichtquelle durch die Maske scheinen zu lassen und die unmaskierten Bereiche des Resists zu bedrucken. Eine Dipol-Lichtquelle kann aber zu besseren Ergebnissen führen. 6A zeigt einen Dipol-Lichtquellenkopf 600. Der Kopf 600 umfaßt zwei separate Lichtquellen 602 und 604. Die Lichtquellen 602 und 604 können gebeugt werden, wenn sie durch eine Maske scheinen, und das gebeugte Licht kann interferieren, um eine sehr scharfe Abbildung zu erzeugen.
6B stellt ein Standardbelichtungssystem dar. Das Standardbelichtungssystem 610 wird realisiert, indem ein Licht wie z. B. eine kreisrunde einzelne Aperturöffnung direkt über die Maske 612 gestrahlt wird. Lichtstrahlen 614 werden durch die Maske 612 geleitet und durch die Öffnungen in der Maske 612 gebeugt. Bei einer Ausführungsform der Erfindung wären die Öffnungen in der Maske lange eindimensionale Schlitze. Wie gezeigt, werden drei verschiedene Ordnungen von gebeugtem Licht gezeigt, die auf den Resist 528 gerichtet sind, die –1. Ordnung 616a, die 0. Ordnung 616b und die +1. Ordnung 616c. Diese drei Ordnungen können unerwünschte Interferenzmuster erzeugen. Statt dessen kann eine Technik außerhalb der Achse verwendet werden, um die Abbildung zu verbessern.
6C veranschaulicht eine Belichtungstechnik außerhalb der Achse. Die Belichtung außerhalb der Achse richtet das Licht 614 durch die Maske 612 vielmehr in einem Winkel als direkt von oben. Wie zu sehen ist, wird die –1. Ordnung 616a den Resist 528 nicht erreichen, da der Winkel der Ordnung 616a zu groß ist. Dies läßt die 0. Ordrung 616b und die +1. Ordnung 616c übrig, um zu interferieren und zusammenzuwirken, um ein scharfes Bild zu ergeben. Es versteht sich, daß diese Abbildungstechniken für jeden der fotolithographischen Prozesse verwendet werden können, die in dieser Offenbarung genannt wurden. Es versteht sich auch, daß es nicht erforderlich ist, ein Belichtungsystem außerhalb der Achse zu verwenden, und daß es in einigen Ausführungsformen notwendig sein kann, direkte Belichtung oder andere Belichtungstechniken zu verwenden, je nach den Anforderungen der spezifischen Anwendung.
In Block 430 wird das ILD 526 geätzt. 5N zeigt ein geätztes ILD 526. Das ILD 526 kann durch eine geeignete selektive Ätzchemikalie geätzt werden. Die Ätzbedingungen werden so gewählt, daß die Spacer 522 und die NESL 514 mit einer langsameren Rate geätzt werden als das ILD 526, und dadurch können die unerwünschten Abschnitte des ILDs 526 entfernt werden, ohne die Gatterstapel 518 zu beeinflussen. Die Resistschicht 528 hindert das Ätzmittel auch daran, den Abschnitt des ILDs 526 zu ätzen, der die Gatterstapel 518 nicht bedeckt.
In Block 432 wird ein leitendes Material in dem Graben aufgetragen, der durch das Ätzen in Block 430 erzeugt wurde. Ein leitender Abschluß, der ein Material wie z. B. Wolfram umfaßt, kann in der Öffnung 530 aufgetragen werden. 5O zeigt einen aufgetragenen leitenden Abschluß, der eine Bitleitung 532 formt. Die Bitleitung 532 kann ein Abschluß sein, der durch CVD oder ein anderes geeignetes Auftragsverfahren aufgetragen wird. Nach dem Auftrag kann die Bitleitung 532 durch CMP usw. planarisiert und poliert werden, um eine glatte Oberfläche zu ergeben, auf welcher andere Schichten aufgetragen werden können. Die Bitleitung 532a erfüllt die gleichen Funktionen wie die früheren Kontakte und die Bitleitung, die Bitleitung 532a wird jedoch in einem Einzelschritt geformt, und die Öffnung 530 im ILD 526 kann mit Hilfe aktuell verfügbarer Abbildungstechniken mit einer kleineren Strukturgröße geformt werden, da der Schlitz eher in einer Dimension als zweien abgebildet wird. Die Bitleitung 532a steht mit den Drain-Regionen 524 in Kontakt. Zusammen in Verbindung mit einer Wortleitung, die den Steuergatterabschnitt der Gatterstapel 518 verbindet, kann die Flash-Speicherzellenanordnung 500 auf jede gewünschte Zelle zugreifen.
5P zeigt eine Querschnittsansicht einer Bitleitung, die auf einer Flash-Speicheranordnung geformt ist. Die Bitleitungen 532a, 532b und 532c entsprechen den Bitleitungen 302a, b und c in 3A. Wie zu sehen ist, ist eine ausreichend dicke Bitleitung 532 geformt worden. Wie auch zu sehen ist, kann die Oberseite des ILDs 526 die Höhe der Bitleitungen 532 vorgeben. Wenn das aufgetragene Metall poliert wird, kann es zum Beispiel auf die Oberseite des ILDs 526 zurück poliert werden. Dies wird die Bitleitungen voneinander isolieren, wodurch sie unabhängig funktionieren können.
In Block 434 wird eine Nitrid-Ätzstopschicht (NESL) über die Bitleitung 532 aufgetragen. 5Q zeigt eine NESL 534. Die NESL 534 wird verwendet, um die Bitleitung 532 zu schützen, wenn ein ILD, das über der NESL 534 aufgetragen wird, geätzt wird. In Block 436 wird ein zweites ILD 536 über der NESL 534 aufgetragen. 5R zeigt ein zweites ILD 536. Wie oben erwähnt, kann das ILD 536 SiO₂ oder jedes andere geeignete Dielektrikum sein, das mit gängigen Halbleiterverarbeitungstechniken aufgetragen werden kann. Das zweite ILD 536 kann auch durch CMP usw. planarisiert werden.
In Block 438 wird das zweite ILD 536 geätzt, und eine Metallschicht 538 wird auf der Zellenanordnung 500 aufgetragen. 5S zeigt die Metallschicht 538. Die Metallschicht 538 wird verwendet, um eine externe elektrische Verbindung mit der Bitleitung 532 herzustellen, und daher mit den Drain-Regionen 524 und den Speicherzellen in der Anordnung 500. Die Metallschicht 538 kann mit einem Fotolithographie- und Ätzprozeß aufgetragen werden, um einen Abschnitt des zweiten ILDs 536 zu entfernen, ähnlich wie bei den oben beschriebenen Prozessen. Die Metallschicht 538 kann aus Kupfer, Aluminium usw. sein und kann mit bekannten Verfahren wie CVD, PVD usw. aufgetragen werden.
In Block 440 wird ein Metalldamascene über der Zellenanordnung 500 geformt. Das Metalldamascene kann eine Reihe von Zwischenverbindungen zur Verbindung mit der Metallschicht 538 bereitstellen. Das Metalldamascene erlaubt der Zellenanordnung 500 die Verbindung mit externen Geräten wie z. B. anderen Schaltungen. Der Damascene-Prozeß beinhaltet allgemein das Auftragen bzw. Deponieren von ILDs, das Entfernen von Abschnitten der ILDs, um Öffnungen zu formen, und das Auftragen bzw. Deponieren von leitenden Materialien in den Öffnungen, um eine Reihe von Zwischenverbindungen und Durchgangslöchern zu erzeugen.
Es versteht sich, daß, auch wenn die spezifischen Ausführungsformen der Erfindung, wie sie hierin beschrieben wurden, eine Flash-Speicherzellenanordnung betreffen, diese Ausführungsformen auch auf andere Halbleiterstrukturen angewandt werden können. Zum Beispiel weisen andere Speicher wie z. B. dynamische Direktzugriffspeicher (DRAM) vergleichbare Strukturen auf und können von solchen Techniken profitieren. Ferner, auch wenn hauptsächlich Bitleitungen und Drain-Regionen erläutert wurden, versteht es sich, daß diese Techniken über einer gesamten Anordnung verwendet werden können, einschließlich Source-Streifen und Source-Regionen.

Claims

Verfahren zur Herstellung einer kontaktlosen Speicheranordnung, umfassend: Formen einer Vielzahl von aktiven Regionen auf einem Substrat (504), wobei die Vielzahl von aktiven Regionen Drain-Regionen (524) umfasst; Formen einer Vielzahl von Gatterstapeln (518) auf dem Substrat (504), die mit den aktiven Regionen gekoppelt sind; Deponieren einer Isolierschicht (526) über der Vielzahl von aktiven Regionen und den Gatterstapeln (518); Auftragen einer Resist-Schicht (528) über der Isolierschicht (526); Bemustern und Belichten der Resist-Schicht (528) unter Verwendung einer eindimensionalen Maske, die entlang einer Bitleitungsrichtung auf die Gatterstapel (518) ausgerichtet wird, und Entfernen der entwickelten Teile der Resist-Schicht (528); anschließendes Entfernen eines Teils der Isolierschicht (526), um einen eindimensionalen Schlitz über dem Gatterstapel (518) in einem einzelnen Schritt zu formen, wobei der eindimensionale Schlitz entlang der Bitleitungsrichtung auf die Gatterstapel (518) ausgerichtet ist, und wobei der Schlitz eine Vielzahl von Drain-Regionen (524) und die Vielzahl von Gatterstapeln (518) entlang der Bitleitungsrichtung freilegt; und Formen einer Bitleitung (532) in dem eindimensionalen Schlitz, die mit der Vielzahl von Drain-Regionen (524) in Kontakt ist.
Verfahren nach Anspruch 1, wobei die aktiven Regionen weiter Sourceregionen (520) umfassen.
Verfahren nach Anspruch 1, wobei das Entfernen außerdem umfaßt: Ätzen des Teils der Isolierschicht (526), um den Schlitz über dem Gatterstapel zu formen.
Verfahren nach Anspruch 3, wobei das Bemustern des Resist die Verwendung eines Belichtungssystems außerbalb der Achse umfaßt.
Verfahren nach Anspruch 1, wobei die Isolierschicht (526) ein Interlayer-Dielektrikum ist.
Verfahren nach Anspruch 5, wobei die Isolierschicht Siliziumdioxid ist.
Verfahren nach Anspruch 1, wobei das Formen einer Vielzahl von Gatterstapeln (518) das Formen von Spacern (522) benachbart zu den Gatterstapeln (518) umfaßt.
Verfahren nach Anspruch 7, wobei die Spacer (522) Nitrid-Spacer sind.
Verfahren nach Anspruch 1, wobei das Formen einer Bitleitung (532) das Deponieren eines leitenden Materials im Schlitz und das Polieren des leitenden Materials umfaßt.
Verfahren nach Anspruch 1, weiter umfassend: Vorsehen des Substrats (504), das ein Siliziumsubstrat ist; Formen einer Vielzahl von Gatterstapeln (518) auf dem Siliziumsubstrat; Implantieren von Source und Drain Erweiterungen (520) im Siliziumsubstrat; und Formen von Nitrid-Spacern (522) angrenzenden zu den Gatterstapeln (518), wobei das Formen einer Vielzahl von aktiven Regionen (524) auf einem Substrat (504) Implantieren einer Vielzahl von Source- und Drainregionen (524, 520) in dem Siliziumsubstrat umfasst, wobei das Formen der Bitleitung (532) in dem eindimensionalen Schlitz Deponieren eines leitenden Materials im eindimensionalen Schlitz umfasst.
Verfahren nach Anspruch 10, wobei das Entfernen eines Abschnitts des Interlayer-Dielektrikums (526) außerdem umfaßt: Belichten der Resistschicht (528) mit einem ultravioletten Licht durch eine Maske; und Ätzen des Interlayer-Dielektrikums (526).
Verfahren nach Anspruch 10, wobei das Belichten der Resist-Schicht (528) ein Drucksystem außerhalb der Achse umfaßt.
Verfahren nach Anspruch 12, wobei das Drucksystem außerhalb der Achse die Verwendung einer Dipol-Lichtquelle umfaßt.
Verfahren nach Anspruch 10, wobei das Deponieren eines leitenden Materials im Schlitz außerdem umfaßt; Deponieren eines Wolfram-Abschlusses im Schlitz; und Polieren des Wolfram-Abschlusses.