DE102017125541B4 - Halbleitervorrichtung mit Speicherzellenbereich und Schaltungsbereichen sowie Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung mit Speicherzellenbereich und Schaltungsbereichen sowie Verfahren zu deren Herstellung Download PDF

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Abstract

Halbleitervorrichtung, aufweisend:eine nichtflüchtige Speicherzelle (NVM), die in einem Speicherzellenbereich eines Substrats (10) gebildet ist;eine erste Schaltung, die in einem ersten Schaltungsbereich (AR1) des Substrats gebildet ist, undeine zweite Schaltung, die in einem zweiten Schaltungsbereich (AR2) des Substrats gebildet ist,wobei eine erste eine Vorrichtung bildende Oberfläche des Substrats (10) in dem ersten Schaltungsbereich an einem niedrigeren Niveau als eine zweite eine Vorrichtung bildende Oberfläche des Substrats (10) in dem zweiten Schaltungsbereich liegt; und wobei:die erste Schaltung einen ersten Feldeffekttransistor (TR1) aufweist, der eine erste dielektrische Gateschicht (OX1) hat,die zweite Schaltung einen zweiten Feldeffekttransistor (TR2) aufweist, der eine zweite dielektrische Gateschicht (OX2) hat, undeine Stärke der ersten dielektrischen Gateschicht (OX1) größer ist als eine Stärke der zweiten dielektrischen Gateschicht (OX2).

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft integrierte Halbleiterschaltungen, insbesondere Halbleitervorrichtungen, die nicht-flüchtige Speicherzellen und Peripheriegeräte aufweisen, sowie deren Fertigungsprozesse.
  • STAND DER TECHNIK
  • Während sich die Halbleiterindustrie in Nanometer-Technologieprozessknoten auf der Suche nach höherer Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten entwickelt hat, haben sich Herausforderungen hinsichtlich des Steuerns der Ebenheit einer darunterliegenden Schicht im Hinblick auf Lithografievorgänge ergeben. Insbesondere haben beim Planarisieren der darunterliegenden Schicht chemisch-mechanische Poliervorgänge eine wichtige Rolle gespielt.
  • Aus der US 2009 /0 315 099 A1 ist bekannt einen Speicherzellenbereich mit einer Mehrzahl von Speicherzellentransistoren, die jeweils eine auf einem Substrat ausgebildete Tunnelbarrierenschicht, eine über der Tunnelbarrierenschicht ausgebildete Ladungsspeicherschicht und eine über der Ladungsspeicherschicht ausgebildete Blockierschicht aufweisen, wobei eine Gateelektrode des Transistors über der Blockierschicht ausgebildet ist.
    Die US 2011 / 0 020 992 A1 offenbart, dass nanostrukturbasierte Ladungsspeicherbereiche (CSR1-CSR5) in nichtflüchtigen Speichervorrichtungen enthalten und mit der Herstellung von ausgewählten Gates (SGl) und peripheren Schaltungen (PG1, PG2) integriert sind.
    Die US 2016 / 0 211 250 A1 betrifft eine Halbleitersubstratanordnung, die ein Halbleitersubstrat umfasst mit einen ersten Bereich bei einem ersten Niveau und einen zweiten Bereich neben dem ersten Bereich auf einem zweiten Niveau, wobei das erste Niveau niedriger als das zweite Niveau ist.
    In der US 2016 / 0 181 261 A1 wird offenbart ein Strukturieren einer ersten Maskierungsschicht über einem Substrat durchzuführen, um eine erste Vielzahl von Öffnungen in einem Speicherzellenbereich und eine zweite Vielzahl von Öffnungen in einem Randbereich zu erhalten.
    Die US 2006 / 0 134 864 A1 offenbart eine dielektrische Gate-Schicht mit einer ersten Dicke für eine Speicheranordnung und für bestimmte periphere Schaltungen auf dem gleichen Substrat wie die Speicheranordnung anzuordnen.
    Die US 2015 / 0 263 010 A1 bezieht sich auf ein Verfahren zum Einbetten eines ESF3-Speichers in eine integrierte HKMG-Schaltung, die eine Ersatzgattertechnologie verwendet. Der ESF3-Speicher wird über einem vertieften Substrat gebildet, das eine Beschädigung der Speicherkontrollgatter während des auf der ILD-Schicht durchgeführten CMP-Prozesses verhindert.
  • Figurenliste
  • Die Erfindung ergibt sich aus den unabhängigen Ansprüchen. Abhängige Ansprüche betreffen entsprechende Weiterbildungen. Die vorliegende Offenbarung versteht man am besten bei der Lektüre der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind und allein zu Veranschaulichungszwecken verwendet werden. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • 1 zeigt eine Querschnittansicht einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher (Non-Volatile Memory - NVM)-Bereich und Schaltungsbereiche mit diversen Betriebsspannungen gemäß Ausführungsformen der vorliegenden Offenbarung aufweist.
    • 2A zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses zum Bilden einer Stufe zwischen dem NVM-Bereich und den Schaltungsbereichen gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. 2B zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses zum Bilden einer Stufe zwischen dem NVM-Bereich und den Schaltungsbereichen gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. 2C zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses zum Bilden einer Stufe zwischen dem NVM-Bereich und den Schaltungsbereichen aufweist, gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. 2D zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses zum Bilden einer Stufe zwischen dem NVM-Bereich und den Schaltungsbereichen gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 3A zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. 3B zeigt eine Querschnittansicht einer NVM-Zellstruktur.
    • 4 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 5 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 6 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 7 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 8 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 9 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 10 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 11 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 12 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 13 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die den NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulicht.
    • 14 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 15 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 16 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 17 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 18 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 19 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 20 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 21 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 22 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 23 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens dielektrischer Gateschichten für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 24 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens einer Transistorstruktur für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 25 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens einer Transistorstruktur für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 26 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens einer Transistorstruktur für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 27 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens einer Transistorstruktur für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 28 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens einer Transistorstruktur für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 29 zeigt eine Querschnittansicht, die eines der diversen Stadien des Bildens einer Transistorstruktur für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 30 zeigt eine Querschnittansicht einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher (Non-Volatile Memory - NVM)-Bereich und Schaltungsbereiche mit diversen Betriebsspannungen gemäß Ausführungsformen der vorliegenden Offenbarung aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Man muss verstehen, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung offenbart. Spezifische Ausführungsformen oder Beispiele von Bauteilen und Einrichtungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Zum Beispiel sind die Maße von Merkmalen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessumständen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann außerdem Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal eingefügt ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Diverse Merkmale können willkürlich in unterschiedlichen Maßstäben im Sinne der Einfachheit und Klarheit gezeichnet sein.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den FIG. veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den FIG. abgebildet ist, einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90° gedreht oder an anderen Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten. Bei der vorliegenden Offenbarung bedeutet ein Satz „eines von A, B und C“ ,A, B und/oder C" (A, B, C, A und B, A und C, B und C oder A, B und C), und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, außer wenn Anderes beschrieben wird.
  • Bei der vorliegenden Ausführungsform weist eine Halbleitervorrichtung nicht-flüchtige Speicher (NVM)-Zellen und periphere Schaltungen (zum Beispiel Treiber, Decoder, E/A-Schaltungen und/oder Logikschaltungen) auf. Die NVM-Zellen erfordern im Allgemeinen eine gestapelte Struktur, in der mehrere Schichten, wie Polysiliziumschichten, gestapelt sind, während die peripheren Schaltungen im Allgemeinen Feldeffekttransistoren (Field Effect Transistors - FETs), die eine Höhe kleiner als die der NVM-Zellen haben, aufweisen. Aufgrund der Strukturunterschiede, wenn zum Beispiel eine Schicht aus leitfähigem Material für eine Gatestruktur und/oder eine Grenzflächenschicht (Interlayer Dielectric - ILD) über den NVM-Zellen und den peripheren Schaltungen gebildet wird, besteht ein Höhenunterschied in der ILD-Schicht zwischen einem NVM-Zellenbereich und einem Bereich einer peripheren Schaltung. Ein solcher Höhenunterschied kann sich auf die Leistung des CMP auf der Schicht aus leitfähigem Material und/oder der ILD-Schicht auswirken.
  • Bei der vorliegenden Offenbarung wird vor dem Herstellen der NVM-Zellen und der peripheren Vorrichtungen ein Substrat in dem NVM-Zellenbereich geätzt, um eine „Stufe“ zwischen dem NVM-Zellenbereich und dem Bereich der peripheren Vorrichtung herzustellen. Die Stufenhöhe entspricht dem Höhenunterschied, wenn die ILD-Schicht gebildet wird, falls die Stufe anderenfalls nicht gebildet wird. Ferner ist auch zu bemerken, dass die Platzierung von Vorrichtungen nahe der Stufe vermieden werden sollte.
  • Außerdem weisen die peripheren Schaltungen mehrere FETs, die mit unterschiedlichen Spannungen arbeiten, auf. Die peripheren Schaltungen weisen zum Beispiel eine Hochspannungs- (HS)-Schaltung (FET), die zum Beispiel bei 5 Volt oder mehr funktioniert, auf. Eine solche HS-Schaltung erfordert im Allgemeinen eine starke dielektrische Gateschicht, während andere Schaltungen eine dünnere dielektrische Gateschicht erfordern können. Ein solcher Stärkenunterschied der dielektrischen Gateschichten wirkt sich auch auf die Leistung des CMP aus.
  • 1 zeigt eine Querschnittansicht einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher (Non-Volatile Memory - NVM)-Bereich und Schaltungsbereiche mit diversen Betriebsspannungen gemäß Ausführungsformen der vorliegenden Offenbarung aufweist.
  • Die Halbleitervorrichtung weist einen NVM-Bereich NVM und erste bis fünfte periphere Schaltungsbereiche AR1 bis AR5 auf, die auf einem Substrat 10, wie in 1 gezeigt, angeordnet sind. Jeder Bereich ist durch eine Isolations-Isolierschicht 20, wie durch eine seichte Grabenschichtisolation (Shallow Trench Isolation - STI), von dem benachbarten Bereich isoliert. Der erste Schaltungsbereich AR1 ist für eine HS-Schaltung bestimmt, die mit der höchsten Spannung V1 der Schaltungen in dem ersten bis fünften Schaltungsbereich AR1 bis AR5 funktioniert. Die HS-Schaltung wird eingesetzt, um einen Löschvorgang für die NVM-Zellen auszuführen. Bei einigen Ausführungsformen beträgt die Betriebsspannung für die HS-Schaltung mehr als etwa 5 Volt (Absolutwert) und kann die höchste in der Halbleitervorrichtung sein. Bei bestimmten Ausführungsformen liegt die Betriebsspannung für die HS-Schaltung in einem Bereich von etwa 7 Volt bis 15 Volt (Absolutwert). Die Stärke (T1) der dielektrischen Gateschicht von FETs TR1 für die HS-Schaltungen in dem ersten Bereich AR1 ist die größte. Obwohl 1 einen FET in jedem Bereich AR1 bis AR5 veranschaulicht, weist jeder Bereich mehr als eine einen FET bildende Schaltung auf.
  • Der zweite Schaltungsbereich AR2 ist bei einigen Ausführungsformen für eine analoge Schaltung bestimmt, die mit der zweithöchsten Spannung (V2 (V1 > V2) unter den Schaltungen in dem ersten bis fünften Schaltungsbereich AR1 bis AR5 funktioniert. Bei einigen Ausführungsformen beträgt die Betriebsspannung für die analoge Schaltung etwa 5 Volt. Die Stärke (T2) der dielektrischen Gateschicht von FETs TR2 für die analogen Schaltungen in dem zweiten Bereich AR2 ist die zweitgrößte (T1 > T2).
  • Der dritte Schaltungsbereich AR3 ist bei einigen Ausführungsformen für eine E/A-Schaltung bestimmt, die mit der dritthöchsten Spannung V3 (V1 > V2 > V3) unter den Schaltungen in dem ersten bis fünften Schaltungsbereich AR1 bis AR5 funktioniert. Bei einigen Ausführungsformen ist die Betriebsspannung für die analoge Schaltung gleich oder größer als 3 Volt und kleiner als 5 Volt. Die Stärke (T3) der dielektrischen Gateschicht von FETs TR3 für die E/A-Schaltungen in dem dritten Bereich AR3 ist die drittgrößte (T1 > T2 > T3).
  • Der vierte Schaltungsbereich AR4 ist bei einigen Ausführungsformen für einen Wortleitungs (WL)-Treiber bestimmt, der unter den Schaltungen in dem ersten bis fünften Schaltungsbereich AR1 bis AR5 mit der vierthöchsten Spannung V4 (V1 > V2 > V3 > V4) funktioniert. Bei einigen Ausführungsformen ist die Betriebsspannung für die WL-Treiberschaltung gleich oder größer als etwa 1 V und kleiner als 3,3 V. Die Stärke (T4) der dielektrischen Gateschicht von FETs TR4 für die WL-Treiberschaltungen in dem vierten Bereich AR4 ist die viertgrößte (T1> T2 > T3 > T4).
  • Der fünfte Schaltungsbereich AR5 ist bei einigen Ausführungsformen für eine Core-Logikschaltung, die mit der niedrigsten Spannung V5 (V1 > V2 > V3 > V4 > V5) unter den Schaltungen in dem ersten bis fünften Schaltungsbereich AR1 bis AR5 funktioniert, bestimmt. Bei einigen Ausführungsformen ist die Betriebsspannung für die Core-Logikschaltung gleich oder größer als etwa 0,5 V und kleiner als 1,5 V. Die Stärke (T5) der dielektrischen Gateschicht von FETs TR5 für die Core-Logikschaltungen in dem fünften Bereich AR5 ist die kleinste (T1 > T2 > T3 > T4 > T5). Bei einigen Ausführungsformen weist der fünfte Schaltungsbereich AR5 einen statischen Direktzugriffsspeicher (Static Random Access Memory - SRAM) auf.
  • Bei anderen Ausführungsformen ist V1 gleich V2, V2 ist gleich V3, V3 ist gleich V4 und/oder V4 ist gleich V5 (aber es sind nicht mehr als zwei Spannungen miteinander gleich), und/oder T1 ist gleich T2, T2 ist gleich T3, T3 ist gleich T4 und/oder T4 ist gleich T5 (aber es sind nicht mehr als zwei Stärken miteinander gleich).
  • In dem NVM-Bereich ist eine Vielzahl von NVM-Zellen angeordnet, und ein Paar von NVM-Zellen ist in 1 gezeigt. Die NVM-Zellen weisen ein Floating-Gate FG, ein Steuergate CG, ein Auswahlgate SG und ein Löschgate EG auf. Ein oder mehrere Kontakte CT sind auch durch die erste ILD-Schicht 30 durchgehend angeordnet.
  • Wie in 1 gezeigt, ist die obere Fläche des Substrats 10 in dem NVM-Bereich NVM um einen Abstand D1 niedriger als die obere Fläche in dem ersten Bereich AR1 des Substrats 10, und die obere Fläche des ersten Bereichs AR1 des Substrats 10 ist um einen Abstand D2 niedriger als die oberen Flächen des zweiten bis fünften Bereichs AR2 bis AR5. Die obere Fläche des NVM-Bereichs (Speicherzelle bildende Fläche) ist als die Schnittfläche zwischen einer dielektrischen Schicht (zum Beispiel ILD-Schicht) in direktem Kontakt mit dem Substrat und dem Substrat in dem NVM-Bereich definiert, und die oberen Flächen des ersten bis fünften Bereichs (Vorrichtung bildende Fläche) sind als die Schnittfläche zwischen einer dielektrischen Schicht (zum Beispiel ILD-Schicht) in direktem Kontakt mit dem Substrat und dem Substrat definiert. Bei anderen Ausführungsformen wird eine Stufe zwischen dem zweiten Bereich AR2 und dem dritten Bereich AR3 gebildet. Aufgrund dieser „Stufen“ zwischen den Bereichen, ist es möglich, Höhenunterschiede, die durch die unterschiedlich gestapelte Struktur und/oder Stärke des Gatedielektrikums verursacht wird, zu verringern. Bei der vorliegenden Offenbarung werden „ober“ und „unter“ verwendet, um eine relative Position entlang der Z-Richtung (die senkrechte Richtung des Substrats) zu definieren, und das „obere“ Niveau ist weiter von dem Substrat entfernt als das „untere“ Niveau. Mit anderen Worten ist das „untere“ Niveau näher an der Rückseite des Substrats als das „obere Niveau“.
  • Bei einigen Ausführungsformen liegt D1 in einem Bereich von etwa 10 nm bis etwa 100 nm, und D2 liegt in einem Bereich von etwa 5 nm bis etwa 50 nm. Bei anderen Ausführungsformen liegt D1 in einem Bereich von etwa 15 nm bis etwa 50 nm, und D2 liegt in einem Bereich von etwa 10 nm bis etwa 30 nm. Falls eine Stufe zwischen dem zweiten Bereich AR2 und dem dritten Bereich AR3 gebildet wird, liegt der Stufenunterschied D3 bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm.
  • Die 2A bis 2D zeigen Querschnittansichten, die diverse Stadien eines sequenziellen Herstellungsprozesses zum Bilden einer Stufe zwischen dem NVM-Bereich und den Schaltungsbereichen gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Es ist klar, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die von den 2A bis 2D gezeigt werden, vorgesehen werden können, und einige der Vorgänge, die unten beschrieben sind, können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Vorgänge kann geändert werden.
  • Wie in 2A gezeigt, wird eine Siliziumnitridschicht 130 über einer Siliziumoxidschicht 120, die auf dem Substrat 10 gebildet ist, gebildet, und die Siliziumnitridschicht 130 wird unter Verwenden eines Fotoätzvorgangs strukturiert. Dann, wie in 2B gezeigt, wird der NVM-Zellenbereich NVM thermisch unter Verwenden von Nassoxidation oxidiert, wodurch eine Oxidschicht 140 gebildet wird („LOCOS“ genannt). Wie in 2C gezeigt, wird die Oxidschicht 140 durch Nassätzen entfernt, und dann werden die Siliziumnitridschicht 130, die Siliziumoxidschicht 120 und der Vogelschnabelabschnitt entfernt. Die Stufe, die eine Höhe Do hat, wird daher zwischen dem NVM-Zellenbereich NVM und den peripheren Schaltungsbereichen AR1 bis AR5 gebildet. Die Stufenhöhe Do wird durch den Unterschied zwischen der Originalfläche SF und der geätzten Fläche TSF, wie in den 2B bis 2D gezeigt, definiert. Die Stufenhöhe Do liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 150 nm.
  • Bei einigen Ausführungsformen besteht das Substrat 10 aus Silizium, die Siliziumoxidschicht 120 besteht aus thermisch aufgewachsenem Siliziumoxid, und die Nitridschicht 130 ist Siliziumnitrid, das durch chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD) gebildet wird. Das Substrat 10 kann SiGe, SiC oder ein Halbleiter der Gruppe III-V sein. Die Stärke der Siliziumoxidschicht 120 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 20 nm, und die Stärke der Siliziumnitridschicht 130 liegt in einem Bereich von etwa 50 nm bis etwa 100 nm.
  • Der Schritt kann durch einen oder mehrere Ätzvorgänge ausgeführt werden.
  • Nach dem Bilden der „Stufe“, wie in 2D gezeigt, werden die NVM-Zellen in dem NVM-Zellenbereich hergestellt.
  • Nach dem Bilden der „Stufe“, werden Isolations-Isolierschichten (STIs) 20 gebildet. Zum Bilden der Isolations-Isolierschichten 20, wird eine Maskenschicht, die eine Siliziumoxidschicht enthält, und eine Siliziumnitridschicht enthält, auf dem Substrat 10 gebildet, und die Maskenschicht wird durch Lithografie- und Ätzvorgänge strukturiert. Dann, unter Verwenden der strukturierten Maskenschicht als eine Ätzmaske, wird das Substrat 10 Graben-geätzt, um Gräben zu bilden. Eine Tiefe der Gräben liegt bei einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 1 µm.
  • Die Gräben werden mit einem isolierenden (dielektrischen) Material gefüllt, und dann wird ein Planarisierungsvorgang, wie ein CMP oder ein Rückätzprozess, ausgeführt, um einen oberen Teil des Isolations-Isoliermaterials zu entfernen, um dadurch die Isolationsschichten 20 zu bilden. Das Substrat, das nicht geätzt wird und das von der STI in Draufsicht umgeben oder getrennt ist, ist ein aktiver Bereich, über dem Transistoren oder andere Halbleitervorrichtungen gebildet werden. Wie in 3A gezeigt, werden der NVM-Zellenbereich NVM und die Bereiche peripherer Logikschaltungen AR1 bis AR5 durch eine große Isolationsschicht 20' getrennt. Nachdem die Isolationsschichten 20 gebildet wurden, werden die NVM-Zellenstrukturen MC in dem Zellenbereich NVM, wie in 3A und 3B gezeigt, gebildet.
  • Die 3A bis 12 zeigen Querschnittansichten, die diverse Stadien des sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung, die einen NVM-Bereich und die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung aufweist, veranschaulichen. Es ist klar, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die von den 3A bis 12 gezeigt werden, vorgesehen werden können, und einige der Vorgänge, die unten beschrieben sind, können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Vorgänge kann geändert werden.
  • Zum Herstellen der NVM-Zellen wird eine dielektrische Tunnelschicht über dem Substrat gebildet, und die erste Polysiliziumschicht wird über der dielektrischen Tunnelschicht gebildet. Die erste Polysiliziumschicht wird durch geeignete Strukturierungsvorgänge strukturiert, wodurch Floating-Gate-Strukturierungen (FG-Strukturierungen) 102 gebildet werden. Eine Breite der FG-Strukturierungen 102 liegt bei einigen Ausführungsformen in einem Bereich von etwa 80 nm bis etwa 120 nm, und eine Stärke der FG-Strukturierungen 102 liegt in einem Bereich von etwa 20 nm bis etwa 70 nm.
  • Nach dem Bilden der FG-Strukturierungen 102, werden eine gestapelte Schicht aus einem ersten Isolierschichtstapel 104, eine zweite Polysiliziumschicht 106 und eine zweite Isolierschicht 108 über der FG-Strukturierungen 102 gebildet. Die erste isolierende Stapelschicht 104 weist eine oder mehrere Schichten aus einer Siliziumoxidschicht und einer Siliziumnitridschicht auf, die bei einigen Ausführungsformen jeweils eine Stärke von etwa 30 bis 50 nm oder etwa 50 bis 90 nm haben. Die Stärke der zweiten Polysiliziumschicht 106 liegt bei einigen Ausführungsformen in einem Bereich von etwa 45 nm bis etwa 70 nm.
  • Die zweite Isolierschicht 108 ist Siliziumnitrid, das bei einigen Ausführungsformen eine Stärke von etwa 50 nm bis etwa 2 nm hat. Bei bestimmten Ausführungsformen hat die zweite Isolierschicht eine gestapelte Struktur aus einer Siliziumnitridschicht, die eine Stärke von etwa 5 nm bis etwa 10 nm, eine Siliziumoxidschicht, die eine Stärke von etwa 50 nm bis etwa 100 nm hat, und eine Siliziumnitridschicht, die eine Stärke von etwa 20 nm bis etwa 1000 nm hat. Diese Schichten können durch CVD oder Atomschichtabscheidung (ALD) gebildet werden. Anschließend wird die gestapelte Schicht bei einigen Ausführungsformen unter Verwenden von Lithografie- und Ätzvorgängen strukturiert, wodurch eine Gatestapelstruktur gebildet wird, die die erste Isolierschicht 104, ein Steuergate (CG) 106 und eine Nitridkappe 108, wie in 3B gezeigt, aufweist.
  • Ferner werden erste Seitenwandabstandhalter (CG-Abstandhalter) 110 auf beiden Hauptflächen der gestapelten Gatestruktur, wie in 3B gezeigt, gebildet. Die ersten Seitenwandabstandhalter 110 bestehen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON und haben bei einigen Ausführungsformen eine Stärke von etwa 10 nm bis etwa 40 nm.
  • Ferner wird eine Löschgate-Oxidschicht 122 zwischen zwei Gatestapelstrukturen gebildet, und zweite Seitenwandabstandhalter (FG-Abstandhalter) 124 bestehend aus Siliziumoxid werden, wie in 3B gezeigt, gebildet. Die zweiten Seitenwandabstandhalter 124 bestehen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON und können gleich oder unterschiedlich sein wie die ersten Seitenwandabstandhalter 110, und haben bei einigen Ausführungsformen eine Stärke von etwa 10 nm bis etwa 40 nm.
  • Anschließend werden Wortleitungen (Auswahlgates SG) 132 und ein Löschgate (EG) 134, wie in 3B gezeigt, gebildet. Die Wortleitungen 132 und das Löschgate 134 bestehen aus einem leitfähigen Material, wie zum Beispiel aus dotiertem Polysilizium. Eine Stärke der Wortleitungen 132 und des Löschgates 134 liegt bei einigen Ausführungsformen in einem Bereich von etwa 50 nm bis etwa 140 nm. Ferner werden dritte Seitenwandabstandhalter (WL-Abstandhalter) 136 auf Seitenwänden der Wortleitungen 132, wie in 3B gezeigt, gebildet.
  • Nach dem Bilden der NVM-Zellstruktur MC, werden, wie in 3A gezeigt, eine oder mehrere Deckschichten 200 über der NVM-Zellstruktur MC, gebildet. Die Deckschicht 200 besteht bei einigen Ausführungsformen aus Polysilizium. Vor dem Bilden der Polysiliziumdeckschicht 200 wird (wie in 4 gezeigt) eine dielektrische Schicht 190, wie eine Siliziumoxidschicht, über der NVM-Zellstruktur MC unter Verwenden von CVD gebildet. Nach dem Bilden der Deckschicht 200, wird eine erste Siliziumoxidschicht 210 in den peripheren Logikschaltungsbereichen AR1 bis AR5 gebildet, und dann wird eine Nitridschicht 220 auf der ersten Siliziumoxidschicht 210, wie in 3A gezeigt, gebildet.
  • Bei einigen Ausführungsformen besteht die erste Siliziumoxidschicht 210 aus thermisch aufgewachsenem Siliziumoxid, und die Nitridschicht 220 besteht aus Siliziumnitrid oder Siliziumoxinitrid, das durch chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD) gebildet wird. Die Stärke der ersten Siliziumoxidschicht 210 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 20 nm, und die Stärke der Siliziumnitridschicht 220 liegt bei einigen Ausführungsformen in einem Bereich von etwa 50 nm bis etwa 100 nm.
  • Ferner, wie in 4 gezeigt, wird eine zweite Siliziumoxidschicht 230 auf der Siliziumnitridschicht 220 gebildet. Die zweite Siliziumoxidschicht 230 kann durch CVD oder ALD gebildet werden und bei einigen Ausführungsformen eine Stärke in einem Bereich von etwa 5 nm bis etwa 20 nm haben. Die zweite Siliziumoxidschicht 230 kann eine Fotolackoxidschutzschicht (Resist Protect Oxide - RPO) sein, die Bereiche, die durch einen Ätz- oder Entfernungsprozess nicht beschädigt werden sollten, schützen können.
  • Nächstfolgend, wie in 5 gezeigt, wird eine Fotolackstruktur 240, die eine Öffnungsstrukturierung 245 hat, auf der zweiten Siliziumoxidschicht 230 gebildet. Die Öffnungsstrukturierung 245 legt den ersten Logikschaltungsbereich AR1 frei. Bei anderen Ausführungsformen legt die Öffnungsstrukturierung die erste und zweite Logikschaltungsfläche AR1 und AR2 frei.
  • Unter Verwenden der Fotolackstrukturierung 240 als eine Ätzmaske, wird die zweite Siliziumoxidschicht 230 in dem ersten Bereich AR1 unter Verwenden von Nassätzen entfernt. Durch dieses Ätzen wird auch ein Teil der Isolations-Isolierschichten 20, 20' entfernt. Dann, wie in 7 gezeigt, wird die Fotolackschicht 240 entfernt.
  • Anschließend, wie in 8 gezeigt, wird die freigelegte Siliziumnitridschicht 220 in dem Logikschaltungsbereich AR1 unter Verwenden von Nassätzen entfernt. H3PO4 kann als ein Ätzmittel des Nassätzens verwendet werden. Dann, wie in 9 gezeigt, wird die freigelegte erste Siliziumnitridschicht 210 in dem Logikschaltungsbereich AR1 durch Nassätzen entfernt.
  • Anschließend wird eine dritte Siliziumoxidschicht 250 in dem ersten Bereich AR1, wie in 10 gezeigt, gebildet. Die dritte Siliziumoxidschicht 150 kann durch ein Nassätzverfahren gebildet werden und bei einigen Ausführungsformen eine Stärke von etwa 5 nm bis etwa 100 nm haben. Ferner, wie in 11 gezeigt, wird die dritte Siliziumoxidschicht 250 durch Nassätzen entfernt. Durch dieses Ätzen kann die dritte Siliziumoxidschicht 250 vollständig oder teilweise entfernt werden.
  • Dann, wie in 12 gezeigt, werden die zweite Siliziumoxidschicht 230, die Siliziumnitridschicht 220, die erste Siliziumoxidschicht 210 und eine beliebige verbleibende dritte Siliziumoxidschicht 250, falls sie existiert, entfernt. Wie in 12 gezeigt, wird der Schritt zwischen dem ersten Bereich AR1 und dem zweiten bis fünften Bereich AR2 bis AR5 gebildet. Bei einigen Ausführungsformen wird die erste Siliziumoxidschicht 210 nicht entfernt und bleibt auf dem Substrat 10. Bei anderen Ausführungsformen wird das Substrat 10 für den ersten Bereich AR1 direkt durch einen oder mehrere Ätzvorgänge geätzt.
  • 13 zeigt eine Querschnittansicht, die die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. In 13 werden dielektrische Gateschichten OX1 bis OX5 mit diversen Stärken in dem ersten bis fünften Bereich AR1 bis AR5 gebildet. Obwohl 13 eine dielektrische Gateschicht veranschaulicht, die unterschiedliche Schichten hat, besteht, wenn die Materialien der benachbarten Schicht dieselben sind (zum Beispiel Siliziumoxid) keine Schnittfläche zwischen den benachbarten Schichten. Mit anderen Worten, werden zwei oder mehrere Schichten als eine Schicht beobachtet.
  • Bei einigen Ausführungsformen wird eine leitfähige Schicht 250 für Gateelektroden über den dielektrischen Gateschichten, wie in 13 gezeigt, gebildet. Die leitfähige Schicht 250 weist eine oder mehrere Schichten aus metallischem Material, wie Al, Cu, Ti und/oder TiN oder ein Polysilizium auf. Ferner wird die leitfähige Schicht 250 durch CMP planarisiert. Da der erste Bereich AR1, wie oben dargelegt, vertieft ist, kann der Unterschied der Stärke zwischen dem ersten Bereich AR1 und den anderen Bereichen verringert werden, obwohl der erste Bereich AR1 die stärkste dielektrische Gateschicht OX1 hat.
  • Die 14 bis 23 zeigen Querschnittansichten, die diverse Stadien des Bildens dielektrischer Gateschichten für die peripheren Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Es ist klar, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die von den 14 bis 23 gezeigt werden, vorgesehen werden können, und einige der Vorgänge, die unten beschrieben sind, können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Vorgänge kann geändert werden.
  • Wie in 10 gezeigt, wird eine erste dielektrische Schicht 310 jeweils auf der Oberfläche aktiver Bereiche des Substrats 10, das von den Isolations-Isolierschichten 20 umgeben ist, gebildet. Die erste dielektrische Schicht 310 besteht bei einigen Ausführungsformen aus thermisch aufgewachsenem Siliziumoxid. Bei anderen Ausführungsformen kann die erste dielektrische Schicht 310 die erste Siliziumoxidschicht 210, die nicht entfernt wurde, sein. Die Stärke (Tu) der ersten dielektrischen Schicht 310 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 20 nm.
  • Eine zweite dielektrische Schicht 320 wird, wie in 15 gezeigt, auf der ersten dielektrischen Schicht 310 gebildet. Die zweite dielektrische Schicht 320 besteht bei einigen Ausführungsformen aus thermisch aufgewachsenem Siliziumoxid. Bei anderen Ausführungsformen besteht die zweite dielektrische Schicht 320 aus einer oder mehreren Schichten aus Siliziumoxid, Siliziumoxinitrid, Haffniumoxid oder Zinkoxid, gebildet durch CVD oder ALD. Die Stärke (T12) der zweiten dielektrischen Schicht 320 liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 15 nm.
  • Dann, unter Verwenden von Lithografie- und Ätzvorgängen, werden die erste und zweite dielektrische Schicht 310 und 320 in dem zweiten Bereich AR2, wie in 16 gezeigt, entfernt. Eine dritte dielektrische Schicht 330 wird auf der zweiten dielektrischen Schicht 320 und auf dem Substrat des zweiten Bereichs AR2, wie in 17 gezeigt, gebildet. Die dritte dielektrische Schicht 330 besteht bei einigen Ausführungsformen aus thermisch aufgewachsenem Siliziumoxid, unter Verwenden eines Ofens, eines schnellen thermischen Oxidationsverfahrens oder eines chemischen Oxidationsverfahrens. Bei anderen Ausführungsformen besteht die dritte dielektrische Schicht 330 aus Siliziumoxid, das durch CVD oder ALD gebildet wird. Die Stärke (T13) der dritten dielektrischen Schicht 330 liegt bei einigen Ausführungsformen in einem Bereich von etwa 8 nm bis etwa 13 nm. Die dritte dielektrische Schicht 330 wird bei einigen Ausführungsformen eventuell nicht auf der zweiten dielektrischen Schicht 320 gebildet.
  • Dann, unter Verwenden von Lithografie- und Ätzvorgängen, werden die erste bis dritte dielektrische Schicht in dem dritten Bereich AR3, wie in 18 gezeigt, entfernt. Eine vierte dielektrische Schicht 340 wird auf der dritten dielektrischen Schicht 330 und auf dem Substrat des dritten Bereichs AR3, wie in 19 gezeigt, gebildet. Die vierte dielektrische Schicht 340 besteht bei einigen Ausführungsformen aus thermisch aufgewachsenem Siliziumoxid, unter Verwenden eines Ofens, eines schnellen thermischen Oxidationsverfahrens oder eines chemischen Oxidationsverfahrens. Bei anderen Ausführungsformen besteht die vierte dielektrische Schicht 340 aus Siliziumoxid, das durch CVD oder ALD gebildet wird. Die Stärke (T14) der vierten dielektrischen Schicht 340 liegt bei einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 8 nm. Die vierte dielektrische Schicht 340 wird bei einigen Ausführungsformen nicht auf der zweiten dielektrischen Schicht 320 gebildet.
  • Dann, unter Verwenden von Lithografie- und Ätzvorgängen, werden die erste bis vierte dielektrische Schicht in dem fünften Bereich AR5, wie in 20 gezeigt, entfernt. Eine fünfte dielektrische Schicht 350 wird auf der vierten dielektrischen Schicht 340 und auf dem Substrat des vierten Bereichs AR4, wie in 21 gezeigt, gebildet. Die fünfte dielektrische Schicht 350 besteht bei einigen Ausführungsformen aus thermisch aufgewachsenem Siliziumoxid, unter Verwenden eines Ofens, eines schnellen thermischen Oxidationsverfahrens oder eines chemischen Oxidationsverfahrens. Bei anderen Ausführungsformen besteht die fünfte dielektrische Schicht 350 aus Siliziumoxid, das durch CVD oder ALD gebildet wird. Die Stärke (T15) der fünften dielektrischen Schicht 350 liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 3 nm. Die fünfte dielektrische Schicht 350 wird bei einigen Ausführungsformen nicht auf der zweiten dielektrischen Schicht 320 gebildet.
  • Dann, unter Verwenden von Lithografie- und Ätzvorgängen, werden die erste bis vierte dielektrische Schicht in dem vierten Bereich AR4, wie in 22 gezeigt, entfernt. Eine sechste dielektrische Schicht 360 wird auf der fünften dielektrischen Schicht 350 und auf dem Substrat des fünften Bereichs AR5, wie in 23 gezeigt, gebildet. Die sechste dielektrische Schicht 360 besteht bei einigen Ausführungsformen aus thermisch aufgewachsenem Siliziumoxid, unter Verwenden eines Ofens, eines schnellen thermischen Oxidationsverfahrens oder eines chemischen Oxidationsverfahrens. Bei anderen Ausführungsformen besteht die sechste dielektrische Schicht 360 aus Siliziumoxid oder Siliziumoxinitrid, das durch CVD oder ALD gebildet wird. Bei einigen Ausführungsformen besteht die sechste dielektrische Schicht 360 aus einer dielektrischen High-k-Schicht, die durch CVD oder ALD gebildet wird. Beispiele für dielektrische High-k-Materialien weisen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Gemische dieser auf, oder ein beliebiges anderes geeignetes dielektrisches Material. Wenn die dielektrische High-k-Schicht verwendet wird, kann eine Siliziumoxid-Grenzflächenschicht, die durch chemisches Oxid gebildet wird, vor dem Bilden der dielektrischen High-k-Schicht 360 verwendet werden. Die Stärke (T16) der sechsten dielektrischen Schicht 360 liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 2 nm.
  • In den 14 bis 23 sind die erste bis sechste dielektrische Schicht zu Erklärungszwecken unverwechselbar veranschaulicht. Wenn die Materialien der benachbarten Schicht jedoch dieselben sind (zum Beispiel Siliziumoxid), besteht keine Schnittfläche zwischen den benachbarten Schichten. Mit anderen Worten, werden zwei oder mehrere Schichten als eine Schicht beobachtet. Wenn eine dielektrische Gateschicht durch ein Abscheidungsverfahren gebildet wird, wird außerdem eine neu gebildete Schicht auf der existierenden Schicht gebildet, und wenn eine dielektrische Gateschicht durch ein Oxidationsverfahren gebildet wird, nimmt die Stärke der existierenden Oxidschicht zu. In einem solchen Fall ist eine Gateoxidschicht, die durch ein Oxidationsverfahren auf der existierenden Oxidschicht gebildet wird, dünner als eine Gateoxidschicht, die auf der Oberfläche des Substrats gebildet wird (zum Beispiel Si). Ferner wird zur Vereinfachung auch das Bilden der dielektrischen Schicht(en) über den Isolations-Isolierschichten 20 weggelassen.
  • Wie oben dargelegt, liegt bei einigen Ausführungsformen die Gesamtstärke der dielektrischen Gateschicht OX1 des ersten Bereichs AR1 in einem Bereich von etwa 25 bis etwa 60 nm, die Gesamtstärke der dielektrischen Gateschicht OX2 des zweiten Bereichs AR2 liegt in einem Bereich von etwa 13 nm bis etwa 25 nm, die Gesamtstärke der dielektrischen Gateschicht OX3 des dritten Bereichs AR3 liegt in einem Bereich von etwa 6 nm bis etwa 13 nm, und die Gesamtstärke der dielektrischen Gateschicht OX4 des vierten Bereich AR4 liegt in einem Bereich von etwa 3 nm bis etwa 5 nm.
  • Die 24 bis 29 zeigen Querschnittansichten, die diverse Stadien des Bildens einer Transistorstruktur für die Schaltungsbereiche gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
  • 24 ist im Wesentlichen gleich wie 12. In 12 wird der erste Bereich AR1 für eine HS-Schaltung zwischen dem NVM-Bereich NVM und den zweiten bis fünften Bereich AR2 bis AR5 angeordnet, während in 24 ein oder mehrere des zweiten bis fünften Bereichs AR2 bis AR5 zwischen dem NVM-Bereich NVM und den ersten Bereich AR1 angeordnet sind.
  • Nach dem Bilden der dielektrischen Gateschichten OX1 bis OX5, wie in 22 gezeigt, wird eine Polysiliziumschicht über der Struktur der 22 gebildet, und eine Hartmaskenschicht, die eine oder mehrere einer Siliziumoxidschicht oder einer Siliziumnitridschicht aufweist, wird auf der Polysiliziumschicht gebildet. Unter Verwenden von Lithografie- und Ätzvorgängen, werden Dummy-Gatestrukturen 400, wie in 25 gezeigt, gebildet. Die Dummy-Gatestrukturen 400 weisen eine dielektrische Gateschicht 410 (OX1 bis OX5), ein Dummy-Gate 420 und eine Abdeckschicht 430 auf.
  • Dann wird die Deckschicht 200 in dem NVM-Zellenbereich NVM, wie in 26 gezeigt, entfernt. Ferner werden Seitenwandabstandhalter 440 für die FETs in den peripheren Logikschaltungsbereichen und Seitenwandabstandhalter 136 für die NVM-Zelle MC gebildet. Nächstfolgend, wie in 27 gezeigt, werden Silizidschichten 450 in den Source-/Drain-Bereichen für die FETs in den peripheren Logikschaltungsbereichen und in dem NVM-Zellenbereich NVM gebildet. Dann werden die Maskenschichten 430 in den peripheren Logikschaltungsbereichen und die Maskenschichten (zum Beispiel die zweite Isolierschicht 108) in dem NVM-Zellenbereich NVM, wie in 28 gezeigt, entfernt. Anschließend wird die ILD-Schicht 30 gebildet, und ein CMP-Vorgang wird ausgeführt, um die Dummy-Polysiliziumschichten in den peripheren Logikschaltungsbereichen und die Polysiliziumschichten für die Auswahlgates, Steuergates und Löschgates in dem NVM-Zellenbereich NVM, wie in 29 gezeigt, freizulegen. Anschließend, werden diese Polysiliziumschichten entfernt, und eine oder mehrere Schichten aus leitfähigem Metall werden als Metallgates gebildet.
  • Die Metall-Gatestruktur weist eine oder mehrere Schichten aus Metallmaterial auf, wie zum Beispiel Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TiAlC, TiAlN, TaN, NiSi, CoSi oder beliebige andere geeignete leitfähige Materialien. Bei einigen Ausführungsformen sind eine oder mehrere Arbeitsfunktionsanpassungsschichten zwischen der dielektrischen Gateschicht und dem Metallmaterial eingefügt. Die Arbeitsfunktionsanpassungsschichten bestehen aus einem leitfähigen Material, wie zum Beispiel aus einer einzigen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder aus einer Mehrfachschicht aus zwei oder mehreren dieser Materialien. Für den n-Kanal-FET werden ein oder mehrere aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionsanpassungsschicht verwendet, und für den p-Kanal-FET ein oder mehrere aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionsanpassungsschicht verwendet.
  • 30 zeigt eine Querschnittansicht einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher (Non-Volatile Memory - NVM)-Bereich und Schaltungsbereiche mit diversen Betriebsspannungen gemäß Ausführungsformen der vorliegenden Offenbarung aufweist.
  • In 30 ist der erste Bereich AR1 derart angeordnet, dass er dasselbe Oberflächenniveau hat wie die NVM-Zellen. Mit anderen Worten werden die HS-Schaltungen in dem ersten Bereich AR1 in der linken Seite der Grenze BL, wie in 2D gezeigt gebildet, und D1 ist in 30 gleich null. In einem solchen Fall kann die Stufe, die D2 entspricht, für die zweite Fläche AR2 an Stelle der ersten Fläche AR1 gebildet werden.
  • Die Stufenhöhe D4 zwischen dem NVM-Zellenbereich NVM/dem ersten Bereich AR1 und dem zweiten bis fünften Bereich AR2 bis AR5 liegt bei einigen Ausführungsformen in einem Bereich von etwa 15 nm bis etwa 150 nm. Bei anderen Ausführungsformen liegt D4 in einem Bereich von etwa 25 nm bis etwa 80 nm.
  • Ferner werden der erste bis fünfte Bereich AR1 bis AR5, die unterschiedliche Betriebsspannungen haben, in der absteigenden Reihenfolge der Spannungen von den NVM-Zellenbereichen angeordnet. Bei anderen Ausführungsformen liegt der Bereich AR1 mit der höchsten Betriebsspannung nahe dem NVM-Zellbereich mit einem oder mehreren Bereichen für niedrigere Betriebsspannungen, die dazwischen eingefügt sind.
  • Die diversen Ausführungsformen oder Beispiele, die hier beschrieben sind, bieten mehrere Vorteile im Vergleich zu dem Stand der Technik. Ein Logikschaltungsbereich, der FETs hat, erfordert eine dicke dielektrische Gateschicht, was sich auf darauffolgende Planarisierungsvorgänge auswirken kann. Bei der vorliegenden Offenbarung wird die Oberfläche des Substrats für den Hochspannungsbereich jedoch vertieft, was den Höhenunterschied, der durch die dicke dielektrische Gateschicht verursacht wird, verringern kann.
  • Es ist klar, dass hier nicht unbedingt alle Vorteile besprochen wurden, kein besonderer Vorteil ist für alle Ausführungsformen oder Beispiele erforderlich, und andere Ausführungsformen oder Beispiele können unterschiedliche Vorteile bieten.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung eine nichtflüchtige Speicherzelle auf, die in einem Speicherzellenbereich eines Substrats gebildet wird, eine erste Schaltung, die in einem ersten Schaltungsbereich des Substrats gebildet wird, und eine zweite Schaltung, die in einem zweiten Schaltungsbereich des Substrats gebildet wird. Im Querschnitt betrachtet, liegt eine erste eine Vorrichtung bildende Oberfläche des Substrats in dem ersten Schaltungsbereich an einem niedrigeren Niveau als eine zweite eine Vorrichtung bildende Oberfläche des Substrats in dem zweiten Schaltungsbereich.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Speicherzellenstruktur, die durch eine Schutzschicht abgedeckt ist, in einem Speicherzellenbereich eines Substrats gebildet. Eine Maskenstrukturierung wird gebildet. Die Maskenstrukturierung hat eine Öffnung über einem ersten Schaltungsbereich, während der Speicherzellenbereich und der zweite Schaltungsbereich durch die Maskenstrukturierung abgedeckt werden. Das Substrat in dem ersten Schaltungsbereich wird vertieft, während der Speicherzellenbereich und der zweite Schaltungsbereich geschützt werden. Ein erster Feldeffekttransistor (FET), der eine erste dielektrische Gateschicht hat, wird in dem ersten Schaltungsbereich über dem vertieften Substrat gebildet, und ein zweiter FET, der eine zweite dielektrische Gateschicht hat, wird in dem zweiten Schaltungsbereich über dem Substrat gebildet.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Speicherzellenstruktur, die durch eine Schutzschicht abgedeckt ist, in einem Speicherzellenbereich eines Substrats gebildet. Eine Vertiefung wird in einem ersten Schaltungsbereich gebildet, während der Speicherzellenbereich und ein zweiter bis fünfter Schaltungsbereich geschützt werden. Während der Speicherzellenbereich geschützt ist, wird eine erste dielektrische Gateschicht, die eine Stärke T1 hat, in dem ersten Schaltungsbereich über dem vertieften Substrat gebildet, eine zweite dielektrische Gateschicht, die eine Stärke T2 hat, wird in dem zweiten Schaltungsbereich über dem Substrat gebildet, eine dritte dielektrische Gateschicht, die eine Stärke T3 hat, wird in dem dritten Schaltungsbereich über dem Substrat gebildet, eine vierte dielektrische Gateschicht, die eine Stärke T4 hat, wird in dem vierten Schaltungsbereich über dem Substrat gebildet, und eine fünfte dielektrische Gateschicht, die eine Stärke T5 hat, wird in dem fünften Schaltungsbereich über dem Substrat gebildet. T1 > T2 > T3 > T4 > T5 wird erfüllt.

Claims (19)

  1. Halbleitervorrichtung, aufweisend: eine nichtflüchtige Speicherzelle (NVM), die in einem Speicherzellenbereich eines Substrats (10) gebildet ist; eine erste Schaltung, die in einem ersten Schaltungsbereich (AR1) des Substrats gebildet ist, und eine zweite Schaltung, die in einem zweiten Schaltungsbereich (AR2) des Substrats gebildet ist, wobei eine erste eine Vorrichtung bildende Oberfläche des Substrats (10) in dem ersten Schaltungsbereich an einem niedrigeren Niveau als eine zweite eine Vorrichtung bildende Oberfläche des Substrats (10) in dem zweiten Schaltungsbereich liegt; und wobei: die erste Schaltung einen ersten Feldeffekttransistor (TR1) aufweist, der eine erste dielektrische Gateschicht (OX1) hat, die zweite Schaltung einen zweiten Feldeffekttransistor (TR2) aufweist, der eine zweite dielektrische Gateschicht (OX2) hat, und eine Stärke der ersten dielektrischen Gateschicht (OX1) größer ist als eine Stärke der zweiten dielektrischen Gateschicht (OX2).
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Betriebsspannung der ersten Schaltung (AR1) höher ist als eine Betriebsspannung der zweiten Schaltung (AR2).
  3. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei, im Querschnitt betrachtet, eine eine Speicherzelle bildende Oberfläche des Substrats in dem Speicherzellenbereich (NVM) an einem niedrigeren Niveau (D1) liegt als die erste eine Vorrichtung bildende Oberfläche des Substrats (10) in dem ersten Schaltungsbereich (AR1) liegt.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die ferner eine dritte Schaltung, die in einem dritten Schaltungsbereich (AR3) gebildet ist, umfasst, wobei die zweite eine Vorrichtung bildende Oberfläche des Substrats (10) in dem zweiten Schaltungsbereich (AR2), im Querschnitt betrachtet, an einem niedrigeren Niveau (D2) als eine dritte eine Vorrichtung bildende Oberfläche des Substrats in dem dritten Schaltungsbereich (AR3) liegt.
  5. Halbleitervorrichtungen nach Anspruch 4, wobei die Betriebsspannung der zweiten Schaltung (AR2) höher ist als eine Betriebsspannung der dritten Schaltung (AR3).
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der Speicherzellenbereich (NVM), der erste Schaltungsbereich (AR 1), der zweite Schaltungsbereich (AR2) und der dritte Schaltungsbereich (AR3) entlang einer Oberfläche des Substrats in dieser Reihenfolge angeordnet sind.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 4 bis 6, wobei: die dritte Schaltung (AR3) einen dritten Feldeffekttransistor (TR3) aufweist, der eine dritte dielektrische Gateschicht (OX3) hat, und eine Stärke der zweiten dielektrischen Gateschicht (OX2) größer ist als eine Stärke der dritten dielektrischen Gateschicht (OX3).
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 4 bis 7, wobei: die erste dielektrische Gateschicht (OX1) eine Siliziumoxidschicht und eine Schicht aufweist, die aus mindestens einem der Gruppe, die aus Siliziumoxinitrid, Haffniumoxid und Zinkoxid besteht, besteht, und die zweite (OX2) und dritte dielektrische Schicht (OX3) aus Siliziumoxid bestehen.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Speicherzellenbereich, der erste Schaltungsbereich (AR1) und der zweite Schaltungsbereich (AR2) in dieser Reihenfolge entlang einer Oberfläche des Substrats (10) angeordnet sind.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei, im Querschnitt betrachtet, eine eine Speicherzelle (NVM) bildende Oberfläche des Substrats (10) in dem Speicherzellenbereich an einem selben Niveau wie die erste eine Vorrichtung bildende Oberfläche des Substrats (10) in dem ersten Schaltungsbereich (AR1) liegt.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung, Verfahren Folgendes umfassend: Bilden einer Speicherzellenstruktur (230), die durch eine Schutzschicht in einem Speicherzellenbereich eines Substrats abgedeckt ist; Bilden einer Maskenstrukturierung (245), wobei die Maskenstrukturierung eine Öffnung über einem ersten Schaltungsbereich (AR1) hat, während der Speicherzellenbereich (NVM) und der zweite Schaltungsbereich (AR2) durch die Maskenstrukturierung abgedeckt sind; Vertiefen (245) des Substrats in dem ersten Schaltungsbereich (AR1), während der Speicherzellenbereich (NVM) und der zweite Schaltungsbereich (AR2) geschützt werden; und Bilden eines ersten Feldeffekttransistors (TR1) der eine erste dielektrische Gateschicht (OX1) in dem ersten Schaltungsbereich (AR1) über dem vertieften Substrat (10) hat, und eines zweiten Feldeffekttransistor (TR2) der eine zweite dielektrische Gateschicht (OX2) in dem zweiten Schaltungsbereich (AR2) über dem Substrat hat.
  12. Verfahren nach Anspruch 11, wobei eine Stärke der ersten dielektrischen Gateschicht (OX1) größer ist als eine Stärke der zweiten dielektrischen Gateschicht (OX2).
  13. Verfahren nach Anspruch 11 oder 12, wobei das Vertiefen (245) in dem Substrat (10) Folgendes aufweist: Bilden einer Oxidationsschicht (140) durch Nassoxidation, und Entfernen der Oxidationsschicht (140) durch Nassätzen.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, wobei das Vertiefen (245) des Substrats (10) das Ätzen des Substrats durch Trockenätzen aufweist.
  15. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 14, das ferner vor dem Bilden der Maskenstrukturierung Folgendes umfasst: Bilden einer ersten Isolierschicht (104); Bilden einer zweiten Isolierschicht (108) über der ersten Isolierschicht, und Bilden einer dritten Isolierschicht über der zweiten Isolierschicht, wobei die Maskenstrukturierung eine Fotolackstrukturierung ist.
  16. Verfahren nach einem der Ansprüche 11 bis 15, das ferner vor dem Bilden der Speicherzellenstruktur das Vertiefen des Substrats (10) in dem Speicherzellenbereich umfasst.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung, Verfahren Folgendes umfassend: Bilden einer Speicherzellenstruktur (MC), die durch eine Schutzschicht in einem Speicherzellenbereich eines Substrats abgedeckt ist; Bilden einer Vertiefung in einem ersten Schaltungsbereich (AR1), während der Speicherzellenbereich und ein zweiter (AR2) bis fünfter Schaltungsbereich (AR5) geschützt sind, und während der Speicherzellenbereich geschützt ist, Bilden einer ersten dielektrischen Gateschicht (OX1), die eine Stärke T1 hat, in dem ersten Schaltungsbereich (AR1) über dem vertieften Substrat (10), einer zweiten dielektrischen Gateschicht (OX2), die eine Stärke T2 hat, in dem zweiten Schaltungsbereich (AR 2) über dem Substrat, einer dritten dielektrischen Gateschicht (OX3), die eine Stärke T3 hat, in dem dritten Schaltungsbereich (AR3) über dem Substrat, einer vierten dielektrischen Gateschicht (OX4), die eine Stärke T4 hat, in dem vierten Schaltungsbereich (AR4) über dem Substrat, und eine fünften dielektrischen Gateschicht (OX5), die eine Stärke T5 hat, in dem fünften Schaltungsbereich (ARS) über dem Substrat (10), wobei T1 > T2 > T3 > T4 > T5 erfüllt ist.
  18. Verfahren nach Anspruch 17, wobei die erste (OX1) bis fünfte dielektrische Gateschicht (OX5) gebildet werden durch: Bilden einer ersten dielektrischen Schicht (310) in dem ersten (AR1) bis fünften Schaltungsbereich (AR2); Bilden einer zweiten dielektrischen Schicht (320) über der ersten dielektrischen Schicht (310); Freilegen des Substrats (10) in dem zweiten Schaltungsbereich (AR2), während der erste (AR1) und dritte (AR3) bis fünfte Schaltungsbereich (AR5) geschützt sind, und Bilden einer dritten dielektrischen Schicht (330) über dem freigelegten Substrat in dem zweiten Schaltungsbereich (AR 2); Freilegen des Substrats in dem dritten Schaltungsbereich (AR3), während der erste (AR1), zweite AR2), vierte (AR4) und fünfte Schaltungsbereich AR5) geschützt sind, und Bilden einer vierten dielektrischen Schicht (340) über dem freigelegten Substrat in dem dritten Schaltungsbereich (AR3); Freilegen des Substrats in dem vierten Schaltungsbereich (AR 4), während der erste (AR1) bis dritte (AR3) und der fünfte Schaltungsbereich (AR5) geschützt sind, und Bilden einer fünften dielektrischen Schicht (350) über dem freigelegten Substrat (10) in dem vierten Schaltungsbereich (AR4), und Freilegen des Substrats (10) in dem fünften Schaltungsbereich (AR 5), während der erste (AR1) bis vierte Schaltungsbereich (AR4) geschützt sind, und Bilden einer sechsten dielektrischen Schicht (360) über dem freigelegten Substrat in dem fünften Schaltungsbereich (AR5).
  19. Verfahren nach Anspruch 17 oder 18, das ferner vor dem Bilden der Speicherzellenstruktur das Vertiefen des Substrats (10) in dem Speicherzellenbereich umfasst.
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