DE102017115340A1 - Halbleiter-bauelement und herstellungsverfahren dafür - Google Patents

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Abstract

Ein Halbleiter-Bauelement weist einen Speicherschaltkreis und einen Logikschaltkreis auf. Der Speicherschaltkreis weist eine Wortleitung, eine Bitleitung, eine gemeinsame Leitung und einen Speichertransistor auf, der ein Gate, das mit der Wortleitung verbunden ist, einen Drain, der mit der Bitleitung verbunden ist, und eine Source hat, die mit der gemeinsamen Leitung verbunden ist. Der Logikschaltkreis weist einen Feldeffekttransistor (FET) auf, der ein Gate, einen Drain und eine Source hat. Der Speichertransistor hat eine Gate-Elektrodenschicht, die auf einer dielektrischen Gate-Schicht hergestellt ist, und die dielektrische Gate-Schicht weist eine erste Isolierschicht und eine erste FE-Materialschicht (FE: ferroelektrisch) auf. Der FET hat eine Gate-Elektrodenschicht, die auf einer dielektrischen Gate-Schicht hergestellt ist, und die dielektrische Gate-Schicht weist eine zweite Isolierschicht und eine zweite FE-Materialschicht auf.

Description

  • Querverweis auf verwandte Anmeldungen
  • Diese Anmeldung beansprucht die Priorität der am 29. November 2016 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/427.444, die durch Bezugnahme aufgenommen ist.
  • Gebiet der Erfindung
  • Die Erfindung betrifft integrierte Halbleiterschaltkreise, insbesondere Halbleiter-Bauelemente mit ferroelektrischen Speicherschaltkreisen und Logikschaltkreisen in einem einzigen Chip, und Herstellungsverfahren dafür.
  • Hintergrund der Erfindung
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, ist es wünschenswert, Logikschaltkreise, die viele verschiedene Funktionen haben, mit nichtflüchtigen Speicherschaltkreisen in einem einzigen Chip zu vereinen. Als eine nichtflüchtige Speicherzelle bietet ein ferroelektrischer Direktzugriffsspeicher (ferroelectric random access memory; FERAM) eine hohe Dichte, einen geringen Energieverbrauch, eine hohe Geschwindigkeit und niedrige Herstellungskosten. Ein Vorteil des FERAM gegenüber einem statischen Direktzugriffsspeicher (SRAM) und/oder einem dynamischen Direktzugriffsspeicher (DRAM) ist seine signifikant geringere Größe (etwa ein Drittel bis ein Viertel der Größe einer SRAM-Zelle).
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A zeigt einen beispielhaften Schaltplan einer FERAM-Zelle, und 1B zeigt eine beispielhafte Schnittansicht einer FERAM-Zelle gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 2A zeigt eine beispielhafte Schaltkreisanordnung einer CMOS-Inverterschaltung (CMOS: komplementärer Metall-Oxid-Halbleiter), und 2B zeigt eine beispielhafte Schnittansicht eines Feldeffekttransistors (FET) des CMOS-Inverters gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 3 bis 7B sind beispielhafte Schnittansichten, die einen Prozessablauf zur Herstellung eines Halbleiter-Bauelements mit einem FERAM-Schaltkreis und einem Logikschaltkreis gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
    • Die 8 bis 12B sind beispielhafte Schnittansichten, die einen Prozessablauf zur Herstellung eines Halbleiter-Bauelements mit einem FERAM-Schaltkreis und einem Logikschaltkreis gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigen.
  • Detaillierte Beschreibung
  • Es dürfte klar sein, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf oder „besteht aus“ bedeuten.
  • Bei der vorliegenden Ausführungsform weist ein Halbleiter-Bauelement nichtflüchtige Speicherzellen (NVM-Zellen), insbesondere ferroelektrische Speicherzellen (FE-Speicherzellen) und Logikschaltkreise auf. In der vorliegenden Erfindung wird ein 1-Transistor(1T)-FERAM verwendet. 1A zeigt einen beispielhaften Schaltplan einer 1T-FERAM-Zelle, und 1B zeigt eine beispielhafte Schnittansicht der 1T-FERAM-Zelle gemäß einer Ausführungsform der vorliegenden Erfindung. Ein 1T-FERAM wird auch als ferroelektrischer Floating-Gate-Direktzugriffsspeicher (FFRAM) bezeichnet.
  • Wie in 1A gezeigt ist, weist eine Zelle eines FERAM-Schaltkreises eine Wortleitung WL, eine Bitleitung BL, eine gemeinsame Leitung SL und einen Speichertransistor MT auf, der ein Gate, das mit der Wortleitung verbunden ist, einen Drain, der mit der Bitleitung verbunden ist, und eine Source hat, die mit der gemeinsamen Leitung verbunden ist.
  • In 1B wird der Speichertransistor MT auf einem aktiven Bereich hergestellt, der von einem Trennungsisolierbereich 112 (der auch als flache Grabenisolation, STI, bezeichnet wird) umschlossen ist, der auf einem Substrat 110 hergestellt ist. Der Speichertransistor MT weist eine Isolierschicht 130, eine ferroelektrische Materialschicht (FE-Materialschicht) 140, eine leitende Zwischenschicht 150 und eine Gate-Elektrode 160 auf, die in der genannten Reihenfolge auf einem Kanalbereich des Substrats 110 aufeinander geschichtet sind. Die Kombination aus der Isolierschicht 130 und der FE-Materialschicht 140 kann als eine dielektrische Gate-Schicht bezeichnet werden. Das Substrat 110 kann Si, SiGe, SiC oder ein Halbleiter der Gruppe III-V sein. Bei dieser Ausführungsform wird ein Si-Substrat verwendet. Source-/Drain-Bereiche 120, die eine leicht dotierte Drain-Struktur (LDD-Struktur) haben, werden ebenfalls in der Oberfläche des Substrats 110 hergestellt. Der Speichertransistor MT wird von einer ILD-Schicht (ILD: Zwischenschicht-Dielektrikum) 115 bedeckt, und Kontakte 180 gehen durch die ILD-Schicht 115. Die Kontakte 180 verbinden den Drain mit einem Metalldraht 190 (einer Bitleitung) und verbinden die Source mit einem anderen Metalldraht 191 (einer gemeinsamen Leitung SL). Es ist zu beachten, dass eine Source und ein Drain untereinander austauschbar sind und diese Begriffe nur zum Unterscheiden voneinander dienen.
  • Bei einem ferroelektrischen Material besteht eine nichtlineare Beziehung zwischen einem angelegten elektrischen Feld und der gespeicherten Ladung. Insbesondere hat die ferroelektrische Kennlinie die Form einer Hystereseschleife, die der Form der Hystereseschleife von ferromagnetischen Materialien sehr ähnlich ist. Halbpermanente elektrische Dipole bestehen in der Kristallstruktur aus ferroelektrischen Materialien. Wenn ein äußeres elektrisches Feld über ein Dielektrikum angelegt wird, neigen die Dipole dazu, sich selbst zu der Richtung des Felds auszurichten, das durch geringe Verschiebungen der Positionen von Atomen und Verschiebungen der Verteilung der Elektronenladung in der Kristallstruktur entsteht. Nachdem die Ladung entfernt worden ist, behalten die Dipole ihren Polarisationszustand bei. Bei einem 1T-FERAM beeinflusst der verbliebene Polarisationszustand eine Schwellenspannung Vt eines FET, und wenn eine Spannung angelegt wird, ändert sich ein Stromwert in Abhängigkeit von dem verbliebenen Polarisationszustand, wodurch binäre „0“- und „1“-Daten gespeichert oder gelesen werden.
  • Bei den vorliegenden Ausführungsformen weist das FE-Material eine oder mehrere der folgenden Verbindungen auf: Pb3Ge5O11 (PGO), Blei-Zirconat-Titanat (PZT), SrBi2Ta2O9 (SBT oder SBTO), SrB4O7 (SBO), SraBibTacNbdOx (SBTN), SrTiO3 (STO), BaTiO3 (BTO), (BixLay)Ti3O12 (BLT), LaNiO3 (LNO), YMnO3, ZrO2, Zirconiumsilicat, ZrAlSiO, HfO2, Hafniumsilicat, HfAlO, LaAlO, Lanthanoxid, mit Si dotiertes HfO2 und Ta2O5. Die Dicke der FE-Materialschicht 140 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm.
  • Die Isolierschicht 130 besteht aus einer oder mehreren Schichten Isoliermaterial, wie etwa SiO2, SiN und SiON.
  • Die Gate-Elektrode 160 wird durch einen Gate-Ersetzungsprozess hergestellt und weist eine oder mehrere Austrittsarbeits-Einstellungsschichten 160A und eine oder mehrere Body-Metallschichten 160B auf. Die Austrittsarbeits-Einstellungsschicht 160A besteht aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für einen p-Kanal-FET werden eine oder mehrere Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet.
  • Die Body-Schicht 160B weist eine oder mehrere Schichten aus einem leitenden Material auf, wie etwa Polysilicium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilicid, Cobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Die leitende Zwischenschicht 150 weist eine oder mehrere Schichten aus einem leitenden Material auf, wie etwa TiN, Ti, TaN und/oder W. Die Dicke der leitenden Zwischenschicht 150 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm.
  • Der Speichertransistor MT weist weiterhin Seitenwand-Abstandshalter 170 auf, die aus einer oder mehreren Schichten aus Isoliermaterial bestehen, wie etwa Si02, SiN und SiON. Die ILD-Schicht 115 weist eine oder mehrere Schichten aus einem Isoliermaterial auf Siliciumbasis auf, wie etwa SiO2, SiN, SiOC, SiCN, SiOCN oder SiON, das durch chemische Aufdampfung (CVD) abgeschieden wird. Die Dicke der ILD-Schicht 115 liegt bei einigen Ausführungsformen in dem Bereich von etwa 300 nm bis etwa 1000 nm. Die Kontakte 180 bestehen aus einer oder mehreren Schichten aus einem leitenden Material, wie etwa TiN, TaN, Ti, W, Co, Ni, Cu, Al und Silicid. Die Metalldrähte 190 und 191 bestehen aus einer oder mehreren Schichten aus einem leitenden Material, wie etwa TiN, TaN, Ti, W, Co, Ni, Cu und Al.
  • Wie in den 1B und 2B gezeigt ist, haben die Austrittsarbeits-Einstellungsschichten 160A und 165A einen U-förmigen Querschnitt. Die leitenden Zwischenschichten 150 und 155 haben keine U-Form.
  • Bei den vorliegenden Ausführungsformen werden Logikschaltkreise auf dem gleichen Halbleiterchip wie der FE-Speicherschaltkreis hergestellt. Die Logikschaltkreise weisen eine logische Basisschaltung auf, wie etwa einen Inverter, eine AND-Schaltung, eine NAND-Schaltung, eine OR-Schaltung und eine NOR-Schaltung auf, die jeweils von CMOS-FETs gebildet werden. Bei einigen Ausführungsformen ist der Logikschaltkreis ein Worttreiber und/oder ein Leseverstärker und/oder ein anderer peripherer Schaltkreis des FERAM. Bei den vorliegenden Ausführungsformen weisen die Logikschaltkreise einen FET auf, der ein FE-Material als eine Gate-Isolierschicht hat.
  • 2A zeigt eine beispielhafte Schaltkreisanordnung einer CMOS-Inverterschaltung (CMOS: komplementärer Metall-Oxid-Halbleiter), und 2B zeigt eine beispielhafte Schnittansicht, die der Linie X1 - X1 von 2A entspricht, eines Feldeffekttransistors (FET) des CMOS-Inverters gemäß einer Ausführungsform der vorliegenden Erfindung. Die Konfigurationen, Materialien, Abmessungen und Strukturen, die dem in 1B gezeigten FERAM gleichen oder ähnlich sind, können in den Logikschaltkreisen verwendet werden, die in den 2A und 2B gezeigt sind, und daher kann ihre detaillierte Beschreibung entfallen.
  • Bei dieser Ausführungsform wird als ein Beispiel für die Logikschaltkreise ein CMOS-Inverter verwendet.
  • Wie in 2A gezeigt ist, werden zwei Wannen WEL1 und WEL2, die unterschiedliche Polaritäten haben, in dem Substrat hergestellt. Bei dieser Ausführungsform ist die Wanne WEL1 eine p-Wanne, und die Wanne WEL2 ist eine n-Wanne. In der p-Wanne WEL1 wird ein aktiver n-Bereich SD1 hergestellt, und in der n-Wanne WEL2 wird ein aktiver p-Bereich SD2 hergestellt. Eine erste Stromversorgungsleitung PL1 ist über einen Kontakt CH1 mit dem Drain-Bereich verbunden, und eine zweite Stromversorgungsleitung PL2 ist über einen Kontakt CH2 mit dem Drain-Bereich verbunden. Bei dieser Ausführungsform ist die erste Stromversorgungsleitung PL1 mit Vdd verbunden, und die zweite Stromversorgungsleitung PL2 ist mit Vss verbunden. Über den aktiven Bereichen SD1 und SD2 ist ein gemeinsames Gate GT angeordnet. Ein Metalldraht ML ist ein Ausgang des CMOS-Inverters und ist über Kontakte CH3 und CH4 mit den Source-Bereichen verbunden.
  • In der Schnittansicht von 2B wird ein FET auf einem aktiven Bereich hergestellt, der von einem Trennungsisolierbereich 112 umschlossen ist, der auf dem Substrat 110 hergestellt ist. Der FET weist eine Isolierschicht 135, eine FE-Materialschicht 145, eine leitende Zwischenschicht 155 und eine Gate-Elektrode 165 auf, die in der genannten Reihenfolge auf einem Kanalbereich des Substrats 110 aufeinander geschichtet sind. Die Kombination aus der Isolierschicht 135 und der FE-Materialschicht 145 kann als eine dielektrische Gate-Schicht bezeichnet werden. Source-/Drain-Bereiche 125, die eine LDD-Struktur haben, werden ebenfalls in der Oberfläche des Substrats 110 hergestellt. Der FET wird von einer ILD-Schicht (ILD: Zwischenschicht-Dielektrikum) 115 bedeckt, und Kontakte 185 gehen durch die ILD-Schicht 115. Die Kontakte 185 verbinden den Drain mit einem Metalldraht 195 (der ersten Stromversorgungsleitung PL1) und verbinden die Source mit einem anderen Metalldraht 196 (einem Ausgangs-Metalldraht ML).
  • Die Isolierschicht 135 besteht aus einer oder mehreren Schichten Isoliermaterial, wie etwa SiO2, SiN und SiON.
  • Die Gate-Elektrode 165 weist eine oder mehrere Austrittsarbeits-Einstellungsschichten 165A und eine oder mehrere Body-Metallschichten 165B auf. Die Austrittsarbeits-Einstellungsschicht 165A besteht aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für einen p-Kanal-FET werden eine oder mehrere Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet.
  • Die Body-Schicht 165B weist eine oder mehrere Schichten aus einem leitenden Material auf, wie etwa Polysilicium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilicid, Cobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Die leitende Zwischenschicht 155 weist eine oder mehrere Schichten aus einem leitenden Material auf, wie etwa TiN, Ti, TaN und/oder W. Die Dicke der leitenden Zwischenschicht 155 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm.
  • Der FET weist weiterhin Seitenwand-Abstandshalter 175 auf, die aus einer oder mehreren Schichten aus Isoliermaterial bestehen, wie etwa SiO2, SiN und SiON. Die ILD-Schicht 115 weist eine oder mehrere Schichten aus einem Isoliermaterial auf Siliciumbasis auf, wie etwa SiO2, SiN, SiOC, SiCN, SiOCN oder SiON, das durch chemische Aufdampfung (CVD) abgeschieden wird. Die Dicke der ILD-Schicht 115 liegt bei einigen Ausführungsformen in dem Bereich von etwa 300 nm bis etwa 1000 nm. Die Kontakte 185 bestehen aus einer oder mehreren Schichten aus einem leitenden Material, wie etwa TiN, TaN, Ti, W, Co, Ni, Cu, Al und Silicid. Die Metalldrähte 195 und 196 bestehen aus einer oder mehreren Schichten aus einem leitenden Material, wie etwa TiN, TaN, Ti, W, Co, Ni, Cu und Al.
  • Die FE-Materialschicht 145 hat die gleiche Konfiguration (das gleiche Material und die gleiche Dicke) wie die FE-Materialschicht 140 des Speichertransistors MT des FERAM, der in 1B gezeigt ist. Hier bedeutet „gleich“, dass die FE-Materialschichten 140 und 145 zur gleichen Zeit mit dem gleichen Verfahren hergestellt werden und eine Abweichung zulassen, die von einer Prozessabweichung verursacht wird. Zum Beispiel können die Dicken der FE-Materialschichten 140 und 145 um bis zu etwa 5 % abweichen.
  • Im Gegensatz dazu ist die Dicke der Isolierschicht 135 von der Dicke der Isolierschicht 130 des Speichertransistors MT verschieden. Bei einer Ausführungsform ist die Dicke der Isolierschicht 130 des Speichertransistors MT größer als die Dicke der Isolierschicht 135 des FET. In diesem Fall ist eine Betriebsspannung (Vgs) für den FERAM-Schaltkreisbereich höher als die für den Logikschaltkreisbereich. Bei einigen Ausführungsformen liegt die Dicke der Isolierschicht 130 des Speichertransistors MT in dem Bereich von etwa 3 nm bis etwa 15 nm, und die Dicke der Isolierschicht 135 des FET liegt in dem Bereich von etwa 1 nm bis etwa 5 nm. Bei anderen Ausführungsformen liegt die Dicke der Isolierschicht 130 des Speichertransistors MT in dem Bereich von etwa 3 nm bis etwa 9 nm, und die Dicke der Isolierschicht 135 des FET liegt in dem Bereich von etwa 1 nm bis etwa 3 nm.
  • Bei einer weiteren Ausführungsform ist die Dicke der Isolierschicht 130 des Speichertransistors MT kleiner als die Dicke der Isolierschicht 135 des FET. In diesem Fall ist eine Betriebsspannung (Vgs) für den FERAM-Schaltkreisbereich kleiner als die für den Logikschaltkreisbereich. Bei einigen Ausführungsformen liegt die Dicke der Isolierschicht 130 des Speichertransistors MT in dem Bereich von etwa 1 nm bis etwa 5 nm, und die Dicke der Isolierschicht 135 des FET liegt in dem Bereich von etwa 3 nm bis etwa 15 nm. Bei anderen Ausführungsformen liegt die Dicke der Isolierschicht 130 des Speichertransistors MT in dem Bereich von etwa 1 nm bis etwa 3 nm, und die Dicke der Isolierschicht 135 des FET liegt in dem Bereich von etwa 3 nm bis etwa 9 nm.
  • Die 3 bis 7 sind beispielhafte Schnittansichten, die einen Prozessablauf zur Herstellung eines Halbleiter-Bauelements mit einem FERAM-Schaltkreis und einem Logikschaltkreis gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen vorgesehen werden können, die in den 3 bis 7 dargestellt sind, und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte ist austauschbar.
  • Trennungsisolierschichten 12, die auch als flache Grabenisolation (STI) bezeichnet werden, werden in einem Substrat 10 in einem FERAM-Schaltkreisbereich MA und einem Logikschaltkreisbereich LA hergestellt, wie in 3 gezeigt ist. Um die Trennungsisolierschicht 12 herzustellen, werden eine Maskenschicht, die eine Siliciumoxidschicht und eine Siliciumnitridschicht aufweist, auf dem Substrat 10 hergestellt, und die Maskenschicht wird mit lithografischen und Ätzprozessen strukturiert. Dann wird unter Verwendung der strukturierten Maskenschicht als eine Ätzmaske eine Grabenätzung durchgeführt, um Gräben in dem Substrat 10 herzustellen. Die Tiefe der Gräben liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 1 µm.
  • Die Gräben werden mit einem Isoliermaterial (dielektrischen Material) gefüllt, und dann wird eine Planarisierung, wie etwa eine chemisch-mechanische Polierung (CMP) oder eine Rückätzung, durchgeführt, um einen oberen Teil der Isoliermaterialschicht zu entfernen, wodurch die Trennschichten 12 entstehen. Das Substrat wird nicht geätzt, und über einem aktiven Bereich, der in der Draufsicht von der STI umschlossen oder getrennt ist, werden Transistoren oder andere Halbleiter-Bauelemente hergestellt.
  • Nach der Herstellung der Trennschichten 12 wird eine Isolierschicht 29 über dem FERAM-Zellenbereich MA und dem Logikschaltkreisbereich LA hergestellt, wie in 3 gezeigt ist. Die Isolierschicht 29 besteht aus einer oder mehreren der Verbindungen Si02, SiN und SiON. Siliciumoxid, Siliciumnitrid und/oder Siliciumoxidnitrid können durch thermische Oxidation, thermische Nitrierung, CVD oder Atomlagenabscheidung (ALD) abgeschieden werden. Hafniumoxid kann durch CVD oder ALD abgeschieden werden. Die Dicke der abgeschiedenen Isolierschicht 29 liegt bei einigen Ausführungsformen in dem Bereich von etwa 3 nm bis etwa 15 nm und bei anderen Ausführungsformen in dem Bereich von etwa 3 nm bis etwa 9 nm. Bei bestimmten Ausführungsformen wird eine SiO2-Schicht mit einer Dicke von etwa 2 bis 15 nm durch thermische Oxidation hergestellt, und diese Schicht wird dann einer thermischen oder Plasma-Nitrierung unterzogen, um eine SiON-Schicht herzustellen.
  • Nachdem die Isolierschicht 29 hergestellt worden ist, wird der Logikschaltkreisbereich LA mit einer Schutzschicht 27 bedeckt. Die Schutzschicht 27 kann ein Fotoresist, Siliciumoxid oder Siliciumnitrid sein.
  • Während der Logikschaltkreisbereich LA bedeckt ist, wird die Isolierschicht 29 in dem FERAM-Schaltkreisbereich MA geätzt, um die Dicke bei einigen Ausführungsformen auf einen Bereich von etwa 1 nm bis etwa 5 nm oder von etwa 1 nm bis etwa 3 nm zu reduzieren, wodurch eine reduzierte Isolierschicht 31 entsteht, wie in 4 gezeigt ist. Die Isolierschicht 29 kann durch Trocken- und/oder Nassätzung geätzt werden. Bei bestimmten Ausführungsformen wird eine Atomlagenätzung (atomic layer etching; ALE) durchgeführt, um die verbleibende Dicke der reduzierten Isolierschicht 31 exakt zu begrenzen.
  • Bei einigen Ausführungsformen wird die Isolierschicht 29 in dem FERAM-Schaltkreisbereich MA vollständig entfernt, und eine Isolierschicht 31 mit einer gewünschten Dicke wird neu hergestellt.
  • Anschließend wird eine FE-Materialschicht 39 über der Isolierschicht 31 in dem FERAM-Schaltkreisbereich MA und über der Isolierschicht 29 in dem Logikschaltkreisbereich LA hergestellt, wie in 5 gezeigt ist. Die FE-Materialschicht 39 kann durch CVD, metallorganische chemische Aufdampfung (MOCVD), ALD, chemische Abscheidung aus der Lösung (chemical solution deposition; CSD) und/oder physikalische Aufdampfung (PVD) einschließlich Sputtern hergestellt werden. Die Dicke der FE-Materialschicht 39 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm.
  • Nachdem die FE-Materialschicht 39 hergestellt worden ist, wird eine leitende Materialschicht 49 über der FE-Materialschicht 39 hergestellt, wie in 5 gezeigt ist, und eine Dummy-Schicht 59 wird über der leitenden Materialschicht 49 hergestellt, wie in 6 gezeigt ist. Die leitende Materialschicht 49 ist zum Beispiel TiN, TaN, Ti und/oder W. Die Dicke der leitenden Materialschicht 49 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm. Die Dummy-Schicht 59 besteht aus Polysilicium oder amorphem Silicium.
  • Anschließend werden Dummy-Gate-Schichten 60 und 65 durch Strukturieren der Dummy-Schicht 59, der leitenden Materialschicht 49, der FE-Materialschicht 39 und der Isolierschichten 29 und 31 hergestellt. Es werden Dotierungsprozesse, wie etwa Ionenimplantation, durchgeführt, um Source-/Drain-Bereiche und LDD-Strukturen herzustellen, und Seitenwand-Abstandshalter 70 und 75 werden hergestellt, um die in 7A gezeigten Strukturen zu erhalten. Wenn ein Gate-zuerst-Prozess durchgeführt wird, sind die Dummy-Gate-Schichten 60 und 65 keine Dummy-Schichten mehr, sondern sie werden zu Gate-Elektroden.
  • Nachdem die Strukturen von 7A hergestellt worden sind, wird eine dielektrische Zwischenschicht 15 hergestellt, und ein Gate-Ersetzungsprozess wird durchgeführt, um die Dummy-Gate-Schichten 60 und 65 durch eine oder mehrere Schichten aus einem leitenden Material zu ersetzen. Nachdem die dielektrische Zwischenschicht 15 hergestellt worden ist, wird eine Planarisierung, wie etwa eine chemisch-mechanische Polierung (CMP), durchgeführt, um die Dummy-Gate-Schichten 60 und 65 freizulegen, und dann werden die Dummy-Gate-Schichten 60 und 65 entfernt, um eine Gate-Öffnung herzustellen. Anschließend werden eine oder mehrere Austrittsarbeits-Materialschichten 62 und 67 in der Gate-Öffnung hergestellt, sodass die Austrittsarbeits-Einstellungsschicht einen U-förmigen Querschnitt hat. Dann wird die verbliebene Gate-Öffnung mit einem Metallmaterial 64 und 69 gefüllt, und eine CMP wird durchgeführt, wodurch die Metall-Gate-Strukturen erhalten werden, die in 7B gezeigt sind. Bei einigen Ausführungsformen ist die Dicke der Gate-Elektrodenschichten 62 und 64 des Speichertransistors in dem FERAM-Schaltkreisbereich MA von der Dicke der Gate-Elektrodenschichten 67 und 69 des FET in dem Logikschaltkreisbereich LA verschieden (z. B. kleiner).
  • Nachdem die Metall-Gate-Struktur hergestellt worden ist, werden weitere FERAM- und CMOS-Prozesse zum Herstellen von verschiedenen Strukturelementen durchgeführt, wie etwa von Kontakten/Durchkontaktierungen, Metallschichten, dielektrischen Schichten, Passivierungsschichten usw.
  • Die 8 bis 12 sind beispielhafte Schnittansichten, die einen Prozessablauf zum Herstellen eines Halbleiter-Bauelements mit einem FERAM-Schaltkreis und einem Logikschaltkreis gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigen. Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen vorgesehen werden können, die in den 8 bis 12 dargestellt sind, und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte ist austauschbar.
  • Trennungsisolierschichten 12, die auch als flache Grabenisolation (STI) bezeichnet werden, werden in einem Substrat 10 in einem FERAM-Schaltkreisbereich MA und einem Logikschaltkreisbereich LA hergestellt, wie in 8 gezeigt ist. Um die Trennungsisolierschicht 12 herzustellen, werden eine Maskenschicht, die eine Siliciumoxidschicht und eine Siliciumnitridschicht aufweist, auf dem Substrat 10 hergestellt, und die Maskenschicht wird mit lithografischen und Ätzprozessen strukturiert. Dann wird unter Verwendung der strukturierten Maskenschicht als eine Ätzmaske eine Grabenätzung durchgeführt, um Gräben in dem Substrat 10 herzustellen. Die Tiefe der Gräben liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 1 µm.
  • Die Gräben werden mit einem Isoliermaterial (dielektrischen Material) gefüllt, und dann wird eine Planarisierung, wie etwa eine CMP oder eine Rückätzung, durchgeführt, um einen oberen Teil der Isoliermaterialschicht zu entfernen, wodurch die Trennschichten 12 entstehen. Das Substrat wird nicht geätzt, und über einem aktiven Bereich, der in der Draufsicht von der STI umschlossen oder getrennt ist, werden Transistoren oder andere Halbleiter-Bauelemente hergestellt.
  • Nach der Herstellung der Trennschichten 12 wird eine Isolierschicht 29 über dem FERAM-Zellenbereich MA und dem Logikschaltkreisbereich LA hergestellt, wie in 8 gezeigt ist. Die Isolierschicht 29 besteht aus einer oder mehreren der Verbindungen Si02, SiN und SiON. Siliciumoxid, Siliciumnitrid und/oder Siliciumoxidnitrid können durch thermische Oxidation, thermische Nitrierung, CVD oder Atomlagenabscheidung (ALD) abgeschieden werden. Hafniumoxid kann durch CVD oder ALD abgeschieden werden. Die Dicke der abgeschiedenen Isolierschicht 29 liegt bei einigen Ausführungsformen in dem Bereich von etwa 3 nm bis etwa 15 nm und bei anderen Ausführungsformen in dem Bereich von etwa 3 nm bis etwa 9 nm. Bei bestimmten Ausführungsformen wird eine SiO2-Schicht mit einer Dicke von etwa 2 bis 15 nm durch thermische Oxidation hergestellt, und diese Schicht wird dann einer thermischen oder Plasma-Nitrierung unterzogen, um eine SiON-Schicht herzustellen.
  • Nachdem die Isolierschicht 29 hergestellt worden ist, wird der FERAM-Schaltkreisbereich MA mit einer Schutzschicht 28 bedeckt. Die Schutzschicht 28 kann ein Fotoresist, Siliciumoxid oder Siliciumnitrid sein.
  • Während der FERAM-Schaltkreisbereich MA bedeckt ist, wird die Isolierschicht 29 in dem Logikschaltkreisbereich LA geätzt, um die Dicke bei einigen Ausführungsformen auf einen Bereich von etwa 1 nm bis etwa 5 nm oder von etwa 1 nm bis etwa 3 nm zu reduzieren, wodurch eine reduzierte Isolierschicht 32 entsteht, wie in 9 gezeigt ist. Die Isolierschicht 29 kann durch Trocken- und/oder Nassätzung geätzt werden. Bei bestimmten Ausführungsformen wird eine Atomlagenätzung (ALE) durchgeführt, um die verbleibende Dicke der reduzierten Isolierschicht 32 exakt zu begrenzen.
  • Bei einigen Ausführungsformen wird die Isolierschicht 29 in dem Logikschaltkreisbereich LA vollständig entfernt, und eine Isolierschicht 32 mit einer gewünschten Dicke wird neu hergestellt.
  • Anschließend wird eine FE-Materialschicht 39 über der Isolierschicht 29 in dem FERAM-Schaltkreisbereich MA und über der Isolierschicht 32 in dem Logikschaltkreisbereich LA hergestellt, wie in 10 gezeigt ist. Die FE-Materialschicht 39 kann durch CVD, metallorganische chemische Aufdampfung (MOCVD), ALD, chemische Abscheidung aus der Lösung (CSD) und/oder physikalische Aufdampfung (PVD) einschließlich Sputtern hergestellt werden. Die Dicke der FE-Materialschicht 39 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm.
  • Nachdem die FE-Materialschicht 39 hergestellt worden ist, wird eine leitende Materialschicht 49 über der FE-Materialschicht 39 hergestellt, wie in 5 gezeigt ist, und eine Dummy-Schicht 59 wird über der leitenden Materialschicht 49 hergestellt, wie in 6 gezeigt ist. Die leitende Materialschicht 49 ist zum Beispiel TiN, TaN, Ti und/oder W. Die Dicke der leitenden Materialschicht 49 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm. Die Dummy-Schicht 59 besteht aus Polysilicium oder amorphem Silicium.
  • Anschließend werden Dummy-Gate-Schichten 60 und 65 durch Strukturieren der Dummy-Schicht 59, der leitenden Materialschicht 49, der FE-Materialschicht 39 und der Isolierschichten 29 und 31 hergestellt. Es werden Dotierungsprozesse, wie etwa Ionenimplantation, durchgeführt, um Source-/Drain-Bereiche und LDD-Strukturen herzustellen, und Seitenwand-Abstandshalter 70 und 75 werden hergestellt, um die in 12A gezeigten Strukturen zu erhalten. Wenn ein Gate-zuerst-Prozess durchgeführt wird, sind die Dummy-Gate-Schichten 60 und 65 keine Dummy-Schichten mehr, sondern sie werden zu Gate-Elektroden.
  • Nachdem die Strukturen von 12A hergestellt worden sind, wird eine dielektrische Zwischenschicht 15 hergestellt, und ein Gate-Ersetzungsprozess wird durchgeführt, um die Dummy-Gate-Schichten 60 und 65 durch eine oder mehrere Schichten aus einem leitenden Material zu ersetzen. Nachdem die dielektrische Zwischenschicht 15 hergestellt worden ist, wird eine Planarisierung, wie etwa eine chemisch-mechanische Polierung (CMP), durchgeführt, um die Dummy-Gate-Schichten 60 und 65 freizulegen, und dann werden die Dummy-Gate-Schichten 60 und 65 entfernt, um eine Gate-Öffnung herzustellen. Anschließend werden eine oder mehrere Austrittsarbeits-Materialschichten 62 und 67 in der Gate-Öffnung hergestellt, sodass die Austrittsarbeits-Einstellungsschicht einen U-förmigen Querschnitt hat. Dann wird die verbliebene Gate-Öffnung mit einem Metallmaterial 64 und 69 gefüllt, und eine CMP wird durchgeführt, wodurch die Metall-Gate-Strukturen erhalten werden, die in 7B gezeigt sind. Bei einigen Ausführungsformen ist die Dicke der Gate-Elektrodenschichten 62 und 64 des Speichertransistors in dem FERAM-Schaltkreisbereich MA von der Dicke der Gate-Elektrodenschichten 67 und 69 des FET in dem Logikschaltkreisbereich LA verschieden (z. B. größer).
  • Nachdem die Metall-Gate-Struktur hergestellt worden ist, werden weitere FERAM- und CMOS-Prozesse zum Herstellen von verschiedenen Strukturelementen durchgeführt, wie etwa von Kontakten/Durchkontaktierungen, Metallschichten, dielektrischen Schichten, Passivierungsschichten usw.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten mehrere Vorzüge gegenüber dem Stand der Technik.
  • Bei den vorliegenden Ausführungsformen werden Logikschaltkreise, die FETs mit einer FE-Materialschicht als eine dielektrische Gate-Schicht haben, auf dem gleichen Chip wie ein FERAM-Schaltkreis, der FERAM-Zellen aufweist, mit einem effizienten [Wörter wie „einfach“ werden vermieden, damit die Erfindung nicht als einfach (aka naheliegend) angesehen wird] Herstellungsverfahren hergestellt. Dadurch ist es möglich, Herstellungskosten für Halbleiter-Bauelemente mit Logikschaltkreisen und FERAM-Schaltkreisen auf nur einem Chip zu senken oder niedrig zu halten. Weiterhin ist es durch Einstellen der Dicke einer unteren Isolierschicht einer dielektrischen Gate-Schicht zwischen Logikschaltkreisen und FERAM-Schaltkreisen möglich, funktionsfähige Logikschaltkreise mit einer FE-Materialschicht als einem Teil der dielektrischen Gate-Schicht zu realisieren.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement einen Speicherschaltkreis und einen Logikschaltkreis auf. Der Speicherschaltkreis weist eine Wortleitung, eine Bitleitung, eine gemeinsame Leitung und einen Speichertransistor auf, der ein Gate, das mit der Wortleitung verbunden ist, einen Drain, der mit der Bitleitung verbunden ist, und eine Source hat, die mit der gemeinsamen Leitung verbunden ist. Der Logikschaltkreis weist einen Feldeffekttransistor (FET) auf, der ein Gate, einen Drain und eine Source hat. Das Gate des Speichertransistors hat eine Gate-Elektrodenschicht, die auf einer dielektrischen Gate-Schicht hergestellt ist, und die dielektrische Gate-Schicht weist eine erste Isolierschicht und eine erste FE-Materialschicht (FE: ferroelektrisch) auf. Das Gate des FET hat eine Gate-Elektrodenschicht, die auf einer dielektrischen Gate-Schicht hergestellt ist, und die dielektrische Gate-Schicht weist eine zweite Isolierschicht und eine zweite FE-Materialschicht auf.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements, das einen Speicherschaltkreis und einen Logikschaltkreis aufweist, ein Trennbereich in einem Substrat hergestellt, um einen Speicherbereich und einen Logikbereich zu definieren. Über dem Speicherbereich und dem Logikbereich wird eine Isolierschicht hergestellt. Eine Dicke der Isolierschicht des Speicherbereichs wird reduziert. Über der dickenreduzierten Isolierschicht des Speicherbereichs und über der Isolierschicht des Logikbereichs wird eine FE-Materialschicht (FE: ferroelektrisch) hergestellt. Über der FE-Materialschicht wird eine leitende Materialschicht hergestellt. Die leitende Materialschicht und die FE-Materialschicht werden strukturiert. Es werden Seitenwand-Abstandshalter hergestellt. Es wird eine Metall-Gate-Struktur unter Verwendung eines Gate-Ersetzungsprozesses hergestellt, wodurch eine Speicher-Gate-Struktur in dem Speicherbereich und eine Logik-Gate-Struktur in dem Logikbereich entstehen.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements, das einen Speicherschaltkreis und einen Logikschaltkreis aufweist, ein Trennbereich in einem Substrat hergestellt, um einen Speicherbereich und einen Logikbereich zu definieren. Über dem Speicherbereich und dem Logikbereich wird eine Isolierschicht hergestellt. Eine Dicke der Isolierschicht des Logikbereichs wird reduziert. Über der Isolierschicht des Speicherbereichs und über der dickenreduzierten Isolierschicht des Logikbereichs wird eine FE-Materialschicht (FE: ferroelektrisch) hergestellt. Über der FE-Materialschicht wird eine leitende Materialschicht hergestellt. Die leitende Materialschicht und die FE-Materialschicht werden strukturiert. Es werden Seitenwand-Abstandshalter hergestellt. Es wird eine Metall-Gate-Struktur unter Verwendung eines Gate-Ersetzungsprozesses hergestellt, wodurch eine Speicher-Gate-Struktur in dem Speicherbereich und eine Logik-Gate-Struktur in dem Logikbereich entstehen.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleiter-Bauelement mit: einem Speicherschaltkreis, der Folgendes aufweist: eine Wortleitung, eine Bitleitung, eine gemeinsame Leitung und einen Speichertransistor, der ein Gate, das mit der Wortleitung verbunden ist, einen Drain, der mit der Bitleitung verbunden ist, und eine Source hat, die mit der gemeinsamen Leitung verbunden ist; und einem Logikschaltkreis, der Folgendes aufweist: einen Feldeffekttransistor (FET), der ein Gate, einen Drain und eine Source hat, wobei das Gate des Speichertransistors eine Gate-Elektrodenschicht hat, die auf einer dielektrischen Gate-Schicht hergestellt ist, wobei die dielektrische Gate-Schicht eine erste Isolierschicht und eine erste FE-Materialschicht (FE: ferroelektrisch) aufweist, und das Gate des FET eine Gate-Elektrodenschicht hat, die auf einer dielektrischen Gate-Schicht hergestellt ist, wobei die dielektrische Gate-Schicht eine zweite Isolierschicht und eine zweite FE-Materialschicht aufweist.
  2. Halbleiter-Bauelement nach Anspruch 1, wobei die erste FE-Materialschicht und die zweite FE-Materialschicht aus dem gleichen FE-Material bestehen und die gleiche Dicke haben.
  3. Halbleiter-Bauelement nach Anspruch 1 oder 2, wobei eine Dicke der ersten Isolierschicht von einer Dicke der zweiten Isolierschicht verschieden ist.
  4. Halbleiter-Bauelement nach Anspruch 1 oder 2, wobei eine Dicke der ersten Isolierschicht größer als eine Dicke der zweiten Isolierschicht ist.
  5. Halbleiter-Bauelement nach Anspruch 4, wobei die Dicke der ersten Isolierschicht in dem Bereich von 3 nm bis 9 nm liegt und die Dicke der zweiten Isolierschicht in dem Bereich von 1 nm bis 3 nm liegt.
  6. Halbleiter-Bauelement nach Anspruch 1 oder 2, wobei eine Dicke der ersten Isolierschicht kleiner als eine Dicke der zweiten Isolierschicht ist.
  7. Halbleiter-Bauelement nach Anspruch 6, wobei die Dicke der ersten Isolierschicht in dem Bereich von 1 nm bis 3 nm liegt und die Dicke der zweiten Isolierschicht in dem Bereich von 3 nm bis 9 nm liegt.
  8. Halbleiter-Bauelement nach Anspruch 2 und einem der vorhergehenden Ansprüche, wobei das gleiche FE-Material eine Verbindung aus der Gruppe Pb3Ge5O11 (PGO), Blei-Zirconat-Titanat (PZT), SrBi2Ta2O9 (SBT oder SBTO), SrB4O7 (SBO), SraBibTacNbdOx (SBTN), SrTiO3 (STO), BaTiO3 (BTO), (BixLay)Ti3O12 (BLT), LaNiO3 (LNO), YMnO3, ZrO2, Zirconiumsilicat, ZrAlSiO, HfO2, Hafniumsilicat, HfAlO, LaAlO, Lanthanoxid, mit Si dotiertes HfO2 und Ta2O5 ist.
  9. Halbleiter-Bauelement nach Anspruch 8, wobei das gleiche FE-Material mit Si dotiertes HfO2 ist.
  10. Halbleiter-Bauelement nach Anspruch 2 und einem der vorhergehenden Ansprüche, wobei die gleiche Dicke in dem Bereich von 1 nm bis 300 nm liegt.
  11. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite Isolierschicht aus einer oder mehreren Schichten aus SiO2, SiN und SiON bestehen.
  12. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei die Gate-Elektrodenschicht des Speichertransistors und die Gate-Elektrodenschicht des FET aus Polysilicium bestehen.
  13. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei eine Dicke der Gate-Elektrodenschicht des Speichertransistors von einer Dicke der Gate-Elektrodenschicht des FET verschieden ist.
  14. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei die Dicke der ersten und der zweiten FE-Materialschicht größer als die Dicke der ersten Isolierschicht und die Dicke der zweiten Isolierschicht ist.
  15. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei der Logikschaltkreis einen CMOS-Inverter aufweist und der FET einer von zwei FETs des CMOS-Inverters ist.
  16. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, wobei der Logikschaltkreis ein Worttreiber und/oder ein Leseverstärker des Speicherschaltkreises ist.
  17. Verfahren zur Herstellung eines Halbleiter-Bauelements, das einen Speicherschaltkreis und einen Logikschaltkreis aufweist, mit den folgenden Schritten: Herstellen eines Trennbereichs in einem Substrat, um einen Speicherbereich und einen Logikbereich zu definieren; Herstellen einer Isolierschicht über dem Speicherbereich und dem Logikbereich; Reduzieren einer Dicke der Isolierschicht des Speicherbereichs; Herstellen einer FE-Materialschicht (FE: ferroelektrisch) über der dickenreduzierten Isolierschicht des Speicherbereichs und über der Isolierschicht des Logikbereichs; Herstellen einer leitenden Materialschicht über der FE-Materialschicht; Strukturieren der leitenden Materialschicht und die FE-Materialschicht; Herstellen von Seitenwand-Abstandshaltern; und Herstellen einer Metall-Gate-Struktur unter Verwendung einer Gate-Ersetzungstechnologie, wodurch eine Speicher-Gate-Struktur in dem Speicherbereich und eine Logik-Gate-Struktur in dem Logikbereich entstehen.
  18. Verfahren nach Anspruch 17, wobei die FE-Materialschicht aus mit Si dotiertem HfO2 besteht und die Isolierschicht aus SiO2 besteht.
  19. Verfahren zur Herstellung eines Halbleiter-Bauelements, das einen Speicherschaltkreis und einen Logikschaltkreis aufweist, mit den folgenden Schritten: Herstellen eines Trennbereichs in einem Substrat, um einen Speicherbereich und einen Logikbereich zu definieren; Herstellen einer Isolierschicht über dem Speicherbereich und dem Logikbereich; Reduzieren einer Dicke der Isolierschicht des Logikbereichs; Herstellen einer FE-Materialschicht (FE: ferroelektrisch) über der Isolierschicht des Speicherbereichs und über der dickenreduzierten Isolierschicht des Logikbereichs; Herstellen einer leitenden Materialschicht über der FE-Materialschicht; Strukturieren der leitenden Materialschicht und die FE-Materialschicht; Herstellen von Seitenwand-Abstandshaltern; und Herstellen einer Metall-Gate-Struktur unter Verwendung einer Gate-Ersetzungstechnologie, wodurch eine Speicher-Gate-Struktur in dem Speicherbereich und eine Logik-Gate-Struktur in dem Logikbereich entstehen.
  20. Verfahren nach Anspruch 19, wobei die FE-Materialschicht aus mit Si dotiertem HfO2 besteht und die Isolierschicht aus Si02 besteht.
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