CN111883540A - 一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法 - Google Patents

一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法 Download PDF

Info

Publication number
CN111883540A
CN111883540A CN202010585672.9A CN202010585672A CN111883540A CN 111883540 A CN111883540 A CN 111883540A CN 202010585672 A CN202010585672 A CN 202010585672A CN 111883540 A CN111883540 A CN 111883540A
Authority
CN
China
Prior art keywords
gate
read
source
electrode
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010585672.9A
Other languages
English (en)
Inventor
杨玉超
程彩蝶
黄如
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN202010585672.9A priority Critical patent/CN111883540A/zh
Publication of CN111883540A publication Critical patent/CN111883540A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法。本发明采用两个反向串联的铁电隧穿结器件组成的三端铁电隧穿结存储器来实现布尔逻辑运算，以两个铁电隧穿结器件的操作电压作为逻辑门的输入，读出的电流即为逻辑值，通过外加操作电压和读取电压改变输出结果，实现逻辑操作，运算结果存储在三端铁电隧穿结存储器中。不需要多余的擦写操作，不会造成计算能量的散失，这种计算与存储融合的可逆逻辑门在算法上可以进一步降低计算网络的功耗问题，在未来新型计算架构方面具备极大的应用价值，对于未来的类脑计算硬件的实现具有重要的意义。

Description

一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制 方法
技术领域
本发明属于半导体领域和新型计算技术领域，具体涉及一种三端铁电隧穿结存储器制备方式及其逻辑电路控制方法。
背景技术
传统冯诺依曼架构在存储和计算模块上的相互独立造成了计算机的低效率运算和高功耗，为了有效地存储和处理大数据时代的大量信息，非易失、低能耗、存算一体、可高速运行和高密度集成的新一代存储器成为了大家研究的热点。而最近开发的基于铁电隧穿结的非易失性电阻式存储器展示出了独特的优点。铁电隧穿结存储器是由两个电极及电极间的超薄铁电薄膜组成，通过使用足够薄的铁电势垒，允许电子在两个不同功函数的电极间进行直接隧穿。由于不对称的点位分布的变化，铁电势垒中的极化翻转会改变电子隧穿的概率，从而引起器件阻值的变化。铁电隧穿结存储器的优点在于写入电流较其他几类存储器低几个数量级，操作速度快，从而操作功耗较低；其数据被非易失性存储在超薄(通常<5nm)的铁电势垒中；并且可以无损读取通过铁电极化取向相关的电阻。
在电路结构中，最基础的单元为逻辑门，基于铁电隧穿结存储器的神经形态计算最基本的课题即是基于铁电隧穿结存储器逻辑门的实现。然而目前在基于铁电隧穿结存储器的神经形态计算的研究过程中，大家的着重点在于突触权重的调节和矩阵乘法的加速，对铁电隧穿结存储器的布尔逻辑运算方面有所忽略。因此，基于铁电隧穿结存储器来实现布尔逻辑运算显得必要且关键。
发明内容
本发明的目的是提出一种反向串联的三端铁电隧穿结存储器来实现布尔逻辑运算，采用的方案如下：
一种三端铁电隧穿结存储器，由两个反向串联的两端铁电隧穿结器件组成，结构包括绝缘衬底和位于绝缘衬底上的源电极、漏电极、阻变层和栅电极，其中，所述源电极和漏电极分别位于绝缘衬底之上，二者之间存在沟道；所述阻变层覆盖沟道区域和大部分源、漏电极区域；所述栅电极位于阻变层上，但并不与源电极和漏电极直接接触；所述源电极和漏电极材料的功函数相差小于0.4eV，但都比栅电极材料的功函数大；所述阻变层为铁电半导体材料，其铁电极化方向为片外极化。
上述三端铁电隧穿结存储器中，阻变层材料的极化方向为片外。两个反向串联的两端铁电隧穿结器件分别为源、栅电极及其中间的阻变层组成的器件和漏、栅电极及其中间的阻变层组成的器件，两个器件共用栅电极。在源、栅电极和漏、栅电极上施加操作电压，阻变层铁电半导体材料的极化方向会呈现向上或向下的形式：当在栅电极上施加正向电压，铁电极化方向向下；当在栅电极上施加负向电压，铁电极化方向向上。
对于上述三端铁电隧穿结存储器，栅电极材料的功函数小于源、漏电极的功函数，源、漏电极的功函数相当(二者相差小于0.4eV)，故阻变层和电极界面处呈现的是肖特基接触，源、漏电极一侧的肖特基势垒高度更高一些。这样可以保证当在栅电极上施加正向操作电压时，阻变层铁电极化方向向下，指向源、漏电极的方向，耗尽层中的负屏蔽电荷倾向于抑制源、漏电极一侧的肖特基势垒并导致两个铁电隧穿结器件的电阻下降(低阻态)；当在栅电极上施加负向操作电压时，阻变层铁电极化方向向上，指向远离源、漏电极的方向，正向屏蔽电荷将会进一步增加耗尽层的厚度从而增强源、漏电极一侧的肖特基势垒，导致两个铁电隧穿结器件的电阻增大(高阻态)。
上述三端铁电隧穿结存储器中，施加的读取电压方向会影响器件最终读出的阻值。当两端铁电隧穿结器件的处于低阻态时，如果施加的读取电压方向与阻变层铁电极化方向相同(向下)，阻变层内部的电子向栅电极一侧移动，导致源、漏电极一侧的肖特基势垒高度进一步降低，最终读出结果为高电流；如果施加的读取电压方向与阻变层铁电极化方向相反，阻变层内部的电子向源、漏电极一侧移动，源、漏电极一侧的肖特基势垒高度升高，读出结果为低电流。当两端铁电隧穿结器件处于高阻态时，因为施加的读取电压小于操作电压，故而因读取电压引起的肖特基势垒高度的变化影响不大，最终读出为低电流。
上述三端铁电隧穿结存储器中，所述绝缘衬底优选是表面为绝缘层的硅衬底或柔性有机材料衬底。
所述源、漏、栅电极可采用金属材料或半导体材料，如Pt、TiN、Au、Pd、Ag、PtSi、Nb:SrTiO3、La0.7Sr0.3MnO3等。值得注意的是，栅电极的功函数小于源、漏电极的功函数。其中栅电极厚度为20～100nm，源、漏电极厚度为20～50nm。
所述阻变层采用的是片外极化的铁电材料，例如Hf1–xMxO2、BaTiO3、BaTiO3、Pd(Zr，Ti)O3、BiFeO3、SrBi2Ta2O9等。Hf1–xMxO2中x的取值范围在0-1之间，代表的是氧化物中相应元素的占比，M代表Si,Zr,Y,Al,Gd,Sr,La等金属中的一种或多种，厚度在5～100nm之间。
本发明还提供上述三端铁电隧穿结存储器的制备方法，包括如下步骤：
1)提供绝缘衬底；
2)在绝缘衬底上光刻定义源、漏电极的图形，淀积电极材料，剥离形成源、漏电极；
3)在绝缘衬底、源电极和漏电极上光刻阻变层图形，淀积阻变层材料，剥离制备阻变层；
4)在阻变层上光刻定义栅电极图形，淀积电极材料，剥离形成栅电极。
上述步骤1)中所述绝缘衬底的获得可以采用半导体CMOS工艺，如低压化学气相沉积、等离子体增强化学气相沉积、热氧化等方式，在半导体衬底上生长一定厚度(如100～1000nm)的半导体氧化物薄膜，从而保证与底面衬底绝缘。
上述步骤2)在绝缘衬底上旋涂光刻胶，优选利用电子束光刻同时定义源、漏电极图形。源电极和漏电极图形中间存在沟道。然后采用电子束蒸发或物理气相沉积来淀积源、漏电极。
上述步骤3)光刻定义阻变层图形，保证阻变层覆盖沟道区域和大部分源、漏电极区域。淀积阻变层材料的方法可以采用反应溅射、磁控溅射、等离子体增强化学气相沉积法(PECVD)或者原子层沉积(ALD)。
上述步骤4)采用物理气相沉积(PVD)或电子束蒸发制备栅电极。
上述方法制备的三端铁电隧穿结存储器存在源、漏、栅三个信号端；阻变层铁电极化方向受源、漏、栅三端施加的电压信号调控；最终结果与读取电压的方向有关：当栅电极上施加正向操作电压，且读取电压与操作电压同向时，输出高电流；其他情况为低电流。通过在三端铁电隧穿结存储器上施加输入信号，逻辑计算结果以阻态形式实时存储在该铁电隧穿结器件中，实现一系列基本可逆逻辑门。
基于上述三端隧穿结存储器，本发明提供了一种逻辑电路控制方法，包括以下步骤：
1)定义三端铁电隧穿结存储器的逻辑输入值；
2)定义三端铁电隧穿结存储器输出高电流和低电流分别为逻辑“1”和“0”；
3)逻辑运算：
a)源、栅端操作电压方向和漏、栅端操作电压方向分别代表两个输入变量，定义为逻辑变量p和q；
b)在实现某种逻辑时，选取读取端口，读取方向由输入变量p或q决定；
c)将读取端口的电流作为输出结果；
4)通过控制操作电压和读取端口的不同状态，从而实现多种布尔逻辑功能。
在上述步骤1)中，不需要对三端铁电隧穿结器件进行初始化的操作。输入状态的定义不同，最终实现的逻辑功能也不同。
在上述步骤3)，读取电压小于操作电压。输出端口共有三个，即源、栅端，漏、栅端和源、漏端；源、栅端和漏、栅端输出结果分别为单个铁电隧穿结存储器的读取状态；源、漏端输出结果为两个反向串联的铁电隧穿结器件串联后的状态。
本发明的技术优势主要体现在：
本发明采用两个反向串联的铁电隧穿结器件组成的三端铁电隧穿结存储器来实现布尔逻辑运算，使用两个铁电隧穿结器件的操作电压作为逻辑门的输入，读出的电流即为逻辑值，通过外加操作电压和读取电压改变输出结果，实现逻辑操作，运算结果存储在三端铁电隧穿结存储器中。不需要多余的擦写操作，不会造成计算能量的散失，这种计算与存储融合的可逆逻辑门在算法上可以进一步降低计算网络的功耗问题，在未来新型计算架构方面具备极大的应用价值，对于未来的类脑计算硬件的实现具有重要的意义。
附图说明
图1至图4为本发明实施例制备的三端铁电隧穿结存储器的制备流程图，其中：
图1是在硅基底上生长二氧化硅制得衬底的示意图；
图2是在衬底上制备源、漏电极的示意图；
图3是在衬底、源电极和漏电极上制备阻变层的示意图；
图4是制备完成的三端铁电隧穿结存储器的剖示图；
图1至图4中，0-硅基底，1-二氧化硅层，2-源电极粘附层，4-漏电极粘附层，3-源电极，5-漏电极，6-阻变层，7-栅电极。
图5为本发明实施例制备的三端铁电隧穿结存储器的俯视图。
图6为本发明实施例制备的单个铁电隧穿结存储器的电学性能图。
具体实施方式
下面结合附图，通过具体实施例，进一步阐述本发明。
本实施例制备的三端铁电隧穿结存储器结构如图4所示，包括：绝缘衬底、源电极3、漏电极5、阻变层6、栅电极7；其中，所述绝缘衬底包括硅基底0及其表面的二氧化硅层1，源电极3、漏电极5位于衬底上，二者之间存在沟道；阻变层6覆盖沟道区域和大部分源电极3、漏电极5；栅电极7位于阻变层6上，并不与源电极3和漏电极5直接接触。
本实施例的三端铁电隧穿结存储器的制备流程参见图1至图5，包括以下步骤：
1)提供绝缘衬底：采用Si基底0，在Si基底0上进一步生长二氧化硅层1，从而与地面彻底绝缘，如图1所示；
2)在衬底上旋涂约300nm PMMA-A4光刻胶，通过电子束曝光同时定义出源电极3、漏电极5的图形，源、漏电极间沟道的尺寸为500nm，显影，定影；此处PMMA-A4光刻胶及厚度仅为示例，实际操作中可选用任何适合进行图形化工艺的光刻胶和相应厚度以及根据具体器件结构和工作环境要求进行调节和设定源、漏电极之间沟道的尺寸；
3)在衬底上的源、漏电极的图形上用电子束蒸发镀膜的方式连续淀积厚度5～10nm的Ti(粘附层)和厚度20～50nm的Pt(功函数为5.65eV)，剥离光刻胶形成源电极3、漏电极5，如图2所示；
4)在衬底、源电极3和漏电极5上采用光刻技术来定义阻变层6图形，图形覆盖住沟道以及大部分源、漏电极，采用ALD淀积3nm～20nm的Hf0.5Zr0.5O2，剥离光刻胶形成阻变层6，如图3所示；
5)在阻变层6上通过光刻定义出栅电极7的图形，用磁控溅射淀积20～100nm的TiN(功函数约为5eV)，剥离光刻胶形成栅电极，如图4所示；
6)在高温退火炉中以450℃～1100℃进行快速热退火，退火时间15s～3min，该退火步骤针对的是基于Hf1–xBxO2的三端铁电隧穿结存储器。退火的目的是在铁电材料内部形成铁电相，使得器件具有铁电性。完成本发明三端铁电隧穿结存储器的制备，得到的器件俯视图如图5所示。
通过本实施例的方法制备的由两个铁电隧穿结器件反向串联组成的三端铁电隧穿结存储器，采用循环伏安法测试其中一个铁电隧穿结器件得到的电学特性如图6所示，在栅电极7(TiN)上施加电压，另一电极(Pt)(源电极3或漏电极5)接地，按照-4V—0V—4V—0V—-4V的方向施加操作电压，定读取电压为±2V，从图6可以看出，从-4V—0V—4V，在-2V与2V的读取电压下，输出的是小电流(小于2μA)；从4V—0V，在2V的读取电压下，输出的是大电流(4μA)；从0V—-4V，在-2V的读取电压下，输出的是小电流。即在栅电极7上施加过负向电压后，输出结果为小电流，与读取电压的方向无关；在栅电极7上施加正向电压后，正向读取，输出结果为大电流，负向读取，输出为小电流。该电学性能表明，最终结果与读取电压和操作电压的方向有关：当栅电极7上施加正向电压时，若读取电压与操作电压同向，输出高电流；其他情况均输出低电流。
从上述的结果出发，可以实现几种重要的布尔逻辑功能。首先，对输入进行逻辑定义，定义的方式不同，可实现的逻辑功能组也不同。从实施例中的器件结构出发，共有四种定义逻辑输入的方法。为简化说明，可以定义源、栅、漏电极端口分别为A、B、C端，且A、B、C的组合顺序也代表方向，即若输入为AB，则表示A端(源电极)施加正向操作电压，作用于源、栅构成的单个铁电隧穿结器件；源、栅端操作电压方向和漏、栅端操作电压方向分别代表两个输入变量，定义为逻辑变量p和q。在实现逻辑时，选取读取端口，读取方向由输入变量p或q决定。输出结果由读取端口的电流表示，输出高电流和低电流分别为逻辑“1”和“0”。
方法一
定义逻辑输入：
逻辑“1”：源电极施加正向操作电压作用于栅电极，栅电极施加正向操作电压作用于漏电极。即输入AB和BC表示逻辑输入“1”。
逻辑“0”：源电极施加负向操作电压作用于栅电极，栅电极施加负向操作电压作用于漏电极。即输入BA和CB表示逻辑输入“0”。
实现的布尔逻辑功能及其实现方式如下：
1)NOT p：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态。如表一所示。
表一
Figure BDA0002554544730000061
2)NOR：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态。如表二所示。
表二
Figure BDA0002554544730000062
3)FALSE：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态。如表三所示。
表三
Figure BDA0002554544730000071
4)RNIMP：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态。如表四所示。
表四
Figure BDA0002554544730000072
5)q：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取漏、栅状态；q为0时，漏电极加正向电压读取漏、栅状态。如表五所示。
表五
Figure BDA0002554544730000073
6)AND：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取漏、栅状态；p为0时，漏电极加正向电压读取漏、栅状态。如表六所示。
表六
Figure BDA0002554544730000081
7)IMP：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取漏、栅状态；p为0时，栅电极加正向电压读取源、栅状态。如表七所示。
表七
Figure BDA0002554544730000082
上述方法一中共实现了NOT p，NOR，FALSE，RNIMP，q，AND，IMP七种布尔逻辑功能。
方法二
定义逻辑输入：
逻辑“1”：栅电极施加正向操作电压作用于源电极，漏电极施加正向操作电压作用于栅电极。即输入BA和CB表示逻辑输入“1”。
逻辑“0”：栅电极施加负向操作电压作用于源电极，漏电极施加负向操作电压作用于栅电极。即输入AB和BC表示逻辑输入“0”。
实现的布尔逻辑功能及其实现方式如下：
1)FALSE：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态。如表八所示。
表八
Figure BDA0002554544730000091
2)NIMP：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态。如表九所示。
表九
Figure BDA0002554544730000092
3)p：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态。如表十所示。
表十
Figure BDA0002554544730000093
4)AND：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态。如表十一所示。
表十一
Figure BDA0002554544730000101
5)NOR：由输入p决定读取方向和端口：p为1时，漏电极加正向电压读取漏、栅状态；p为0时，栅电极加正向电压读取漏、栅状态。如表十二所示。
表十二
Figure BDA0002554544730000102
6)NOT q：由输入q决定读取方向和端口：q为1时，漏电极加正电压读取漏、栅状态；q为0时，栅电极加正向电压读取漏、栅状态。如表十三所示。
表十三
Figure BDA0002554544730000103
7)RIMP：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取源、栅状态；p为0时，栅电极加正向电压读取漏、栅状态。如表十四所示。
表十四
Figure BDA0002554544730000111
上述方法二中共实现了FALSE，NIMP，p，AND，NOR，NOT q，RIMP七种布尔逻辑功能。
方法三
定义逻辑输入：
逻辑“1”：栅电极施加正向操作电压作用于源电极，栅电极施加正向操作电压作用于漏电极。即输入BA和BC表示逻辑输入“1”。
逻辑“0”：栅电极施加负向操作电压作用于源电极，栅电极施加负向操作电压作用于漏电极。即输入AB和CB表示逻辑输入“0”。
实现的布尔逻辑功能及其实现方式如下：
1)FALSE：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态。如表十五所示。
表十五
Figure BDA0002554544730000112
2)NIMP：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态。如表十六所示。
表十六
Figure BDA0002554544730000121
3)p：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态。如表十七所示。
表十七
Figure BDA0002554544730000122
4)AND：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态。如表十八所示。
表十八
Figure BDA0002554544730000123
5)RNIMP：由输入p决定读取方向和端口：p为1时，漏电极加正向电压读取漏、栅状态；p为0时，栅电极加正向电压读取漏、栅状态。如表十九所示。
表十九
Figure BDA0002554544730000131
6)q：由输入q决定读取方向和端口：q为1时，栅电极加正电压读取漏、栅状态；q为0时，源电极加正向电压读取源、栅状态。如表二十所示。
表二十
Figure BDA0002554544730000132
7)OR：由输入q决定读取方向和端口：q为1时，栅电极加正电压读取漏、栅状态；q为0时，栅电极加正向电压读取源、栅状态。如表二十一所示。
表二十一
Figure BDA0002554544730000133
上述方法三中共实现了FALSE，NIMP，p，AND，RNIMP，q，OR七种布尔逻辑功能。
方法四
定义逻辑输入：
逻辑“1”：源电极施加正向操作电压作用于栅电极，漏电极施加正向操作电压作用于栅电极。即输入AB和CB表示逻辑输入“1”。
逻辑“0”：源电极施加负向操作电压作用于栅电极，漏电极施加负向操作电压作用于栅电极。即输入BA和BC表示逻辑输入“0”。
实现的布尔逻辑功能及其实现方式如下：
1)NOT p：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态。如表二十二所示。
表二十二
Figure BDA0002554544730000141
2)NOR：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态。如表二十三所示。
表二十三
Figure BDA0002554544730000142
3)FALSE：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态。如表二十四所示。
表二十四
Figure BDA0002554544730000151
4)RNIMP：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态。如表二十五所示。
表二十五
Figure BDA0002554544730000152
5)NIMP：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取漏、栅状态；p为0时，漏电极加正向电压读取漏、栅状态。如表二十六所示。
表二十六
Figure BDA0002554544730000153
6)NOT q：由输入q决定读取方向和端口：q为1时，漏电极加正电压读取漏、栅状态；q为0时，栅电极加正向电压读取漏、栅状态。如表二十七所示。
表二十七
Figure BDA0002554544730000161
7)NAND：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取漏、栅状态；p为0时，栅电极加正向电压读取源、栅状态。如表二十八所示。
表二十八
Figure BDA0002554544730000162
上述方法四中共实现了NOT p，NOR，FALSE，RNIMP，NIMP，NOT q，NAND七种布尔逻辑功能。
以上四种方法的结果证明根据本发明的技术方案所制备的三端铁电隧穿结存储器，通过对输入进行逻辑定义，定义的方式不同，可实现的不同的布尔逻辑功能组，根据需要可以选取合适的输入逻辑定义，从而实现一系列基本的可逆逻辑门，满足神经形态计算对铁电隧穿结存储器的要求。
但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

Claims (12)

1.一种三端铁电隧穿结存储器，由两个反向串联的两端铁电隧穿结器件组成，包括绝缘衬底和位于绝缘衬底上的源电极、漏电极、阻变层和栅电极，其中，所述源电极和漏电极分别位于绝缘衬底之上，二者之间存在沟道；所述阻变层覆盖沟道区域和大部分源、漏电极区域；所述栅电极位于阻变层上，但并不与源电极和漏电极直接接触；所述源电极和漏电极材料的功函数相差小于0.4eV，但都比栅电极材料的功函数大；所述阻变层为铁电半导体材料，其铁电极化方向为片外极化。
2.如权利要求1所述的三端铁电隧穿结存储器，其特征在于，所述两个反向串联的两端铁电隧穿结器件分别为源、栅电极及其中间的阻变层组成的器件和漏、栅电极及其中间的阻变层组成的器件，两个器件共用栅电极；在源、栅电极和漏、栅电极上施加操作电压，阻变层铁电半导体材料的极化方向会呈现向上或向下的形式：当在栅电极上施加正向电压，铁电极化方向向下；当在栅电极上施加负向电压，铁电极化方向向上。
3.如权利要求1所述的三端铁电隧穿结存储器，其特征在于，所述绝缘衬底是表面为绝缘层的硅衬底或柔性有机材料衬底；所述源、漏、栅电极采用金属材料或半导体材料。
4.如权利要求1所述的三端铁电隧穿结存储器，其特征在于，所述阻变层采用的是片外极化的铁电材料。
5.如权利要求1所述的三端铁电隧穿结存储器，其特征在于，所述阻变层的材料选自Hf1–xMxO2、BaTiO3、BaTiO3、Pd(Zr,Ti)O3、BiFeO3、SrBi2Ta2O9；Hf1–xMxO2中x的取值范围在0-1之间，M代表Si,Zr,Y,Al,Gd,Sr,La中的一种或多种。
6.权利要求1～5任一所述的三端铁电隧穿结存储器的制备方法，包括以下步骤：
1)提供绝缘衬底；
2)在绝缘衬底上光刻定义源、漏电极的图形，淀积电极材料，剥离形成源、漏电极；
3)在绝缘衬底、源电极和漏电极上光刻阻变层图形，淀积阻变层材料，剥离制备阻变层；
4)在阻变层上光刻定义栅电极图形，淀积电极材料，剥离形成栅电极。
7.如权利要求6所述的制备方法，其特征在于，步骤2)和步骤4)中采用电子束蒸发或物理气相沉积的方法淀积电极材料；步骤3)采用反应溅射、磁控溅射、等离子体增强化学气相沉积法或者原子层沉积的方法淀积阻变层材料。
8.一种逻辑电路控制方法，基于权利要求1～5任一所述的三端铁电隧穿结存储器实现布尔逻辑功能，包括：
1)定义所述三端铁电隧穿结存储器的逻辑输入值；
2)定义所述三端铁电隧穿结存储器输出高电流和低电流分别为逻辑“1”和“0”；
3)逻辑运算：
a)源、栅端操作电压方向和漏、栅端操作电压方向分别代表两个输入变量，定义为逻辑变量p和q；
b)在实现某种逻辑时，选取读取端口，读取方向由输入变量p或q决定，读取电压小于操作电压；
c)将读取端口的电流作为输出结果；
4)通过控制操作电压和读取端口的不同状态，实现多种布尔逻辑功能。
9.如权利要求8所述的逻辑电路控制方法，其特征在于，定义源、栅、漏电极端口分别为A、B、C端，A、B、C的组合顺序代表方向，即若输入为AB，则表示A端施加正向操作电压，作用于源、栅构成的单个铁电隧穿结器件；步骤1)逻辑输入值定义为：逻辑“1”是源电极施加正向操作电压作用于栅电极，栅电极施加正向操作电压作用于漏电极，即输入AB和BC表示逻辑输入“1”；逻辑“0”是源电极施加负向操作电压作用于栅电极，栅电极施加负向操作电压作用于漏电极，即输入BA和CB表示逻辑输入“0”；实现的布尔逻辑功能及其实现方式如下：
(a)NOT p：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态；如表一所示：
表一
Figure FDA0002554544720000021
(b)NOR：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态；如表二所示：
表二
Figure FDA0002554544720000031
(c)FALSE：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态；如表三所示：
表三
Figure FDA0002554544720000032
(d)RNIMP：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态；如表四所示：
表四
Figure FDA0002554544720000033
(e)q：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取漏、栅状态；q为0时，漏电极加正向电压读取漏、栅状态；如表五所示：
表五
Figure FDA0002554544720000041
(f)AND：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取漏、栅状态；p为0时，漏电极加正向电压读取漏、栅状态；如表六所示：
表六
Figure FDA0002554544720000042
(g)IMP：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取漏、栅状态；p为0时，栅电极加正向电压读取源、栅状态；如表七所示：
表七
Figure FDA0002554544720000043
共实现了NOT p，NOR，FALSE，RNIMP，q，AND，IMP七种布尔逻辑功能。
10.如权利要求8所述的逻辑电路控制方法，其特征在于，定义源、栅、漏电极端口分别为A、B、C端，A、B、C的组合顺序代表方向，即若输入为AB，则表示A端施加正向操作电压，作用于源、栅构成的单个铁电隧穿结器件；步骤1)逻辑输入值定义为：逻辑“1”是栅电极施加正向操作电压作用于源电极，漏电极施加正向操作电压作用于栅电极，即输入BA和CB表示逻辑输入“1”；逻辑“0”是栅电极施加负向操作电压作用于源电极，漏电极施加负向操作电压作用于栅电极，即输入AB和BC表示逻辑输入“0”；实现的布尔逻辑功能及其实现方式如下：
(a)FALSE：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态；如表八所示：
表八
Figure FDA0002554544720000051
(b)NIMP：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态；如表九所示：
表九
Figure FDA0002554544720000052
(c)p：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态；如表十所示：
表十
Figure FDA0002554544720000053
(d)AND：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态；如表十一所示：
表十一
Figure FDA0002554544720000061
(e)NOR：由输入p决定读取方向和端口：p为1时，漏电极加正向电压读取漏、栅状态；p为0时，栅电极加正向电压读取漏、栅状态；如表十二所示：
表十二
Figure FDA0002554544720000062
(f)NOT q：由输入q决定读取方向和端口：q为1时，漏电极加正电压读取漏、栅状态；q为0时，栅电极加正向电压读取漏、栅状态；如表十三所示：
表十三
Figure FDA0002554544720000063
(g)RIMP：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取源、栅状态；p为0时，栅电极加正向电压读取漏、栅状态；如表十四所示：
表十四
Figure FDA0002554544720000071
共实现了FALSE，NIMP，p，AND，NOR，NOT q，RIMP七种布尔逻辑功能。
11.如权利要求8所述的逻辑电路控制方法，其特征在于，定义源、栅、漏电极端口分别为A、B、C端，A、B、C的组合顺序代表方向，即若输入为AB，则表示A端施加正向操作电压，作用于源、栅构成的单个铁电隧穿结器件；步骤1)逻辑输入值定义为：逻辑“1”是栅电极施加正向操作电压作用于源电极，栅电极施加正向操作电压作用于漏电极，即输入BA和BC表示逻辑输入“1”；逻辑“0”是栅电极施加负向操作电压作用于源电极，栅电极施加负向操作电压作用于漏电极，即输入AB和CB表示逻辑输入“0”；实现的布尔逻辑功能及其实现方式如下：
(a)FALSE：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态；如表十五所示：
表十五
Figure FDA0002554544720000072
(b)NIMP：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态；如表十六所示：
表十六
Figure FDA0002554544720000081
(c)p：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态；如表十七所示：
表十七
Figure FDA0002554544720000082
(d)AND：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态；如表十八所示：
表十八
Figure FDA0002554544720000083
(e)RNIMP：由输入p决定读取方向和端口：p为1时，漏电极加正向电压读取漏、栅状态；p为0时，栅电极加正向电压读取漏、栅状态；如表十九所示：
表十九
Figure FDA0002554544720000091
(f)q：由输入q决定读取方向和端口：q为1时，栅电极加正电压读取漏、栅状态；q为0时，源电极加正向电压读取源、栅状态；如表二十所示：
表二十
Figure FDA0002554544720000092
(g)OR：由输入q决定读取方向和端口：q为1时，栅电极加正电压读取漏、栅状态；q为0时，栅电极加正向电压读取源、栅状态；如表二十一所示：
表二十一
Figure FDA0002554544720000093
共实现了FALSE，NIMP，p，AND，RNIMP，q，OR七种布尔逻辑功能。
12.如权利要求8所述的逻辑电路控制方法，其特征在于，定义源、栅、漏电极端口分别为A、B、C端，A、B、C的组合顺序代表方向，即若输入为AB，则表示A端施加正向操作电压，作用于源、栅构成的单个铁电隧穿结器件；步骤1)逻辑输入值定义为：逻辑“1”是源电极施加正向操作电压作用于栅电极，漏电极施加正向操作电压作用于栅电极，即输入AB和CB表示逻辑输入“1”；逻辑“0”是源电极施加负向操作电压作用于栅电极，漏电极施加负向操作电压作用于栅电极，即输入BA和BC表示逻辑输入“0”；实现的布尔逻辑功能及其实现方式如下：
(a)NOT p：输入p决定读取方向和端口：p为1时，源电极加正向电压读取源、栅状态；p为0时，栅电极加正向电压读取源、栅状态；如表二十二所示：
表二十二
Figure FDA0002554544720000101
(b)NOR：输入q决定读取方向和端口：q为1时，源电极加正向电压读取源、栅状态；q为0时，栅电极加正向电压读取源、栅状态；如表二十三所示：
表二十三
Figure FDA0002554544720000102
(c)FALSE：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取源、栅状态；p为0时，源电极加正向电压读取源、栅状态；如表二十四所示：
表二十四
Figure FDA0002554544720000103
(d)RNIMP：由输入q决定读取方向和端口：q为1时，栅电极加正向电压读取源、栅状态；q为0时，源电极加正向电压读取源、栅状态；如表二十五所示：
表二十五
Figure FDA0002554544720000111
(e)NIMP：由输入p决定读取方向和端口：p为1时，栅电极加正向电压读取漏、栅状态；p为0时，漏电极加正向电压读取漏、栅状态；如表二十六所示：
表二十六
Figure FDA0002554544720000112
(f)NOT q：由输入q决定读取方向和端口：q为1时，漏电极加正电压读取漏、栅状态；q为0时，栅电极加正向电压读取漏、栅状态；如表二十七所示：
表二十七
Figure FDA0002554544720000113
(g)NAND：由输入p决定读取方向和端口：p为1时，栅电极加正电压读取漏、栅状态；p为0时，栅电极加正向电压读取源、栅状态；如表二十八所示：
表二十八
Figure FDA0002554544720000121
共实现了NOT p，NOR，FALSE，RNIMP，NIMP，NOT q，NAND七种布尔逻辑功能。
CN202010585672.9A 2020-06-24 2020-06-24 一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法 Pending CN111883540A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010585672.9A CN111883540A (zh) 2020-06-24 2020-06-24 一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010585672.9A CN111883540A (zh) 2020-06-24 2020-06-24 一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法

Publications (1)

Publication Number Publication Date
CN111883540A true CN111883540A (zh) 2020-11-03

Family

ID=73156954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010585672.9A Pending CN111883540A (zh) 2020-06-24 2020-06-24 一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法

Country Status (1)

Country Link
CN (1) CN111883540A (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012131093A1 (fr) * 2011-03-31 2012-10-04 Thales Procede de mise en oeuvre d'une jonction tunnel ferroelectrique, dispositif comprenant une jonction tunnel ferroelectrique et utilisation d'un tel dispositif
WO2015163603A1 (ko) * 2014-04-22 2015-10-29 서울대학교 산학협력단 재구성 가능한 전자 소자 및 이의 동작 방법
US20160027490A1 (en) * 2014-07-23 2016-01-28 Namlab Ggmbh Charge storage ferroelectric memory hybrid and erase scheme
CN107039586A (zh) * 2017-03-22 2017-08-11 北京大学 一种支持非易失“与非”逻辑的三端忆阻器及实现方法
US20180151746A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20180269216A1 (en) * 2017-03-15 2018-09-20 SK Hynix Inc. Ferroelectric memory device and cross-point array apparatus including the same
CN108880529A (zh) * 2018-06-08 2018-11-23 北京大学 基于隧穿场效应晶体管的脉冲神经元电路
US20190172539A1 (en) * 2017-12-01 2019-06-06 Namlab Ggmbh Polarization-based configurable logic gate
CN110362291A (zh) * 2018-03-26 2019-10-22 北京大学 一种利用忆阻器进行非易失性复杂运算的方法
US20200065647A1 (en) * 2018-08-24 2020-02-27 Namlab Ggmbh Artificial neuron based on ferroelectric circuit element

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012131093A1 (fr) * 2011-03-31 2012-10-04 Thales Procede de mise en oeuvre d'une jonction tunnel ferroelectrique, dispositif comprenant une jonction tunnel ferroelectrique et utilisation d'un tel dispositif
WO2015163603A1 (ko) * 2014-04-22 2015-10-29 서울대학교 산학협력단 재구성 가능한 전자 소자 및 이의 동작 방법
US20160027490A1 (en) * 2014-07-23 2016-01-28 Namlab Ggmbh Charge storage ferroelectric memory hybrid and erase scheme
US20180151746A1 (en) * 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20180269216A1 (en) * 2017-03-15 2018-09-20 SK Hynix Inc. Ferroelectric memory device and cross-point array apparatus including the same
CN107039586A (zh) * 2017-03-22 2017-08-11 北京大学 一种支持非易失“与非”逻辑的三端忆阻器及实现方法
US20190172539A1 (en) * 2017-12-01 2019-06-06 Namlab Ggmbh Polarization-based configurable logic gate
CN110362291A (zh) * 2018-03-26 2019-10-22 北京大学 一种利用忆阻器进行非易失性复杂运算的方法
CN108880529A (zh) * 2018-06-08 2018-11-23 北京大学 基于隧穿场效应晶体管的脉冲神经元电路
US20200065647A1 (en) * 2018-08-24 2020-02-27 Namlab Ggmbh Artificial neuron based on ferroelectric circuit element

Similar Documents

Publication Publication Date Title
Wang et al. Memristive Synapses for Brain‐Inspired Computing
US20210056401A1 (en) High-density neuromorphic computing element
Vorotilov et al. Ferroelectric memory
EP1326158B1 (en) Second-layer phase change memory array on top of a logic device
US5912839A (en) Universal memory element and method of programming same
Bian et al. Neuromorphic computing: Devices, hardware, and system application facilitated by two-dimensional materials
CN111223873B (zh) 非对称的铁电功能层阵列、铁电隧道结多值存储单元的制备方法
US11107984B2 (en) Protuberant contacts for resistive switching devices
TWI479569B (zh) 於高ｋ介電環境下電荷儲存材料之強化及所獲得之裝置
JP2006060232A (ja) 不揮発性メモリ素子及びその製造方法
CN111211135B (zh) 一种非对称铁电隧穿结多值存储单元的调制方法
Zhang et al. Implementation of all 27 possible univariate ternary logics with a single ZnO memristor
CN102208532A (zh) 一种采用电场增强层的阻变存储器及其制备方法
CN111627920A (zh) 一种铁电存储单元
US10903425B2 (en) Oxygen vacancy and filament-loss protection for resistive switching devices
Park et al. Highly parallel stateful Boolean logic gates based on aluminum-doped self-rectifying memristors in a vertical crossbar array structure
Adam et al. 3d reram arrays and crossbars: Fabrication, characterization and applications
US20230245698A1 (en) Three-dimensional structure of memories for in-memory computing
CN111883540A (zh) 一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法
US10580829B2 (en) Fabricating a vertical ReRAM array structure having reduced metal resistance
US20140339490A1 (en) Resistive switching memory device having improved nonlinearity and method of fabricating the same
CN111799372B (zh) Rram阻变结构的形成方法
US11631462B2 (en) Temperature assisted programming of flash memory for neuromorphic computing
JP7145495B2 (ja) 不揮発性記憶素子
Yu et al. Hafnium-based ferroelectric memory device with integrated selective function using crested band structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination