KR102564866B1 - 산화물 이중 층 기반 ｉｇｚｏ 멤트랜지스터 및 이의 제조방법 - Google Patents

산화물 이중 층 기반 ｉｇｚｏ 멤트랜지스터 및 이의 제조방법 Download PDF

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Abstract

본 발명은 산화물 이중 층 기반 IGZO 멤트랜지스터 및 이의 제조방법에 관한 것으로, 구체적으로 본 발명은, 기판; 상기 기판 상에 배치되는 유전층; 상기 유전층 상에 배치되며 산화물을 각각 포함하는 산화물 이중층; 상기 상화물 이중층 상에 배치되고 IGZO(In-Ga-Zn-O)를 포함하는 채널층; 및 상기 채널층 상에 배치되는 소스/드레인 전극을 포함하는 산화물 이중층 기반의 IGZO 멤트랜지스터 및 상기 산화물 이중층 기반의 IGZO 멤트랜지스터의 제조방법에 관한 것이다. 본 발명의 방법으로 제조된 산화물 이중 층 기반의 IGZO 소자는 멤트랜지스터 특성을 구현할 수 있으며, Al2O3 및 TiO2의 산화물 이중층으로 인해 저항 변화를 제어할 수 있으며, 나아가 다양한 시냅스 전기적 특성을 갖는 특징이 있다.

Description

산화물 이중 층 기반 ＩＧＺＯ 멤트랜지스터 및 이의 제조방법{Double-oxide based IGZO memtransistor and manufacturing method thereof}
본 발명은 산화물 이중 층 기반 IGZO 멤트랜지스터 및 이의 제조방법에 관한 것이다.
정보처리와 저장 매체가 독립적으로 존재하는 폰노이만 (von Neumann) 방식의 CMOS 집적 회로 시스템은 현재 정보처리와 저장 매체 사이의 병목현상과 병렬동작이 불가능하여 많은 전력 소비와 느린 처리속도 등의 문제점이 대두되고 있다.
따라서 이러한 문제점을 해결하기 위해서는 차세대 컴퓨팅 기술이 필요하며, 그 중 뇌의 뉴런과 시냅스의 기능을 모방하여 기억과 연산 및 학습을 대용량으로 병렬적 처리가 가능한 뉴로모픽(Neuromorphic, 신경 모방) 시스템이 주목받고 있다. 특히 그 중에서도 가장 핵심 부품인 시냅스 소자 개발에 대한 연구가 활발하게 진행되고 있다.
기존의 2단자 멤리스터(memristor)의 저항변화 가소성 특성과 3단자 트랜지스터(transistor)형태의 게이팅 제어 효과의 장점을 모두 취할 수 있는 멤트랜지스터(memtransistor: memristor + transistor 합성어) 시냅스 소자가 뉴로모픽 시냅스 시스템에 적용할 수 있는 소자로 상당한 관심을 불러일으키고 있으며, 2018년도에 2D MoS2 소재에서 처음 보고되었다.
멤트랜지스터에서는 게이트와 드레인 두 단자를 통해 펄스 전압을 인가해 저항변화를 일으키는 것이 가능하며 이는 저항 변화의 선형성 및 대칭성 등을 향상시키는 효과를 가져온다. 이를 뉴로모픽 시냅스 시스템에서는 헤테로 시냅스 가소성라고 한다.
한편, 기존에 보고된 2D-MoS2 재료 기반의 멤트랜지스터 연구에서 나타나는 저항 변화 스위칭 특성이 grain boundary 결함이나 S vacancy에 의해 지배되기 때문에 저항 변화 특성 제어가 어렵다는 문제점이 있을 뿐만 아니라 특정 소재인 2D MoS2 소재에 한정되어 관련 특성이 구현되기 때문에 기존 소재 및 CMOS 공정 호환성 및 확장성에는 한계가 있다는 문제점이 있다.
따라서 이러한 멤트랜지스터가 갖는 문제점을 개선할 수 있는 기술의 개발이 필요한 실정이다.
1. 대한민국 공개특허 10-2017-0080431 2. 대한민국 등록특허 10-1834507
이에 본 발명자들은 제작이 용이한 산화물 소재를 기반으로 구조적 특성을 활용하여 멤트랜지스터를 제작하였고, 특히 저항 스위칭 특성을 제어하기 위해 게이트 절연막과 IGZO 사이에 전하 터널링층(Al2O3)과 전하 트랩층(TiO2)을 추가함으로써 멤트랜지스터의 전기적 특성을 발현 및 제어할 수 있음을 확인하였고 다양한 시냅스 전기적 특성을 확인함으로써 본 발명을 완성하였다.
따라서 본 발명의 목적은, 기판; 상기 기판 상에 배치되는 유전층; 상기 유전층 상에 배치되며 산화물을 각각 포함하는 산화물 이중층; 상기 상화물 이중층 상에 배치되고 IGZO(In-Ga-Zn-O)를 포함하는 채널층; 및 상기 채널층 상에 배치되는 소스/드레인 전극을 포함하는 산화물 이중층 기반의 IGZO 멤트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 본 발명에 따른 산화물 이중층 기반의 IGZO 멤트랜지스터 제조방법을 제공하는 것이다.
상기와 같은 본 발명의 목적을 달성하기 위해서, 본 발명은 기판; 상기 기판 상에 배치되는 유전층; 상기 유전층 상에 배치되며 산화물을 각각 포함하는 산화물 이중층; 상기 상화물 이중층 상에 배치되고 IGZO(In-Ga-Zn-O)를 포함하는 채널층; 및 상기 채널층 상에 배치되는 소스/드레인 전극을 포함하는 산화물 이중층 기반의 IGZO 멤트랜지스터를 제공한다.
본 발명의 일실시예에 있어서, 상기 산화물 이중층은 상기 유전층 상에 TiO2 층이 위치하며, 상기 TiO2 층 상에 Al2O3 층이 위치된 산화물 이중층일 수 있다.
본 발명의 일실시예에 있어서, 상기 TiO2 층은 2 내지 6 nm의 두께를 갖는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 Al2O3 층은 1 내지 3 nm의 두께를 갖는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 TiO2 층은 전하 트랩층으로 작용하고, 상기 Al2O3 층은 전하 터널링층으로 작용하는 것일 수 있다.
또한 본 발명은, 기판을 준비하는 단계; 상기 기판 상에 원자 증착법으로 유전층을 형성하는 단계; 상기 유전층 상에 스퍼터링 공법으로 TiO2 제1 산화물 층을 형성하는 단계; 상기 TiO2 제1 산화물층 상에 원자 증착법으로 Al2O3 제2 산화물 층을 형성하는 단계; 상기 제1 및 제2 산화물 층이 형성된 기판 상에 스핀 코팅으로 IGZO(In-Ga-Zn-O)를 포함하는 채널층을 형성하는 단계; 및 상기 채널층 상에 이베퍼레이터를 통해 소스/드레인 전극을 형성하는 단계를 포함하는, 산화물 이중층 기반의 IGZO 멤트랜지스터 제조방법을 제공한다.
본 발명의 일실시예에 있어서, 상기 유전층은 SiO2를 40~60nm 두께로 상기 기판 상에 증착시키는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 TiO2 제1 산화물 층은 2 내지 6 nm의 두께로 상기 유전층 상에 증착하는 것일 수 있다.
본 발명의 일실시예에 있어서, 상기 Al2O3 제2 산화물 층은 1 내지 3 nm의 두께로 상기 TiO2 제1 산화물 층 상에 증착하는 것일 수 있다.
본 발명은 산화물 이중 층 구조를 도입하여 산화물 기반의 멤트랜지스터를 제조하는 방법을 제공할 수 있으며, 본 발명의 방법으로 제조된 산화물 이중 층 기반의 IGZO 소자에서 멤트랜지스터 특성을 구현할 수 있음을 확인하였으며, Al2O3 터널링 층과 TiO2 전하트랩 층을 이용하여 저항 변화를 제어할 수 있음을 확인하였고, 나아가 다양한 시냅스 전기적 특성이 나타남을 확인할 수 있었다.
도 1은 본 발명에 따른 IGZO 멤트랜지스터를 나타낸 모식도이다.
도 2는 본 발명에 따른 IGZO 멤트랜지스터의 I-V 커브를 나타낸 것으로, (a)는 저항성 스위치 곡선(Resistive switching curve)을, (b)는 전이특성 곡선(Transfer curve)을 나타낸 것이다.
도 3은 Gate-tunable과 memristive 거동을 보여주는 IGZO 멤트랜지스터의 VDS-IDS 곡선을 나타낸 것으로, (a)는 IGZO 트랜지스터, (b)는 IGZO/TiO2 트랜지스터, (c)는 IGZO/Al2O3/TiO2 멤트랜지스터에 대한 VDS-IDS 곡선을 나타낸 것이다.
도 4에서 (a)는 저항성 스위치 곡선의 안정성 분석 결과를 나타낸 것이고, (b)는 각 저항상태에서의 유지능력 분석결과를 나타낸 것이다.
도 5는 IGZO 멤트랜지스터의 gate input pulse에 의한 시냅스 특성을 확인한 것으로, (a)는 VG amplitude에 따른 시냅스 특성을 나타낸 것이고, (b)는 VG pulse interval time에 따른 시냅스 특성을 나타낸 것이며, (c)는 PPF(paired pulse facilitation) 곡선을 나타낸 것이다.
도 6은 IGZO 맴트랜지스터의 gate input pulse에 의한 시냅스 특성을 확인한 것으로, (a)는 Potentiation single pulse 진폭에 따른 PSC(post synaptic current)를 나타낸 것이고. (b)는 Depression single pulse 진폭에 따른 PSC(post synaptic current)를 나타낸 것이며. (c)는 Pulse count에 따른 potentiation/retention 특성을 나타낸 것이고, (d)는 Pulse count에 따른 depression/retention 특성을 나타낸 것이다.
도 7은 IGZO 멤트랜지스터의 drain input pulse에 의한 시냅스 특성을 확인한 것으로, (a)는 Drain pulse amplitude에 따른 PSC(post synaptic current)를 나타낸 것이고, (b)는 Drain pulse의 off time에 따른 PSC(post synaptic current)를 나타낸 것이며, (c)는 게이트 전압에 의해 조정되는 드레인 펄스 시냅스 특성을 나타낸 것이다.
도 8은 IGZO 멤트랜지스터의 시냅스 주기 내구성 분석 결과를 나타낸 것으로, (a)는 50 사이클의 Drain input synapse 특성을, (b)는 50 사이클의 Gate input synapse 특성을 나타낸 것이다.
도 9는 IGZO 멤트랜지스터의 MNIST 시뮬레이션을 나타낸 것으로, (a)는 Drain input data, Gate input data를 나타낸 것이고, (b)는 학습 인식률을 나타낸 것이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 산화물 이중 층 구조를 도입한 산화물 이중층 기반의 IGZO 멤트랜지스터 및 이의 제조방법을 제공함에 특징이 있다.
본 발명에 따른 상기 산화물 이중층 기반의 IGZO 멤트랜지스터는 기존의 2단자 memristor와 3단자 transistor형태의 장점을 모두 취할 수 있는 멤트랜지스터(memtransistor: memristor + transistor 합성어) 시냅스 소자일 수 있다.
본 발명에 따른 산화물 이중층 기반의 IGZO 멤트랜지스터는, 기판; 상기 기판 상에 배치되는 유전층; 상기 유전층 상에 배치되며 산화물을 각각 포함하는 산화물 이중층; 상기 상화물 이중층 상에 배치되고 IGZO(In-Ga-Zn-O)를 포함하는 채널층; 및 상기 채널층 상에 배치되는 소스/드레인 전극을 포함하는 구조를 갖는다.
도 1을 참고하여 보다 구체적으로 설명하면, 상기 기판은 과도하게 도핑된 p+ Si 기판 또는 p++ Si 기판일 수 있으며, 바람직하게는 p++ Si 기판일 수 있다.
상기 기판 상에 배치되는 유전층은, 유전 물질을 포함할 수 있는데, 예를 들면, 이에 제한되지는 않으나 실리콘 산화물(SiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 보론 산화물(B2O3), 및 알루미늄 산화물(Al2O3)중 적어도 하나를 포함할 수 있다. 바람직하게는, 실리콘 산화물(SiO2)를 포함할 수 있다. 또한 상기 유전층은 10 nm 내지 100 nm의 두께를 가질 수 있으며, 바람직하게는 40~60 nm의 두께를 가질 수 있고, 더욱 바람직하게는 50nm의 두께를 가질 수 있다.
다음으로 상기 유전층 상에는 산화물 층이 배치될 수 있는데, 이중의 산화물층이 배치될 수 있다. 상기 산화물은 이에 제한되지는 않으나 Nb2O5-x, ZrO2-x, HfO2-x, MoO3-x. WO3-x. Al2O3-x, TiO2-x, CuOx, SiO2-x, TaOx, ZnOx, Y2O3-x, 및 FeOx 로 이루어진 군에서 선택되는 2개로 구성된 이중 층일 수 있고, x는 0 내지 0.5일 수 있다. 바람직하게는, 산화물은 TiO2-Al2O3 이중 층일 수 있으며, 상기 유전층 상에 TiO2 층이 위치하며, 상기 TiO2 층 상에 Al2O3 층이 위치된 산화물 이중층의 구조를 갖는다.
이때 상기 TiO2 층은 2 내지 6 nm의 두께를 갖는 것일 수 있고, 상기 Al2O3 층은 1 내지 3 nm의 두께를 갖는 것일 수 있다.
또한 본 발명에서 상기 TiO2 층은 전하 트랩층으로 작용하고, 상기 Al2O3 층은 전하 터널링층으로 작용한다.
한편, 본 발명에서 상기 TiO2 층 및 Al2O3 층이 상기 두께를 벗어날 경우, 시냅스 전기적 특성 및 저항 스위칭 특성의 개선이 미미할 수 있다.
종래 저항 변화 스위칭 특성은 MoS2 채널층의 grain boundary 결함이나 S vacancy에 의해 지배되어 작동 전압이 높을 뿐만 아니라 신뢰성 있는 시냅스 소자 특성을 발현하는데 한계가 있는 반면, 본 발명의 시냅스 소자인 산화물 이중층 기반의 IGZO 멤트랜지스터는 저항 스위칭 특성을 제어하기 위해 게이트 절연막과 IGZO사이에 전하 터널링층(Al2O3)과 전하 트랩층(TiO2)의 산화물 이중층을 추가하여 멤트랜지스터의 전기적 특성을 발현 및 제어할 수 있으며 다양한 시냅스 전기적 특성을 구현 가능하도록 하였다.
채널층은 상기 산화물 이중층 상에 배치되고, IGZO(In-Ga-Zn-O)를 포함하는 채널층으로 구성되며, 졸-겔 기반의 IGZO을 스핀공정을 통해 Al2O3/TiO2/SiO2/p++-Si 기판 위에 증착한 후 포토리소그래피 공정을 통해 반도체 채널을 형성한다.
상기 소스/드레인 전극은 채널층 상에 배치되고 상호 이격되어 배치될 수 있다. 소스 전극 및 드레인 전극은 알루미늄, 구리, 니켈, 철, 크롬, 티타늄, 아연, 납, 금, 백금, 팔라듐, 몰리브덴, 및 은을 이루어진 군으로부터 선택되는 적어도 하나의 금속 재료를 포함할 수 있다. 바람직하게는, 소스/드레인 전극은 알루미늄(Al)으로 증착할 수 있다.
본 발명의 다양한 실시예는 상술한 산화물 이중층 기반의 IGZO 멤트랜지스터 제조방법을 제공한다.
본 발명의 산화물 이중층 기반의 IGZO 멤트랜지스터 제조방법은, 기판을 준비하는 단계; 상기 기판 상에 원자 증착법으로 유전층을 형성하는 단계; 상기 유전층 상에 스퍼터링 공법으로 TiO2 제1 산화물 층을 형성하는 단계; 상기 TiO2 제1 산화물층 상에 원자 증착법으로 Al2O3 제2 산화물 층을 형성하는 단계; 상기 제1 및 제2 산화물 층이 형성된 기판 상에 스핀 코팅으로 IGZO(In-Ga-Zn-O)를 포함하는 채널층을 형성하는 단계; 및 상기 채널층 상에 이베퍼레이터를 통해 소스/드레인 전극을 형성하는 단계를 포함한다.
먼저, 기판을 준비하는 단계에서는, 과도하게 도핑된 p+ Si 기판 또는 p++ Si 기판을 준비할 수 있는데, 본 발명의 일실시예에서는 p++ Si 기판을 준비하였다.
다음으로, 유전층을 형성하는 단계에서는 기판 상에 원자층 증착법 (Atomic Layer Deposition, ALD)으로 게이트 유전체 (gate dielectric)를 40 nm 내지 60 nm의 두께로 증착할 수 있다. 구체적으로, 기판 상에 실리콘 산화물(SiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 보론 산화물(B2O3), 및 알루미늄 산화물(Al2O3) 중 적어도 하나가 증착될 수 있으며, 본 발명의 실시예에서는 실리콘 산화물(SiO2)를 증착하였다.
다음으로, 산화물 이중층, 즉 제1 산화물층 및 제2 산화물을 형성하는 단계를 수행할 수 있는데, 먼저 상기 유전층 상에 스퍼터링 공법으로 TiO2 제1 산화물 층을 형성하고, 다음으로 상기 TiO2 제1 산화물층 상에 원자 증착법으로 Al2O3 제2 산화물 층을 형성한다. 여기서 상기 TiO2는 전하 트랩층으로, Al2O3는 전하 터널링층으로 작용한다.
상기 스퍼터링 공법은 RF 20 W 내지 60 W로 2분 내지 4분 동안 수행하여 산화물을 증착할 수 있다. 한편, 형성하고자 하는 산화물의 종류에 따라 스퍼터링의 조건이 달라질 수 있다.
본 발명에서는 바람직하게 상기 TiO2 제1 산화물 층은 2 내지 6 nm의 두께로 상기 유전층 상에 증착하였고, 상기 Al2O3 제2 산화물 층은 1 내지 3 nm의 두께로 상기 TiO2 제1 산화물 층 상에 증착시켰다.
다음으로, 채널층을 형성하는 단계에서는 상기 제1 및 제2 산화물 층이 형성된 기판 상에 스핀 코팅으로 IGZO(In-Ga-Zn-O)를 포함하는 채널층을 형성시켰다.
상기 채널층은 졸-겔 기반의 IGZO(In-Ga-Zn-O)를 스핀 코팅 공정으로 Al2O3/TiO2/SiO2/p++-Si 기판 위에 증착하였고, 포토리소그래피 공정을 통해 반도체 채널층을 형성하였다.
다음으로, 채널층 상에 금속 재료를 증착함으로써 소스 전극 및 드레인 전극을 형성할 수 있으며, 본 발명의 일실시예에서는 알루미늄을 이용하여 소스/드레인 전극을 형성하였다.
이상 본 발명의 방법으로 제조된 산화물 이중 층 기반의 IGZO 소자는 멤트랜지스터 특성을 구현할 수 있으며, Al2O3 및 TiO2의 산화물 이중층으로 인해 저항 변화를 제어할 수 있으며, 나아가 다양한 시냅스 전기적 특성을 갖는 효과가 있음을 하기 실시예들의 실험을 통해 확인하였다.
이하, 본 발명은 실시예에 의해서 상세히 설명한다. 단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐 본 발명이 하기 실시예에 의해서 한정되는 것은 아니다.
<실시예 1>
산화물 이중 층 기반의 IGZO 멤트랜지스터 제조
아세톤, 에탄올 및 증류수로 세척 후 완전히 건조시킨 p++-Si 기판을 준비하였다. 과도하게 도핑된 상기 p++-Si에 50nm의 SiO2 유전층을 증착시킨 후, 스퍼터 공정을 통해 4nm의 TiO2를 증착시켰다. TiO2 증착 시에는 TiO2 타겟을 이용하여 상온에서 Ar(99.999%) 가스를 30 sccm 흘려주어 3 mTorr의 공정 압력을 유지시켜주었다. 균일한 박막 증착을 위해 기판을 20 rpm의 속도로 회전시켜주며 50 W의 파워로 3분 동안 증착시켰다.
이후 증착된 TiO2 위에 원자층 증착법(Atomic Layer Deposition, ALD)으로 Al2O3 를 2nm의 두께로 증착하였다. 전구체 (Precursor) 물질로 트리메틸알루미늄 (trimethylaluminum, TMA)을 사용하고, 산화제로 초순수 증류수 (Di water)를 사용하였다. 300 mTorr의 공정압력과 180 ℃의 온도조건에서, 전구체 펄스 (Precursor pulse)를 0.5초, 아르곤 퍼지 (Ar purge)를 10초, H2O 펄스를 0.5초, Ar 펄스를 10초 수행하였다. 이러한 공정을 16 사이클 동안 반복하여 Al2O3 층을 형성하였다.
그런 뒤, 인듐 니트레이트 하이드레이트(indium nitrate hydrate), 갈륨 니트레이트 하이드레이트(gallium nitrate hydrate), 아연 니트레이트 하이드레이트(zinc nitrate hydrate)를 10:1:2의 몰 비율로 2ME(2-methoxyethanol) 용액에 용해시켜 졸-겔 기반의 IGZO(In-Ga-Zn-O)를 제조하였고 제조한 용액은 70 ℃에서 24 시간 동안 500 rpm의 속도로 교반해 주었다. 그 후 스핀 코팅 공정으로 10 nm의 IGZO 용액을 Al2O3/TiO2/SiO2/p++-Si 기판 위에 코팅한 뒤 70 ℃에서 10 분 동안 soft baking 후 350 ℃에서 1 시간 동안 hard baking 해주었다. 그런 뒤, 포토리소그래피 공정을 통해 반도체 채널을 형성하였다. 최종적으로 열 증발 증착법(Thermal Evaporator)을 통해 50 nm의 Al를 증착함으로써 소스/드레인 전극을 형성하여 산화물 이중 층 기반의 IGZO 멤트랜지스터를 제조하였다. 본 발명의 방법으로 제조된 산화물 이중 층 기반의 IGZO 멤트랜지스터 모식도는 도 1에 나타내었고, 상기 제조 과정에서 TiO2는 전하 트랩층, Al2O3은 전하 터널링층, IGZO는 반도체 채널층으로 각각 사용하였다.
<실시예 2>
전기적 특성 평가
상기 실시예 1에서 제조된 산화물 이중 층 기반의 IGZO 멤트랜지스터 소자에 대한 전기적 특성을 평가하였다. 이때 비교군으로는 IGZO 구조만을 갖는 멤트랜지스터 및 IGZO 채널층 밑에 TiO2만 증착시킨 트랜지스터를 사용하였다.
먼저 도 2를 참고하면, 제조된 각 멤트랜지스터에 대한 저항 변화 특성을 분석한 결과, Al2O3 터널링 층을 추가적으로 증착해준 구조에서만 저항 변화 스위칭 특성이 나타나는 것을 확인할 수 있었다(도 2a 참조). 또한, 본 발명의 IGZO/Al2O3/TiO2 구조의 멤트랜지스터가 Transfer curve에서도 큰 히스테리시스 윈도우(hysteresis window)를 가지는 것도 확인할 수 있었다(도 2b 참조).
도 3은 제조된 각 멤트랜지스터 소자에 대한 저항변화 스위칭 커브 분석결과를 나타낸 것으로, IGZO, IGZO/TiO2, IGZO/Al2O3/TiO2 소자들 중에서, IGZO/Al2O3/TiO2 소자의 경우, 큰 히스테리시스 윈도우(hysteresis window)를 유지하며 게이트 전압에 따라 잘 조절되는 저항변화 스위칭 특성이 나타나는 것을 확인할 수 있었다(도 3 참조).
또한, 도 4의 결과를 통해, 200 cycles의 저항변화 스위칭 커브에서도 본 발명의 IGZO/Al2O3/TiO2 구조의 멤트랜지스터 소자가 안정적으로 작동하는 것을 확인할 수 있었고, 각 저항상태를 만들어준 후 1000초 동안의 보유력 테스트(retention test)에서도 각 저항상태가 잘 유지되는 것을 확인할 수 있었다(도 4 참조).
또한, 도 5는 IGZO 멤트랜지스터의 시냅스 트랜지스터의 측정으로 synaptic input을 VG로 인가한 후, 시냅스 트랜지스터의 성능 구현정도를 분석한 결과를 나타낸 것으로, 인가된 펄스의 크기(진폭)가 증가할수록, 펄스 간격 시간이 짧아질수록 PSC(post-synaptic current)가 증가하는 것으로 나타났다 (도5a 및 도5b 참조). 또한 두 개의 펄스 사이의 인가된 시간의 변화에 따른 PSC의 변화를 통해 PPF 인텍스를 확인할 수 있었다(도 5c 참조).
나아가 본 발명자들은 IGZO 멤트랜지스터의 gate input pulse에 따른 시냅스 특성을 분석하였는데, 그 결과 Gate single pulse의 진폭의 크기가 커질수록 PSC의 변화 폭이 커진 후 잘 유지되는 것으로 나타났고(도 6a 및 6b 참조), 10개부터 200개까지의 pulse input 후 보유력(retention) 특성을 보았을 때 200개의 multi-states가 형성되는 것을 확인하였으며, pulse의 개수가 늘어날수록 STM(Short-term memory) 특성부터 LTM(Long-term memory) 특성까지 잘 구현되는 것을 확인할 수 있었다(도 6c 및 6d 참조).
또한, 도 7의 결과에서, 본 발명의 방법으로 제조된 IGZO 멤트랜지스터는 VD로 인가된 synaptic input으로 SET과 RESET 특성을 구현하였고, 인가된 펄스의 크기가 클수록, off time이 짧을수록 PSC의 변화가 큰 특성을 확인하였으며(도 7a 및 7b 참조), Gate 전압에 의해 base 전류대가 조정되며 구현되는 Drain input synapse 특성을 확인할 수 있었다(도 7 c 참조).
도 8은 본 발명의 방법으로 제조된 IGZO 멤트랜지스터에 대한 시냅스 사이클 내구성 테스트(endurance test) 결과를 나타낸 것으로, 50 cycles endurance test를 진행하였을 때 Gate pulse가 인가된 synapse 특성과 Drain pulse가 인가된 synapse 특성에서 모두 안정적으로 작동하는 것을 확인할 수 있었다(도 8a 및 8b 참조).
도 9는 MNIST 손글씨 인식 시뮬레이션으로 각 drain과 gate input pulse에 따른 시냅스 특성 데이터를 입력하여 학습 인식률을 구해보았을 때, drain input data에 의한 학습 인식률은 90%, gate input data에 의한 학습 인식률은 86%로 높은 수준의 패턴 인식률을 가지는 것을 확인할 수 있었다(도 9a 및 9b 참조).
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (9)

  1. 기판;
    상기 기판 상에 배치되는 유전층;
    상기 유전층 상에 배치되며 산화물을 각각 포함하는 산화물 이중층;
    상기 산화물 이중층 상에 배치되고 IGZO(In-Ga-Zn-O)를 포함하는 채널층; 및
    상기 채널층 상에 배치되는 소스/드레인 전극을 포함하며,
    상기 산화물 이중층은 상기 유전층 상에 2 내지 6 nm의 두께를 갖는 TiO2 층이 위치하고, 상기 TiO2 층 상에 1 내지 3 nm의 두께를 갖는 Al2O3 층이 위치된 산화물 이중층으로, 상기 TiO2 층은 전하 트랩층으로 작용하고, 상기 Al2O3 층은 전하 터널링층으로 작용하는 것을 특징으로 하는,
    산화물 이중층 기반의 IGZO 멤트랜지스터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판을 준비하는 단계;
    상기 기판 상에 원자 증착법으로 유전층을 형성하는 단계;
    상기 유전층 상에 스퍼터링 공법으로 TiO2 제1 산화물 층을 형성하는 단계;
    상기 TiO2 제1 산화물층 상에 원자 증착법으로 Al2O3 제2 산화물 층을 형성하는 단계;
    상기 제1 및 제2 산화물 층이 형성된 기판 상에 스핀 코팅으로 IGZO(In-Ga-Zn-O)를 포함하는 채널층을 형성하는 단계; 및
    상기 채널층 상에 이베퍼레이터를 통해 소스/드레인 전극을 형성하는 단계를 포함하며,
    상기 TiO2 제1 산화물 층은 2 내지 6 nm의 두께로 상기 유전층 상에 증착시키고,
    상기 Al2O3 제2 산화물 층은 1 내지 3 nm의 두께로 상기 TiO2 제1 산화물 층 상에 증착시키는 것을 특징으로 하는,
    산화물 이중층 기반의 IGZO 멤트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 유전층은 SiO2를 40~60nm 두께로 상기 기판 상에 증착시키는 것을 특징으로 하는, 산화물 이중층 기반의 IGZO 멤트랜지스터 제조방법.
  8. 삭제
  9. 삭제
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