DE112018006192T5

DE112018006192T5 - Halbleiter-speichervorrichtung, elektronisches gerät und verfahren zum lesen von daten

Info

Publication number: DE112018006192T5
Application number: DE112018006192.2T
Authority: DE
Inventors: Masanori Tsukamoto
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2017-12-04
Filing date: 2018-10-10
Publication date: 2020-08-27
Anticipated expiration: 2038-10-11
Also published as: CN111418066A; JPWO2019111525A1; JP7159199B2; CN111418066B; DE112018006192B4; US20200373313A1; WO2019111525A1; US11139310B2

Abstract

[Überblick]
[Zu lösendes Problem] Eine Halbleiter-Speichervorrichtung bereitzustellen, die einen Spannungsabfall, der durch einen auf einer Oberfläche des Halbleitersubstrats ausgebildeten Oxidfilm verursacht wird, vermeidet und geeignet arbeitet, selbst wenn ein Speicherzellen-Array ausgebildet ist.
[Lösung] Eine Halbleiter-Speichervorrichtung, welche einen ersten Transistor, einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist, einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist; und eine Plattenleitung umfasst, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist.

Description

Technisches Gebiet
Die vorliegende Offenbarung bezieht sich auf eine Halbleiter-Speichervorrichtung, ein elektronisches Gerät und ein Verfahren zum Lesen von Daten.
Hintergrundtechnik
Eine CMOS-(komplementäre MOS-)Schaltung, die einen nMOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor vom n-Typ) und einen pMOSFET (MOSFET vom p-Typ) enthält, die auf einem einzelnen Substrat vorgesehen sind, ist als Schaltung bekannt, deren Leistungsverbrauch gering ist, die eine Hochgeschwindigkeitsoperation durchführen kann und miniaturisiert und einfach hochintegriert werden kann.
Daher werden in vielen LSI-Vorrichtungen (mit hoher Integrationsdichte) CMOS-Schaltungen verwendet. Es ist besonders zu erwähnen, dass solche LSI-Vorrichtungen jeweils neuerdings als SoC (System auf einem Chip) vermarktet wurden, das eine analoge Schaltung, einen Speicher und eine Logikschaltung in einem Chip vereinigt.
Für einen auf jeder der LSI-Vorrichtungen montierten Speicher wird beispielsweise eine statischer RAM (statischer Direktzugriffsspeicher: SRAM) oder dergleichen verwendet. In den letzten Jahren wurde die Verwendung eines dynamischen RAM (DRAM), eines magnetischen RAM (MRAM) oder eines ferroelektrischen RAM (FeRAM) anstelle des SRAM in Betracht gezogen, um zu bewirken, dass die Kosten und der Leistungsverbrauch der LSI-Vorrichtung weiter reduziert werden.
Der FeRAM ist hier eine Halbleiter-Speichervorrichtung, die Daten unter Ausnutzung einer Orientierung einer remanenten Polarisation eines Ferroelektrikums speichert. Als Struktur eines FeRAM wurde beispielsweise eine Struktur vom 1T- (1-Transistor-) Typ vorgeschlagen, die als Speicherzelle einen ein ferroelektrisches Material als Gate-Isolierfilm nutzenden Feldeffekttransistor verwendet.
Solch ein FeRAM mit der Struktur von 1T-Typ weist einen ferroelektrischen Film und eine Gateelektrode auf, die auf einem Halbleitersubstrat gestapelt sind, und steuert die remanente Polarisation des ferroelektrischen Films mittels eines elektrischen Feldes zwischen der Gateelektrode und dem Halbleitersubstrat (oder einer Wanne) oder zwischen der Gateelektrode und einer Source/einem Drain. Im FeRAM mit der Struktur vom 1T-Typ ist jedoch ein Oxidfilm auf einer Oberfläche des Halbleitersubstrats ausgebildet; folglich wird eine an den ferroelektrischen Film effektiv angelegte Spannung aufgrund eines durch den Oxidfilm hervorgerufenen Spannungsabfalls verringert.
Daher wurde beispielsweise eine in der nachstehenden Patentliteratur 1 offenbarte Technik vorgeschlagen, um zu ermöglichen, dass der Spannungsabfall vermieden wird, der durch den auf der Oberfläche des Halbleitersubstrats ausgebildeten Oxidfilm hervorgerufen wird.
Konkret offenbart Patentliteratur 1 ein ferroelektrisches Speicherelement, das einen Feldeffekttransistor vom Typ Metall-Ferroelektrikum-Metall-Isolator-Halbleiter (MFMIS) offenbart. Das in Patentliteratur 1 offenbarte ferroelektrische Speicherelement legt eine Spannung an eine mit einer Struktur aus einem Metall-Ferroelektrikum-Metall-Stapel an und ermöglicht somit, einen durch den Oxidfilm (Isolator) hervorgerufenen Spannungsabfall zu vermeiden.
Zitatliste
Patentliteratur
PTL 1: ungeprüfte japanische Patentanmeldung Veröffentlichungs-Nr. H11-177038
Zusammenfassung der Erfindung
Durch die Erfindung zu lösende Probleme
In dem in Patentliteratur 1 offenbarten ferroelektrischen Speicherelement wurde jedoch nur eine Struktur einer Speicherzelle untersucht. Falls die in Patentliteratur 1 offenbarten ferroelektrischen Speicherelemente in einem Array angeordnet werden, um ein Speicherzellen-Array auszubilden, können daher in einer Speicherzelle gespeicherte Daten durch Schreiben von Daten in eine andere Speicherzelle oder Lesen solcher aus einer solchen beeinflusst werden. Konkret wird, falls Daten durch Anlegen einer Spannung an das ferroelektrische Speicherelement geschrieben werden, eine Spannung auch an ein anderes ferroelektrisches Speicherelement angelegt, und in dem anderen ferroelektrischen Speicherelement gespeicherte Daten werden um- bzw. neu geschrieben (worauf auch als Schreib-Störung verwiesen wird).
Daher besteht ein Bedarf an einer Halbleiter-Speichervorrichtung, die zur Zeit eines Schreibvorgangs einen Spannungsabfall, der durch einen auf einer Oberfläche eines Halbleitersubstrats ausgebildeten Oxidfilm hervorgerufen wird, vermeiden und, selbst wenn ein Speicherzellen-Array ausgebildet ist, geeignet arbeiten kann.
Mittel zum Lösen der Probleme
Gemäß der vorliegenden Offenbarung wird eine Halbleiter-Speichervorrichtung bereitgestellt, die einen ersten Transistor, einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist, einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist, und eine Plattenleitung umfasst, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist.
Ferner wird gemäß der vorliegenden Offenbarung ein elektronisches Gerät bereitgestellt, das eine Halbleiter-Speichervorrichtung enthält, wobei die Halbleiter-Speichervorrichtung einen ersten Transistor, einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist, einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden gekoppelt ist, und eine Plattenleitung umfasst, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist.
Gemäß der vorliegenden Offenbarung wird ferner ein Verfahren zum Lesen von Daten bereitgestellt, das auf einer Halbleiter-Speichervorrichtung ausgeführt wird, die einen ersten Transistor, einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist, einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist, eine Plattenleitung, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist, eine Wortleitung, die mit einer Gateelektrode des zweiten Transistors elektrisch gekoppelt ist, eine Sourceleitung, die mit einer anderen der Source und des Drain des ersten Transistors elektrisch gekoppelt ist, und eine Bitleitung umfasst, die mit einer anderen der Source und des Drain des zweiten Transistors elektrisch gekoppelt ist, wobei das Verfahren ein Lesen von im Kondensator gespeicherten Daten umfasst, indem veranlasst wird, dass die Plattenleitung in einem schwebenden bzw. potentialfreien Zustand ist, eine Spannung, die größer als eine oder gleich einer Schwellenspannung des zweiten Transistors ist, an die Wortleitung angelegt wird und eine vorbestimmte Spannung zwischen der Bitleitung und der Sourceleitung angelegt wird.
Gemäß der vorliegenden Offenbarung ist die Gateelektrode des ersten Transistors, der ein Lese-Transistor ist, mit der Elektrode des Kondensators elektrisch gekoppelt, der Daten speichert; somit ist es möglich, Zugriffe auf den ersten Transistor und den Kondensator durch den zweiten Transistor zu steuern. Außerdem bewirkt die Bereitstellung der Plattenleitung, die die Gateelektrode des ersten Transistors mit der Elektrode des Kondensators elektrisch koppelt, dass die zwischen dem Paar Elektroden des Kondensators angelegte Spannung unabhängig gesteuert wird.
Effekte der Erfindung
Wie oben beschrieben wurde, ist es gemäß der vorliegenden Offenbarung möglich, die Halbleiter-Speichervorrichtung bereitzustellen, die zur Zeit eines Schreibvorgangs den Spannungsabfall, der durch den auf der Oberfläche des Halbleitersubstrats ausgebildeten Oxidfilm hervorgerufen wird, zu vermeiden und selbst in dem Fall, in dem das Speicherzellen-Array ausgebildet ist, geeignet arbeiten kann.
Man beachte, dass die oben beschriebenen Effekte nicht notwendigerweise einschränkend sind. Mit oder anstelle der obigen Effekte kann ein irgendeiner der in dieser Patentbeschreibung beschriebenen Effekte oder können andere Effekte, die aus dieser Patentbeschreibung erfasst werden können, erzielt werden.
Figurenliste

[1] 1 ist ein Schaltungsdiagramm, das eine analoge Schaltung einer Halbleiter-Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
[2] 2 ist eine schematische Ansicht einer planaren Struktur und einer Querschnittsstruktur der Halbleiter-Speichervorrichtung gemäß der Ausführungsform.
[3] 3 ist eine Draufsicht und eine Querschnittsansicht, die einen Prozess eines Verfahrens zum Herstellen der Halbleiter-Speichervorrichtung gemäß der Ausführungsform erläutern.
[4] 4 ist eine Draufsicht und eine Querschnittsansicht, die einen Prozess des Verfahrens zum Herstellen der Halbleiter-Speichervorrichtung gemäß der Ausführungsform erläutern.
[5] 5 ist eine Draufsicht und eine Querschnittsansicht, die einen Prozess des Verfahrens zum Herstellen der Halbleiter-Speichervorrichtung gemäß der Ausführungsform erläutern.
[6] 6 ist eine Draufsicht und eine Querschnittsansicht, die einen Prozess des Verfahrens zum Herstellen der Halbleiter-Speichervorrichtung gemäß der Ausführungsform erläutern.
[7] 7 ist eine Draufsicht und eine Querschnittsansicht, die einen Prozess des Verfahrens zum Herstellen der Halbleiter-Speichervorrichtung gemäß der Ausführungsform erläutern.
[8] 8 ist eine Draufsicht und eine Querschnittsansicht, die einen Prozess des Verfahrens zum Herstellen der Halbleiter-Speichervorrichtung gemäß der Ausführungsform erläutern.
[9] 9 ist eine grafische Darstellung, die ein Beispiel einer Hysterese-Kurve zwischen einem Betrag einer Polarisation eines ferroelektrischen Films und einer angelegten Spannung veranschaulicht.
[10] 10 ist eine grafische Darstellung, die ein Beispiel einer Beziehung zwischen einer an ein Gate eines ersten Transistors angelegten Spannung und einem elektrischen Strom, der zwischen einer Source und einem Drain fließt, veranschaulicht.
[11A] 11A ist eine externe Ansicht eines Beispiels eines elektronischen Geräts gemäß einer Ausführungsform der vorliegenden Offenbarung.
[11B] 11B ist eine externe Ansicht eines anderen Beispiels eines elektronischen Geräts gemäß einer Ausführungsform der vorliegenden Offenbarung.
[11C] 11C ist eine externe Ansicht eines weiteren Beispiels eines elektronischen Geräts gemäß einer Ausführungsform der vorliegenden Offenbarung.

Modi zum Ausführen der Erfindung
Das Folgende beschreibt eine bevorzugte Ausführungsform der vorliegenden Offenbarung im Detail unter Bezugnahme auf die beiliegenden Zeichnungen. Es ist besonders zu erwähnen, dass in dieser Beschreibung und den beiliegenden Zeichnungen Komponenten, die im Wesentlichen die gleiche funktionale Konfiguration aufweisen, durch die gleichen Bezugszeichen angegeben sind, und somit wird deren redundante Beschreibung unterlassen.
In den Zeichnungen, auf die in der folgenden Beschreibung verwiesen wird, können der zweckmäßigen Beschreibung halber Größen einiger der Komponentenbauteile übertrieben sein. Dementsprechend können die relativen Größen der in den Zeichnungen veranschaulichten Komponentenbauteile die Größenbeziehung zwischen den tatsächlichen Komponentenbauteilen nicht notwendigerweise genau ausdrücken. Außerdem kann in der folgenden Beschreibung auf eine Richtung, in der ein Substrat oder eine Schicht gestapelt ist, als eine Richtung nach oben verwiesen werden.
Ferner ist besonders zu erwähnen, dass eine Beschreibung in der folgenden Reihenfolge gegeben wird.

1. Überblick
2. Konfigurationsbeispiel
3. Herstellungsverfahren
4. Operationsbeispiel
5. Anwendungsbeispiel

[Überblick]
Zunächst wird Bezug nehmend auf 1 ein Überblick über eine Halbleiter-Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung beschrieben. 1 ist ein Schaltungsdiagramm, das eine analoge Schaltung der Halbleiter-Speichervorrichtung gemäß der vorliegenden Ausführungsform veranschaulicht. Es ist besonders zu erwähnen, dass in 1 „Gate“ eine Gateelektrode eines Feldeffekttransistors repräsentiert, „Drain“ eine Drainelektrode oder ein Draingebiet des Feldeffekttransistors repräsentiert und „Source“ eine Sourceelektrode oder ein Sourcegebiet des Feldeffekttransistors repräsentiert.
Wie in 1 veranschaulicht ist, umfasst die Halbleiter-Speichervorrichtung 1 einen Kondensator 30, der Daten speichert, einen Transistor 10, der genutzt wird, wenn im Kondensator 30 gespeicherte Daten gelesen werden, und einen zweiten Transistor 20, der eine Auswahl oder Nicht-Auswahl des Kondensators 30 steuert. Beispielsweise ist in 1 eine einzelne Speicherzelle, die 1-Bit-Daten in 0 oder 1 speichert, durch eine von einer gestrichelten Linie umgebene Konfiguration konfiguriert.
Der Kondensator 30 ist ein ferroelektrischer Kondensator, der ein Paar Elektroden enthält, die über ein Ferroelektrikum einander gegenüberliegen. Der Kondensator 30 kann Daten unter Ausnutzung einer Orientierung einer remanenten Polarisation eines Ferroelektrikums speichern, die durch eine Richtung eines an das Paar Elektroden angelegten elektrischen Feldes gesteuert wird. Eine des Paars Elektroden des Kondensators 30 ist mit einer Plattenleitung PL und einem Gate des ersten Transistors 10 elektrisch gekoppelt. Die andere des Paars Elektroden des Kondensators 30 ist elektrisch gekoppelt mit: einer einer Source oder eines Drain des ersten Transistors 10; und einer einer Source oder eines Drain des zweiten Transistors 20.
Ähnlich sind mit der Plattenleitung PL eine eines Paar Elektroden eines Kondensators einer anderen Speicherzelle und das Gate des ersten Transistors 10 elektrisch gekoppelt. Folglich enthält die Halbleiter-Speichervorrichtung 1 ein Speicherzellen-Array, in welchem eine Vielzahl von Speicherzellen, die 1-Bit-Daten speichert, angeordnet ist.
Der erste Transistor 10 ist ein Feldeffekttransistor, der genutzt wird, wenn im Kondensator 30 gespeicherte Daten gelesen werden. Eine der Source oder des Drain des ersten Transistors 10 ist mit einer der Source oder des Drain des zweiten Transistors 20 elektrisch gekoppelt, und die andere der Source und des Drain des ersten Transistors 10 ist mit einer Sourceleitung elektrisch gekoppelt. Ferner ist das Gate des ersten Transistors 10 mit einer des Paars Elektroden des Kondensators 30 elektrisch gekoppelt.
Im ersten Transistor 10 variiert die Größe einer Schwellenspannung, die einen Kanal steuert, gemäß einer Orientierung einer remanenten Polarisation eines Ferroelektrikums des mit dem Gate elektrisch gekoppelten Kondensators 30. Indem man die Größe eines elektrischen Stroms detektiert, der durch den Kanal des ersten Transistors 10 fließt, wenn eine Spannung an das Gate des ersten Transistors 10 angelegt ist, ist es somit möglich, die Orientierung der remanenten Polarisation des Ferroelektrikums des Kondensators 30 zu detektieren.
Der zweite Transistor 20 ist ein Feldeffekttransistor, der eine Auswahl und Nicht-Auswahl des Kondensators 30 steuert. Eine der Source oder des Drain des zweiten Transistors 20 ist mit der anderen des Paars Elektroden des Kondensators 30 elektrisch gekoppelt, und die andere der Source und des Drain des zweiten Transistors 20 ist mit einer Bitleitung BL elektrisch gekoppelt. Ein Gate des zweiten Transistors 20 ist mit einer Wortleitung WL elektrisch gekoppelt, und ein Kanalzustand des zweiten Transistors 20 wird durch eine von der Wortleitung WL angelegte Spannung gesteuert.
In solch einer Halbleiter-Speichervorrichtung 1 wird, falls Daten in den Kondensator 30 geschrieben werden sollen, der Kanal des zweiten Transistors 20 durch Anlegen einer Spannung an die Wortleitung WL zuerst in einen Ein-Zustand versetzt bzw. geändert. Danach wird durch Anlegen einer vorbestimmten Potentialdifferenz zwischen der Plattenleitung PL und der Bitleitung BL ein elektrisches Feld an das zwischen dem Paar Elektroden des Kondensators 30 vorgesehene Ferroelektrikum angelegt. Infolgedessen kann die Halbleiter-Speichervorrichtung 1 die Orientierung der remanenten Polarisation des Ferroelektrikums des Kondensators 30 mittels eines externen elektrischen Feldes steuern und kann somit Daten in den Kondensator 30 schreiben.
Im Gegensatz dazu wird, falls Daten aus dem Kondensator 30 in der Halbleiter-Speichervorrichtung 1 gelesen werden, der Kanal des zweiten Transistors 20 zuerst in den Ein-Zustand geändert, indem eine Spannung an die Wortleitung WL angelegt wird. Während man veranlasst, dass die Plattenleitung PL in einem potentialfreien Zustand ist, wird danach eine verhältnismäßig niedrige Spannung an die Bitleitung BL angelegt und wird eine Spannung an das Gate des ersten Transistors 10 angelegt. Zu dieser Zeit variiert im ersten Transistor 10, da die Schwellenspannung, bei der der Kanal in den Ein-Zustand geändert wird, gemäß der Orientierung der remanenten Polarisation des Ferroelektrikums des Kondensators 30 variiert, die Größe (oder das Vorhandensein oder Nichtvorhandensein) eines zwischen der Source und dem Drain fließenden elektrischen Stroms. Dementsprechend kann die Halbleiter-Speichervorrichtung 1 im Kondensator gespeicherte Daten lesen, indem der zwischen der Source und dem Drain des ersten Transistors 10 fließende elektrische Strom gemessen wird.
Dies ermöglicht der Halbleiter-Speichervorrichtung 1 als FeRAM (ferroelektrischer Direktzugriffsspeicher) zu arbeiten, der den Kondensator 30 Daten speichern lässt.
Alternativ dazu werden als Struktur des FeRAM, der Daten in der remanenten Polarisation des Ferroelektrikums speichert, eine 1T1C-(1-Transistor-l-Kondensator-)Struktur und eine 1T-(1Transistor-)Struktur vorgeschlagen.
Der FeRAM der 1T1C-Struktur enthält einen Feldeffekttransistor und einen ferroelektrischen Kondensator und speichert Daten unter Ausnutzung der Orientierung der remanenten Polarisation in dem ferroelektrischen Kondensator, worin die Auswahl oder Nicht-Auswahl durch den Feldeffekttransistor gesteuert wird.
In dem FeRAM der 1T1C-Struktur wird jedoch ein ferroelektrischer Kondensator mit großer Kapazität verlangt, um einen Signalbetrag zu erhalten, der ausreicht, um von einem Leseverstärker detektiert zu werden, wenn die gespeicherten Daten gelesen werden. Aus diesem Grund nimmt eine Größe des ferroelektrischen Kondensators im FeRAM der 1T1C-Struktur zu, und eine von der Speicherzelle eingenommene Fläche nimmt zu. Im FeRAM der 1T1C-Struktur werden auch vorbestimmte Daten (entweder 0 oder 1) in den ferroelektrischen Kondensator geschrieben, wodurch Daten aus dem ferroelektrischen Kondensator gelesen (d.h. destruktiv gelesen) werden; daher ist es notwendig, nach einem Lesen Daten neu in den ferroelektrischen Kondensator zu schreiben.
Der FeRAM der IT-Struktur enthält einen ferroelektrischen FET (Feldeffekttransistor), der einen ferroelektrischen Film als Gate-Isolierfilm nutzt, und Daten werden unter Ausnutzung einer Orientierung einer remanenten Polarisation des Gate-Isolierfilms gespeichert.
Im FeRAM der Struktur vom 1T-Typ wird jedoch, da ein Oxidfilm auf einer Oberfläche eines einen ferroelektrischen FET bildenden Halbleitersubstrats ausgebildet ist, nur ein gewisser Teil des elektrischen Feldes, das zwischen einem Gate und dem Halbleitersubstrat (oder einer Wanne) oder zwischen dem Gate und einer Source/einem Drain angelegt wird, an den Gate-Isolierfilm angelegt. Aus diesem Grund wird im FeRAM der Struktur vom 1T-Typ eine an das Gate des ferroelektrischen FET angelegte Spannung, wenn Daten in eine Speicherzelle geschrieben werden sollen, erhöht. Ferner weist der FeRAM der Struktur vom 1T-Typ eine Vielzahl ferroelektrischer FETs auf, die in einem Array angeordnet sind. Um zu verhindern, dass in dem nicht ausgewählten ferroelektrischen FET gespeicherte Daten neu geschrieben werden (Schreib-Störung), ist es daher notwendig, Maßnahmen wie etwa eine Bereitstellung eines Feldeffekttransistors, der eine Auswahl oder Nicht-Auswahl des ferroelektrischen FET steuert, zu ergreifen.
In der Halbleiter-Speichervorrichtung 1 gemäß der vorliegenden Ausführungsform werden Daten im Kondensator 30 gespeichert, der ein Metall-Ferroelektrikum-Metall enthält, und die Auswahl oder Nicht-Auswahl des Kondensators 30 wird durch den zweiten Transistor 20 gesteuert. Gemäß solch einer Konfiguration kann die Halbleiter-Speichervorrichtung 1 aufgrund des Nichtvorhandenseins eines Oxidfilms zwischen einem Paar Elektroden des Kondensators 30 ein elektrisches Feld direkt an das Ferroelektrikum anlegen; daher ist es möglich, ein Auftreten eines Spannungsabfalls, der durch den Oxidfilm hervorgerufen wird, zu vermeiden und einen Anstieg einer Schreibspannung zu unterdrücken.
Außerdem ist die Halbleiter-Speichervorrichtung 1 mit dem zweiten Transistor 20 versehen, der die Auswahl und Nicht-Auswahl des Kondensators 30 steuert; deshalb ist es möglich, das Vorhandensein oder Nichtvorhandensein einer Spannungsanlegung an den Kondensator 30 durch den zweiten Transistor 20 zu steuern. Somit kann die Halbleiter-Speichervorrichtung 1 verhindern, dass während des Schreibens von Daten in die ausgewählte Speicherzelle in der nicht ausgewählten Speicherzelle gespeicherte Daten neu geschrieben werden. Außerdem kann die Halbleiter-Speichervorrichtung 1 zur Zeit eines Schreibens von Daten eine Spannung nur an den Kondensator 30 der ausgewählten Speicherzelle anlegen; daher ist es möglich, eine Verschlechterung des Ferroelektrikums des Kondensators 30 zu unterdrücken.
Darüber hinaus kann die Halbleiter-Speichervorrichtung 1 die Schwellenspannung des ersten Transistors 10 gemäß der Orientierung der remanenten Polarisation des Ferroelektrikums des Kondensators 30 variieren. Dementsprechend kann, wenn Daten gelesen werden, die Halbleiter-Speichervorrichtung 1 die remanente Polarisation des Ferroelektrikums des Kondensators 30 als elektrischen Strombetrag, der zwischen der Source und dem Drain des ersten Transistors 10 fließt, verstärken und detektieren. Das heißt, die Halbleiter-Speichervorrichtung 1 kann als Verstärkungszelle arbeiten. Gemäß solch einer Konfiguration kann die Halbleiter-Speichervorrichtung 1 stabiler arbeiten, da es möglich ist, einen Spielraum zum Detektieren von Signalen selbst in einem Fall zu vergrößern, in dem der Betrag einer Polarisation des Kondensators 30 gering ist.
[Konfigurationsbeispiel]
Als Nächstes wird unter Bezugnahme auf 2 eine spezifische Konfiguration der Halbleiter-Speichervorrichtung 1 gemäß der vorliegenden Ausführungsform beschrieben. 2 ist eine schematische Ansicht einer planaren Struktur und einer Querschnittsstruktur der Halbleiter-Speichervorrichtung 1 gemäß der vorliegenden Ausführungsform.
In der Draufsicht von 2 sind über einer ganzen Oberfläche des Halbleitersubstrats 100 ausgebildete Schichten weggelassen und sind in einer durchlässigen Draufsicht veranschaulicht, um eine Platzierung von Komponenten zu verdeutlichen. Querschnittsansichten von 2 veranschaulichen jeweils Querschnitte der Draufsicht, die jeweils entlang Entsprechenden einer Linie A-A, einer Linie B-B und einer Linie C-C genommen wurden.
In der folgenden Beschreibung repräsentiert ein „erster Leitfähigkeitstyp“ einen eines „p-Typs“ oder eines „n-Typs“, und ein „zweiter Leitfähigkeitstyp“ repräsentiert den Anderen des „p-Typs“ und des „n-Typs“, der vom „ersten Leitfähigkeitstyp“ verschieden ist.
Wie in 2 veranschaulicht ist, ist die Halbleiter-Speichervorrichtung auf dem Halbleitersubstrat 100 vorgesehen. Die Halbleiter-Speichervorrichtung 1 konfiguriert eine Speichervorrichtung, die eine große Menge an Daten speichern kann, indem auf dem Halbleitersubstrat 100 eine große Anzahl an Speicherzellen, die jeweils 1-Bit-Daten speichern, in einer Matrix platziert werden. In 2 entspricht ein von einer gestrichelten Linie umgebenes Gebiet Zelle einer Speicherzelle.
Ein erster Transistor 10 umfasst einen Gate-Isolierfilm 140, der auf dem Halbleitersubstrat 100 vorgesehen ist, eine Gateelektrode 131, die auf dem Gate-Isolierfilm 140 vorgesehen ist, und Source- oder Draingebiete 151 und 153, die auf dem Halbleitersubstrat 100 vorgesehen sind. Die Gateelektrode 131 dient als die Plattenleitung PL, indem sie über Speicherzellen vorgesehen ist, und ist mit einer auf der Gateelektrode 131 vorgesehenen ersten Kondensatorelektrode 111 elektrisch gekoppelt. Das Source- oder Draingebiet 151 ist über einen Kontakt 211 mit einer ersten Verdrahtungsschicht 311 (Sourceleitung SL) elektrisch gekoppelt. Das Source- oder Draingebiet 153 dient auch als Source- oder Draingebiet des zweiten Transistors 20 und ist über einen Kontakt 213 und eine erste Verdrahtungsschicht 313 mit einer zweiten Kondensatorelektrode 115 elektrisch gekoppelt.
Der zweite Transistor 20 umfasst den Gate-Isolierfilm 140, der auf dem Halbleitersubstrat 100 vorgesehen ist, eine Gateelektrode 133, die auf dem Gate-Isolierfilm 140 vorgesehen ist, und Source- oder Draingebiete 153 und 155, die auf dem Halbleitersubstrat 100 vorgesehen sind. Die Gateelektrode 133 dient als die Wortleitung WL, indem sie über Speicherzellen vorgesehen ist. Das Source- oder Draingebiet 153 dient auch als Source- oder Draingebiet des ersten Transistors 10 und ist über den Kontakt 213 und die erste Verdrahtungsschicht 313 mit der zweiten Kondensatorelektrode 115 elektrisch gekoppelt. Das Source- oder Draingebiet 155 ist über einen Kontakt 215 mit einer zweiten Verdrahtungsschicht 510 (Bitleitung BL) elektrisch gekoppelt.
Der Kondensator 30 enthält die erste Kondensatorelektrode 111, die entlang einem Inneren einer Öffnung eines planarisierten Films 200 vorgesehen ist, einen ferroelektrischen Film 113, der auf der ersten Kondensatorelektrode 111 entlang der Öffnung vorgesehen ist; und die zweite Kondensatorelektrode 115, die vorgesehen ist, um die Öffnung zu füllen. Die erste Kondensatorelektrode 111 ist mit der Gateelektrode 131 des ersten Transistors 10 elektrisch gekoppelt. Die zweite Kondensatorelektrode 115 ist über den Kontakt 213 und die erste Verdrahtungsschicht 313 mit dem Source- oder Draingebiet 153 elektrisch gekoppelt. Es ist besonders zu erwähnen, dass der Kondensator 30 in einer Struktur vom Graben-Typ, wie in 2 veranschaulicht ist, vorgesehen werden kann oder in anderen Strukturen wie etwa als Struktur vom Parallelplatten-Typ oder Struktur vom Stapel-Typ vorgesehen werden kann.
Im Folgenden wird hierin jede Konfiguration der Halbleiter-Speichervorrichtung 1 detaillierter beschrieben.
Das Halbleitersubstrat 100 ist ein Substrat, das ein Halbleitermaterial enthält und worin ein erster Transistor 10 und ein zweiter Transistor 20 ausgebildet sind. Das Halbleitersubstrat 100 kann ein Siliziumsubstrat sein und kann ein SOI-(Silizium-auf-Isolator-)Substrat sein, in welchem ein Isolierfilm wie etwa SiO₂ zwischen Siliziumsubstraten sandwichartig angeordnet ist. Alternativ kann das Halbleitersubstrat 100 ein Substrat sein, das andere elementare Halbleiter wie etwa Germanium enthält, oder ein Substrat, das Verbindungshalbleiter wie etwa Galliumarsenid (GaAs), Galliumnitrid (GaN) oder Siliziumcarbid (SiC) enthält.
Eine Elementtrennschicht 105 umfasst ein Isoliermaterial und trennt auf dem Halbleitersubstrat 100 vorgesehene Speicherzellen elektrisch voneinander. Die Elementtrennschicht 105 kann beispielsweise in einer ersten Richtung (d.h. in der transversalen Richtung, wenn man 2 betrachtet, im Folgenden dasselbe) des Halbleitersubstrats 100 in voneinander getrennten, parallelen streifenförmigen Gebieten verlaufend vorgesehen sein. Beispielsweise kann die Elementtrennschicht 105 ein isolierendes Oxinitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) enthalten.
Die Elementtrennschicht 105 kann beispielsweise gebildet werden, indem unter Verwendung eines STI-Verfahrens (mit flacher Grabenisolierung) ein Bereich des Halbleitersubstrats 100 eines vorbestimmten Gebiets durch Ätzen oder dergleichen entfernt wird und danach eine durch Ätzen oder dergleichen ausgebildete Öffnung mit Siliziumoxid (SiO_x)eingebettet wird. Ferner kann die Elementtrennschicht 105 gebildet werden, indem ein vorbestimmtes Gebiet des Halbleitersubstrats 100 unter Verwendung eines LOCOS-Verfahrens (mit lokaler Oxidation von Silizium) thermisch oxidiert wird.
Die durch die Elementtrennschicht 105 voneinander getrennten parallelen streifenförmigen Gebiete dienen als Elementgebiete, in denen der erste Transistor 10 und der zweite Transistor 20 ausgebildet sind. Beispielsweise kann in das Halbleitersubstrat 100 des Elementgebiets eine Störstelle eines ersten Leitfähigkeitstyps (z.B. eine Störstelle vom p-Typ wie etwa Bor (B) oder Aluminium (Al)) eingeführt werden.
Der Gate-Isolierfilm 140 enthält ein isolierendes Material und ist auf dem Halbleitersubstrat 100 vorgesehen. Es ist auch besonders zu erwähnen, dass der Gate-Isolierfilm 140 auf dem Halbleitersubstrat 100 des Elementgebiets vorgesehen ist, das durch die Elementtrennschicht 105 getrennt ist. Somit kann die Halbleiter-Speichervorrichtung 1 verhindern, dass ein unbeabsichtigtes Gebiet als Transistor fungiert. Der Gate-Isolierfilm 140 kann ein als Gate-Isolierfilm eines Feldeffekttransistors bekanntes isolierendes Material enthalten. Beispielsweise kann der Gate-Isolierfilm 140 ein isolierendes Oxinitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) enthalten.
Die Gateelektroden 131 und 133 enthalten jeweils ein leitfähiges Material und sind jeweils auf dem Gate-Isolierfilm 140 vorgesehen. Konkret sind die Gateelektroden 131 und 133 jeweils in einer zweiten Richtung senkrecht zur ersten Richtung, in der sich die Elementtrennschicht 105 erstreckt, ausgedehnt und sind in der ersten Richtung in vorbestimmten Intervallen vorgesehen. Die Gateelektroden 131 und 133 erstrecken sich jeweils über die Elementtrennschicht 105 hinaus und sind jeweils über einer Vielzahl von Elementgebieten vorgesehen. Die Gateelektrode 131 dient als Platten-Verdrahtungsleitung PL, die jede Gateelektrode 131 des ersten Transistors 10 jeder Speicherzelle elektrisch koppelt, und die Gateelektrode 133 dient als Wort-Verdrahtungsleitung WL, die jede Gateelektrode 133 des zweiten Transistors 20 jeder Speicherzelle elektrisch koppelt. Das heißt, die Gateelektroden 131 und 133 fungieren als Verdrahtungsleitung auf der Elementtrennschicht 105.
Beispielsweise können die Gateelektroden 131 und 133 Polysilizium oder dergleichen enthalten oder können ein Metall, eine Legierung, eine Metallverbindung oder eine Legierung aus einem Metall mit hohem Schmelzpunkt (wie etwa Ni) und Polysilizium (sogenanntes Silizid) enthalten. Konkret können die Gateelektroden 131 und 133 eine gestapelte Struktur aus einer Metallschicht und einer Polysiliziumschicht aufweisen. Beispielsweise können die Gateelektroden 131 und 133 eine gestapelte Struktur aus einer Polysiliziumschicht und einer TiN oder TaN enthaltenden Metallschicht aufweisen, die auf dem Gate-Isolierfilm 140 vorgesehen ist. Gemäß solch einer gestapelten Struktur ist es möglich, verglichen mit dem Fall, in dem die Gateelektroden 131 und 133 nur die Polysiliziumschicht enthalten, einen Schreibleitungswiderstand der Gateelektroden 131 und 133 zu reduzieren.
Die Source- oder Draingebiete 151, 153 und 155 sind Gebiete des zweiten Leitfähigkeitstyps, die im Halbleitersubstrat 100 ausgebildet sind. Die Source- oder Draingebiete 151, 153 und 155 sind jeweils im Halbleitersubstrat 100 so vorgesehen, dass die Gateelektroden 131 und 133 dazwischen angeordnet sind. Konkret ist zwischen den Gateelektroden 131 und 133 das Source- oder Draingebiet 153 vorgesehen, ist auf der entgegengesetzte Seite des Source- oder Draingebiets 153 mit der dazwischen angeordneten Gateelektrode 131 das Source- oder Draingebiet 151 vorgesehen, und das Source- oder Draingebiet 155 ist mit der dazwischen angeordneten Gateelektrode 133 auf der entgegengesetzten Seite des Source- oder Draingebiets 153 vorgesehen. Es ist besonders zu erwähnen, dass das Source- oder Draingebiet 151 über den Kontakt 211 mit der als die Sourceleitung SL dienenden ersten Verdrahtungsschicht 311 gekoppelt ist. Das Source- oder Draingebiet 153 ist über den Kontakt 213 und die erste Verdrahtungsschicht 313 mit der zweiten Kondensatorelektrode 115 elektrisch gekoppelt. Das Source- oder Draingebiet 155 ist über den Kontakt 215 mit der als die Bitleitung BL dienenden zweiten Verdrahtungsschicht 510 elektrisch gekoppelt.
Beispielsweise können die Source- oder Draingebiete 151, 153 und 155 gebildet werden, indem eine Störstelle eines zweiten Leitfähigkeitstyps (zum Beispiel eine Störstelle vom n-Typ wie etwa Phosphor (P) oder Arsen (As)) in das Halbleitersubstrat 100 der durch die Elementtrennschicht 105 getrennten Elementgebiete eingeführt wird. Ferner kann im Halbleitersubstrat 100 zwischen den Source- oder Draingebieten 151, 153 und 155 und den Gateelektroden 131 und 133 ein LDD-(schwach dotiertes Drain-)Gebiet ausgebildet werden, wobei das LDD-Gebiet den gleichen Leitfähigkeitstyp wie die Source- oder Draingebiete 151, 153 und 155 und eine niedrigere Konzentration von Störstellen des Leitfähigkeitstyps als die Source- oder Draingebiete 151, 153 und 155 aufweist.
Es ist besonders zu erwähnen, dass jedes beliebige der Source- oder Draingebiete 151, 153 und 155, die mit den dazwischen angeordneten Gateelektroden 131 und 133 versehen sind, als Sourcegebiet fungieren kann und jedes beliebige von ihnen als Draingebiet fungieren kann. Je nach den Polaritäten der Störstellen des Leitfähigkeitstyps oder der damit zu koppelnden Verdrahtungsleitung können sie beliebig geändert werden.
Ein Seitenwand-Isolierfilm 135 enthält ein Isoliermaterial und ist als Seitenwand auf jeder von seitlichen Oberflächen der Gateelektroden 131 und 133 vorgesehen. Konkret ist es möglich, den Seitenwand-Isolierfilm 135 auszubilden, indem ein Isolierfilm auf einem die Gateelektroden 131 und 133 enthaltenden Gebiet gleichmäßig ausgebildet und dann eine vertikale anisotrope Ätzung auf dem Isolierfilm durchgeführt wird. Beispielsweise kann der Seitenwand-Isolierfilm 135 durch ein isolierendes Oxidnitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) in einer Einzel- oder Mehrfachschicht ausgebildet werden.
Der Seitenwand-Isolierfilm 135 steuert, wenn die Störstelle vom zweiten Leitfähigkeitstyp in das Halbleitersubstrat 100 eingeführt wird, eine Positionsbeziehung zwischen den Gateelektroden 131 und 133 und den Source- oder Draingebieten 151, 153 und 155 in selbstausgerichteter Weise, indem die Störstelle vom zweiten Leitfähigkeitstyp abgeschirmt wird. Durch Ausnutzen des Seitenwand-Isolierfilms 135 ist es möglich, Störstellen stufenweise in das Halbleitersubstrat 100 einzuführen. Daher wird es möglich, das LDD-Gebiet in selbstausgerichteter Weise zwischen den Source- oder Draingebieten 151, 153 und 155 und den Gateelektroden 131 und 133 auszubilden.
Leitungsschichten 132 und 134 sind auf den Gateelektroden 131 bzw. 133 vorgesehen und dienen als Verdrahtungsleitungen, die die Gateelektroden 131 und 133 jeweils elektrisch koppeln. Konkret ist die Leitungsschicht 132 auf einer oberen Oberfläche der Gateelektrode 131 vorgesehen und dient als die Plattenleitung PL. Die Leitungsschicht 134 ist auf einer oberen Oberfläche der Gateelektrode 133 vorgesehen und dient als die Wortleitung WL. Beispielsweise können die Leitungsschichten 132 und 134 jeweils ein Metall oder eine Metallverbindung mit einem niedrigen Widerstand enthalten.
Kontaktgebiete 151S, 153S und 155S sind auf der Oberfläche des Halbleitersubstrats 100 der Source- oder Draingebiete 151, 153 bzw. 155 vorgesehen und reduzieren Kontaktwiderstände zwischen den Source- oder Draingebieten 151, 153 und 155 und den Kontakten 211, 213 bzw. 215. Konkret können die Kontaktgebiete 151S, 153S und 155S jeweils eine Legierung (sogenanntes Silizid) aus Silizium und einem Metall mit einem hohen Schmelzpunkt wie etwa Ni enthalten.
Der planarisierte Film 200 enthält ein Isoliermaterial, bettet den ersten Transistor 10 und den zweiten Transistor 20 ein und ist über der gesamten Oberfläche des Halbleitersubstrats 100 vorgesehen. Der planarisierte Film 200 ist mit einer Öffnung zum Freilegen der Leitungsschicht 132 auf dem Elementgebiet versehen, und innerhalb der Öffnung ist der Kondensator 30 mit einer Struktur vom Graben-Typ vorgesehen. Beispielsweise kann der planarisierte Film 200 ein isolierendes Oxinitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) enthalten.
Obgleich in 2 nicht dargestellt, kann eine ein Isoliermaterial enthaltende Auskleidungsschicht über der gesamten Oberfläche des Halbleitersubstrats 100, dem Seitenwand-Isolierfilm 135 und den Leitungsschichten 132 und 134 vorgesehen werden. Die Auskleidungsschicht liefert in einem Prozess zum Ausbilden der Kontakte 211, 213 und 215 eine hohe Ätzselektivität zwischen der Auskleidungsschicht und dem planarisierten Film 200, wodurch verhindert wird, dass das Halbleitersubstrat 100 geätzt wird. Die Auskleidungsschicht kann beispielsweise ein isolierendes Oxinitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) enthalten. Konkret kann, falls der planarisierte Film 200 Siliziumoxid (SiO_x)ist, die Auskleidungsschicht Siliziumnitrid (SiN_x) enthalten.
Die Auskleidungsschicht kann auch als eine Schicht ausgebildet werden, die eine Druckspannung oder eine Zugspannung an das Halbleitersubstrat 100 unter dem Gate-Isolierfilm 140 anlegt. In solch einem Fall kann die Auskleidungsschicht eine Trägerbeweglichkeit eines im Halbleitersubstrat 100 gebildeten Kanals durch die Spannungseffekte verbessern.
Die erste Kondensatorelektrode 111 enthält ein leitfähiges Material und ist entlang einer Innenseite der im planarisierten Film 200 ausgebildeten Öffnung vorgesehen. Die im planarisierten Film 200 ausgebildete Öffnung ist vorgesehen, um die Leitungsschicht 132 auf dem Elementgebiet freizulegen, und die erste Kondensatorelektrode 111 wird auf der Leitungsschicht 132, die durch die Öffnung freigelegt ist, vorgesehen, um mit der Gateelektrode 131 des ersten Transistors 10 elektrisch gekoppelt zu werden. Aus diesem Grund sind die Kondensatoren 30 für die jeweiligen ersten Transistoren 10 getrennt voneinander vorgesehen.
Die erste Kondensatorelektrode 111 kann beispielsweise ein Metall mit einem niedrigen Widerstand wie etwa Titan (Ti) oder Wolfram (W) oder eine Metallverbindung wie etwa Titannitrid (TiN) oder Tantalnitrid (TaN) enthalten. Die erste Kondensatorelektrode 111 kann Ruthenium (Ru), Rutheniumoxid (RuO₂) oder dergleichen enthalten. Die erste Kondensatorelektrode 111 kann durch Sputtern unter Verwendung einer ALD (Atomlagenabscheidung), CVD (chemischen Gasphasenabscheidung), IMP (eines ionisierten Metallplasmas) oder dergleichen gebildet werden.
Der ferroelektrische Film 113 enthält ein ferroelektrisches Material und ist auf der ersten Kondensatorelektrode 111 entlang der Innenseite der im planarisierten Film 200 ausgebildeten Öffnung vorgesehen. Der ferroelektrische Film 113 enthält ein ferroelektrisches Material, das spontan polarisiert und eine Orientierung einer remanenten Polarisation durch ein externes elektrisches Feld steuern kann. Beispielsweise kann der ferroelektrische Film 113 ein ferroelektrisches Material mit einer Perowskit-Struktur wie etwa Blei-Zirkonat-Titanat (Pb(Zr,Ti)O₃: PZT) oder Strontium-Wismut-Tantalat (SrBi₂Ta₂O₉:SBT) enthalten. Ferner kann der ferroelektrische Film 113 ein ferroelektrischer Film sein, in welchem ein Film, der ein hochdielektrisches Material wie etwa HfO_x, ZrO_x oder HfZrO_x enthält, durch eine Wärmebehandlung oder dergleichen geändert wird, oder kann ein ferroelektrischer Film sein, in welchem der das obige hochdielektrische Material enthaltende Film geändert wird, indem Atome wie etwa Lanthan (La), Silizium (Si) oder Gadolinium (Gd) eingeführt werden. Außerdem kann der ferroelektrische Film 113 in einer Einzel- oder Mehrfachschicht ausgebildet werden. Der ferroelektrische Film 113 kann beispielsweise ein einlagiger Film sein, der ein ferroelektrisches Material wie etwa HfO_x enthält. Es ist möglich, den ferroelektrischen Film 113 unter Verwendung einer ALD (Atomlagenabscheidung), CVD (chemischen Gasphasenabscheidung) oder dergleichen auszubilden.
Die zweite Kondensatorelektrode 115 enthält ein leitfähiges Material und ist auf dem ferroelektrischen Film 113 vorgesehen, um die im planarisierten Film 200 ausgebildete Öffnung zu füllen. Beispielsweise kann die zweite Kondensatorelektrode 115 ein Metall mit einem niedrigen Widerstand wie etwa Titan (Ti) oder Wolfram (W) oder eine Metallverbindung wie etwa Titannitrid (TiN) oder Tantalnitrid (TaN) enthalten. Die zweite Kondensatorelektrode 115 kann Ruthenium (Ru), Rutheniumoxid (RuO₂) oder dergleichen enthalten. Es ist möglich, die zweite Kondensatorelektrode 115 unter Verwendung einer ALD (Atomlagenabscheidung), CVD (chemischen Gasphasenabscheidung) oder dergleichen auszubilden.
Der Kondensator 30 wird durch den oben beschriebenen ferroelektrischen Film 113 gebildet, der von der ersten Kondensatorelektrode 111 und der zweiten Kondensatorelektrode 115 sandwichartig umgeben ist. Dies ermöglicht der Halbleiter-Speichervorrichtung 1, Daten durch die Polarisationsorientierung des ferroelektrischen Films 113 des Kondensators 30 zu speichern.
Der ferroelektrische Film 113 ist hier nicht auf dem Halbleitersubstrat 100, das Silizium oder dergleichen enthält, worauf ein Oxidfilm leicht ausgebildet wird, sondern auf der ersten Kondensatorelektrode 111 vorgesehen. Folglich kann die Halbleiter-Speichervorrichtung 1 verhindern, dass ein Oxidfilm oder dergleichen neben dem ferroelektrischen Film 113 zwischen der ersten Kondensatorelektrode 111 und der zweiten Kondensatorelektrode 115 angeordnet wird. Wenn eine Spannung zwischen der ersten Kondensatorelektrode 111 und der zweiten Kondensatorelektrode 115 angelegt wird, kann deshalb die Halbleiter-Speichervorrichtung 1 verhindern, dass ein durch den Oxidfilm hervorgerufener Spannungsabfall auftritt, und kann somit einen Anstieg einer Schreibspannung unterdrücken.
Die Kontakte 211, 213 und 215 enthalten jeweils ein leitfähiges Material und sind jeweils durch den planarisierten Film 200 hindurch vorgesehen. Konkret ist der Kontakt 211 auf dem Source- oder Draingebiet 151 vorgesehen und koppelt die andere der Source und des Drain des ersten Transistors 10 mit der ersten Verdrahtungsschicht 311 (Sourceleitung SL) elektrisch. Der Kontakt 213 ist auf dem Source- oder Draingebiet 153 vorgesehen und koppelt die zweite Kondensatorelektrode 115 mit einer der Source oder des Drain des ersten Transistors 10 und einer des zweiten Transistors 20 über die erste Verdrahtungsschicht 313 elektrisch. Der Kontakt 215 ist auf dem Source- oder Draingebiet 155 vorgesehen und koppelt die andere der Source und des Drain des zweiten Transistors 20 mit der zweiten Verdrahtungsschicht 510 (Bitleitung BL) elektrisch.
Die Kontakte 211, 213 und 215 können beispielsweise ein Metall mit einem niedrigen Widerstand wie etwa Titan (Ti) oder Wolfram (W) oder eine Metallverbindung wie etwa Titannitrid (TiN) oder Tantalnitrid (TaN) enthalten. Die Kontakte 211, 213 und 215 können aus einer einzigen Schicht oder einem Stapel mit einer Vielzahl von Schichten gebildet werden. Beispielsweise können die Kontakte 211, 213 und 215 aus einem Stapel von Ti oder TiN und W gebildet werden.
Ein erster Zwischenschicht-Isolierfilm 300 bettet erste Verdrahtungsschichten 311, 313 und 315 ein und ist über der gesamten Oberfläche des Halbleitersubstrats 100 auf dem polarisierten Film 200 vorgesehen. Beispielsweise kann der erste Zwischenschicht-Isolierfilm 300 ein isolierendes Oxinitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) enthalten.
Die ersten Verdrahtungsschichten 311, 313 und 315 enthalten jeweils ein leitfähiges Material und sind auf dem planarisierten Film 200 vorgesehen. Konkret ist die erste Verdrahtungsschicht 311 auf dem Kontakt 211 als Verdrahtungsleitung vorgesehen, die sich in der zweiten Richtung senkrecht zur ersten Richtung erstreckt, in der der erste Transistor 10 und der zweite Transistor 20 angeordnet sind. Die erste Verdrahtungsschicht 311 dient als die Sourceleitung SL, indem sie mit dem anderen des Source- oder Draingebiets des ersten Transistors 10 über den Kontakt 211 elektrisch gekoppelt ist. Die erste Verdrahtungsschicht 313 ist auf dem Kontakt 213 und der zweiten Kondensatorelektrode 115 als Verdrahtungsleitung vorgesehen, die den Kontakt 213 und die zweite Kondensatorelektrode 115 elektrisch koppelt. Die erste Verdrahtungsschicht 315 ist auf dem Kontakt 215 als Kontaktverbindung (Via) vorgesehen, das den als untere Schicht dienenden Kontakt 215 und eine als obere Schicht dienende Kontaktverbindung 410 elektrisch koppelt. Die ersten Verdrahtungsschichten 311, 313 und 315 können jeweils ein Metallmaterial wie etwa Kupfer (Cu) oder Aluminium (Al) enthalten und können jeweils eine Damascene-Struktur oder eine Dual-Damascene-Struktur von Cu aufweisen.
Ein zweiter Zwischenschicht-Isolierfilm 400 bettet die Kontaktverbindung 410 ein und ist über der gesamten Oberfläche des Halbleitersubstrats 100 auf dem ersten Zwischenschicht-Isolierfilm 300 vorgesehen. Beispielsweise kann der zweite Zwischenschicht-Isolierfilm 400 ein isolierendes Oxinitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) enthalten.
Die Kontaktverbindung 410 enthält ein leitfähiges Material und ist durch den zweiten Zwischenschicht-Isolierfilm 400 vorgesehen. Konkret ist die Kontaktverbindung 410 auf der ersten Verdrahtungsschicht 315 als Kontaktverbindung vorgesehen, um die erste Verdrahtungsschicht 315, die als untere Schicht dient, und die zweite Verdrahtungsschicht 510, die als obere Schicht dient, elektrisch zu koppeln. Die Kontaktverbindung 410 kann beispielsweise ein Metall mit einem niedrigen Widerstand wie etwa Titan (Ti) oder Wolfram (W) oder eine Metallverbindung wie etwa Titannitrid (TiN) oder Tantalnitrid (TaN) enthalten. Die Kontaktverbindung 410 kann von einer Einzelschicht oder einem Stapel mit einer Vielzahl von Schichten, beispielsweise einem Stapel aus Ti oder TiN und W, gebildet werden.
Ein dritter Zwischenschicht-Isolierfilm 500 bettet die zweite Verdrahtungsschicht 510 ein und ist über der gesamten Oberfläche des Halbleitersubstrats 100 auf dem zweiten Zwischenschicht-Isolierfilm 400 vorgesehen. Beispielsweise kann der dritte Zwischenschicht-Isolierfilm 500 ein isolierendes Oxinitrid wie etwa Siliziumoxid (SiO_x), Siliziumnitrid (SiN_x) oder Siliziumoxinitrid (SiON) enthalten.
Die zweite Verdrahtungsschicht 510 enthält ein leitfähiges Material und ist auf der Kontaktverbindung 410 als Verdrahtungsleitung vorgesehen, die sich in der ersten Richtung erstreckt, in der der erste Transistor 10 und der zweite Transistor 20 angeordnet sind. Die zweite Verdrahtungsschicht 510 fungiert als Bitleitung BL, indem sie mit dem anderen des Source- oder Draingebiets des zweiten Transistors 20 über die Kontaktverbindung 410, die erste Verdrahtungsschicht 315 und den Kontakt 215 elektrisch gekoppelt ist. Die zweite Verdrahtungsschicht 510 kann ein Metallmaterial wie etwa beispielsweise Kupfer (Cu) oder Aluminium (Al) enthalten und kann eine Damascene-Struktur oder eine Dual-Damascene-Struktur aus Cu aufweisen.
Gemäß der obigen Struktur kann die Halbleiter-Speichervorrichtung 1 ein Auftreten eines durch den Oxidfilm hervorgerufenen Spannungsabfalls vermeiden, da es möglich ist, ein elektrisches Feld an den ferroelektrischen Film 113 anzulegen, der ohne die Zwischenschaltung des Oxidfilms zwischen der ersten Kondensatorelektrode 111 und der zweiten Kondensatorelektrode 115 sandwichartig angeordnet ist.
Gemäß der obigen Struktur kann außerdem die Halbleiter-Speichervorrichtung 1 eine Anlegung einer Spannung an den Kondensator 30 durch den zweiten Transistor 20 steuern, der die Auswahl und Nicht-Auswahl des Kondensators 30 steuert. Darüber hinaus kann die Halbleiter-Speichervorrichtung 1 als Verstärkungszelle wirken, die die Orientierung der remanenten Polarisation des ferroelektrischen Films 113 in einen Betrag eines elektrischen Stroms umwandelt, der zwischen der Source und dem Drain des ersten Transistors 10 fließt. Selbst in einem Fall, in dem der Betrag einer Polarisation des ferroelektrischen Films 113 gering ist, kann dementsprechend die Halbleiter-Speichervorrichtung 1 ein stärker verstärktes Detektionssignal erhalten, was einen stabileren Betrieb ermöglicht.
[Herstellungsverfahren]
Als Nächstes wird unter Bezugnahme auf 3 bis 8 ein Verfahren zum Herstellen der Halbleiter-Speichervorrichtung 1 gemäß der vorliegenden Ausführungsform beschrieben. 3 bis 8 sind jeweils eine Draufsicht und eine Querschnittsansicht, um jeden Prozess des Verfahrens zum Herstellen der Halbleiter-Speichervorrichtung 1 zu erläutern.
In 3 bis 8 ist ähnlich 2 die Beschreibung der Schichten, die über der gesamten Oberfläche des Halbleitersubstrats 100 ausgebildet sind, weggelassen. Ferner veranschaulichen die Querschnittsansichten jeweils Querschnitte der Draufsicht, die jeweils entlang einer entsprechenden der AA-Linie, der BB-Linie und der CC-Linie genommen wurden.
Zunächst wird, wie in 3 veranschaulicht ist, indem die Elementtrennschicht 105 auf dem Halbleitersubstrat 100 ausgebildet wird, ein Elementgebiet gebildet, in welchem der erste Transistor 10 und der zweite Transistor 20 vorgesehen werden sollen.
Konkret wird ein SiO₂-Film auf dem Halbleitersubstrat 100, das Si enthält, mittels Trockenoxidation oder dergleichen gebildet, und ein Si₃N₄-Film wird ferner mittels einer CVD (chemischen Gasphasenabscheidung) bei niedrigem Druck oder dergleichen ausgebildet. Anschließend wird eine strukturierte Resistschicht über dem Si₃N₄ Film gebildet, um das Elementgebiet zu schützen, und ein SiO₂-Film, ein Si₃N₄-Film und das Halbleitersubstrat 100 werden bis zu einer Tiefe von 350 nm bis 400 nm geätzt. Als Nächstes wird SiO₂ in einen Film mit einer Dicke von 650 nm bis 700 nm ausgebildet, und die Elementtrennschicht 105 wird gebildet, indem eine durch Ätzung ausgebildete Öffnung eingebettet wird. Zum Ausbilden von SiO₂ in einen Film kann beispielsweise eine CVD mit einem Plasma hoher Dichte genutzt werden, was ermöglicht, einen dichten SiO₂-Film mit einer zufriedenstellenden Eigenschaft der Stufenbedeckung auszubilden.
Anschließend wird durch Entfernen des übermäßig ausgebildeten SiO₂-Films unter Verwendung eines CMP (chemisch-mechanischen Polierens) oder dergleichen die Oberfläche des Halbleitersubstrats 100 planarisiert. Die Entfernung des SiO₂-Films durch CMP wird beispielsweise durchgeführt, bis der Si₃N₄-Film freigelegt ist.
Heiße Phosphorsäure oder dergleichen wird ferner verwendet, um den Si₃N₄-Film zu entfernen. Es ist besonders zu erwähnen, dass es auch möglich ist, vor einem Entfernen des Si₃N₄-Films das Halbleitersubstrat 100 in einer N₂-, O₂- oder H₂/O₂-Umgebung auszuheilen, um den SiO₂-Film der Elementtrennschicht 105 zu einem dichteren Film zu machen oder die Ecken des Elementgebiets abzurunden. Nachdem die Oberfläche des Elementgebiets des Halbleitersubstrats 100 auf eine Dicke von etwa 10 nm oxidiert wird, um einen Oxidfilm 100A auszubilden, wird als Nächstes ein Halbleitersubstrat 100 des Elementgebiets mittels einer Ionenimplantation einer Störstelle eines ersten Leitfähigkeitstyps (zum Beispiel Bor (B)) in ein Wannengebiet mit einem ersten Leitfähigkeitstyp umgewandelt.
Als Nächstes werden, wie in 4 veranschaulicht ist, nach Ausbilden eines Films des Gate-Isolierfilms 140 die Gateelektroden 131 und 133 auf dem Gate-Isolierfilm 140 ausgebildet. Danach wird der Seitenwand-Isolierfilm 135 auf jeder von beiden Seiten der Gateelektroden 131 und 133 ausgebildet, und die Source- oder Draingebiete 151, 153 und 155 werden auf dem Halbleitersubstrat 100 ausgebildet.
Konkret wird zuerst der Oxidfilm 100A, der die Oberfläche des Halbleitersubstrats 100 bedeckt, mit einer Fluorwasserstoffsäure-Lösung oder dergleichen abgelöst. Danach wird mittels einer Trockenoxidation unter Verwendung von O₂ bei 700°C oder einer RTA-(schnellen thermischen Ausheil-) Behandlung der Gate-Isolierfilm 140, der SiO₂ enthält, auf dem Halbleitersubstrat 100 so ausgebildet, dass er eine Dicke von 1,5 nm bis 10 nm hat. Als für die Trockenoxidation verwendetes Gas kann zusätzlich zu O₂ H₂/O₂-, N₂O- oder NO-gemischtes Gas verwendet werden. Beim Ausbilden des Gate-Isolierfilms 140 ist es ferner auch möglich, eine Plasma-Nitrierung zu nutzen, um den SiO₂-Film mit Stickstoff zu dotieren.
Dann wird Polysilizium mittels einer CVD bei niedrigem Druck unter Verwendung eines SiH₄-Gases als Quellengas bei einer Filmbildungstemperatur von 580°C bis 620°C in einen Film mit einer Dicke von 50 nm bis 150 nm ausgebildet. Danach wird mittels Durchführung einer anisotropen Ätzung unter Verwendung eines strukturierten Resists als Maske das Polysilizium in einen Film ausgebildet, um die Gateelektroden 131 und 133 zu bilden. Es ist möglich, zum anisotropen Ätzen ein Gas auf HBr- oder Cl-Basis zu verwenden. Beispielsweise können in einem Knoten von 45 nm die Gateelektroden 131 und 133 gebildet werden, indem Gatebreiten auf etwa 40 nm bis 50 nm eingestellt werden.
Anschließend wird Arsen (As), das eine Störstelle vom zweiten Leitfähigkeitstyp ist, auf beiden Seiten der Gateelektroden 131 und 133 mit einer Konzentration von 5×10¹³ Ionen/cm² bis 20×10¹³ Ionen/cm² bei 5 keV bis 20 keV als Ionen implantiert, um das LDD-Gebiet zu bilden. Da es möglich ist, Kurzkanaleffekte durch Ausbilden des LDD-Gebiets zu unterdrücken, ist es möglich, Variationen in Eigenschaften des ersten Transistors 10 und des zweiten Transistors 20 zu unterdrücken. Es sollte besonders erwähnt werden, dass es auch möglich ist, als die Störstelle vom zweiten Leitfähigkeitstyp Phosphor (P) zu verwenden.
Nach Ausbilden von SiO₂ in einen Film mit einer Dicke von 10 nm bis 30 nm mittels Plasma-CVD wird als Nächstes Si₃N₄ mittels Plasma-CVD in einen Film mit einer Dicke von 30 nm bis 50 nm ausgebildet, um einen Isolierfilm für die Seitenwand zu bilden. Danach wird der Isolierfilm für die Seitenwand anisotrop geätzt, um den Seitenwand-Isolierfilm 135 auf jeder von beiden Seiten der Gateelektroden 131 und 133 zu bilden.
Anschließend wird Arsen (As), das eine Störstelle vom zweiten Leitfähigkeitstyp ist, mit einer Konzentration von 1×10¹⁵ Ionen/cm² bis 2×10¹⁵ Ionen/cm² bei 20 keV bis 50 keV als Ionen implantiert, und Störstellen vom zweiten Leitfähigkeitstyp werden auf beiden Seiten der Gateelektroden 131 und 133 und der Gateelektroden 131 und 133 eingeführt. Als Ergebnis werden die Source- oder Draingebiete 151, 153 und 155 auf beiden Seiten der Gateelektroden 131 und 133 auf dem Halbleitersubstrat 100 ausgebildet. Ferner wird ein RTA (schnelles thermisches Ausheilen) bei 1000°C für 5 Sekunden durchgeführt, um die als Ionen implantierten Störstellen zu aktivieren. Somit werden der erste Transistor 10 und der zweite Transistor 20 gebildet. Es ist besonders zu erwähnen, dass, um zu ermöglichen, dass die Aktivierung der eingeführten Störstellen beschleunigt wird und die Diffusion der Störstellen unterdrückt wird, es auch möglich ist, die Störstellen mittels Spike-RTA zu aktivieren.
Wie in 5 veranschaulicht ist, werden als Nächstes die Leitungsschichten 132 und 134 und die Kontaktgebiete 151S, 153S und 155S auf den Gateelektroden 131 und 133 und den Source- oder Draingebieten 151, 153 und 155 gebildet. Danach wird der planarisierte Film 200 über der gesamten Oberfläche des Halbleitersubstrats 100 ausgebildet, und danach werden die Kontakte 211, 213 und 215 gebildet.
Konkret wird Ni mittels Sputtern oder dergleichen in einen Film mit einer Dicke von 6 nm bis 8 nm über der gesamten Oberfläche des Halbleitersubstrats 100 gebildet, und danach wird ein RTA bei 300°C bis 450°C für 10 Sekunden bis 60 Sekunden durchgeführt, wodurch bewirkt wird, dass Ni auf Si silifiziert (NiSi) wird. Da Ni auf SiO₂ ohne Reaktion bleibt, bildet ein Entfernen des nicht reagierten Ni unter Verwendung H₂SO₄/H₂O₂ die Leitungsschichten 132 und 134 und die Kontaktgebiete 151S, 153S und 155S, die jeweils NiSi enthalten, mit einem niedrigen Widerstand auf den Gateelektroden 131 und 133 und den Source- oder Draingebieten 151, 153 und 155 aus. Es ist besonders zu erwähnen, indem man Co oder NiPt anstelle von Ni in einen Film ausbildet, die Leitungsschichten 132 und 134 und die Kontaktgebiete 151S, 153S und 155S mittels CoSi₂ oder NiSi gebildet werden können. Die Temperatur, bei der ein RTA im Fall der Ausbildung von Co oder NiPt in einen Film durchgeführt wird, kann geeignet eingestellt werden.
Obgleich nicht veranschaulicht, wird anschließend die SiN enthaltende Auskleidungsschicht auf dem Halbleitersubstrat 100 über der gesamten Oberfläche des Halbleitersubstrats 100 ausgebildet. Konkret wird SiN mittels Plasma-CVD in einen Film mit einer Dicke von 10 nm bis 50 nm gebildet, um die Auskleidungsschicht auszubilden. Es ist besonders zu erwähnen, dass es auch möglich ist, die Auskleidungsschicht als eine Schicht, die eine Druckspannung oder Zugspannung anlegt, auszubilden. Durch Ausbilden der Auskleidungsschicht ist es möglich, den planarisierten Film 200 unter der Bedingung zu ätzen, dass die Ätzselektivität zwischen dem planarisierten Film 200 und der Auskleidungsschicht hoch wird, was ermöglicht, die Ätzung mit höherer Steuerbarkeit durchzuführen.
SiO₂ wird danach mittels CVD oder dergleichen auf dem Halbleitersubstrat 100 in einen Film mit einer Dicke von 100 nm bis 500 nm ausgebildet, und danach wird eine Planarisierung mittels des CMP-Verfahrens durchgeführt, um den planarisierten Film 200 zu bilden. Der planarisierte Film 200 wird dann geätzt, um eine Öffnung im planarisierten Film 200 auszubilden, um die Kontaktgebiete 151S, 153S und 155S freizulegen. Anschließend werden Ti und TiN mittels CVD oder dergleichen auf der Öffnung des planarisierten Films 200 in einen Film ausgebildet, und W wird ferner in einen Film ausgebildet und dann mittels CMP planarisiert, um die Kontakte 211, 213 und 215 auf den Kontaktgebieten 151S, 153S und 155S zu bilden. Es ist besonders zu erwähnen, dass Ti und TiN durch Sputtern unter Verwendung von IMP (Ionen-Metall-Plasma) oder dergleichen in einen Film ausgebildet werden kann. Außerdem kann die Planarisierung durch eine Rückätzung einer vollständigen Oberfläche anstelle des CMP-Verfahrens durchgeführt werden.
Wie in 6 veranschaulicht ist, wird als Nächstes eine Öffnung, die den planarisierten Film 200 durchdringt und die Leitungsschicht 132 des ersten Transistors 10 freilegt, ausgebildet, um den Kondensator 30 im Innern der Öffnung zu bilden.
Konkret wird mittels einer mit lithografisch strukturiertem Resist maskierten anisotropen Ätzung die Öffnung auf der Gateelektrode 131 des ersten Transistors 10 ausgebildet, um die Leitungsschicht 132 freizulegen. Eine planare Form der Öffnung kann beispielsweise die gleiche wie eine planare Form jedes der Kontakte 211, 213 und 215 sein oder kann verschieden sein. Für die anisotrope Ätzung kann beispielsweise ein Gas auf Fluorkohlenstoff-Basis genutzt werden.
Unter Ausnutzung eines Sputterns mittels ALD, CVD oder IMP wird als Nächstes TiN in einen Film mit einer Dicke von 5 nm bis 20 nm auf der Leitungsschicht 132 entlang einer inneren Form der im planarisierten Film 200 ausgebildeten Öffnung gebildet. Es ist besonders zu erwähnen, dass anstelle von TiN TaN, Ru, RuO₂ oder dergleichen als Material zum Ausbilden der ersten Kondensatorelektrode 111 verwendet werden kann. Indem man eine anisotrope Ätzung an dem TiN-Film, der gebildet worden ist, durchführt, wird danach eine Aussparung innerhalb der Öffnung vorgenommen, um die erste Kondensatorelektrode 111 zu bilden. Konkret wird, nachdem ein Resist auf dem TiN-Film, der ausgebildet worden ist, aufgebracht ist, eine Ätzung unter der Bedingung durchgeführt, dass die Ätzrate von TiN und des Resists etwa die gleiche ist, wodurch eine Aussparung bzw. Vertiefung gebildet wird, während TiN am Boden der Öffnung zurückbleibt. Es ist besonders zu erwähnen, dass eine Tiefe der Aussparung auf eine beliebige Tiefe eingestellt werden kann.
Anschließend wird mittels CVD oder ALD Hafniumoxid (HfO_x), das ein hochdielektrisches Material ist, in einen Film mit einer Dicke von 3 nm bis 10 nm entlang der inneren Form der im planarisierten Film 200 auf der ersten Kondensatorelektrode 111 ausgebildeten Öffnung gebildet, wodurch der ferroelektrische Film 113 gebildet wird. Es ist besonders zu erwähnen, dass Hafniumoxid, das ein hochdielektrisches Material (HfO_x) ist, in ein ferroelektrisches Material umgewandelt wird, indem eine Behandlung zum Ausheilen in einer späteren Phase durchgeführt wird.
Es ist besonders zu erwähnen, dass anstelle von Hafniumoxid auch ein hochdielektrisches Material wie etwa Zirkoniumoxid (ZrO_x) oder Hafniumzirkoniumoxid (HfZrO_x) verwendet werden kann. Ferner ist es ebenfalls möglich, solch ein hochdielektrisches Material in ein ferroelektrisches Material umzuwandeln, indem es mit Lanthan (La), Silizium (Si), Gadolinium (Gd) oder dergleichen dotiert wird. Ferner ist es auch noch möglich, ein ferroelektrisches Material auf Perowskit-Basis wie etwa Blei-Zirkonat-Titanat (PZT) oder Strontium-Wismut-Tantalat (SBT) als den ferroelektrischen Film 113 zu nutzen.
Danach wird TiN mittels CVD, ALD, Sputterns oder dergleichen in einen Film mit einer Dicke von 5 nm bis 20 nm auf dem ferroelektrischen Film 113 gebildet, um eine im planarisierten Film 200 ausgebildete Öffnung zu füllen, wodurch die zweite Kondensatorelektrode 115 gebildet wird. Es ist besonders zu erwähnen, dass es auch möglich ist, als Material zum Ausbilden der zweiten Kondensatorelektrode 115 TaN, Ru oder RuO₂ zu verwenden. Anschließend wird ein Kristallisierungs-Ausheilen durchgeführt, um HfO_x (gegenwärtig hochdielektrisches Material), das im ferroelektrischen Film 113 enthalten ist, in ein ferroelektrisches Material umzuwandeln. Es ist besonders zu erwähnen, dass das Kristallisierungs-Ausheilen, das HfO_x in das ferroelektrische Material umwandelt, in diesem Prozess durchgeführt werden kann oder nach dem folgenden CMP durchgeführt werden kann. Das Kristallisierungs-Ausheilen kann beispielsweise im Bereich von 400°C bis 600°C für etwa 10 Sekunden bis 3 Minuten durchgeführt werden. Indem man CMP oder eine Rückätzung der vollständigen Oberfläche durchführt, werden danach der ferroelektrische Film 113 und die zweite Kondensatorelektrode 115, die auf den planarisierten Film 200 übermäßig ausgebildet wurden, entfernt.
Wie in 7 veranschaulicht ist, werden als Nächstes, nachdem der erste Zwischenschicht-Isolierfilm 300 über der gesamten Oberfläche des Halbleitersubstrats 100 ausgebildet ist, die ersten Verdrahtungsschichten 311, 313 und 315 gebildet.
Konkret wird SiO₂ mittels CVD oder dergleichen in einen Film mit einer Dicke von 100 nm bis 500 nm auf der gesamten Oberfläche des planarisierten Films 200 ausgebildet, und danach wird mittels des CMP-Verfahrens eine Planarisierung durchgeführt, um den ersten Zwischenschicht-Isolierfilm 300 zu bilden. Anschließend wird der erste Zwischenschicht-Isolierfilm 300 geätzt, um Öffnungen zum Einrichten elektrischer Verbindungen mit dem Kontakt 211, 213 und 215 zu bilden, und danach wird eine Damascene-Struktur oder eine Dual-Damascene-Struktur genutzt, um die ersten Verdrahtungsschichten 311, 313 und 315 unter Verwendung von Cu oder dergleichen als Verdrahtungsleitungsmaterial zu bilden. Es ist besonders zu erwähnen, dass die ersten Verdrahtungsschichten 311, 313 und 315 Al oder dergleichen enthalten können.
Die erste Verdrahtungsschicht 311 fungiert als die Sourceleitung SL, indem sie auf dem Kontakt 211 in der zweiten Richtung senkrecht zur ersten Richtung, in der der erste Transistor 10 und der zweite Transistor 20 angeordnet sind, ausgedehnt ist. Ferner koppelt die erste Verdrahtungsschicht 313 die zweite Kondensatorelektrode 115 elektrisch mit dem Kontakt 213. Die erste Verdrahtungsschicht 315 koppelt die Kontaktverbindung 410 elektrisch mit dem Kontakt 215.
Als Nächstes wird, wie in 8 veranschaulicht ist, über die gesamte Oberfläche des Halbleitersubstrats 100 der zweite Zwischenschicht-Isolierfilm 400 auf dem ersten Zwischenschicht-Isolierfilm 300 ausgebildet, und danach wird die Kontaktverbindung 410 gebildet. Der dritte Zwischenschicht-Isolierfilm 500 wird danach über der gesamten Oberfläche des Halbleitersubstrats 100 auf dem zweiten Zwischenschicht-Isolierfilm 400 gebildet, und dann wird die zweite Verdrahtungsschicht 510 gebildet.
Konkret wird SiO₂ mittels CVD oder dergleichen in einen Film mit einer Dicke von 100 nm bis 500 nm auf der gesamten Oberfläche des ersten Zwischenschicht-Isolierfilms 300 ausgebildet, und danach wird mittels des CMP-Verfahrens eine Planarisierung durchgeführt, um den zweiten Zwischenschicht-Isolierfilm 400 auszubilden. Anschließend wird der zweite Zwischenschicht-Isolierfilm 400 geätzt, um eine Öffnung zum Einrichten einer elektrischen Verbindung mit der ersten Verdrahtungsschicht 315 zu bilden. In Bezug auf die ausgebildete Öffnung wird als Nächstes TiN mittels CVD oder dergleichen in einen Film ausgebildet, wird ferner W in einen Film ausgebildet, und danach wird eine Planarisierung mittels CMP durchgeführt, wodurch die Kontaktverbindung 410 geschaffen wird. Es ist besonders zu erwähnen, dass TiN mittels eines IMP oder dergleichen nutzenden Sputter-Verfahrens in einen Film ausgebildet werden kann. Außerdem kann eine Planarisierung unter Verwendung einer Rückätzung der vollständigen Oberfläche anstelle von CMP durchgeführt werden.
Als Nächstes wird über der gesamten Oberfläche des zweiten Zwischenschicht-Isolierfilms 400 mittels CVD oder dergleichen SiO₂ in einen Film mit einer Dicke von 100 nm bis 500 nm ausgebildet, und danach wird eine Planarisierung mittels des CMP-Verfahrens durchgeführt, um den dritten Zwischenschicht-Isolierfilm 500 zu bilden. Der dritte Zwischenschicht-Isolierfilm 500 wird als Nächstes geätzt, um eine Öffnung für einen Kontakt mit der Kontaktverbindung 410 auszubilden, und dann wird die zweite Verdrahtungsschicht 510, die Cu oder dergleichen als Verdrahtungsleitungsmaterial enthält, gebildet, indem eine Damascene-Struktur oder eine Dual-Damascene-Struktur genutzt wird. Es ist besonders zu erwähnen, dass die zweite Verdrahtungsschicht 510 Al oder dergleichen enthalten kann. Es ist anzumerken, dass die zweite Verdrahtungsschicht 510 als die Bitleitung BL fungiert, indem sie auf der Kontaktverbindung 410 in der ersten Richtung, in der der erste Transistor 10 und der zweite Transistor 20 angeordnet sind, ausgedehnt ist.
Durch die obigen Prozesse ist es möglich, die Halbleiter-Speichervorrichtung 1 gemäß der vorliegenden Ausführungsform zu bilden.
[Operationsbeispiel]
Nachfolgend werden unter Bezugnahme auf 9 und 10 eine Schreiboperation und eine Leseoperation der oben beschriebenen Halbleiter-Speichervorrichtung 1 beschrieben. 9 ist eine grafische Darstellung, die ein Beispiel einer Hysterese-Kurve zwischen einem Betrag einer Polarisation des ferroelektrischen Films 113 und einer angelegten Spannung veranschaulicht. 10 ist eine grafische Darstellung, die ein Beispiel einer Beziehung zwischen einer an das Gate des ersten Transistors 10 angelegten Spannung und einem zwischen der Source und dem Drain fließenden elektrischen Strom veranschaulicht.
Tabelle 1 unten ist eine Tabelle, die ein Beispiel einer Spannung (Einheit: V) angibt, die an jede Verdrahtungsleitung in der Schreiboperation und der Leseoperation der Halbleiter-Speichervorrichtung 1 angelegt wird. Es ist besonders zu erwähnen, dass in Tabelle 1 „Vt“ eine Schwellenspannung zum Schalten eines Kanals des zweiten Transistors 20 in einen Ein-Zustand ist, „Vdd“ eine vorbestimmte höhere Spannung als Vt ist und „Vpp“ eine Spannung ist, die einen Polarisationszustand des Kondensators 30 invertieren kann. Ferner gibt „AUS“ an, dass eine entsprechende Verdrahtungsleitung in einem potentialfreien Zustand ist.
[Tabelle 1] (Tabelle 1)

Wortleitung WL Bitleitung BL Plattenleitung PL Sourceleitung SL

„1“ AUS

Schreiben Vpp+Vt Vpp 0

„0“ AUS

Schreiben Vpp+Vt 0 Vpp

Lesen Vdd Vpp/3 AUS 0
Falls beispielsweise Daten „1“ in eine Speicherzelle der Halbleiter-Speichervorrichtung 1 geschrieben werden, wird, wie in Tabelle 1 angegeben ist, Vpp+Vt an die mit der ausgewählten Speicherzelle gekoppelte Wortleitung WL angelegt, und Vpp wird an die Bitleitung BL angelegt. Die Plattenleitung PL ist 0 V, und die Sourceleitung SL ist im potentialfreien Zustand. Es ist besonders zu erwähnen, dass eine Spannung, die durch Addieren von Vpp zur Schwellenspannung Vt erhalten wird, im Hinblick auf einen Spannungsabfall, der auftritt, wenn der zweite Transistor 20 eine Transferoperation durchführt, an die Wortleitung WL angelegt wird.
In solch einem Fall wird ein Potential Vpp von der Bitleitung BL über den zweiten Transistor 20 an die zweite Kondensatorelektrode 115 angelegt. Im Gegensatz dazu wird ein Potential 0 V von der Plattenleitung PL an die erste Kondensatorelektrode 111 angelegt. Als Folge wird eine Potentialdifferenz Vpp mit einem hohen Potential an der zweiten Kondensatorelektrode 115 an den ferroelektrischen Film 113 des Kondensators 30 angelegt, und somit wird eine remanente Polarisation des ferroelektrischen Films 113 in der positiven Orientierung der in 10 veranschaulichten Hysterese-Kurve gesteuert. Daher kann die Halbleiter-Speichervorrichtung 1 beispielsweise Daten „1“ in die ausgewählte Speicherzelle schreiben.
Falls Daten „0“ in eine Speicherzelle der Halbleiter-Speichervorrichtung 1 geschrieben werden, wird ferner, wie in Tabelle 1 angegeben ist, Vpp+Vt an die mit der ausgewählten Speicherzelle gekoppelte Wortleitung WL angelegt, und Vpp wird an die Plattenleitung PL angelegt. Die Bitleitung BL ist 0 V, und die Sourceleitung SL ist im potentialfreien Zustand. Es ist besonders zu erwähnen, dass, wie oben beschrieben wurde, eine Spannung, die erhalten wird, indem Vpp zur Schwellenspannung Vt addiert wird, im Hinblick auf einen Spannungsabfall, der auftritt, wenn der zweite Transistor 20 eine Transferoperation durchführt, an die Wortleitung WL angelegt wird.
In solch einem Fall wird ein Potential 0 V von der Bitleitung BL über den zweiten Transistor 20 an die zweite Kondensatorelektrode 115 angelegt. Im Gegensatz dazu wird ein Potential Vpp von der Plattenleitung PL an die erste Kondensatorelektrode 111 angelegt. Infolgedessen wird eine Potentialdifferenz Vpp mit einem hohen Potential an der ersten Kondensatorelektrode 111 an den ferroelektrischen Film 113 des Kondensators 30 angelegt, und somit wird eine permanente Polarisation des ferroelektrischen Films 113 in der negativen Orientierung der in 10 veranschaulichten Hysterese-Kurve gesteuert. Daher kann die Halbleiter-Speichervorrichtung 1 beispielsweise Daten „0“ in die ausgewählte Speicherzelle schreiben.
Im Gegensatz dazu werden Daten aus einer Speicherzelle der Halbleiter-Speichervorrichtung 1 gelesen, indem eine Variation in der Schwellenspannung des ersten Transistors 10 genutzt wird, wobei die Variation davon abhängt, ob im Kondensator 30 gespeicherte Daten „0“ oder „1“ sind.
Falls beispielsweise Daten aus einer Speicherzelle der Halbleiter-Speichervorrichtung 1 gelesen werden, wird, wie in Tabelle 1 angegeben ist, Vdd an die mit der ausgewählten Speicherzelle gekoppelte Wortleitung WL angelegt, und Vpp/3 wird an die Bitleitung angelegt. Die Plattenleitung PL ist im potentialfreien Zustand, und die Sourceleitung SL ist 0 V. Es ist besonders zu erwähnen, dass die an die Bitleitung BL anzulegende Spannung eine Spannung sein kann, die niedrig genug ist, um den Polarisationszustand des ferroelektrischen Films 113 nicht zu invertieren, und auf jeden beliebigen Wert eingestellt werden kann, der zum Beispiel niedriger als Vpp/3 oder gleich diesem ist.
In solch einem Fall wird die an die Bitleitung BL angelegte Spannung Vpp/3 über den zweiten Transistor 20 an die zweite Kondensatorelektrode 115 angelegt. Die mit der ersten Kondensatorelektrode 111 und der Gateelektrode 131 elektrisch gekoppelte Plattenleitung PL ist hier im potentialfreien Zustand. Daher wird eine Spannung, die erhalten wird, indem die Spannung Vpp/3 gemäß dem inversen Verhältnis einer parasitären Kapazität des Gate-Isolierfilms 140 des ersten Transistors 10 und einer Kapazität des Kondensators 30 verteilt wird, an die Gateelektrode 131 des ersten Transistors 10 angelegt. Konkret wird an die Gateelektrode 131 des ersten Transistors 10 V_IL in der folgenden Gleichung 1 angelegt.
[Math. 1] $Vgc = V_{I L} + V_{F E} = \frac{C_{F E}}{C_{F E} + C_{I L}} V g c + \frac{C_{I L}}{C_{F E} + C_{I L}} V g c$
In Gleichung 1 ist V_IL eine an den Gate-Isolierfilm 140 des ersten Transistors 10 anzulegende Spannung, ist V_FE eine an den ferroelektrischen Film 113 des Kondensators 30 angelegte Spannung und ist Vgc eine Potentialdifferenz (d.h. Vpp/3) zwischen der zweiten Kondensatorelektrode 115 und der Sourceleitung SL. Ferner ist C_IL die parasitäre Kapazität des Gate-Isolierfilms 140 des ersten Transistors 10, und CFE ist die Kapazität des Kondensators 30.
Wenn die gespeicherten Daten gelesen werden, wird daher an die Gateelektrode 131 des ersten Transistors 10 ein Teil der an die Bitleitung BL angelegten Spannung Vpp/3 angelegt, und eine Spannung Vds zwischen der Source und dem Drain des ersten Transistors 10 ist Vpp/3.
Wie in 10 angegeben ist, wird die Schwellenspannung des ersten Transistors 10 durch die Orientierung der remanenten Polarisation des Kondensators 30, der mit der Gateelektrode 131 elektrisch gekoppelt ist, stark beeinflusst. Wie in 10 angegeben ist, nimmt beispielsweise in einem Fall, in dem der Kondensator 30 Daten „1“ mit einem hohen Potential bei der zweiten Kondensatorelektrode 115 speichert, die Schwellenspannung des ersten Transistors 10 zu. Im Gegensatz dazu nimmt in einem Fall, in dem der Kondensator 30 Daten „0“ mit einem hohen Potential bei der ersten Kondensatorelektrode 111 speichert, die Schwellenspannung des ersten Transistors 10 ab.
Daher wird die Schwellenspannung des ersten Transistors 10 so gesteuert, dass das Vorhandensein oder Nichtvorhandensein eines elektrischen Stroms Ids zwischen der Source und dem Drain des ersten Transistors 10 in Abhängigkeit von der Orientierung der remanenten Polarisation des ferroelektrischen Films 113 bestimmt wird, was es möglich macht, im ferroelektrischen Film 113 gespeicherte Daten zu lesen.
Aus Gleichung 1 erkennt man, dass die an den ferroelektrischen Film 113 des Kondensators 30 angelegte Spannung V_FE kleiner ist als die Potentialdifferenz (d.h. Vpp/3) zwischen der zweiten Kondensatorelektrode 115 und der Sourceleitung SL. Falls die Potentialdifferenz zwischen der Bitleitung BL und der Sourceleitung SL geringer als Vpp ist, ändert sich somit dann der Polarisationszustand des Kondensators 30 nicht. Dies erlaubt der Halbleiter-Speichervorrichtung 1 zu verhindern, dass im Kondensator 30 gespeicherte Daten neu geschrieben werden, wenn Daten gelesen werden.
In der Halbleiter-Speichervorrichtung 1 ist ferner eine Vielzahl von Speicherzellen entlang der Plattenleitung PL vorgesehen; deshalb ist C_IL von Gleichung 1 die Summe der parasitären Kapazitäten des Gate-Isolierfilms 140 des ersten Transistors 10 in einer Vielzahl von Speicherzellen, die entlang einer einzelnen Plattenleitung PL vorgesehen sind. Dementsprechend ist es in der Halbleiter-Speichervorrichtung 1, da C_IL in Bezug auf CFE extrem groß ist, möglich, zu verhindern, dass ein Depolarisationsphänomen, bei dem der Polarisationszustand im Kondensator 30 aufgehoben wird, auftritt.
[Anwendungsbeispiel]
Als Nächstes wird ein elektronisches Gerät gemäß einer Ausführungsform der vorliegenden Offenbarung beschrieben. Das elektronische Gerät gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst verschiedene Arten elektronischer Geräte, die jeweils eine Schaltung aufweisen, die die oben beschriebene Halbleiter-Speichervorrichtung 1 enthalten, die darin montiert ist. Bezug nehmend auf 11A bis 11C werden Beispiele des elektronischen Geräts gemäß der vorliegenden Ausführungsform beschrieben. 11A bis 11C sind jeweils eine Außenansicht eines Beispiels des elektronischen Geräts gemäß der vorliegenden Ausführungsform.
Beispielsweise kann das elektronische Gerät gemäß der vorliegenden Ausführungsform ein elektronisches Gerät wie etwa ein Smartphone sein. Konkreter umfasst, wie in 11A veranschaulicht ist, ein Smartphone 900 eine Anzeige 901, die verschiedene Arten von Daten anzeigt, und einen Bedienungs- bzw. Operationsteil 903, der eine Taste und dergleichen enthält, die eine Operationseingabe von einem Nutzer akzeptiert. Eine im Smartphone 900 montierte Schaltung kann mit der oben beschriebenen Halbleiter-Speichervorrichtung 1 versehen sein.
Das elektronische Gerät gemäß der vorliegenden Ausführungsform kann beispielsweise ein elektronisches Gerät wie etwa eine Digitalkamera sein. Wie in 11B und 11C veranschaulicht ist, umfasst konkret eine Digitalkamera 910 einen Hauptkörperteil (Kamerakörper) 911, eine austauschbare Linseneinheit 913, einen Griffteil 915, der während einer Aufnahme von einem Nutzer gegriffen wird, einen Monitor 917, der verschiedene Arten von Daten anzeigt, und einen EVF (elektronischen Sucher) 919, der ein vom Nutzer während einer Aufnahme betrachtetes virtuelles Bild (engl.: through image) anzeigt. Es ist besonders zu erwähnen, das 11B eine Außenansicht ist, in der die Digitalkamera 910 von vorne (d.h. der Objektseite aus) betrachtet wird, und 11C eine Außenansicht ist, in der die Digitalkamera 910 von der Rückseite (d.h. Seite des Fotografen aus) betrachtet wird. Eine in der Digitalkamera 910 montierte Schaltung kann mit der oben beschriebenen Halbleiter-Speichervorrichtung 1 versehen sein.
Es ist anzumerken, dass das elektronische Gerät gemäß der vorliegenden Ausführungsform nicht auf die obigen Beispiele beschränkt ist. Das elektronische Gerät gemäß der vorliegenden Ausführungsform kann ein elektronisches Gerät aus jedem beliebigen Anwendungsgebiet sein. Beispiele solch eines elektronischen Geräts umfassen eine brillenförmige tragbare Vorrichtung, ein HMD (Head Mounted-Display), ein Fernsehgerät, ein elektronisches Buch, einen PDA (persönlichen digitalen Assistenten), einen Personalcomputer in Notebook-Form, eine Videokamera, eine Spielekonsole oder dergleichen.
Eine bevorzugte Ausführungsform(en) der vorliegenden Offenbarung wurde/wurden oben unter Bezugnahme auf die beiliegenden Zeichnungen im Detail beschrieben; der technische Umfang der vorliegenden Offenbarung ist jedoch nicht auf solch eine Ausführungsform(en) eingeschränkt. Es ist offenkundig, dass ein Fachmann innerhalb des Umfangs des in den beigefügten Ansprüchen beschriebenen technischen Gedankens zu verschiedenen Änderungen und Modifikationen gelangen kann, und es versteht sich, dass solche Änderungen und Modifikationen natürlich in den technischen Umfang der vorliegenden Offenbarung fallen.
Darüber hinaus sind die hierin beschriebenen Effekte nur veranschaulichend und beispielhaft und nicht einschränkend. Das heißt, die Technik gemäß der vorliegenden Offenbarung kann zusätzlich zu den oben beschriebenen Effekten oder anstelle der oben beschriebenen Effekte andere Effekte, die dem Fachmann auf dem Gebiet aus der Beschreibung hierin ersichtlich sind, zeigen.
Es versteht sich, dass die vorliegende Offenbarung die folgenden Konfigurationen aufweisen kann.

(1) Eine Halbleiter-Speichervorrichtung, umfassend:
- einen ersten Transistor;
- einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist;
- einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist; und
- eine Plattenleitung, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist.
(2) Die Halbleiter-Speichervorrichtung gemäß (1), worin der Isolator ein Ferroelektrikum enthält.
(3) Die Halbleiter-Speichervorrichtung gemäß (1) oder (2), ferner umfassend:
- eine Sourceleitung, die mit einer anderen der Source oder des Drain des ersten Transistors elektrisch gekoppelt ist;
- eine Bitleitung, die mit einer anderen der Source oder des Drain des zweiten Transistors elektrisch gekoppelt ist; und
- eine Wortleitung, die mit einer Gateelektrode des zweiten Transistors elektrisch gekoppelt ist.
(4) Die Halbleiter-Speichervorrichtung gemäß (3), in der die Bitleitung sich in einer ersten Richtung, in der der erste Transistor und der zweite Transistor angeordnet sind, erstreckend vorgesehen ist.
(5) Die Halbleiter-Speichervorrichtung gemäß (4), in der die Sourceleitung sich in einer zweiten Richtung senkrecht zur ersten Richtung erstreckend vorgesehen ist.
(6) Die Halbleiter-Speichervorrichtung gemäß (5), in der die Wortleitung und die Plattenleitung sich in der zweiten Richtung erstreckend vorgesehen sind.
(7) Die Halbleiter-Speichervorrichtung gemäß einem von (1) bis (6), worin der Kondensator auf der Gateelektrode des ersten Transistors vorgesehen ist.
(8) Die Halbleiter-Speichervorrichtung gemäß (7), worin der Kondensator innerhalb einer in einem planarisierten Film ausgebildeten Öffnung vorgesehen ist, wobei der planarisierte Film den ersten Transistor und den zweiten Transistor einbettet.
(9) Die Halbleiter-Speichervorrichtung gemäß (8), worin der Kondensator die eine der Kondensatorelektroden, die entlang der Öffnung vorgesehen ist, den Isolator, der auf der einen der Kondensatorelektroden entlang der Öffnung vorgesehen ist, und die andere der Kondensatorelektroden enthält, die auf dem Isolator vorgesehen ist, um die Öffnung zu füllen.
(10) Die Halbleiter-Speichervorrichtung gemäß (8) oder (9), worin die andere der Kondensatorelektroden über einen durch den planarisierten Film bereitgestellten Kontakt mit der einen der Source oder des Drain des ersten Transistors und der einen der Source oder des Drain des zweiten Transistors elektrisch gekoppelt ist.
(11) Ein elektronisches Gerät, das eine Halbleiter-Speichervorrichtung enthält, wobei die Halbleiter-Speichervorrichtung umfasst einen ersten Transistor; einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist; einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist; und eine Plattenleitung, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist.
(12) Verfahren zum Lesen von Daten, das auf einer Halbleiter-Speichervorrichtung durchgeführt wird, die umfasst einen ersten Transistor, einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist; einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist; eine Plattenleitung, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist, eine Wortleitung, die mit einer Gateelektrode des zweiten Transistors elektrisch gekoppelt ist, eine Sourceleitung, die mit einer anderen der Source oder des Drain des ersten Transistors elektrisch gekoppelt ist, und eine Bitleitung, die mit einer anderen der Source oder des Drain des zweiten Transistors elektrisch gekoppelt ist, wobei das Verfahren ein Lesen von im Kondensator gespeicherten Daten umfasst, indem veranlasst wird, dass die Plattenleitung in einem potentialfreien Zustand ist, eine Spannung, die größer als eine oder gleich einer Schwellenspannung des zweiten Transistors ist, an die Wortleitung angelegt wird und eine vorbestimmte Spannung zwischen der Bitleitung und der Sourceleitung angelegt wird.

Bezugszeichenliste

1: Halbleiter-Speichervorrichtung
10: erster Transistor
20: zweiter Transistor
30: Kondensator
100: Halbleitersubstrat
105: Elementtrennschicht
111: erste Kondensatorelektrode
113: ferroelektrischer Film
115: zweite Kondensatorelektrode
131, 133: Gateelektrode
132, 134: Leitungsschicht
135: Seitenwand-Isolierfilm
140: Gate-Isolierfilm
151, 153, 155: Draingebiet
151S, 153S, 155S: Kontaktgebiet
200: planarisierter Film
211, 213, 215: Kontakt
300: erster Zwischenschicht-Isolierfilm
311, 313, 315: erste Verdrahtungsschicht
400: zweiter Zwischenschicht-Isolierfilm
410: Kontaktverbindung
500: dritter Zwischenschicht-Isolierfilm
510: zweite Verdrahtungsschicht

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

JP H11177038 [0009]

Claims

Halbleiter-Speichervorrichtung, aufweisend: einen ersten Transistor; einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist; einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist; und eine Plattenleitung, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist.
Halbleiter-Speichervorrichtung nach Anspruch 1, wobei der Isolator ein Ferroelektrikum enthält.
Halbleiter-Speichervorrichtung nach Anspruch 1, ferner aufweisend: eine Sourceleitung, die mit einer anderen der Source oder des Drain des ersten Transistors elektrisch gekoppelt ist; eine Bitleitung, die mit einer anderen der Source oder des Drain des zweiten Transistors elektrisch gekoppelt ist; und eine Wortleitung, die mit einer Gateelektrode des zweiten Transistors elektrisch gekoppelt ist.
Halbleiter-Speichervorrichtung nach Anspruch 3, wobei die Bitleitung sich in einer ersten Richtung, in der der erste Transistor und der zweite Transistor angeordnet sind, erstreckend vorgesehen ist.
Halbleiter-Speichervorrichtung nach Anspruch 4, wobei die Sourceleitung sich in einer zweiten Richtung senkrecht zur ersten Richtung erstreckend vorgesehen ist.
Halbleiter-Speichervorrichtung nach Anspruch 5, wobei die Wortleitung und die Plattenleitung sich in der zweiten Richtung erstreckend vorgesehen sind.
Halbleiter-Speichervorrichtung nach Anspruch 1, wobei der Kondensator auf der Gateelektrode des ersten Transistors vorgesehen ist.
Halbleiter-Speichervorrichtung nach Anspruch 7, wobei der Kondensator innerhalb einer in einem planarisierten Film ausgebildeten Öffnung vorgesehen ist, wobei der planarisierte Film den ersten Transistor und den zweiten Transistor einbettet.
Halbleiter-Speichervorrichtung nach Anspruch 8, wobei der Kondensator die eine der Kondensatorelektroden, die entlang der Öffnung vorgesehen ist, den Isolator, der auf der einen der Kondensatorelektroden entlang der Öffnung vorgesehen ist, und die andere der Kondensatorelektroden enthält, die auf dem Isolator vorgesehen ist, um die Öffnung zu füllen.
Halbleiter-Speichervorrichtung nach Anspruch 8, wobei die andere der Kondensatorelektroden über einen durch den planarisierten Film bereitgestellten Kontakt mit der einen der Source oder des Drain des ersten Transistors und der einen der Source oder des Drain des zweiten Transistors elektrisch gekoppelt ist.
Elektronisches Gerät, aufweisend eine Halbleiter-Speichervorrichtung, wobei die Halbleiter-Speichervorrichtung umfasst einen ersten Transistor; einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist; einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist; und eine Plattenleitung, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist.
Verfahren zum Lesen von Daten, das auf einer Halbleiter-Speichervorrichtung durchgeführt wird, die umfasst einen ersten Transistor, einen Kondensator, der mit einem Paar Kondensatorelektroden versehen ist, die über einen Isolator einander gegenüberliegen, wobei eine der Kondensatorelektroden mit einer Gateelektrode des ersten Transistors elektrisch gekoppelt ist; einen zweiten Transistor, in welchem eine einer Source oder eines Drain mit einer einer Source oder eines Drain des ersten Transistors und mit einer anderen der Kondensatorelektroden elektrisch gekoppelt ist; eine Plattenleitung, die mit der Gateelektrode des ersten Transistors und mit der einen der Kondensatorelektroden elektrisch gekoppelt ist, eine Wortleitung, die mit einer Gateelektrode des zweiten Transistors elektrisch gekoppelt ist, eine Sourceleitung, die mit einer anderen der Source oder des Drain des ersten Transistors elektrisch gekoppelt ist, und eine Bitleitung, die mit einer anderen der Source oder des Drain des zweiten Transistors elektrisch gekoppelt ist, wobei das Verfahren ein Lesen von im Kondensator gespeicherten Daten aufweist, indem veranlasst wird, dass die Plattenleitung in einem potentialfreien Zustand ist, eine Spannung, die größer als eine oder gleich einer Schwellenspannung des zweiten Transistors ist, an die Wortleitung angelegt wird und eine vorbestimmte Spannung zwischen der Bitleitung und der Sourceleitung angelegt wird.