JPH1093030A

JPH1093030A - 強誘電体不揮発性メモリ

Info

Publication number: JPH1093030A
Application number: JP8265043A
Authority: JP
Inventors: Hiroyuki Kanetani; 宏行金谷; Hiroshi Mochizuki; 博望月; Hisami Okuwada; 久美奥和田; Osamu Hidaka; 修日高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-17
Filing date: 1996-09-17
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】セル面積の縮小化を可能にした強誘電体膜を
強誘電体とする情報記憶用キャパシタを有する不揮発性
メモリを提供する。【解決手段】強誘電体不揮発性メモリは、スイッチ用
ＭＯＳトランジスタＴｒ１、Ｔｒ２と強誘電体膜を有す
る電荷蓄積キャパシタＣａｐ１、Ｃａｐ２とからなるメ
モリセルＡ、Ｂから構成されたセルアレイを具備してい
る。第２のキャパシタＣａｐ２がプレート線１４を介し
て第１のキャパシタＣａｐ１の上に形成されている。キ
ャパシタを他のキャパシタに積層したのでメモリセル部
分の面積を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜を誘電
体として用いたキャパシタを有する強誘電体不揮発性メ
モリに係り、とくにそのキャパシタ構造に関する。

【０００２】

【従来の技術】強誘電体膜は、電界が印加された時に一
旦発生した電気分極がこの電界が印加されなくなっても
残留し、前記電界とは反対方向の向きにある程度以上の
強さの電界が印加された時に分極の向きが反転する特性
を有している。この強誘電体膜の分極の向きが反転する
分極特性に着目し、メモリセルの情報記憶用キャパシタ
の誘電体に強誘電体膜を用いて不揮発性の強誘電体メモ
リを実現する技術が開発されている。強誘電体膜の強誘
電性を利用した不揮発性メモリ（以下、ＦＲＡＭ(Ferro
electric Random Access Memory)という）は、低消費電
力の汎用不揮発性メモリのほか、非接触カード（ＲＦ−
ＩＤ：Radio Frequency-Identification）などへの応用
が期待されている。この不揮発性メモリが既存のＳＲＡ
Ｍ(Static ＲＡＭ) 、フラッシュメモリ、ＤＲＡＭ(Dyn
amic ＲＡＭ) におき換わればその意義は大きい。これ
ら強誘電体膜において、強誘電体としては、ＰＺＴ（Ｐ
ｂ（Ｚｒ，Ｔｉ）０₃）、ＰＬＺＴ（（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）０₃）、ＰＬＴ（（Ｐｂ，Ｌａ）Ｔｉ０
₃）などのＰｂを含有する強誘電体あるいはＢｉを含有
する層状化合物のＳｒＢｉ₂Ｔａ₂０₉（Ｙ１）が知ら
れている。

【０００３】既存のＦＲＡＭデバイスは、ラムトロン社
が生産している１６ｋＦＲＡＭだけであり、より高集積
化が望まれる。現在ＦＲＡＭは、二つのトランジスタと
二つのキャパシタを一つのセルとした方式（以下、２Ｔ
／２Ｃセルという）を多く用いている。勿論１Ｔ／１Ｃ
セルのＦＲＡＭも知られている。この２Ｔ／２Ｃセル
は、２個のキャパシタに高低の組み合わせで電圧を与
え、書き込み及び読み出しは、キャパシタ上の高低の電
圧に対応した信号電圧をデータ対線に取り出すことによ
り行うものであり、完全作動動作なので動作が安定であ
る。一方、強誘電体膜材料に関しては、生産上での膜質
のばらつき、材料特性としてはインプリント現象、疲労
特性等多くの解決すべき問題がある。即ち、強誘電体膜
材料の信頼性が完全ではないため、上述したような２Ｔ
／２Ｃセルが現状では重要となっている。図２２は、従
来の半導体基板上のＦＲＡＭセルを示す断面図、図２３
は、そのメモリセルアレイが形成された模式平面図であ
る。フィールド酸化膜２が形成された半導体基板１に
は、ソース／ドレイン領域３とワード線（ＷＬ）を兼ね
るゲート構造４からなるＭＯＳトランジスタＴｒ１、Ｔ
ｒ２が形成されている。この半導体基板１のフィールド
酸化膜２の上にプレート線用電極（ＰＬ）、ＰＺＴなど
からなる強誘電体膜及び上部電極から構成されたキャパ
シタＣａｐ１、Ｃａｐ２が形成されている。

【０００４】例えば、メモリセルＡとメモリセルＢとは
同一のビット線（ＢＬ）と接続され、互いに隣接して形
成されている。なおこのキャパシタの強誘電体膜（ＰＺ
Ｔ）は、図２４に示すような工程で絶縁膜（ＳｉＯ₂）
及びＰｔ電極上に成長する。図は、キャパシタの強誘電
体領域が下部電極領域をはみ出す場合の電極部のプロセ
スフローを示している。下部電極（Ｐｔ）をスパッタリ
ング形成してから（図２４（ａ））、ＲＩＥ加工により
パターニングを行う（図２４（ｂ））。その後、酸化膜
（ＳｉＯ₂）を堆積してから（図２４（ｃ））、ＣＭＰ
加工を行って下部電極表面を露出させる（図２４
（ｄ））。その後、ＰＺＴ膜を酸化膜とＰｔ膜上にスパ
ッタリング蒸着する（図２４（ｅ））。ここで、はみ出
した部分のＰＺＴ膜の下地は、酸化膜が存在する構造に
なる。したがって、はみ出した部分に形成されるＰＺＴ
膜は強誘電性を示さない。なぜなら、酸化膜上には強誘
電性を示さないパイロクロア構造を有するＰＺＴ膜が形
成されるからである。Ｐｔ電極上にはペロブスカイト構
造を有するＰＺＴ膜が形成され強誘電体キャパシタとし
て使用が可能となる。即ち、強誘電体膜は、下部電極領
域内に形成される必要がある。

【０００５】

【発明が解決しようとする課題】しかし、２Ｔ／２Ｃセ
ルタイプは、既存のＤＲＡＭのような１Ｔ／１Ｃに比
べ、セル面積が倍になってしまう。また、半導体基板に
形成されるＭＯＳトランジスタなどは、高集積化が進み
微細化が著しい傾向にあるのに対し、前記強誘電体膜の
材料特性はほとんど固定したままなので、強誘電体膜の
セル中での占有割合が増加し、結局これが半導体装置の
微細化を阻んでいる。本発明は、このような事情により
なされたものであり、セル面積の縮小化を可能にした強
誘電体不揮発性メモリを提供する。

【０００６】

【課題を解決するための手段】本発明は、スイッチ用Ｍ
ＯＳトランジスタと強誘電体膜を有する電荷蓄積キャパ
シタとからなるメモリセルのセルアレイを備えた強誘電
体不揮発性メモリにおいて、第２のキャパシタがプレー
ト線を介して第１のキャパシタの上に形成されているこ
とを特徴としている。即ち、キャパシタを他のキャパシ
タに積層したのでメモリセル部分の面積を小さくするこ
とができる。請求項１の発明は、半導体基板と、前記半
導体基板上に形成され、ビット線にドレイン又はソース
が接続された第１のスイッチ用トランジスタ、前記ビッ
ト線又は他のビット線にドレイン又はソースが接続され
た第２のスイッチ用トランジスタ、前記第１のトランジ
スタのソース又はドレインに接続された第１の電極及び
プレート線に接続された第２の電極を有し強誘電体膜を
誘電体とする第１の電荷蓄積キャパシタ、並びに前記第
２のトランジスタのソース又はドレインに接続された第
１の電極及びプレート線に接続された第２の電極を有し
強誘電体膜を誘電体とする第２の電荷蓄積キャパシタを
備えてなるメモリセルアレイとを具備し、前記第１のキ
ャパシタの上に前記第２のキャパシタが配置され、前記
プレート線は、前記第１及び第２のキャパシタのそれぞ
れの第２の電極を兼ねている強誘電体不揮発性メモリを
特徴とする。

【０００７】請求項２の発明は、半導体基板と、前記半
導体基板上に形成され、ビット線にドレイン又はソース
が接続された第１のスイッチ用トランジスタ、前記ビッ
ト線又は他のビット線にドレイン又はソースが接続され
た第２のスイッチ用トランジスタ、前記第１のトランジ
スタのソース又はドレインに接続された第１の電極及び
第１のプレート線に接続された第２の電極を有し強誘電
体膜を誘電体とする第１の電荷蓄積キャパシタ、並びに
前記第２のトランジスタのソース又はドレインに接続さ
れた第１の電極及び第２のプレート線に接続された第２
の電極を有し強誘電体膜を誘電体とする第２の電荷蓄積
キャパシタを備えてなるメモリセルアレイを具備し、前
記第１のキャパシタの上に前記第２のキャパシタが配置
され、前記第２のプレート線は前記第１のプレート線の
上方に積層され、これら第１及び第２のプレート線は前
記第１及び第２のキャパシタのそれぞれの第２の電極を
兼ねている強誘電体不揮発性メモリを特徴とする。請求
項３の発明は、前記第１のプレート線と前記第２のプレ
ート線との間には絶縁膜が介在している請求項２に記載
の強誘電体不揮発性メモリを特徴とする。請求項４の発
明は、前記第１及び第２のトランジスタは、互いに同一
のビット線にそのドレイン又はソースが接続されている
請求項１乃至請求項３のいずれかに記載の強誘電体不揮
発性メモリを特徴とする。

【０００８】請求項５の発明は、前記第１及び第２のト
ランジスタは、前記ドレイン又はソースを共有しながら
互いに同一のビット線に接続されている請求項４に記載
の強誘電体不揮発性メモリを特徴とする。請求項６の発
明は、前記第１及び第２のキャパシタは前記第１のトラ
ンジスタのソース又はドレインの直上に配置され、前記
第１のキャパシタの第１の電極が、前記第１及び第２の
トランジスタ上に形成された絶縁膜内に埋め込まれたコ
ンタクトプラグを通じて前記第１のトランジスタのソー
ス又はドレインに接続されている請求項５に記載の強誘
電体不揮発性メモリを特徴とする。請求項７の発明は、
前記コンタクトプラグは前記ビット線の上方まで延びて
おり前記第１及び第２のキャパシタは前記ビット線の上
方に位置している請求項６に記載の強誘電体不揮発性メ
モリを特徴とする。請求項８の発明は、前記半導体基板
の所定の領域に素子領域を画定するための素子分離領域
が設けられ、前記ドレイン又はソースを共有する前記第
１及び第２のトランジスタは前記半導体基板表面で市松
状に配置されている請求項６又は請求項７のいずれかに
記載の強誘電体不揮発性メモリを特徴とする。請求項９
の発明は、前記半導体基板の所定の領域に素子領域を画
定するための素子分離領域が設けられ、前記素子分離領
域の上方に前記第１及び第２のキャパシタが配置されて
いる請求項４に記載の強誘電体不揮発性メモリを特徴と
する。

【０００９】請求項１０の発明は、前記メモリセルアレ
イは、複数のメモリセルがマトリックス上に集積配置さ
れてなるものであり、同一行のメモリセルは同一のワー
ド線及び同一のプレート線に接続され、同一列のメモリ
セルは同一のビット線と接続されている請求項１乃至請
求項９のいずれかに記載の強誘電体不揮発性メモリを特
徴とする。請求項１１の発明は、前記第１及び第２のキ
ャパシタの少なくとも一方の強誘電体膜は、メモリセル
アレイ領域を通してプレート線方向に延びており、同一
行のメモリセルは前記第１及び第２のキャパシタの少な
くとも一方について前記強誘電体膜を共有している請求
項１０に記載の強誘電体不揮発性メモリを特徴とする。
請求項１２の発明は、前記第１及び第２のキャパシタの
強誘電体膜はともにメモリセルアレイ領域を通してプレ
ート線方向に延びており、同一行のメモリセルは前記第
１及び第２のキャパシタのいずれについても前記強誘電
体膜を共有している請求項１１に記載の強誘電体不揮発
性メモリを特徴とする。請求項１３の発明は、前記強誘
電体膜は、前記メモリセルアレイ領域内で前記プレート
線と略同一形状を成している請求項１１又は請求項１２
のいずれかに記載の強誘電体不揮発性メモリを特徴とす
る。

【００１０】請求項１４の発明は、前記第１のキャパシ
タの第１の電極及び第２のキャパシタの第１の電極が互
いに実質的に等しい面積を有する請求項１１乃至請求項
１３のいずれかに記載の強誘電体不揮発性メモリを特徴
とする。請求項１５の発明は、前記第１のキャパシタの
強誘電体膜が前記第１のキャパシタの第１の電極の領域
内に形成されている請求項１０に記載の強誘電体不揮発
性メモリを特徴とする。請求項１６の発明は、前記第１
のキャパシタの強誘電体膜と前記第１のキャパシタの第
１の電極が互いに略同一形状を成している請求項１０に
記載の強誘電体不揮発性メモリを特徴とする。請求項１
７の発明は、前記第２のキャパシタの強誘電体膜が前記
第２のキャパシタの第２の電極内に形成されている請求
項１０に記載の強誘電体不揮発性メモリを特徴とする。
請求項１８の発明は、前記第２のキャパシタの強誘電体
と前記第２のキャパシタの第１の電極が、互いに略同一
形状を成している請求項１０に記載の強誘電体不揮発性
メモリを特徴とする。請求項１９の発明は、前記第１の
キャパシタ及び第２のキャパシタの強誘電体膜が互いに
実質的に等しい面積を有する請求項１５乃至請求項１８
のいずれかに記載の強誘電体不揮発性メモリを特徴とす
る。請求項２０の発明は、前記第１及び第２のキャパシ
タのそれぞれの第２の電極を兼ねる前記プレート線を挟
んで前記第１のキャパシタ及び第２のキャパシタが対称
構造を有する請求項１４又は請求項１９のいずれかに記
載の強誘電体不揮発性メモリを特徴とする。

【００１１】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図８を参照して第１
の実施例を説明する。図１は、ＦＲＡＭセルの断面図、
図２及び図３は、ＦＲＡＭセルの動作を説明する回路
図、図４は、ＦＲＡＭセルのセルアレイの主要部をパタ
ーン化した平面図、図５は、ＭＯＳトランジスタが形成
された半導体基板の断面図、図６乃至図８は、図１のＦ
ＲＡＭの製造工程断面図である。強誘電体膜では電界が
印加された時に一旦発生した電気分極は上記電界が印加
されなくなっても残留し、上記電界とは反対方向の向き
にある程度以上の強さの電界が印加された時に分極の向
きが反転する特性を有している。本発明は、この誘電体
の分極の向きが反転する分極特性に着目し、メモリセル
の情報記憶用のキャパシタの絶縁膜に強誘電体を用いて
不揮発性の強誘電体メモリセルを実現しており、その強
誘電体膜は、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）０₃）、ＰＬ
ＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）０₃）、ＰＬＴ
（（Ｐｂ，Ｌａ）Ｔｉ０₃）などのＰｂを含有する強誘
電体あるいはＢｉを含有する層状化合物のＳｒＢｉ₂Ｔ
ａ₂０₉（Ｙ１）やストロンチウムビスマスチタネート
酸化物（ＳＢＴ：ＳｒＢｉＴｉＯ）を用いることができ
る。

【００１２】一方キャパシタの電極には、例えば、Ｐ
ｔ、Ｉｒ、ＩｒＯ₂、Ｒｕ、ＲｕＯ₂、ＩｒＯ_x、Ｒｕ
Ｏ_xの１種又は２種以上が好ましく用いられる。強誘電
体膜の代表的成膜法としては、ゾルゲル又はＭＯＤ法、
スパッタ法、ＭＯＣＶＤ法がある。ゾルゲル法又はＭＯ
Ｄ法は、有機金属化合物などをソース原料とする溶液を
ディッピングやスピンコートにより基板上に塗布し、そ
れを熱分解して得る方法である。これは、大気中でも成
膜が可能で、膜の大面積化が容易である。スパッタ法
は、薄膜となるべき材料のターゲットに、グロー放電中
でイオン化したガス（Ａｒガス等）を衝突させて叩き出
した粒子を基板に堆積させる方法であり、真空蒸着法で
は作り難い高融点材料などの膜形成が可能である。また
不揮発性メモリにおいては、キャパシタ絶縁膜を形成
後、各メモリセルのキャパシタとして微細加工する必要
がある。強誘電体膜の加工技術としては、ウェットエッ
チング、イオンミリング、イオンビームエッチング、レ
ーザエッチング、プラズマエッチング、ＥＣＲエッチン
グなどが知られている。

【００１３】図２（ａ）は、２Ｔ／２Ｃセル構成の強誘
電体メモリセルの等価回路を示している。Ｃ１及びＣ２
は、ペロブスカイト構造を有する強誘電体膜を電極間絶
縁膜に用いた情報記憶用キャパシタ、Ｑ１及びＱ２は、
このキャパシタに直列に接続されている電荷転送用のＭ
ＯＳトランジスタ、ＷＬは、このＭＯＳトランジスタの
ゲートに接続されているワード線、ＢＬ及び /ＢＬ
（「 /」は、反転信号を表わす、以下同じ。）は、ＭＯ
Ｓトランジスタのソース／ドレイン領域の一方に接続さ
れているビット線、ＰＬは、上記キャパシタの一端（プ
レート）に接続されているプレート線である。なおＭＯ
Ｓトランジスタに代えて、ゲート絶縁膜が窒化膜などか
らなるＭＩＳトランジスタを用いても良い。本発明の不
揮発性メモリの「データ」の不揮発性は、強誘電体膜の
ヒステリシスを有する分極特性を利用し、無電界（Ｅ＝
０）状態でも正負２つの残留分極に対応した２値の情報
を記憶できることによる。ＤＲＡＭのようにリフレッシ
ュサイクルが不要という特徴もある。

【００１４】本発明の不揮発性メモリの「データ書き込
み・消去の高速性」は、外部電圧印加による強誘電体の
分極反転速度（スイッチング速度）が低電界でもｌ０ｎ
ｓｅｃ以下と高速であることによる。これは、高電界
（１０⁷Ｖ／ｃｍオーダー）下で絶縁膜への電荷の注入
・引き抜きにより書き込み・消去動作（μｓｅｃオーダ
ーの動作時間）を行うＥＥＰＲＯＭより有利である。次
に、図２及び図３を参照して２Ｔ／２Ｃセル構造のＦＲ
ＡＭセルとその動作原理を示す。図２及び図３は２Ｔ／
２Ｃセル構成の強誘電体メモリの書き込み動作及び読み
出し動作の原理を説明するために、強誘電体キャパシタ
の印加電界、電気分極の状態を示している。この強誘電
体メモリセルはゲートにそれぞれワード線ＷＬが接続さ
れた第１のトランジスタＱ１及び第２のトランジスタＱ
２と、プレートにそれぞれプレート線ＰＬが接続された
第１のキャパシタＣ１及び第２のキャパシタＣ２とから
なり、第１のトランジスタＱ１及び第１のキャパシタＣ
１が直列に接続され、第２のトランジスタＱ２及び第２
のキャパシタＣ２が直列に接続されている。そして第１
のトランジスタＱ１及び第２のトランジスタＱ２の各一
端は第１のビット線ＢＬ及び第２のビット線 /ＢＬに接
続されている。

【００１５】ワード線ＷＬ及びプレート線ＰＬは平行に
設けられており、ワード線ＷＬはワード線用のロウデコ
ーダ（図示せず）からワード線信号が供給され、プレー
ト線ＰＬはプレートデコーダ（図示せず）からプレート
線電圧ＶPLが供給される。すなわちこの場合、全てのプ
レート線ＰＬが共通に接続されているのではなく、プレ
ート線ＰＬに所定電位（例えばＶss／２）が印加される
ＤＲＡＭとはこの点で異なる。また、２本のビット線Ｂ
Ｌ、 /ＢＬには、ビット線電位センス増幅用のセンスア
ンプ（図示せず）、書き込み回路（図示せず）及びプリ
チャージ回路（図示せず）が接続されている。強誘電体
メモリセルに対するデータの書き込み、読み出しに際し
ては、選択されたメモリセルのプレート線ＰＬの電位
を、例えば、０Ｖ〜５Ｖ〜０Ｖと変化させることによ
り、誘電分極の向きを制御する。即ち、書き込み動作に
際しては、初期状態では、プレート線ＰＬを接地電位Ｖ
ss（０Ｖ）に設定し、２本のビット線ビット線ＢＬ、 /
ＢＬをそれぞれ０Ｖにプリチャージしておく。

【００１６】まず、２本のビット線ＢＬ、 /ＢＬのうち
の一方（例えば第２のビット線 /ＢＬ）を例えば５Ｖに
設定し、ワード線ＷＬに５Ｖを印加してこのトランジス
タＱ１、Ｑ２をオンの状態にすると、第２のキャパシタ
Ｃ２の両端間に電位差が生じて例えば図中下向きの分極
が発生するが、第１のキャパシタＣ１の分極は発生しな
い（図２（ａ））。次に、プレート線ＰＬを５Ｖに設定
すると、第１のキャパシタＣ１の両端間に電位差が生
じ、図中上向きの分極が発生するが、第２のキャパシタ
Ｃ２の分極は反転しない。これにより、２個のキャパシ
タＣ１、Ｃ２に図示したように互いに逆向きの分極が発
生した状態になり、この状態はデータ“１”又は“０”
の書き込み状態に対応する（図２（ｂ））。次に、プレ
ート線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにして
２個のトランジスタＱ１、Ｑ２をオフ状態にする（図２
（ｃ））。読み出し動作に際しては、初期状態では、プ
レート線ＰＬを０Ｖに設定し、２本のビット線ＢＬ、 /
ＢＬをそれぞれ０Ｖにプリチャージしておく。この状態
では、２個のキャパシタＣ１、Ｃ２には、例えば、図３
（ａ）に示すように互いに逆向きの分極が発生した状態
のデータが書き込まれている場合を想定する（図３
（ａ））。

【００１７】そして、まず、図３（ｂ）に示すように、
プレート線ＰＬを５Ｖに設定し、ワード線ＷＬに例えば
５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状
態にすると、第２のキャパシタＣ２の両端間に電位差が
生じてその分極の向きが反転するが、第１のキャパシタ
Ｃ１の分極の向きは反転しない。この２つのキャパシタ
Ｃ１、Ｃ２からの読み出し電位はセンスアンプによりセ
ンス増幅され、このセンスアンプの出力により２本のビ
ット線ＢＬ、 /ＢＬは対応して０Ｖ、５Ｖに設定され、
センスアンプの出力に基づいて読み出しデータの
“１”、“０”を判別する（図３（ｂ））。次に、プレ
ート線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２
の両端間に電位差が生じてその分極の向きが反転し、第
１のキャパシタＣ１の分極の向きは反転せず、初期状態
に戻る（図３（ｃ））。

【００１８】次に、図１を参照して半導体基板に形成さ
れたＦＲＡＭを説明する。半導体基板１は、例えば、ｐ
型シリコン半導体からなり、半導体基板表面には、ＬＯ
ＣＯＳ構造のフィールド酸化膜２により素子分離領域が
形成されている。素子領域にはｎ^＋ソース／ドレイン領
域３が形成され、この領域間の半導体基板１の上にゲー
ト構造４が配置形成されている。ソース／ドレイン領域
３及びゲート構造４とはＭＯＳトランジスタＴｒ１、Ｔ
ｒ２を構成している。フィールド酸化膜２の上には強誘
電体膜を誘電体とするキャパシタＣａｐ１が形成され、
その上に同じく強誘電体膜を誘電体とするキャパシタＣ
ａｐ２が積層されている。すなわち、フィールド酸化膜
２の上には、ＢＰＳＧ(Born-doped Phospho-SilicateGl
ass) などの層間絶縁膜９を介してＰｔ／Ｔｉ膜からな
る下部電極１２が形成されている。下部電極１２の上に
キャパシタＣａｐ１を構成するＰＺＴ膜からなる第１の
強誘電体膜１３が形成されている。この上にＰｔ膜から
なるプレート線用電極１４が形成されている。プレート
線用電極１４の上にキャパシタＣａｐ２を構成するＰＺ
Ｔ膜からなる第２の強誘電体膜１５が形成されている。
第２の強誘電体膜１５の上にはＰｔ膜からなる上部電極
１６が形成されている。プレート線は、プレート線用電
極１４を兼ねている。

【００１９】下部電極１２とＭＯＳトランジスタＴｒ１
のソース／ドレイン領域３とは配線１７′を介して電気
的に接続されている。また上部電極１６とＭＯＳトラン
ジスタＴｒ２のソース／ドレイン領域３とは配線１７を
介して電気的に接続されている。図４は、ＦＲＡＭのメ
モリセルアレイの一部を示す。メモリセルＡ及びメモリ
セルＢは、プレート線（ＰＬ）が共通しているので、そ
れぞれのキャパシタの１つずつが積層した構造になり、
図２３の従来のメモリセルアレイの平面図に示すメモリ
セルＡとメモリセルＢとが部分的に重なることになる。
したがって、メモリセルアレイは、重なった分だけ面積
が減少する。図２のメモリセルは、例えば、メモリセル
Ａを表わし、図１中のトランジスタＴｒ１がＱ１に相当
し、キャパシタＣａｐ１がＣ１に相当する。図５は、Ｍ
ＯＳトランジスタの詳細な構成を説明する半導体基板の
断面図である。半導体基板１のｎ^＋ソース／ドレイン領
域３間の上にゲート酸化膜６を介してポリシリコン層５
１が形成されている。ポリシリコン層５１の上にはタン
グステンシリサイド（ＷＳｉ）層５２が形成されてい
る。ポリシリコン層５１とタングステンシリサイド層５
２とはゲート電極５を構成している。タングステンシリ
サイド層５２のかわりにサリサイド層などを用いても良
い。タングステンシリサイド層５２はＳｉ₃Ｎ₄膜、Ｃ
ＶＤＳｉＯ₂膜などの絶縁膜７で保護されている。ゲー
ト電極５の側面には側壁絶縁膜８が形成されている。ゲ
ート電極５、ゲート酸化膜６、絶縁膜７及び側壁絶縁膜
８からゲート構造４を構成している。

【００２０】次に、図１及び図６乃至図８を参照してＦ
ＲＡＭの製造工程を説明する。まず、フィールド酸化膜
２が形成された半導体基板１にソース／ドレイン領域３
及びゲート構造４とからなる第１及び第２のＭＯＳトラ
ンジスタＴｒ１、Ｔｒ２を形成し、次に、半導体基板１
の表面にＣＶＤ法などによりＢＰＳＧ膜などからなる絶
縁膜９を堆積させる（図６（ａ））。次に、絶縁膜９に
第１のＭＯＳトランジスタＴｒ１のソース領域３が露出
するようにコンタクト孔を形成する（図６（ｂ））。次
に、第１のキャパシタの第１の電極として用いられる、
例えば、Ｐｔ／Ｔｉ膜からなる下部電極１２をフィール
ド酸化膜２上の絶縁膜９にスパッタリング蒸着する。そ
してその上に第１のキャパシタの誘電体となる第１の強
誘電体膜（ＰＺＴ膜）１３を形成する。その後、第１の
強誘電体膜１３及び下部電極１２（ＰＺＴ／Ｐｔ／Ｔ
ｉ）を反応性イオンエッチング（以下、ＲＩＥ（Reacti
ve Ion Etching) という）を用いてパターニングする。
このとき、下部電極１２は、第１のＭＯＳトランジスタ
Ｔｒ１のソース領域３とコンタクトする様に配線１７′
を形成する。また、ＲＩＥ加工を行う際に第１のキャパ
シタの強誘電体膜領域が下部電極領域内上に配置される
ようにする（図６（ｃ））。

【００２１】次に、ＢＰＳＧ膜などからなる層間絶縁膜
１０をプラズマＣＶＤなどにより堆積する（図７
（ａ））。その後、前記加工した第１の強誘電体膜１３
の表面が露出するまで化学機械的研磨（以下、ＣＭＰ(C
hemical Mechanical Polishing) という）を行う。ダメ
ージが第１の強誘電体膜１３に入った場合は約５００℃
酸素中での熱処理により回復させる（図７（ｂ））。次
に第１の強誘電体膜１３の上にＰｔ膜などからなるプレ
ート線用電極１４をスパッタリング蒸着し、第２のキャ
パシタ用のＰＺＴ膜などからなる第２の強誘電体膜１５
をスパッタリング蒸着し、さらに、第２のキャパシタの
第１の電極としてのＰｔ膜などからなる上部電極１６を
スパッタリング蒸着する。その後上部電極１６、第２の
強誘電体膜１５、プレート線用電極１４の順にＲＩＥ加
工を行う。この加工の際第２の強誘電体膜１５の領域は
プレート線領域内上に形成されるようにする（図７
（ｃ））。次に、ＢＰＳＧ膜などからなる層間絶縁膜１
１を堆積する（図８）。次に、上部電極用のコンタクト
孔及び第２のＭＯＳトランジスタＴｒ２のソース領域３
を露出させるコンタクト孔を化学ドライエッチング（以
下、ＣＤＥという）及びＲＩＥを用いて形成する。その
後、金属膜を蒸着しパターニングして、上部電極１６と
第２のＭＯＳトランジスタＴｒ２のソース領域３とを電
気的に接続する配線１７を形成する（図１）。

【００２２】なおセル構造において、第１のキャパシタ
Ｃａｐ１の下部電極と第１の強誘電体膜１３が接する面
積と、第２のキャパシタＣａｐ２の上部電極１６と第２
の強誘電体膜１５が接する面積が同じになるようにＲＩ
Ｅ加工を行う。この実施例では、第１の強誘電体膜１３
と第２の強誘電体膜１５の組成、膜厚はほぼ同じにして
ある。このように本実施例においては、キャパシタの占
める面積をトランジスタ部が占める面積よりも小さくす
ることができ、６４ｋビット相当のＦＲＡＭにおいて
は、従来型に比べて本実施例のセル面積は７５％にまで
縮小が可能となる。更に不揮発性メモリのより高集積化
が進んだ場合、強誘電体膜の分極量が大きくなることは
期待できないため、このキャパシタのセル中を占める割
合が増加する結果、本実施例の構造を用いれば、よりい
っそうのセル縮小化が可能となる。次に、図９乃至図１
５を参照して第２の実施例を説明する。図９は、ＳｉＯ
₂絶縁膜が埋め込まれたＳＴＩ(Shallow Trench Isolat
ion)素子分離領域を有する半導体基板に形成されたＦＲ
ＡＭの断面図、図１０乃至図１４は、このＦＲＡＭの製
造工程断面図である。このＦＲＡＭでは、電気的接続に
プラグ配線を用いて高密度化を図っている。

【００２３】図９に示すように、シリコンなどの半導体
基板１には素子分離領域（ＳＴＩ）１８及びｎ^＋ソース
／ドレイン領域３が形成されている。半導体基板１表面
にはゲート構造４（図５参照）を有し、その中間部にお
いてソース／ドレイン領域３を共有するＭＯＳトランジ
スタが複数個形成されている。例えば、図の素子分離領
域１８間にはＭＯＳトランジスタＴｒ１、Ｔｒ２が形成
されている。ゲート構造４のゲート電極は、ワード線
（ＷＬ）を兼ねている（図２参照）。ＭＯＳトランジス
タの上には、層間絶縁膜１９、２０を介してビット線Ｂ
Ｌが形成されている。ビット線ＢＬは、例えば、Ｔｉ／
ＴｉＮ膜からなるバリヤメタル層２４１及びその上に形
成されたＷ膜２４から構成されている。ビット線ＢＬ
は、絶縁膜１９、２０に形成されたコンタクト孔２２に
埋め込まれたプラグ配線を介して、例えば、ＭＯＳトラ
ンジスタＴｒ１、Ｔｒ２で共有されるソース／ドレイン
領域３に電気的に接続されている。このプラグ配線は、
バリヤメタル層２４１とＷ層２３もしくはポリシリコン
層から構成されている。ビット線ＢＬの上には層間絶縁
膜２１を介して積層されたキャパシタＣａｐ１、Ｃａｐ
２が形成されている。層間絶縁膜１９、２０、２１を貫
通するようにＭＯＳトランジスタのドレイン／ソース領
域３を露出させるコンタクト孔２６、２７が形成されて
いる。この中にキャパシタの電極とドレイン／ソース領
域３とを電気的に接続するプラグ配線が埋め込まれてい
る。

【００２４】キャパシタのＰｔ／Ｔｉ／ＴｉＮ膜からな
る下部電極３１は、コンタクト孔２６の上に形成され
る。そして、このコンタクト孔２６中に形成されるプラ
グ配線によってキャパシタＣａｐ１の第１の電極となる
この下部電極３１とＭＯＳトランジスタＴｒ１のドレイ
ン／ソース領域３とを電気的に接続する。このプラグ配
線は、Ｔｉ／ＴｉＮ膜からなるバリヤメタル層２８１と
Ｗ層２８もしくはポリシリコン層から構成されている。
下部電極３１の上にキャパシタＣａｐ１を構成するＰＺ
Ｔ膜からなる第１の強誘電体膜３２が形成されている。
ここで第１の強誘電体膜３２の面積は、下部電極３１よ
り小さくこの電極の内側に形成される。これは、図２４
に示すように下部電極３１と強誘電体膜３２とが同じ大
きさで、それぞれの端部を一致させると、強誘電特性が
不安定になる傾向にあるので両者の大きさを変えるので
ある。第１の強誘電体膜３２の上にＰｔ膜からなるプレ
ート線用電極３３が形成されている。プレート線用電極
３３の上にキャパシタＣａｐ２を構成するＰＺＴ膜から
なる第２の強誘電体膜３４が形成されている。第２の強
誘電体膜３４の上にはＰｔ膜からなる上部電極３５が形
成されている。プレート線は、キャパシタＣａｐ１及び
キャパシタＣａｐ２について共通の第２の電極となるプ
レート線用電極３３を兼ねている。

【００２５】キャパシタＣａｐ２の第１の電極である上
部電極３５とＭＯＳトランジスタＴｒ２のドレイン／ソ
ース領域３とは配線３６とこの配線３６と電気的に接続
されたコンタクト孔２７内のプラグ配線を介して電気的
に接続されている。プラグ配線はコンタクト孔２６内の
プラグ配線と同じ構成である。ここでは図９に示される
ように、２つのキャパシタが積層されたキャパシタ積層
体の２組の下方に４つのＭＯＳトランジスタを形成する
ことが可能となり、高集積化が向上する。なお図１５
は、このＦＲＡＭの平面図であり、図１５のＡ−Ａ′線
に沿う部分の断面図が図９である。次に、図９乃至図１
４を参照してＦＲＡＭの製造方法を説明する。まず、埋
込みＳｉＯ₂絶縁膜からなる素子分離領域（ＳＴＩ）１
８及びＭＯＳトランジスタを形成してからＢＰＳＧ膜か
らなる絶縁膜１９、２０を半導体基板１上に堆積させる
（図１０（ａ））。絶縁膜２０の表面は、ＣＭＰにより
平坦化させる。そして、絶縁膜２０にビット線用のコン
タクト孔２２を形成する（図１０（ｂ））。次に、コン
タクト孔２２内部も含めて絶縁膜２０の表面にＴｉ／Ｔ
ｉＮバリヤメタル層２４１を蒸着する。そして、コンタ
クト孔２２内にＷ層２３を埋め込み、エッチング後、絶
縁膜２０の表面にＴｉ／ＴｉＮバリヤメタル層２４１及
びＷ膜２４を蒸着する。

【００２６】絶縁膜２０上のＴｉ／ＴｉＮバリヤメタル
層２４１及びＷ膜２４はＲＩＥ加工によりパターニング
してビット線ＢＬを形成する。その後、ＢＰＳＧ絶縁膜
２１を堆積させ、表面はＣＭＰ加工により平坦化する
（図１１）。次に、絶縁膜１９、２０、２１を貫通した
コンタクト孔２６、２７を形成する。そして、その中に
Ｔｉ／ＴｉＮバリヤメタル層２８１及びＷ層２８を埋め
込む。表面は、ＣＭＰ加工により平坦化する（図１
２）。平坦化された絶縁膜２１上に第１のキャパシタＣ
ａｐ１の第１の電極用の下部電極３１（Ｐｔ／Ｔｉ／Ｔ
ｉＮ）をスパッタリングにより蒸着する。この上にキャ
パシタＣａｐ１用の第１の強誘電体膜３２（ＰＺＴ）を
形成する。この下部電極３１及び第１の強誘電体膜３２
は、ＲＩＥ法によってパターニングされる。ここで下部
電極３１はコンタクト孔２６の上方に形成され、第１の
強誘電体膜３２は、下部電極３１の領域内上にのみ形成
されるようにする。その後、プラズマ−ＣＶＤＳｉＯ₂
膜からなる層間絶縁膜２９を堆積させ（図１３）、第１
の強誘電体膜３２の表面が露出するまで層間絶縁膜２９
をＣＭＰ加工する。なお第１の強誘電体膜３２にダメー
ジが入った場合約５００℃酸素中での熱処理により回復
させることができる。

【００２７】次に、平坦化された層間絶縁膜２９の表面
にプレート線用電極３３（Ｐｔ）をスパッタリング蒸着
し、その上に第２のキャパシタＣａｐ２用の第２の強誘
電体膜３４（ＰＺＴ）をスパッタリング蒸着し、その上
に第２のキャパシタＣａｐ２の第１の電極となる上部電
極（Ｐｔ）をスパッタリング蒸着する。その後、上部電
極３５、第２の強誘電体膜３４、プレート線用電極３３
の順にＲＩＥ加工によりこれらをパターニングする。こ
の加工の際、第２の強誘電体膜３４の領域は、プレート
線領域内上に形成されるようにする。その後プラズマＣ
ＶＤにより層間絶縁膜３０（ＳｉＯ₂）を堆積させる
（図１４）。化学ドライエッチング（以下、ＣＤＥとい
う）及びＲＩＥを用いて、層間絶縁膜３０に上部電極３
５を露出させるコンタクト孔を形成し、層間絶縁膜２
９、３０にコンタクト孔２７を露出させるコンタクト孔
を形成する。そして、コンタクト孔２７内のプラグ電極
と上部電極３５とを電気的に接続する配線３６をパター
ニング形成する。ここでも第１の強誘電体膜３２と第２
の強誘電体膜３４とは膜厚、組成とも同じにしてある。

【００２８】次に、図１６乃至図１９を参照して第３の
実施例を説明する。この実施例では、ＦＲＡＭの積層さ
れたキャパシタＣａｐ１及びキャパシタＣａｐ２の構造
の他の態様について説明する。図は、いずれもキャパシ
タＣａｐ１、Ｃａｐ２の斜視図である。図１６、図１７
及び図１９の例では、下部電極１２のＭＯＳトランジス
タへの配線は、プラグを用いている。また、キャパシタ
Ｃａｐ１とキャパシタＣａｐ２とはプレート線１４を挟
んで対向構造を有している。１方、図１８のキャパシタ
構造では、下部電極１２自体がトランジスタへコンタク
トする形状にパターニングされた構造になっている。図
１６のキャパシタ構造では、キャパシタの電極を兼ねる
プレート線１４は、上下に配置された第１及び第２の強
誘電体膜１３、１５と一体的に同形加工される。つま
り、第１及び第２の強誘電体膜１３、１５とこれに挟ま
れたプレート線１４の積層体の上下に上部電極１６及び
下部電極１２が配置され、これらの電極によってキャパ
シタ面積が決められる。したがって、キャパシタＣａｐ
１及びキャパシタＣａｐ２のキャパシタ面積が互いに同
じになるよう上部電極１６及び下部電極１２の面積をし
てある。また、ここでは第１の強誘電体膜１３、プレー
ト線１４及び第２の強誘電体膜１５を一体化することで
製造プロセスの簡略化が可能となる。

【００２９】図１７のキャパシタ構造では、下部電極１
２と第１の強誘電体膜１３、第２の強誘電体膜１５と上
部電極１６がそれぞれ同形加工される。上部電極１６と
下部電極１２、第１の強誘電体膜１３と第２の強誘電体
膜１５は、それぞれ互いに同じ面積にする。図１８のキ
ャパシタ構造では、第１の強誘電体膜１３及び第２の強
誘電体膜１５は、それぞれ下部電極１２及び上部電極１
６からはみ出さないように加工されている。したがっ
て、強誘電体膜の面積が前記電極の面積より小さく設定
されている。これは、図２４に示す様に常誘電体領域に
接する強誘電体部分は特性が不安定であるので、不安定
な領域は、取り除くことによって特性の安定化を図って
いるのである。図１９のキャパシタ構造は、図１７と類
似しているが、プレート線１４が２層からなりその間に
ＳｉＯ₂膜などの絶縁膜が挟まった構造になっている。
すなわち、プレート線１４は、第１のプレート線１４１
と第２のプレート線１４２と絶縁膜のスペーサ１４３か
ら構成されている。したがって、第１のキャパシタＣａ
ｐ１は、下部電極１２、第１の強誘電体膜１３及び第１
のプレート線用電極１４１からなり、第２のキャパシタ
Ｃａｐ２は、第２のプレート線用電極１４２、第２の強
誘電体膜１５及び上部電極１６から構成されている。

【００３０】次に、ＦＲＡＭをＲＦＩＤ（Ｒａｄｉｏ
ＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｃａｔｉｏｎ）シス
テムに応用した例を示す。ＲＦＩＤシステムとは、電波
を用いた非接触型タグ・システム（識別器）のことで、
一般的には非接触データ・キャリア・システム等とも呼
ばれており、ＲＦＩＤシステムの全体のシステムの全体
のシステム構成図を図２０に示す。ＲＦＩＤシステム
は、パソコン、コントローラ、アンテナ等で構成される
ホスト側と、トランスポンダと呼ばれるデータ・キャリ
アで構成される。トランスポンダは、ＦＲＡＭとＡＳＩ
Ｃが１チップ化されたモノリシックＲＦＩＤチップ及び
電力受信、データ受信／送信を兼ねるアンテナを内蔵す
るシンプルな構成である。ホスト側からは必要に応じて
コマンド及びデータを搬送波に乗せて送信するが、トラ
ンスポンダ側ではその搬送波により必要な電力を発生さ
せ、データの書き込み及び読み出しと送信に利用してホ
スト側に情報を返す。

【００３１】非接触タグは、電池が不要であり、ＦＲＡ
Ｍの記憶内容を電波を使って非接触で読み取り、その内
容を書き換えることにより、人の入退出などの管理に活
用することが可能である。例えば、服のポケットに定期
券用の非接触タグを入れたまま改札したり、非接触タグ
を自動車につけて走り高速道路の料金所でいちいち精算
するために止まらなくて済むようしたり、人の介在なし
に駐車場の出入りを監視・管理するなどの用途に利用す
ることが可能である。また、回遊魚や家畜の行動を管理
することなどにも利用できる。

【００３２】図２１は、トランスポンダの内部回路の詳
細を示す。即ち、外部から入力される電磁場を検知する
ＬＣ回路と、ＬＣ回路が検出した電磁場から信号を生成
する回路（ＦＳＫ復調回路）５８と、ＬＣ回路が検出し
た電磁場から電源電圧を発生させる回路（整流ブリッ
ジ）５９と、電源電圧の立ち上がりを検出してパワーオ
ン信号を出力するパワーオン回路６０と、強誘電体膜を
電極間に有する強誘電体キャパシタと電化転送ようのＭ
ＯＳトランジスタとからなるメモリセルを複数個行列状
に配置し、例えば、同一行に属するメモリセルのＭＯＳ
トランジスタを同一のワード線でそれぞれ共通接続し、
同一行に属するメモリセルの強誘電体キャパシタの一方
の電極を同一のキャパシタプレート線でそれぞれ共通接
続し、同一列に属するメモリセルのＭＯＳトランジスタ
の一方の端子を同一のビット線でそれぞれ共通接続して
構成したＦＲＡＭセルアレイ６１等から構成されてい
る。

【００３３】なお、本発明は、上記したようなＦＲＡＭ
に限らず、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍａｂｌ
ｅＧａｔｅＡｒｒａｙ）やスタティック型ＲＡＭを
搭載した論理ＬＳＩなどにおいてロジックのプログラム
記憶部に少量ではあるが使用される強誘電体メモリセル
の形成方法に適用することも可能である。また、本発明
は、上記したような半導体基板上に強誘電体メモリセル
を形成する場合に限らず、ＳＯＩなどのように絶縁基板
上の半導体層上に強誘電体メモリセルを形成する場合に
も適用することが可能である。以上、本発明は、強誘電
体不揮発性メモリのメモリセルのキャパシタ部分を積層
することによって面積の縮小を図るものであり、その他
種々変形して実施することが可能である。例えば、互い
に異なるビット線と接続された隣接する２つのセル内の
２つのキャパシタを積層することや２Ｔ／２Ｃ構造のメ
モリセルにおける１メモリセル内の２つのキャパシタを
積層することも可能である。

【００３４】

【発明の効果】以上詳述したように、本発明の強誘電体
不揮発性メモリによれば、容易にセル面積を縮小して高
集積化を図ることができ、その工業的価値は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＦＲＡＭの断面図。

【図２】ＦＲＡＭの動作を説明する回路図。

【図３】ＦＲＡＭの動作を説明する回路図。

【図４】図１のＦＲＡＭのメモリセルアレイ部分の模式
平面図。

【図５】図１のＦＲＡＭのＭＯＳトランジスタ部分の断
面図。

【図６】図１のＦＲＡＭの製造工程断面図。

【図７】図１のＦＲＡＭの製造工程断面図。

【図８】図１のＦＲＡＭの製造工程断面図。

【図９】第２の実施例のＦＲＡＭの断面図。

【図１０】図９のＦＲＡＭの製造工程断面図。

【図１１】図９のＦＲＡＭの製造工程断面図。

【図１２】図９のＦＲＡＭの製造工程断面図。

【図１３】図９のＦＲＡＭの製造工程断面図。

【図１４】図９のＦＲＡＭの製造工程断面図。

【図１５】図９のＦＲＡＭのメモリセルアレイ部分の模
式平面図。

【図１６】第３の実施例のＦＲＡＭのキャパシタ構造の
斜視図。

【図１７】第３の実施例のＦＲＡＭのキャパシタ構造の
斜視図。

【図１８】第３の実施例のＦＲＡＭのキャパシタ構造の
斜視図。

【図１９】第３の実施例のＦＲＡＭのキャパシタ構造の
斜視図。

【図２０】ＦＲＩＤシステムのシステム構成図。

【図２１】トランスポンダの内部回路図。

【図２２】従来のＦＲＡＭの断面図。

【図２３】従来のＦＲＡＭの模式平面図。

【図２４】従来のＦＲＡＭの製造工程断面図。

【符号の説明】

１・・・半導体基板、２・・・フィールド酸化膜、
３・・・ソース／ドレイン領域、４・・・ゲート構
造、５・・・ゲート電極、６・・・ゲート酸化膜、
７・・・保護絶縁膜、８・・・側壁絶縁膜、９、
１０、１１、１９、２０、２１、２９、３０・・・絶縁
膜、１２、３１・・・下部電極、１３、３２・・・
第１の強誘電体膜、１４、３３・・・プレート線（プレ
ート線用電極）、１５、３４・・・第２の強誘電体膜、
１６、３５・・・上部電極、１７、１７′、３６・
・・配線、１８・・・素子分離領域、２２、２６、
２７・・・コンタクト孔、２３、２４、２８・・・
Ｗ層、５１・・・ポリシリコン層、５２・・・タン
グステンシリサイド層、５８・・・ＦＳＫ復調回路、
５９・・・整流ブリッジ、６０・・・パワーオン回
路、６１・・・メモリセルアレイ、２４１、２８１
・・・バリヤメタル層。

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792 (72)発明者日高修神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成され、ビット線にドレイン又は
ソースが接続された第１のスイッチ用トランジスタ、前
記ビット線又は他のビット線にドレイン又はソースが接
続された第２のスイッチ用トランジスタ、前記第１のト
ランジスタのソース又はドレインに接続された第１の電
極及びプレート線に接続された第２の電極を有し強誘電
体膜を誘電体とする第１の電荷蓄積キャパシタ並びに前
記第２のトランジスタのソース又はドレインに接続され
た第１の電極及びプレート線に接続された第２の電極を
有し強誘電体膜を誘電体とする第２の電荷蓄積キャパシ
タを備えてなるメモリセルアレイとを具備し、前記第１のキャパシタの上に前記第２のキャパシタが配
置され、前記プレート線は前記第１及び第２のキャパシ
タのそれぞれの第２の電極を兼ねていることを特徴とす
る強誘電体不揮発性メモリ。
【請求項２】半導体基板と、前記半導体基板上に形成され、ビット線にドレイン又は
ソースが接続された第１のスイッチ用トランジスタ、前
記ビット線又は他のビット線にドレイン又はソースが接
続された第２のスイッチ用トランジスタ、前記第１のト
ランジスタのソース又はドレインに接続された第１の電
極及び第１のプレート線に接続された第２の電極を有し
強誘電体膜を誘電体とする第１の電荷蓄積キャパシタ、
並びに前記第２のトランジスタのソース又はドレインに
接続された第１の電極及び第２のプレート線に接続され
た第２の電極を有し強誘電体膜を誘電体とする第２の電
荷蓄積キャパシタを備えてなるメモリセルアレイを具備
し、前記第１のキャパシタの上に前記第２のキャパシタが配
置され、前記第２のプレート線は前記第１のプレート線
の上方に積層され、これら第１及び第２のプレート線は
前記第１及び第２のキャパシタのそれぞれの第２の電極
を兼ねていることを特徴とする強誘電体不揮発性メモ
リ。
【請求項３】前記第１のプレート線と前記第２のプレ
ート線との間には、絶縁膜が介在していることを特徴と
する請求項２に記載の強誘電体不揮発性メモリ。
【請求項４】前記第１及び第２のトランジスタは互い
に同一のビット線にそのドレイン又はソースが接続され
ていることを特徴とする請求項１乃至請求項３のいずれ
かに記載の強誘電体不揮発性メモリ。
【請求項５】前記第１及び第２のトランジスタは前記
ドレイン又はソースを共有しながら互いに同一のビット
線に接続されていることを特徴とする請求項４に記載の
強誘電体不揮発性メモリ。
【請求項６】前記第１及び第２のキャパシタは前記第
１のトランジスタのソース又はドレインの直上に配置さ
れ、前記第１のキャパシタの第１の電極が、前記第１及
び第２のトランジスタ上に形成された絶縁膜内に埋め込
まれたコンタクトプラグを通じて前記第１のトランジス
タのソース又はドレインに接続されていることを特徴と
する請求項５に記載の強誘電体不揮発性メモリ。
【請求項７】前記コンタクトプラグは前記ビット線の
上方まで延びており、前記第１及び第２のキャパシタは
前記ビット線の上方に位置していることを特徴とする請
求項６に記載の強誘電体不揮発性メモリ。
【請求項８】前記半導体基板の所定の領域に素子領域
を画定するための素子分離領域が設けられ、前記ドレイ
ン又はソースを共有する前記第１及び第２のトランジス
タは前記半導体基板表面で市松状に配置されていること
を特徴とする請求項６又は請求項７のいずれかに記載の
強誘電体不揮発性メモリ。
【請求項９】前記半導体基板の所定の領域に素子領域
を画定するための素子分離領域が設けられ、前記素子分
離領域の上方には前記第１及び第２のキャパシタが配置
されていることを特徴とする請求項４に記載の強誘電体
不揮発性メモリ。
【請求項１０】前記メモリセルアレイは、複数のメモ
リセルがマトリックス上に集積配置されてなるものであ
り、同一行のメモリセルは同一のワード線及び同一のプ
レート線に接続され、同一列のメモリセルは同一のビッ
ト線と接続されていることを特徴とする請求項１乃至請
求項９のいずれかに記載の強誘電体不揮発性メモリ。
【請求項１１】前記第１及び第２のキャパシタの少な
くとも一方の強誘電体膜は、メモリセルアレイ領域を通
してプレート線方向に延びており、同一行のメモリセル
は前記第１及び第２のキャパシタの少なくとも一方につ
いて前記強誘電体膜を共有していることを特徴とする請
求項１０に記載の強誘電体不揮発性メモリ。
【請求項１２】前記第１及び第２のキャパシタの強誘
電体膜はともにメモリセルアレイ領域を通してプレート
線方向に延びており、同一行のメモリセルは前記第１及
び第２のキャパシタのいずれについても前記強誘電体膜
を共有していることを特徴とする請求項１１に記載の強
誘電体不揮発性メモリ。
【請求項１３】前記強誘電体膜は、前記メモリセルア
レイ領域内で前記プレート線と略同一形状を成している
ことを特徴とする請求項１１又は請求項１２に記載の強
誘電体不揮発性メモリ。
【請求項１４】前記第１のキャパシタの第１の電極及び
第２のキャパシタの第１の電極が互いに実質的に等しい
面積を有することを特徴とする請求項１１乃至請求項１
３のいずれかに記載の強誘電体不揮発性メモリ。
【請求項１５】前記第１のキャパシタの強誘電体膜が
前記第１のキャパシタの第１の電極の領域内に形成され
ていることを特徴とする請求項１０に記載の強誘電体不
揮発性メモリ。
【請求項１６】前記第１のキャパシタの強誘電体膜と
前記第１のキャパシタの第１の電極が互いに略同一形状
を成していることを特徴とする請求項１０に記載の強誘
電体不揮発性メモリ。
【請求項１７】前記第２のキャパシタの強誘電体膜が
前記第２のキャパシタの第２の電極内に形成されている
ことを特徴とする請求項１０に記載の強誘電体不揮発性
メモリ。
【請求項１８】前記第２のキャパシタの強誘電体と前
記第２のキャパシタの第１の電極が、互いに略同一形状
を成していることを特徴とする請求項１０に記載の強誘
電体不揮発性メモリ。
【請求項１９】前記第１のキャパシタ及び第２のキャパ
シタの強誘電体膜が互いに実質的に等しい面積を有する
ことを特徴とする請求項１５乃至請求項１８のいずれか
に記載の強誘電体不揮発性メモリ。
【請求項２０】前記第１及び第２のキャパシタのそれ
ぞれの第２の電極を兼ねる前記プレート線を挟んで前記
第１のキャパシタ及び第２のキャパシタが対称構造を有
することを特徴とする請求項１４又は請求項１９のいず
れかに記載の強誘電体不揮発性メモリ。