JPH11297963A

JPH11297963A - 電荷蓄積容量素子及びその製造方法、半導体記憶装置及びこれを用いたｉｄカード

Info

Publication number: JPH11297963A
Application number: JP10114374A
Authority: JP
Inventors: Osamu Hidaka; 修日高; Iwao Kunishima; 巌國島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-04-10
Filing date: 1998-04-10
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】後処理工程でキャパシタ性能が劣化しない白
金族元素あるいはその合金を電極とした電荷蓄積容量素
子及びその製造方法、さらにはこれが搭載された半導体
記憶装置及び半導体記憶装置が搭載されたＩＤカードを
提供する。【解決手段】電荷蓄積容量素子の電極２１、２３表面
の露出部分（電極が形成されている下地層１３と接触し
ている領域及び電極が誘電体膜２２と接触して容量を形
成している領域以外の部分）を自己整合的に形成された
保護膜３２、３３で被覆する。電極表面の露出部分をシ
リサイド化しこれを保護膜としても良い。電極の露出部
分を保護膜で被覆する、また、選択的にシリサイド化す
ることにより白金族金属の露出を無くし、触媒効果を抑
制する。その結果キャパシタ形成後における処理に制限
をなくし、誘電体膜の特性劣化を防止することができ
る。とくに強誘電体膜の残留分極量の劣化を低く抑える
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、白金族元素あるい
はその合金を電極とした電荷蓄積容量素子に係り、とく
に強誘電体膜をキャパシタ膜として用いる強誘電体キャ
パシタ及びその製造方法、強誘電体キャパシタが搭載さ
れた半導体記憶装置及びこの半導体記憶装置を搭載した
ＩＤカードに関するものである。

【０００２】

【従来の技術】強誘電体キャパシタを用いた不揮発性メ
モリ（強誘電体不揮発性メモリ）（ＦＲＡＭ：Ferroele
ctric Random Access Memory）は、バッテリーレス高速
動作使用が可能なためＲＦＩＤなどの非接触カードへの
展開が始まりつつある。また、既存のスタティックＲＡ
Ｍ（ＳＲＡＭ）、フラッシュメモリ、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）などを置き換えるものとしての期待も大
きい。前述の不揮発性メモリは、低消費電力の半導体記
憶装置として近年盛んに研究開発がなされている。例え
ば、強誘電体メモリセルを用いた半導体装置は、米国特
許4,873,664(Eaton, Jr.) やS.S. Eaton, Jr. et al.
“A Ferroelectric DRAMCell for High Density NVRAMs
”, ISSCC Digest of Technical Papers, pp.130-131,
Feb. 1988等に記載されている。強誘電体メモリセルの
情報記憶用キャパシタには、チタン酸バリウム（ＢａＴ
ｉＯ₃）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ₃；ＰＺＴ）、ランタンドープドチタン酸ジルコン酸
鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃；ＰＬＺＴ）、
ニオブ酸リチウム（ＬｉＮｂＯ₃）、ニオブ酸カリウム
リチウム（Ｋ₃Ｌｉ₂Ｎｂ₅Ｏ₁₅）などから構成された
強誘電体膜が用いられている。これらの強誘電体膜は、
電圧を印加することによって分極が生じる。そして電圧
と分極との関係は、いわゆるヒステリシス特性を呈す
る。

【０００３】図２２は、強誘電体膜を用いた従来のキャ
パシタの断面図である。半導体基板１１、例えば、シリ
コン基板の上に第１の層間絶縁膜１２、例えば、ホウ素
及びリンを含有するシリカガラス（以下、ＢＰＳＧ(Bor
on-doped Phospho-SilicateGlass)という）を堆積させ
てＢＰＳＧ膜を形成する。半導体基板１１には必要に応
じてトランジスタ等の素子が形成されている。第１の層
間絶縁膜１２上に強誘電体膜の下部電極として白金（Ｐ
ｔ）などの第１の白金族元素の膜２１を２００ｎｍ程度
の厚みでスパッタリングなどの方法により堆積させる。
第１の層間絶縁膜１２と第１の白金族元素の膜２１との
間にはチタン（Ｔｉ）などの導電性膜１３を介在させ
る。即ち酸化膜からなる第１の層間絶縁膜１２上に下部
電極として第１の白金族元素の膜２１を直に堆積させる
と、密着性が悪く、膜剥がれなどの現象を起こすので、
事前にこのような導電性膜１３を堆積させておく。この
導電性膜１３としてチタンを用いる場合は、例えば、２
０ｎｍの厚みで堆積させる。

【０００４】第１の白金族元素の膜２１の堆積後に、こ
の膜上に強誘電体膜２２を堆積させる。この堆積方法に
は、スパッタリング法やゾルゲル法等がある。またこの
強誘電体材料にはＰＺＴやストロンチウムビスマスタン
タル酸化物（以下、ＳＢＴという）などが有効である
が、ＰＺＴを用いた場合、例えば、３００ｎｍの厚みで
堆積させる。次に、熱工程を行ってこの強誘電体膜２２
を結晶化させる。この工程は、例えば、酸素雰囲気中で
８５０℃、１０秒の条件で行う。強誘電体膜２２の堆積
後、上部電極として２００ｎｍ程度の厚みでＰｔなどか
らなる第２の白金族元素の膜２３をスパッタリングなど
の方法により堆積させる。第１及び第２の白金族元素の
膜２１、２３及び強誘電体膜２２をパターニングした後
シリコン酸化膜などからなる第２の層間絶縁膜４１を半
導体基板１１上に堆積させる。上部電極２３及び下部電
極２１へのコンタクト用開口部を介してこれら電極に接
続するアルミニウムなどの配線からなる上部電極２３へ
のコンタクト４３及び下部電極２１へのコンタクト４２
を形成する。

【０００５】

【発明が解決しようとする課題】以上のように、強誘電
体キャパシタなどに使用される白金やイリジウムなどの
白金族金属は、触媒としての作用があり、そのためこれ
らの電極が露出した状態で行われる電極形成以降の後工
程中のウエット処理には制限が加わる。例えば、白金族
金属を過酸化水素水（Ｈ₂Ｏ₂）を含む処理液に浸す
と、この金属製電極と接する部分から酸素が発生する。
この発生した酸素は、気泡が膜の界面に溜まり、電極と
他の膜との間の膜剥がれの原因になっている。過酸化水
素水を含む処理液は、半導体装置の製造工程における洗
浄処理に広く使われており、この処理液が利用できない
ことは後の工程への制約となっているのが現状である。
また、白金の触媒作用によって分子状態の水素あるいは
水（Ｈ₂Ｏ）から活性状態の水素が発生するが、この活
性水素は、容易に拡散し強誘電体膜中の反転分極量を減
らすという特性劣化の原因となっている。本発明は、こ
のような事情によりなされたものであり、後処理工程で
キャパシタ性能が劣化しない白金族元素あるいはその合
金を電極とした電荷蓄積容量素子及びその製造方法、さ
らにはこれが搭載された半導体記憶装置及びこの半導体
記憶装置が搭載されたＩＤカードを提供することを目的
とする。

【０００６】

【課題を解決するための手段】本発明は、電荷蓄積容量
素子の電極表面の露出部分（電極が形成されている下地
層と接触している領域及び電極が誘電体膜と接触して容
量を形成している領域以外の部分）を自己整合的に形成
された保護膜で被覆することを特徴としている。また、
上記電極表面の露出部分をシリサイド化することを特徴
としている。こうして電極の露出部分を保護膜で被覆す
ることにより、また、選択的にシリサイド化することに
より白金族金属の露出を無くし、触媒効果を抑制する。
その結果、キャパシタ形成後における処理に制限をなく
し、誘電体膜の特性劣化を防止することができる。とく
に誘電体膜に強誘電体を用いた場合は、強誘電体膜の残
留分極量の劣化を低く抑えることができる。

【０００７】即ち本発明の電荷蓄積容量素子は、誘電体
膜と、前記誘電体膜の第１の面上に形成された第１の電
極と、前記誘電体膜の第２の面上に形成された第２の電
極とを備え、前記第１及び第２の少なくとも一方は白金
族金属で形成され、その前記誘電体膜と直接接する界面
以外の表面に保護膜が自己整合的に形成されていること
を第１の特徴としている。また、本発明の電荷蓄積容量
素子は、誘電体膜と、前記誘電体膜の第１の面上に形成
された第１の電極と、前記誘電体膜の第２の面上に形成
された第２の電極とを備え、前記第１及び第２の少なく
とも一方は白金族金属で形成され、その前記誘電体膜と
直接接する界面以外の表面に白金族金属のシリサイド膜
が自己整合的に形成されていることを第２の特徴として
いる。また、本発明の電荷蓄積容量素子は、誘電体膜
と、前記誘電体膜の第１の面上に形成された第１の電極
と、前記誘電体膜の第２の面上に形成された第２の電極
とを備え、前記第１及び第２の電極の少なくとも一方
は、白金族金属で形成され、その上面及び側面に白金族
金属のシリサイド膜が形成されていることを第３の特徴
としている。ここで前記誘電体膜には、強誘電体を用い
ても良い。前記強誘電体は、ペロブスカイト構造を有す
るものでも良い。前記強誘電体は、チタン酸バリウム、
チタン酸ジルコン酸鉛、ランタンドープチタン酸ジルコ
ン酸鉛、ニオブ酸リチウム、ニオブ酸カリウムリチウ
ム、ストロンチウムビスマスタレートのいずれかを用い
ても良い。前記第１及び第２の電極は、白金、イリジウ
ム、ルテニウムの少なくとも１種から選択しても良い。
前記第１及び第２の電極は、同じ白金族金属を用いるよ
うにしても良い。前記第１及び第２の電極は、互いに異
なる白金族金属を用いるようにしても良い。

【０００８】本発明の電荷蓄積容量素子の製造方法は、
誘電体膜を介して少なくとも一方が白金族金属から構成
された第１及び第２の電極を対向形成してなる電荷蓄積
容量素子の製造方法であって、前記第１及び第２の電極
の前記誘電体膜と接する界面以外の面上にアモルファス
シリコン又はポリシリコンを堆積させる工程と、前記堆
積されたアモルファスシリコン又はポリシリコンを熱処
理して、前記第１及び第２の電極表面における前記白金
族金属の露出部分を自己整合的にシリサイド化する工程
とを備えることを特徴としている。ここで前記シリサイ
ド化で得られたシリサイド膜の表面を熱酸化する酸化工
程をさらに備えるようにしても良い。また、前記酸化工
程で、前記シリサイド化の際の未反応のアモルファスシ
リコン又はポリシリコンを酸化させるようにしても良
い。

【０００９】本発明の半導体記憶装置は、電極間誘電体
に強誘電体膜を用いる情報記憶キャパシタと電荷転送用
トランジスタとからなるメモリセルが行列状に配置され
たメモリセルアレイを具備する半導体記憶装置におい
て、前記情報記憶キャパシタは、誘電体膜と、前記誘電
体膜の第１の面上に形成された第１の電極と、前記誘電
体膜の第２の面上に形成された第２の電極とを備え、前
記第１及び第２の電極の少なくとも一方は白金族金属で
形成され、その前記誘電体と直接接する界面以外の表面
に白金族金属のシリサイド膜が自己整合的に形成されて
いることを特徴としている。また、本発明のＩＤカード
は、周囲に送受信用アンテナがループ状に形成された略
長方形状のカードの所定の一辺に沿って、本発明の半導
体記憶装置が配置されていることを特徴としている。

【００１０】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図４を参照して第１
の実施例を説明する。図１は、電荷蓄積容量素子の断面
図、図２乃至図５は、電荷蓄積容量素子の製造工程断面
図である。半導体基板１１は、例えば、シリコン半導体
からなる。半導体基板１１上には、例えば、ＢＰＳＧ膜
からなる第１の層間絶縁膜１２が形成されている。半導
体基板１１には必要に応じてトランジスタ等の半導体素
子が形成されている。第１の層間絶縁膜１２上には、強
誘電体膜の第１の電極（下部電極）として白金（Ｐｔ）
などの第１の白金族元素の膜２１が形成されている。第
１の層間絶縁膜１２と第１の白金族元素の膜２１との間
にはチタン（Ｔｉ）などの導電性膜１３を介在させる。
即ち第１の層間絶縁膜１２は、酸化膜から構成されてい
るが、この酸化膜上に下部電極として第１の白金族元素
の膜２１を直に堆積させると、密着性が悪く、膜剥がれ
などの現象を起こすので事前にこのような導電性膜１３
を堆積させておく。この導電性膜１３としてチタンを用
いる。

【００１１】第１の白金族元素の膜２１の上に強誘電体
膜２２が堆積されている。この強誘電体材料にはＰＺＴ
やＳＢＴなどが有効である。強誘電体膜２２の上に、第
２の電極（上部電極）として白金を堆積させて、第２の
白金族元素の膜２３を形成している。第１及び第２の白
金族元素の膜２１、２３及び強誘電体膜２２をパターニ
ングした後、強誘電体膜２２と接触していない第１の電
極２１（下部電極）及び第２の電極２３（上部電極）の
上面及び側面に自己整合的にプラチナシリサイドなどの
白金族金属のシリサイド膜３２、３３が形成されてい
る。シリサイド膜３２、３３、第１及び第２の電極２
１、２３、強誘電体膜２２を被覆するように、シリコン
酸化膜などからなる第２の層間絶縁膜４１が半導体基板
１１上に形成されている。上部電極２３及び下部電極２
１へのコンタクト用開口部を介してこれら電極に接続す
るアルミニウムなどの配線からなる上部電極２３へのコ
ンタクト４３及び下部電極２１へのコンタクト４２が形
成されている。ここでは強誘電体膜２２と接触していな
い第１の電極２１及び第２の電極２３の露出部分に自己
整合的にプラチナシリサイドなどの白金族金属のシリサ
イド膜が形成され、その上に絶縁膜が被覆されている。
したがって、電荷蓄積容量素子の耐湿性及び水素雰囲気
耐性が高められている。

【００１２】次に、図１乃至図５を参照してこの実施例
の電荷蓄積容量素子の製造方法を説明する。半導体基板
１１、例えば、シリコン基板上に第１の層間絶縁膜１
２、例えば、ＢＰＳＧ膜を堆積させる。半導体基板１１
上には必要に応じてトランジスタ等の半導体素子が形成
されている。次に、電荷蓄積容量素子の下部電極として
用いられる第１の白金族元素の膜２１、例えば、白金
を、例えば、２００ｎｍの厚さに堆積させる。堆積方法
としては、例えば、スパッタリング法などが用いられ
る。第１の白金族元素の膜２１を堆積させる際には、導
電性膜１３、例えば、チタンを事前に堆積させる。これ
はＢＰＳＧ膜などの酸化膜上に下部電極として第１の白
金族元素の膜２１を直接堆積させた場合、密着性が悪く
なり、膜剥がれなどの現象を起こすので、その密着性を
維持するために行われる。導電性膜１３は、例えば、２
０ｎｍの厚みで堆積させる。

【００１３】第１の白金族元素の膜２１の堆積後に、強
誘電体膜２２を、例えば、スパッタリング法やゾルゲル
法等などで第１の白金族元素の膜２１上に堆積させる。
この強誘電体材料にはＰＺＴやＳＢＴなどが有効であ
り、例えば、ＰＺＴを３００ｎｍの厚みで堆積させる。
次に、熱処理を行って堆積させた強誘電体膜２２を結晶
化させる。この工程では、例えば、酸素雰囲気中で８５
０℃、１０秒の条件で熱処理を行う。強誘電体膜２２の
堆積後に上部電極材として用いられる第２の白金族元素
の膜２３を堆積させる。この上部電極には下部電極と同
じ材料を用いるのが一般的であるが、本発明は、これに
限定される必要はない。堆積方法は、下部電極と同様の
方法を用い、スパッタリング法などを利用する。この実
施例では、第２の白金族元素の膜２３として、白金の膜
を２００ｎｍ程度の厚みで堆積させる（図２（ａ））。

【００１４】その後、第２の白金族元素の膜２３は、フ
ォトリソグラフィ工程によりパターニングされ、異方性
エッチングによりエッチングされて所定形状の上部電極
２３に成形される（図２（ｂ））。次に、強誘電体膜２
２は、フォトリソグラフィ工程によりパターニングさ
れ、異方性エッチングによりエッチングされてキャパシ
タ膜としての形状を有する強誘電体膜２２に成形される
（図３（ａ））。次に、第１の白金族元素の膜２１は、
導電性膜１３と共にフォトリソグラフィ工程によりパタ
ーニングされ、異方性エッチングによりエッチングされ
て所定形状の下部電極２１に成形される（図３
（ｂ））。本発明においては、以上の３回のリソグラフ
ィ工程と異方性エッチングとの組み合わせを、１回のフ
ォトリソグラフィ工程と１回の異方性エッチングあるい
は２回のフォトリソグラフィ工程と２回の異方性エッチ
ングの組み合わせにしてこれらの膜を自己整合的に形成
することも可能である。その後、シリコン膜３１を化学
的気相成長法により堆積する。シリコンとしては非晶質
シリコンや多結晶シリコンが有効であり、例えば、非晶
質シリコンを１０ｎｍ程度の厚みに堆積させる（図４
（ａ））。

【００１５】次に、半導体基板１１を熱処理装置内に収
納し、これに、例えば、３００℃、１時間、窒素雰囲気
などの還元性雰囲気中で熱処理を加える。本発明では、
ここで例示した以外の温度、時間条件及び雰囲気条件で
も処理は可能である。この熱処理を行うことにより、白
金とその表面に接したシリコンが反応し、下部電極２１
である白金族元素とシリコン膜３１が反応した珪素化白
金族元素の膜３２が形成され、上部電極２３である白金
族元素とシリコン膜３１の反応した珪素化白金族元素の
膜３３が形成される。即ち上部電極２３及び下部電極２
１に白金を用いた場合は珪素化白金（プラチナシリサイ
ド）が形成される。この珪素化白金は、シリコン膜３１
を堆積させた直後に白金族元素が表面に露出している部
分だけに自己整合的に形成されるものである。プラチナ
以外でも他の白金族の元素やその合金を用いた場合も同
様に珪素化された白金族元素の膜が形成される。白金族
元素と接していない第１の層間絶縁膜１２や強誘電体膜
２２などの酸化膜上のシリコン膜３１は、それらと反応
せずに、そのままシリコンの状態として残る（図４
（ｂ））。

【００１６】次に、等方性エッチングによりシリコン膜
３１を除去する。これは先に堆積したシリコン膜３１の
白金族元素との未反応部分を除去する為のものであり、
珪素化白金族元素とエッチング選択比を持つ方法でエッ
チングすることにより未反応部分だけを自己整合的に除
去できる。等方性エッチングとしては、例えば、ケミカ
ルドライエッチング(Chemical Dry Etching)などが有効
である（図５）。次に、半導体基板１１上にシリコン酸
化膜などの第２の層間絶縁膜４１を、例えば、化学的気
相成長法（ＣＶＤ:Chemical Vapour Deposition ）によ
り堆積させる。その後、上部電極２３及び下部電極２１
へのコンタクト用の開口をフォトリソグラフィ工程によ
りパターニングし、異方性エッチングにより第２の層間
絶縁膜４１をエッチングしてコンタクト孔を形成する。
次に、配線材料として、例えば、アルミニウムを第２の
層間絶縁膜４１に堆積させる。そして、フォトリソグラ
フィ工程によりアルミニウム膜をパターニングし、異方
性エッチングによりエッチングすることにより上部電極
２３へのコンタクト４３及び下部電極２１へのコンタク
ト４２を形成する（図１参照）。

【００１７】以上の製造工程により、本発明の強誘電体
電荷蓄積容量素子が形成される。以上のように、電荷蓄
積容量素子の電極表面の露出部分（電極が形成されてい
る下地層である第１の層間絶縁膜と接触している領域及
び電極が誘電体膜と接触して容量を形成している領域以
外の部分）が自己整合的にシリサイド化されている野
で、白金族金属からなる電極の露出を無くし触媒効果を
抑制することができる。その結果、キャパシタ形成後に
おける処理工程に制限をなくし、誘電体膜の特性劣化を
防止することができる。とくに強誘電体膜の残留分極量
の劣化を低く抑えることができる。

【００１８】次に、図６及び図７を参照して第２の実施
例を説明する。図６は、電荷蓄積容量素子の製造工程断
面図、図７は、電荷蓄積容量素子の断面図である。図７
に示すように、この実施例で形成される電荷蓄積容量素
子は、基本的構造が第１の実施例のものと同じであるが
第１及び第２の珪素化白金族元素の膜３２、３３の表面
がシリコン酸化膜３４で被覆されていることで第１の実
施例とは相違し、この点にこの実施例の特徴がある。図
６及び図７を参照してこの実施例の電荷蓄積容量素子の
製造方法を説明する。製造工程に一致する部分があるの
で、第１の実施例を説明した図２乃至図４は、この実施
例の説明でも用いる。シリコン半導体などの基板１１上
には必要に応じてトランジスタ等の半導体素子が形成さ
れ、この半導体基板１１上にＢＰＳＧ膜などの第１の層
間絶縁膜１２が形成される。第１の層間絶縁膜１２の上
に、電荷蓄積容量素子の下部電極となる白金などの厚さ
２００ｎｍの第１の白金族元素の膜２１、ＰＺＴなどの
厚さ３００ｎｍ程度の熱処理した強誘電体膜２２及び上
部電極となる白金などの厚さ２００ｎｍ程度の第２の白
金族元素の膜２３を順次堆積させる。

【００１９】第１の白金族元素の膜２１を堆積させる際
には、チタンなどからなり厚さが２０ｎｍ程度の導電性
膜１３を事前に堆積させる。強誘電体を結晶化させるた
めの前記熱処理は、例えば、酸素雰囲気中で８５０℃、
１０秒の条件で行われる。次に、第２の白金族元素の膜
２３は、フォトリソグラフィ工程によりパターニングさ
れ、異方性エッチングによりエッチングされて所定形状
の上部電極２３に成形される（図２）。次に、強誘電体
膜２２は、フォトリソグラフィ工程によりパターニング
され、異方性エッチングによりエッチングされてキャパ
シタ膜としての形状を有する強誘電体膜２２に成形され
る。次に、第１の白金族元素の膜２１は、導電性膜１３
と共にフォトリソグラフィ工程によりパターニングさ
れ、異方性エッチングによりエッチングされて所定形状
の下部電極２１に成形される（図３）。

【００２０】次に、シリコン膜３１を化学的気相成長法
により堆積する。シリコンとしては非晶質シリコンや多
結晶シリコンが有効であり、例えば、非晶質シリコンを
１０ｎｍ程度の厚みに堆積させる。その後半導体基板１
１を熱処理装置内に収納し、これに、例えば、３００
℃、１時間、窒素雰囲気などの還元性雰囲気中で熱処理
を加える。この熱処理を行うことにより、白金とその表
面に接したシリコンが反応し、下部電極２１である白金
族元素とシリコン膜３１が反応した珪素化白金族元素の
膜３２が形成され、上部電極２３である白金族元素とシ
リコン膜３１の反応した珪素化白金族元素の膜３３が形
成される。例えば、上部電極２３及び下部電極２１に白
金を用いた場合は珪素化白金（プラチナシリサイド）が
形成される。この珪素化白金は、シリコン膜３１を堆積
させた直後に白金族元素が表面に露出している部分だけ
に自己整合的に形成されるものである。プラチナ以外で
も他の白金族の元素やその合金を用いた場合も同様に珪
素化された白金族元素の膜が形成される。白金族元素と
接していない第１の層間絶縁膜１２や強誘電体膜２２な
どの酸化膜上のシリコン膜３１はそれらと反応しないで
そのままシリコンの状態として残る（図４）。

【００２１】次に、ＣＤＥなどの等方性エッチングによ
り不要なシリコン膜３１を除去する。これは先に堆積し
たシリコンの白金族元素との未反応部分を除去する為の
ものであり、珪素化白金族元素とエッチング選択比を持
つ方法でエッチングすることにより未反応部分だけを自
己整合的に除去する（図６（ａ））。次に、半導体基板
１１を熱処理装置に収納し、これに、例えば、６００
℃、１０秒の酸化性雰囲気、例えば酸素雰囲気中で熱処
理を加える。ここで例示した以外の温度、時間条件及び
雰囲気条件でも処理は可能である。この熱処理により、
第１及び第２の珪素化白金族元素の膜３２、３３の表面
に約１０ｎｍの深さでシリコン酸化膜３４が形成される
（図６（ｂ））。次に、半導体基板１１上に第２の層間
絶縁膜４１を堆積する。これには、例えば、ＣＶＤシリ
コン酸化膜が有効である。上部電極２３及び下部電極２
１へのコンタクト用の開口をフォトリソグラフィ工程に
よりパターニングし、異方性エッチングにより第２の層
間絶縁膜４１をエッチングする。その後、第２の層間絶
縁膜４１上に配線、例えば、アルミニウム膜を堆積させ
る。そして、フォトリソグラフィ工程によりアルミニウ
ム膜をパターニングし、異方性エッチングによりエッチ
ングすることにより、上部電極２３へのコンタクト４３
及び下部電極２１へのコンタクト４２が形成される（図
７）。

【００２２】以上の工程により、本発明の強誘電体電荷
蓄積容量素子が形成される。ここでは上部電極及び下部
電極である白金族元素の表面に自己整合的に形成される
珪素化物に加えてシリコン酸化物が形成されるので白金
族元素の膜表面をブロックする効果が増大する。また、
自己整合的に珪素化物を形成する際に、電極表面に未反
応のシリコンが残っていても、シリコン酸化膜を形成す
る際の酸化処理で酸化されるので短絡事故などを起こす
ことがなくなる。次に、図８及び図９を参照して第３の
実施例を説明する。図８は、電荷蓄積容量素子の製造工
程断面図、図９は、電荷蓄積容量素子の断面図である。
図９に示すように、この実施例で形成される電荷蓄積容
量素子は、基本的構造が第１の実施例のものと同じであ
るが第１及び第２の珪素化白金族元素の膜３２、３３の
表面、強誘電体膜２２の露出表面及び第１の層間絶縁膜
１２の露出表面がシリコン酸化膜３５で被覆されている
ことで第１の実施例とは相違し、この点にこの実施例の
特徴がある。図８及び図９を参照してこの実施例の電荷
蓄積容量素子の製造方法を説明する。製造工程に一致す
る部分があるので、第１の実施例を説明した図２乃至図
４は、この実施例の説明でも用いる。

【００２３】シリコン半導体などの基板１１上には必要
に応じてトランジスタ等の半導体素子が形成され、この
半導体基板１１上にＢＰＳＧ膜などの第１の層間絶縁膜
１２が形成される。第１の層間絶縁膜１２の上に、電荷
蓄積容量素子の下部電極となる白金などの厚さ２００ｎ
ｍの第１の白金族元素の膜２１、ＰＺＴなどの厚さ３０
０ｎｍ程度の熱処理した強誘電体膜２２及び上部電極と
なる白金などの厚さ２００ｎｍ程度の第２の白金族元素
の膜２３を順次堆積させる。第１の白金族元素の膜２１
を堆積させる際には、チタンなどからなり厚さが２０ｎ
ｍ程度の導電性膜１３を事前に堆積させる。強誘電体を
結晶化させるための前記熱処理は、例えば、酸素雰囲気
中で８５０℃、１０秒の条件で行われる。次に、第２の
白金族元素の膜２３は、フォトリソグラフィ工程により
パターニングされ、異方性エッチングによりエッチング
されて所定形状の上部電極２３に成形される（図２）。
次に、強誘電体膜２２は、フォトリソグラフィ工程によ
りパターニングされ、異方性エッチングによりエッチン
グされてキャパシタ膜としての形状を有する強誘電体膜
２２に成形される。次に、第１の白金族元素の膜２１
は、導電性膜１３と共にフォトリソグラフィ工程により
パターニングされ、異方性エッチングによりエッチング
されて所定形状の下部電極２１に成形される（図３）。

【００２４】次に、シリコン膜３１をＣＶＤ法により堆
積する。シリコンとしては、非晶質シリコンや多結晶シ
リコンが有効であり、例えば、非晶質シリコンを１０ｎ
ｍ程度の厚みに堆積させる。その後、半導体基板１１を
熱処理装置内に収納し、これに、例えば、３００℃、１
時間、窒素雰囲気などの還元性雰囲気中で熱処理を加え
る。この熱処理を行うことにより下部電極２１である白
金族元素とシリコン膜３１とが反応した珪素化白金族元
素の膜３２が形成され、上部電極２３である白金族元素
とシリコン膜３１の反応した珪素化白金族元素の膜３３
が形成される。例えば、上部電極２３及び下部電極２１
に白金を用いた場合は珪素化白金（プラチナシリサイ
ド）が形成される。この珪素化白金は、シリコン膜３１
を堆積させた直後に白金族元素が表面に露出している部
分だけに自己整合的に形成されるものである。白金族元
素と接していない第１の層間絶縁膜１２や強誘電体膜２
２などの酸化膜上のシリコン膜３１は、それらと反応せ
ず、そのままシリコンの状態で残る（図４）。

【００２５】次に、熱処理装置で、例えば、１０秒の酸
化性雰囲気、例えば、酸素雰囲気中で熱処理を加える。
ここで示した以外の温度、時間条件及び雰囲気条件でも
処理は可能である。この熱処理を行うことで珪素化白金
元素３２、３３の表面には、例えば、１０ｎｍの深さで
シリコン酸化膜３４が形成される。また、第１の層間絶
縁膜１２や強誘電体膜２１などの酸化膜に接している部
分のシリコンは、シリサイド化には寄与せずにそのまま
シリコンとして残っていたが、それらのシリコンも酸化
されてシリコン酸化膜３５となる（図８）。また、珪素
化白金属元素の膜３２、３３の最表面に未反応のシリコ
ン膜が残っていた場合でも、それらは酸化されシリコン
酸化物になる。次に、半導体基板１１上に第２の層間絶
縁膜４１を堆積する。これには、例えば、ＣＶＤシリコ
ン酸化膜が有効である。上部電極２３及び下部電極２１
へのコンタクト用の開口をフォトリソグラフィ工程によ
りパターニングし、異方性エッチングにより第２の層間
絶縁膜４１をエッチングする。その後、第２の層間絶縁
膜４１上に配線、例えば、アルミニウム膜を堆積させ
る。そして、フォトリソグラフィ工程によりアルミニウ
ム膜をパターニングし、異方性エッチングによりエッチ
ングすることにより、上部電極２３へのコンタクト４３
及び下部電極２１へのコンタクト４２が形成される（図
９）。

【００２６】以上の工程により、本発明の強誘電体電荷
蓄積容量素子が形成される。ここでも、上部電極及び下
部電極である白金族元素の表面に自己整合的に形成され
る珪素化物に加えてシリコン酸化物が形成されるので白
金族元素の膜表面をブロックする効果が増大する。しか
も、等方性エッチングにより未反応のシリコン膜を除去
する工程を省略できるので工程数の削減を図ることもで
きる。次に、図１０乃至図１９を参照して本発明の電荷
蓄積容量素子を適用した半導体装置を説明する。

【００２７】図１０は、本発明に係る電荷蓄積容量素子
としての強誘電体キャパシタを備えた半導体記憶装置、
即ち強誘電体不揮発性メモリのメモリセル断面図であ
る。Ｐ型シリコン基板１１の表面にシリコン酸化膜から
なる素子分離絶縁膜１が形成され、この素子分離絶縁膜
１に区画された領域にＭＯＳトランジスタが形成され
る。ＭＯＳトランジスタは、Ｎ型拡散領域からなるソー
ス／ドレイン領域３、２、ゲート酸化膜４、ポリシリコ
ンゲート電極５等から構成される。ゲート電極５は、ワ
ード線（ＷＬ）と称される。

【００２８】このＭＯＳトランジスタ上には酸化シリコ
ン（ＳｉＯ₂）などの第１の層間絶縁膜１２が形成され
ている。第１の層間絶縁膜１２上には強誘電体キャパシ
タが形成されている。強誘電体キャパシタは、下部電極
２１、ＰＺＴ膜などからなる強誘電体膜２２、上部電極
２３から構成される。下部電極２１は、プレート電極
（プレート線）（ＰＬ）と称される。下部電極２１の強
誘電体膜２２あるいは第１の層間絶縁膜１２と接してい
ない領域表面は、プラチナシリサイドなどの珪素化白金
族元素の膜３２に被覆されている。下部電極２１と第１
の層間絶縁膜１２との間には密着性向上のための導電性
膜１３が形成されている。また上部電極２３の強誘電体
膜２２と接していない領域表面は、プラチナシリサイド
などの珪素化白金族元素の膜３３に被覆されている。こ
の強誘電体キャパシタは、シリコン酸化膜などからなる
第２の層間絶縁膜４１に覆われ、この強誘電体キャパシ
タの上部電極２３とＭＯＳトランジスタのソース領域３
とは第２の層間絶縁膜４１及び第１の層間絶縁膜１２の
コンタクトホール６を介してアルミニウムなどの接続配
線７により電気的に接続されている。またＭＯＳトラン
ジスタのドレイン領域２は、ビット線となるアルミニウ
ムなどの配線（図示せず）とコンタクトホールを通じて
接続される。

【００２９】ここで強誘電体キャパシタは、第１〜第３
の実施例の電荷蓄積容量素子と同様同様キャパシタ形成
後に白金族金属からなる電極の露出部分がシリサイド膜
で被覆され、その触媒効果が抑えられている。したがっ
て、後処理工程での強誘電体膜の残留分極の劣化を低く
抑えることができる。図１１は、強誘電体不揮発性メモ
リに用いられたＰＺＴ強誘電体膜の印加電圧／分極特性
である。強誘電体薄膜は、図のようにヒステリシス特性
を有している。そして電圧を印加しない状態、即ちＶ＝
０（Ｖ）の状態での残留分極Ｐｒが「正」か「負」かに
よってデータを記憶することができる。図１２は、強誘
電体不揮発性メモリの強誘電体膜としては好ましくない
ヒステリシス特性である。すなわち、残留分極Ｐｒが非
常に小さく、その結果、センスアンプによる読み出しマ
ージンが低下する、外部からの撹乱により容易にデータ
が消失してしまう等の問題が存在する。図１２に示す特
性は、８０℃の高温状態でのヒステリシス特性である。

【００３０】次に、図１３及び図１４を用いて強誘電体
キャパシタを用いたメモリセル（ＦＲＡＭセル）の書き
込み動作を説明する。ＦＲＡＭセルを用いた強誘電体不
揮発性メモリは、例えば、２つのＭＯＳトランジスタＱ
１、Ｑ２と強誘電体キャパシタＣ１、Ｃ２により一つの
メモリセルを構成する。そして、図１３（ａ）の状態、
即ちキャパシタＣ１には図中上向きの矢印に示すように
上方向の分極（以下、正分極と称する）が、キャパシタ
Ｃ２には図中下向きの矢印に示すように下方向の分極
（以下、負分極と称する）が現れている状態を“１”と
定義し、図１３（ｂ）の状態、即ちキャパシタＣ１には
負分極が、キャパシタＣ２には正分極が現れている状態
を“０”と定義する。（“１”書き込み動作）以下、メモリセルに“１”を書
き込む場合のステップを示す。まず、ビット線ＢＬに５
Ｖを印加し、ビット線 /ＢＬ（「 /」は反転信号を表わ
す、以下、同じ）には０Ｖを印加する。そしてワード線
ＷＬには７Ｖを印加し、プレート電極ＰＬには０Ｖを印
加する。このとき、キャパシタＣ１が図１１のａの状態
であり、キャパシタＣ２が図１１のｂの状態にある。続
いて、ＰＬを５Ｖにする。この結果、キャパシタＣ１
は、図１１のｂの状態になり、キャパシタＣ２は図１１
のｃの状態になる。続いて、ＰＬを０Ｖにする。この結
果、キャパシタＣ１は、図１１のａの状態になり、キャ
パシタＣ２は図１１のｄの状態になる。

【００３１】図１４に書き込み時のプレート電極ＰＬの
電位（ＶPL）の変化を示す。以上のようにして、図１３
（ａ）の状態、すなわちキャパシタＣ１には正分極が現
れ、キャパシタＣ２には負分極が現れて“１”書き込み
が実現される。（“０”書き込み動作）以下、メモリセルに“０”を書
き込む場合のステップを示す。まず、ビット線ＢＬに０
Ｖを印加し、ビット線 /ＢＬには５Ｖを印加する。そし
てワード線ＷＬには７Ｖを印加し、プレート電極ＰＬに
は０Ｖを印加する。この状態では、キャパシタＣ１が図
１１のｂの状態にあり、キャパシタＣ２が図１１のａの
状態にある。続いて、ＰＬを５Ｖにする。この結果、キ
ャパシタＣ１は、図１１のｃの状態になり、キャパシタ
Ｃ２は、図１１のｂの状態になる。続いて、ＰＬを０Ｖ
にする。この結果、キャパシタＣ１は、図１１のｄの状
態に、なり、キャパシタＣ２は、図１１のａの状態にな
る。以上のようにして、図１３（ｂ）の状態、すなわち
キャパシタＣ１には負分極が現れ、キャパシタＣ２には
正分極が現れて“０”書き込みが実現される。以上のよ
うな強誘電体不揮発性メモリは、消費電力が僅少のため
ＲＦＩＤなどの無電源ＩＤ装置等に用いられる。

【００３２】図１５は、強誘電体不揮発性メモリのメモ
リセルアレイと周辺回路との配置を示すブロック図であ
る。メモリセルアレイ３０、３６、３７、３８は、並列
して配置され、ワード線選択回路（ロウデコーダＲＤ）
４０は、これらに共用されている。大きく複数のメモリ
セルアレイ３０、３６、３７、３８を２分割したときに
中央部にロウデコーダ４０が配置され、これに複数のワ
ード線ＷＬが配線されている。そして左右に分かれて配
置されているメモリセルアレイをさらに分割してプレー
ト線選択回路（プレートデコーダＰＤ）４８、４９がそ
れぞれ配置されこのプレートデコーダ４８、４９からそ
れぞれプレート線ＰＬ（ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ
４）が配線されている。ワード線ＷＬは、外部から入力
されたアドレス信号に応じてロウデコーダ４０によって
選択される。プレート線ＰＬは、各メモリセルアレイ毎
に分割して設けられておりプレートデコーダ４８、４９
によって図１４のように駆動される。またセンスアンプ
回路（Ｓ／Ａ）４４〜４７は、各メモリセルアレイ毎に
設けられており、読み出し時にビット線に現れた微小電
位差を増幅する。カラムゲート回路（図示しない）は、
カラム選択線に基づきデータ線とビット線とを選択的に
接続する。カラムデコーダ（ＣＤ）５６は、外部から入
力されたアドレス信号に応じてカラム選択線（図示せ
ず）を選択する。データ線センスアンプ回路（図示せ
ず）は、データ線上のデータを増幅する。

【００３３】以上の実施例ではＰＺＴ強誘電体膜を用い
た強誘電体キャパシタを説明したが、本発明はこれに限
るものではなく、図１６に示す特性図から明らかな通
り、例えば、ＢａＴｉＯ₃（ＢＴＯ）膜等にも適用可能
である。また、当然のことながらＰＬＺＴ膜、ＬｉＮｂ
Ｏ₃膜、Ｋ₃Ｌｉ₂Ｎｂ₅Ｏ₁₅膜、ＳＢＴ膜等も適用可
能である。図１７乃至図１９は、本発明の強誘電体キャ
パシタに用いる強誘電体膜製造プロセスを説明する製造
装置断面図である。強誘電体薄膜の製造には、ゾル・ゲ
ル法、スパッタリング法、ＭＯＣＶＤ法等が用いられ
る。本発明と組み合わせてより顕著な効果が得られるの
はゾル・ゲル法及びスパッタリング法である。

【００３４】ゾルゲル法又はＭＯＤ法は、有機金属化合
物などをソース原料とする溶液をディッピングやスピン
コートにより基板上に塗布し、それを熱分解して得る方
法である。これは、大気中でも成膜が可能であり、膜の
大面積化が容易である（図１７）。スパッタリング法
は、薄膜となるべき材料のターゲットに、グロー放電中
でイオン化したガス（Ａｒガスなど）を衝突させて叩き
出した粒子を基板に堆積させる方法であり、真空蒸着法
では作りにくい高融点材料などの膜形成が可能である。
この成膜法には直流スパッタリング、高周波（ＲＦ）ス
パッタリング、マグネトロンスパッタリング、イオンビ
ームスパッタリング、反応性スパッタリング、レーザア
ブレーションなどがある。ターゲットとしては焼結体又
は粉末を用い、アルゴンと酸素雰囲気でスパッタリング
する。ターゲットの近傍にマグネットを置くと、スパッ
タリングイオンは、その磁場に拘束され、低ガス圧（〜
１０^-4Ｔｏｒｒ）でスパッタリングが可能になり、膜成
長速度を数倍高めることになる。強誘電体膜の微細構造
と特性は、スパッタリング条件（スパッタリング電圧、
ガス組成とガス圧、膜形成速度、基板材料、基板温度な
ど）に依存する（図１８）。ＣＶＤの基本は、薄膜にし
たい元素の化合物のうちでガスになるものを高温炉の中
に導入して、基板表面に堆積させて膜形成することにあ
り、これにより基板表面で平衡状態で成膜されるため、
より均質な結晶膜が得られる可能性がある。ＭＯＣＶＤ
は、原料としてアセチルアセトナトやアルコキシドなど
の有機金属から強誘電体膜を形成する（図１９）。

【００３５】次に、図２０及び図２１を参照して本発明
に係る半導体記憶装置（強誘電体不揮発性メモリ（ＦＲ
ＡＭ））のＲＦＩＤ(Radio Frequency Identification)
システムへの応用を説明する。ＲＦＩＤシステムとは、
電波を用いた非接触型タグ・システム（識別器）のこと
で、一般的には非接触データ・キャリア・システム等と
も呼ばれている。図２０は、ＲＦＩＤシステムの全体の
システムの全体のシステム構成図である。ＲＦＩＤシス
テムは、パソコン、コントローラ、アンテナ等で構成さ
れるホスト側と、トランスポンダ（ＩＤカード）と呼ば
れるデータ・キャリアで構成される。トランスポンダ
は、ＦＲＡＭとＡＳＩＣが１チップ化されたモノリシッ
クＲＦＩＤチップ及び電力受信、データ受信／送信を兼
ねるアンテナを内蔵するシンプルな構成である。ホスト
側からは必要に応じてコマンド及びデータを搬送波に乗
せて送信するが、トランスポンダ側ではその搬送波によ
り必要な電力を発生させ、データの書き込み及び読み出
しと送信に利用してホスト側に情報を返す。非接触タグ
は、電池が不要であり、ＦＲＡＭの記憶内容を電波を使
って非接触で読み取り、その内容を書き換えることによ
り人の入退出などの管理に活用することが可能である。
例えば、服のポケットに定期券用の非接触タグを入れた
まま改札したり、非接触タグを自動車につけて走り高速
道路の料金所でいちいち精算するために止まらなくて済
むようしたり、人の介在なしに駐車場の出入りを監視・
管理するなどの用途に利用することが可能である。ま
た、回遊魚や家畜の行動を管理することなどにも利用で
きる。

【００３６】図２１は、トランスポンダの内部回路の詳
細を示す。トランスポンダは、外部から入力される電磁
場を検知するＬＣ回路と、ＬＣ回路が検出した電磁場か
ら信号を生成する回路（ＦＳＫ復調回路）５８と、ＬＣ
回路が検出した電磁場から電源電圧を発生させる回路
（整流ブリッジ）５９と、電源電圧の立ち上がりを検出
してパワーオン信号を出力するパワーオン回路６０と、
強誘電体膜を電極間に有する強誘電体キャパシタと電荷
転送用のＭＯＳトランジスタとからなるメモリセルを複
数個行列状に配置し、例えば、同一行に属するメモリセ
ルのＭＯＳトランジスタを同一のワード線でそれぞれ共
通接続し、同一行に属するメモリセルの強誘電体キャパ
シタの一方の電極を同一のキャパシタプレート線でそれ
ぞれ共通接続し、同一列に属するメモリセルのＭＯＳト
ランジスタの一方の端子を同一のビット線でそれぞれ共
通接続して構成したメモリセルアレイ３０等から構成さ
れている。なお本発明は、上記した半導体基板上に強誘
電体メモリセルを形成する場合に限らず、ＳＯＩなどの
ように絶縁基板上の半導体層上に強誘電体メモリセルを
形成する場合にも適用することが可能である。また、本
発明は、前記実施例の他種々変形して実施することが可
能である。

【００３７】

【発明の効果】以上詳述したように本発明によれば、白
金族金属から構成された電極の露出部分を保護膜で被覆
することにより、また、選択的にシリサイド化すること
により白金族金属の露出を無くし、触媒効果を抑制する
ことができる。その結果キャパシタ形成後における処理
に制限をなくし、誘電体膜の特性劣化を防止できる。と
くに誘電体膜に強誘電体を用いた場合は、強誘電体膜の
残留分極量の劣化を低く抑えることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の電荷蓄積容量素子の断
面図。

【図２】電荷蓄積容量素子の製造工程断面図。

【図３】電荷蓄積容量素子の製造工程断面図。

【図４】電荷蓄積容量素子の製造工程断面図。

【図５】電荷蓄積容量素子の製造工程断面図。

【図６】電荷蓄積容量素子の製造工程断面図。

【図７】本発明の第２の実施例の電荷蓄積容量素子の断
面図。

【図８】電荷蓄積容量素子の製造工程断面図。

【図９】本発明の第３の実施例の電荷蓄積容量素子の断
面図。

【図１０】本発明の強誘電体不揮発性メモリのメモリセ
ル（ＦＲＡＭセル）の断面図。

【図１１】強誘電体薄膜の印加電圧／分極特性を示す特
性図。

【図１２】ＦＲＡＭセルとして好ましくない状態のヒス
テリシス特性図。

【図１３】書き込み動作を説明するＦＲＡＭセルの回路
図。

【図１４】ＦＲＡＭセルの書き込み時のプレート電極Ｐ
Ｌの電位変化図。

【図１５】ＦＲＡＭセルアレイと周辺回路との配置を示
すブロック図。

【図１６】強誘電体膜の特性を示す特性図。

【図１７】強誘電体薄膜製造プロセス図。

【図１８】強誘電体薄膜製造プロセス図。

【図１９】本発明の強誘電体薄膜製造プロセス図。

【図２０】ＲＦＩＤシステムのシステム構成図、トラン
スポンダ斜視図及びＲＦＩＤチップの平面図。

【図２１】トランスポンダの内部回路図。

【図２２】従来の電荷蓄積容量素子の断面図。

【符号の説明】

１・・・素子分離絶縁膜、２・・・ドレイン領域、
３・・・ソース領域、４・・・ゲート酸化膜、
５・・・ゲート電極、６・・・コンタクト孔、７・
・・接続配線、１１・・・半導体基板、１２・・・
第１の層間絶縁膜、１３・・・導電性膜、２１・・
・第１の白金族元素の膜、下部電極、２２・・・強
誘電体膜、２３・・・第２の白金族元素の膜、上部電
極、３０、３６、３７、３８・・・メモリセルアレイ、
３１・・・シリコン膜、３２・・・第１の珪素化白
金族元素の膜、３３・・・第２の珪素化白金族元素の
膜、３４、３５・・・シリコン酸化膜、４０・・・
ロウデコーダ回路、４１・・・第２の層間絶縁膜、
４２・・・下部電極へのコンタクト、４３・・・上部電
極へのコンタクト、４４、４５、４６、４７・・・セン
スアンプ回路、４８、４９・・・プレート線選択回路、
５６・・・カラムデコード回路、５８・・・ＦＳＫ
復調回路、５９・・・整流ブリッジ、６０・・・パ
ワーオン回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/822 Ｈ０１Ｌ 29/78 ３７１ 27/10 ４５１ 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】誘電体膜と、前記誘電体膜の第１の面上
に形成された第１の電極と、前記誘電体膜の第２の面上
に形成された第２の電極とを備え、前記第１及び第２の
少なくとも一方は白金族金属で形成され、その前記誘電
体膜と直接接する界面以外の表面に保護膜が自己整合的
に形成されていることを特徴とする電荷蓄積容量素子。
【請求項２】誘電体膜と、前記誘電体膜の第１の面上
に形成された第１の電極と、前記誘電体膜の第２の面上
に形成された第２の電極とを備え、前記第１及び第２の
少なくとも一方は白金族金属で形成され、その前記誘電
体膜と直接接する界面以外の表面に白金族金属のシリサ
イド膜が自己整合的に形成されていることを特徴とする
電荷蓄積容量素子。
【請求項３】誘電体膜と、前記誘電体膜の第１の面上
に形成された第１の電極と、前記誘電体膜の第２の面上
に形成された第２の電極とを備え、前記第１及び第２の
電極の少なくとも一方は、白金族金属で形成され、その
上面及び側面に白金族金属のシリサイド膜が形成されて
いることを特徴とする電荷蓄積容量素子。
【請求項４】前記誘電体膜は、強誘電体からなること
を特徴とする請求項１乃至請求項３のいずれか１項に記
載の電荷蓄積容量素子。
【請求項５】誘電体膜を介して少なくとも一方が白金
族金属から構成された第１及び第２の電極を対向形成し
てなる電荷蓄積容量素子の製造方法であって、前記第１
及び第２の電極の前記誘電体膜と接する界面以外の面上
にアモルファスシリコン又はポリシリコンを堆積させる
工程と、前記堆積されたアモルファスシリコン又はポリ
シリコンを熱処理して、前記第１及び第２の電極表面に
おける前記白金族金属の露出部分を自己整合的にシリサ
イド化する工程とを備えることを特徴とする電荷蓄積容
量素子の製造方法。
【請求項６】前記シリサイド化で得られたシリサイド
膜の表面を熱酸化する酸化工程をさらに備えることを特
徴とする請求項５に記載の電荷蓄積容量素子の製造方
法。
【請求項７】前記酸化工程で、前記シリサイド化の際
の未反応のアモルファスシリコン又はポリシリコンを酸
化させることを特徴とする請求項６に記載の電荷蓄積容
量素子の製造方法。
【請求項８】電極間誘電体に強誘電体膜を用いる情報
記憶キャパシタと電荷転送用トランジスタとからなるメ
モリセルが行列状に配置されたメモリセルアレイを具備
する半導体記憶装置において、前記情報記憶キャパシタ
は、誘電体膜と、前記誘電体膜の第１の面上に形成され
た第１の電極と、前記誘電体膜の第２の面上に形成され
た第２の電極とを備え、前記第１及び第２の電極の少な
くとも一方は白金族金属で形成され、その前記誘電体と
直接接する界面以外の表面に白金族金属のシリサイド膜
が自己整合的に形成されていることを特徴とする半導体
記憶装置。
【請求項９】周囲に送受信用アンテナがループ状に形
成された略長方形状のカードの所定の一辺に沿って、請
求項８に記載の半導体記憶装置が配置されていることを
特徴とするＩＤカード。