JPH0590607A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH0590607A JPH0590607A JP24771591A JP24771591A JPH0590607A JP H0590607 A JPH0590607 A JP H0590607A JP 24771591 A JP24771591 A JP 24771591A JP 24771591 A JP24771591 A JP 24771591A JP H0590607 A JPH0590607 A JP H0590607A
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- Japan
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- ferroelectric
- capacitor
- electrode
- film
- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 結晶性の良い強誘電体薄膜を形成し、そのキ
ャパシタを利用して非破壊読み出しが可能で、製造工程
が容易な半導体記憶素子を提供する。 【構成】 電界効果型トランジスタと強誘電体キャパシ
タからなり、前記トランジスタのゲート電極がキャパシ
タの一方の電極と接続されており、またキャパシタとゲ
ート電極とのあいだに取出電極が接続されている。ゲー
ト電極は前記キャパシタの一方の電極と共用している。
ャパシタを利用して非破壊読み出しが可能で、製造工程
が容易な半導体記憶素子を提供する。 【構成】 電界効果型トランジスタと強誘電体キャパシ
タからなり、前記トランジスタのゲート電極がキャパシ
タの一方の電極と接続されており、またキャパシタとゲ
ート電極とのあいだに取出電極が接続されている。ゲー
ト電極は前記キャパシタの一方の電極と共用している。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶素子に関す
る。さらに詳しくは、強誘電体キャパシタを使用した非
破壊読み出しが可能な半導体記憶素子に関する。
る。さらに詳しくは、強誘電体キャパシタを使用した非
破壊読み出しが可能な半導体記憶素子に関する。
【０００２】
【従来の技術】従来より提案されている強誘電体キャパ
シタを使用した半導体記憶素子としては大きく分ける
と、１つのセルに１つのトランジスタと１つのキャパシ
タを有するタイプ（以下、１Tr・１Capa／１cellタイプ
という）と、金属膜・強誘電体膜・半導体層（以下、MF
S という）構造がある。
シタを使用した半導体記憶素子としては大きく分ける
と、１つのセルに１つのトランジスタと１つのキャパシ
タを有するタイプ（以下、１Tr・１Capa／１cellタイプ
という）と、金属膜・強誘電体膜・半導体層（以下、MF
S という）構造がある。
【０００３】このうち１Tr・１Capa／１cellタイプのも
のは図６〜７に示されるように強誘電体キャパシタ１と
MOSFETのソースまたはドレインとを接続したものであ
る。なお、図６〜７において、２は強誘電体、３は下部
電極、４は拡散層、５はゲート電極、６は第１層間絶縁
膜、７は第２層間絶縁膜、８はAl配線層、９はフィール
ド酸化膜である。
のは図６〜７に示されるように強誘電体キャパシタ１と
MOSFETのソースまたはドレインとを接続したものであ
る。なお、図６〜７において、２は強誘電体、３は下部
電極、４は拡散層、５はゲート電極、６は第１層間絶縁
膜、７は第２層間絶縁膜、８はAl配線層、９はフィール
ド酸化膜である。
【０００４】この方式のものは、図８に示される強誘電
体のヒステリシスにおいて、ＡまたはＢの状態を判定す
るために一度Ｃまで電界がかけられる。そして、そのと
き流れる電流によりＡまたはＢを判定するものである。
体のヒステリシスにおいて、ＡまたはＢの状態を判定す
るために一度Ｃまで電界がかけられる。そして、そのと
き流れる電流によりＡまたはＢを判定するものである。
【０００５】つぎにMFS 構造は、図９に示されるよう
に、半導体基板12上に直接強誘電体膜11を形成し、該強
誘電体膜11の分極反転電荷により下部の半導体に反転層
を形成するというものである。なお図９において、10は
ゲート電極、13は不純物拡散領域でゲート領域とソース
領域を構成する。
に、半導体基板12上に直接強誘電体膜11を形成し、該強
誘電体膜11の分極反転電荷により下部の半導体に反転層
を形成するというものである。なお図９において、10は
ゲート電極、13は不純物拡散領域でゲート領域とソース
領域を構成する。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た強誘電体を使用した半導体記憶素子のうち１Tr・１Ca
pa／１cellタイプのものは、破壊読み出しであるうえ
に、ＡまたはＢを判定するために必要とされる残留分極
が比較的大きい（約10μC/cm2 は必要とされている）と
いう問題がある。
た強誘電体を使用した半導体記憶素子のうち１Tr・１Ca
pa／１cellタイプのものは、破壊読み出しであるうえ
に、ＡまたはＢを判定するために必要とされる残留分極
が比較的大きい（約10μC/cm2 は必要とされている）と
いう問題がある。
【０００７】一方、MFS 構造は、蓄積電荷量ではなく蓄
積電荷密度を必要とするため、電極面積を広く取る必要
がなく、したがって要求される残留分極も約１μC/cm2
以下と比較的小さい。
積電荷密度を必要とするため、電極面積を広く取る必要
がなく、したがって要求される残留分極も約１μC/cm2
以下と比較的小さい。
【０００８】しかしながら、半導体基板上に直接性質の
異なる強誘電体膜を形成するのは困難であり、このため
Ｆ／Ｓの界面に SiO2 などのバッファ層を設けることが
提案されている（特開昭50-57345号公報参照）。
異なる強誘電体膜を形成するのは困難であり、このため
Ｆ／Ｓの界面に SiO2 などのバッファ層を設けることが
提案されている（特開昭50-57345号公報参照）。
【０００９】しかし、バッファ層を設けると強誘電体と
バッファ層の積層コンデンサ構造となり、強誘電体にか
かる電圧が低下し、このため印加電圧を大きくしなけれ
ばならなくなるという問題がある。
バッファ層の積層コンデンサ構造となり、強誘電体にか
かる電圧が低下し、このため印加電圧を大きくしなけれ
ばならなくなるという問題がある。
【００１０】また、この構造では、バッファ層の有無に
かかわらず結晶性の良い強誘電体薄膜をうるのは困難で
ある。
かかわらず結晶性の良い強誘電体薄膜をうるのは困難で
ある。
【００１１】本発明は、叙上の事情に鑑み、前記従来技
術の有する欠点が解消された強誘電体使用の半導体記憶
素子を提供することを目的とする。すなわち本発明の目
的は、非破壊読み出しが可能であり、結晶性の良い強誘
電体膜が形成された半導体記憶素子を提供することであ
る。
術の有する欠点が解消された強誘電体使用の半導体記憶
素子を提供することを目的とする。すなわち本発明の目
的は、非破壊読み出しが可能であり、結晶性の良い強誘
電体膜が形成された半導体記憶素子を提供することであ
る。
【００１２】
【課題を解決するための手段】本発明の半導体記憶素子
は、第１導電型の半導体基板表面に間隔をおいて形成さ
れた２つの第２導電型の半導体領域のあいだの前記基板
表面に誘電体薄膜が設けられており、該誘電体薄膜上部
に導電膜が形成されゲート電極とした電界効果型トラン
ジスタと、強誘電体を２つの導電体電極ではさんだ強誘
電体キャパシタとを有する半導体記憶素子であって、前
記電界効果型トランジスタのゲート電極が前記強誘電体
層をはさむ２つの導電体電極の一方を共用してなること
を特徴としている。
は、第１導電型の半導体基板表面に間隔をおいて形成さ
れた２つの第２導電型の半導体領域のあいだの前記基板
表面に誘電体薄膜が設けられており、該誘電体薄膜上部
に導電膜が形成されゲート電極とした電界効果型トラン
ジスタと、強誘電体を２つの導電体電極ではさんだ強誘
電体キャパシタとを有する半導体記憶素子であって、前
記電界効果型トランジスタのゲート電極が前記強誘電体
層をはさむ２つの導電体電極の一方を共用してなること
を特徴としている。
【００１３】
【作用】本発明によれば、強誘電体キャパシタの一方の
電極とMOSFETのゲート電極とを共用するとともに、共用
電極から電極端子を取り出す構成としているため、信号
の書き込みにあたっては、強誘電体キャパシタの両電極
間に信号電圧を印加すればよく、低い電圧で書き込みが
できる。また読み出しにあたっては強誘電体キャパシタ
に蓄積された分極電荷がMOSFETのゲート絶縁膜で形成さ
れたキャパシタに転送されMOSFETのドレイン、ソース間
の導通、非導通状態で検出でき、分極電荷を破壊しない
で簡単に読み出すことができる。
電極とMOSFETのゲート電極とを共用するとともに、共用
電極から電極端子を取り出す構成としているため、信号
の書き込みにあたっては、強誘電体キャパシタの両電極
間に信号電圧を印加すればよく、低い電圧で書き込みが
できる。また読み出しにあたっては強誘電体キャパシタ
に蓄積された分極電荷がMOSFETのゲート絶縁膜で形成さ
れたキャパシタに転送されMOSFETのドレイン、ソース間
の導通、非導通状態で検出でき、分極電荷を破壊しない
で簡単に読み出すことができる。
【００１４】さらに本発明によれば、強誘電体膜をMOSF
ETのゲート絶縁膜とは別個にゲート電極上に形成するた
め、強誘電体膜の下地電極の材質を自由に選択でき、結
晶性の良い強誘電体膜を形成できる。
ETのゲート絶縁膜とは別個にゲート電極上に形成するた
め、強誘電体膜の下地電極の材質を自由に選択でき、結
晶性の良い強誘電体膜を形成できる。
【００１５】
【実施例】以下、添付図面に基づき本発明の半導体記憶
素子（以下、デバイスという）をさらに詳細に説明す
る。
素子（以下、デバイスという）をさらに詳細に説明す
る。
【００１６】本発明のデバイスの基本構成は、図１に示
されるように強誘電体キャパシタとMOSFETをそれぞれひ
とつずつ含むものである。ただ、従来の１Tr・１Capa／
１cell構造（図６〜７参照）のようにキャパシタとFET
のソースまたはドレインとを接続する構造ではなく、キ
ャパシタとゲート電極とを接続したものである。強誘電
体キャパシタによる蓄積電荷をゲート電極に伝えること
によりMOSFETの導通、非導通状態を切り替えられる。強
誘電体の残留分極による電荷を利用すれば、MOSFETの導
通、非導通状態を“１”、“０”とした不揮発性メモリ
の構成が可能である。
されるように強誘電体キャパシタとMOSFETをそれぞれひ
とつずつ含むものである。ただ、従来の１Tr・１Capa／
１cell構造（図６〜７参照）のようにキャパシタとFET
のソースまたはドレインとを接続する構造ではなく、キ
ャパシタとゲート電極とを接続したものである。強誘電
体キャパシタによる蓄積電荷をゲート電極に伝えること
によりMOSFETの導通、非導通状態を切り替えられる。強
誘電体の残留分極による電荷を利用すれば、MOSFETの導
通、非導通状態を“１”、“０”とした不揮発性メモリ
の構成が可能である。
【００１７】この方式では記憶を読み出すのに、図１の
ソース15とドレイン16のあいだが導通か非導通かを読み
取ることにより行うので、読み取りにより強誘電体キャ
パシタ１の分極状態を破壊することはない。また、この
構造においてもMOSFETのゲート酸化膜の下部に発生する
電荷密度を必要とするため、MFS 構造と同様に要求され
る残留分極は比較的小さくてよい。こうして、前述した
１Tr・１Capa／１cellタイプに対する問題を解決するこ
とができる。
ソース15とドレイン16のあいだが導通か非導通かを読み
取ることにより行うので、読み取りにより強誘電体キャ
パシタ１の分極状態を破壊することはない。また、この
構造においてもMOSFETのゲート酸化膜の下部に発生する
電荷密度を必要とするため、MFS 構造と同様に要求され
る残留分極は比較的小さくてよい。こうして、前述した
１Tr・１Capa／１cellタイプに対する問題を解決するこ
とができる。
【００１８】また本発明の構造では、半導体基板や半導
体基板上のバッファ層の上に強誘電体薄膜を直接成膜す
る必要がなく、下部電極の材質を選ぶことによって強誘
電体薄膜と下地との整合性をうることができる。たとえ
ば酸化物ペロブスカイト構造をもつPZT (PbZrTiO3 ）、
PLZT (PbLaZrTiO3 ）、 PbTiO3 などは、下地にPtを用
いると結晶性の良い膜がえられる。
体基板上のバッファ層の上に強誘電体薄膜を直接成膜す
る必要がなく、下部電極の材質を選ぶことによって強誘
電体薄膜と下地との整合性をうることができる。たとえ
ば酸化物ペロブスカイト構造をもつPZT (PbZrTiO3 ）、
PLZT (PbLaZrTiO3 ）、 PbTiO3 などは、下地にPtを用
いると結晶性の良い膜がえられる。
【００１９】また強誘電体キャパシタ１の一方の電極と
MOSFETのゲート電極との接続部にビットライン17を設け
ることにより、ワードライン14とビットライン17とのあ
いだの電圧を変化させることができ、これにより強誘電
体の分極反転を操作することができる。そのためMFIS構
造のように、絶縁膜を挿入した分印加電圧を大きくする
という必要がなくなり、低い電圧で記憶させることがで
きる。こうして、前述したMFS 構造に対する問題を解決
することができる。
MOSFETのゲート電極との接続部にビットライン17を設け
ることにより、ワードライン14とビットライン17とのあ
いだの電圧を変化させることができ、これにより強誘電
体の分極反転を操作することができる。そのためMFIS構
造のように、絶縁膜を挿入した分印加電圧を大きくする
という必要がなくなり、低い電圧で記憶させることがで
きる。こうして、前述したMFS 構造に対する問題を解決
することができる。
【００２０】また本発明においてはプロセスを簡略化す
るために強誘電体キャパシタの一方の電極とFET のゲー
ト電極をひとつの導電膜で共用している。すなわち、図
４に示されるようMFMIS(Metal-Ferroelectric-Metal-In
sulator-Semiconductor)構造となる。このばあい、強誘
電体(F) と絶縁膜(I) のあいだの金属膜(M) は絶縁膜
(I) にシリコン酸化膜を用いるばあいを考えて、２層以
上とし、最下層に絶縁膜(I) と整合性のよい不純物のド
ープされたポリシリコンやアモルファスシリコンなどを
用いることが好ましい。
るために強誘電体キャパシタの一方の電極とFET のゲー
ト電極をひとつの導電膜で共用している。すなわち、図
４に示されるようMFMIS(Metal-Ferroelectric-Metal-In
sulator-Semiconductor)構造となる。このばあい、強誘
電体(F) と絶縁膜(I) のあいだの金属膜(M) は絶縁膜
(I) にシリコン酸化膜を用いるばあいを考えて、２層以
上とし、最下層に絶縁膜(I) と整合性のよい不純物のド
ープされたポリシリコンやアモルファスシリコンなどを
用いることが好ましい。
【００２１】強誘電体材料としては、前述した酸化物ペ
ロブスカイト構造をもつPZT 、PLZTなどが強誘電性も強
いので理想的である。しかし成膜の難しさからみるとGe
TeやPbx Ge1-x Teのように簡単な結晶構造（NaCl型）で
結晶化温度の低い（250 ℃以下）、Ge元素を成分に有す
るものの方が良く、Siプロセスとの整合性、薄膜化の点
では酸化物ペロブスカイト構造のものよりも優れてい
る。
ロブスカイト構造をもつPZT 、PLZTなどが強誘電性も強
いので理想的である。しかし成膜の難しさからみるとGe
TeやPbx Ge1-x Teのように簡単な結晶構造（NaCl型）で
結晶化温度の低い（250 ℃以下）、Ge元素を成分に有す
るものの方が良く、Siプロセスとの整合性、薄膜化の点
では酸化物ペロブスカイト構造のものよりも優れてい
る。
【００２２】実施例 図２〜５は本発明のデバイスの一実施例のプロセスフロ
ーをあらわす断面説明図である。なお、図５は図４を90
°回転させた方向での断面説明図である。図２〜５にお
いて、18は半導体基板、19はFET のドレイン、ソース領
域を形成するための不純物拡散領域、20は素子間分離の
ためのフィールド酸化膜、21は層間絶縁膜、22はゲート
電極、23はゲート酸化膜、24は導電体電極（導電膜）、
25は強誘電体、26は配線層、27はパシベーション膜であ
る。
ーをあらわす断面説明図である。なお、図５は図４を90
°回転させた方向での断面説明図である。図２〜５にお
いて、18は半導体基板、19はFET のドレイン、ソース領
域を形成するための不純物拡散領域、20は素子間分離の
ためのフィールド酸化膜、21は層間絶縁膜、22はゲート
電極、23はゲート酸化膜、24は導電体電極（導電膜）、
25は強誘電体、26は配線層、27はパシベーション膜であ
る。
【００２３】本実施例ではFET のゲート電極と強誘電体
キャパシタの下部電極とが共用となっている。図２に示
されるステップでは、従来のMOSFET技術を用いて半導体
基板18上にフィールド酸化膜20、ゲート酸化膜23を形成
し、その上部に強誘電体キャパシタの下部電極兼ゲート
電極となる導電膜22を形成し、その上部に強誘電体25、
さらにその上部に上部電極となる導電膜24を形成した。
すなわち、半導体基板表面に薄い酸化膜23を熱酸化法に
より形成し、部分酸化法により素子分離用のフィールド
酸化膜20を形成した。そののち、酸化膜23上にLP-CVD法
によりゲート電極用のポリシリコンをPH3 ガスを混入し
て約680 ℃、約50分間の処理で約0.4μｍ厚の膜を形成
した。つぎにスパッタリング法によりPt金属膜を0.1 〜
0.6μｍ形成し、ゲート電極兼強誘電体キャパシタの下
部電極となる導電膜22を形成した。ついで強誘電体材料
のたとえばPZT をスパッタリング法で0.1 〜0.3 μｍ堆
積し、つづいて上部電極用Pt金属膜を下部電極のばあい
と同様に形成することにより、FET のゲート電極と強誘
電体キャパシタ部分を形成した。この導電膜の形成はCV
D 法やゾルーゲル法でもよい。ここで強誘電体25として
酸化物ペロブスカイト構造をもつPZT 系を用いるばあい
は、前述した理由により導電膜の材料としてPtを選択す
るのが好ましい。また下部電極となる導電膜22を２層の
積層構造としてもよい。たとえば、下側にポリシリコン
膜、強誘電体側にPt膜で形成したが、これは下地の酸化
膜との整合性を考えたもので、ポリシリコンの他に不純
物のドープされたアモルファスシリコンなどのシリコン
系の導電体で形成することもできる。
キャパシタの下部電極とが共用となっている。図２に示
されるステップでは、従来のMOSFET技術を用いて半導体
基板18上にフィールド酸化膜20、ゲート酸化膜23を形成
し、その上部に強誘電体キャパシタの下部電極兼ゲート
電極となる導電膜22を形成し、その上部に強誘電体25、
さらにその上部に上部電極となる導電膜24を形成した。
すなわち、半導体基板表面に薄い酸化膜23を熱酸化法に
より形成し、部分酸化法により素子分離用のフィールド
酸化膜20を形成した。そののち、酸化膜23上にLP-CVD法
によりゲート電極用のポリシリコンをPH3 ガスを混入し
て約680 ℃、約50分間の処理で約0.4μｍ厚の膜を形成
した。つぎにスパッタリング法によりPt金属膜を0.1 〜
0.6μｍ形成し、ゲート電極兼強誘電体キャパシタの下
部電極となる導電膜22を形成した。ついで強誘電体材料
のたとえばPZT をスパッタリング法で0.1 〜0.3 μｍ堆
積し、つづいて上部電極用Pt金属膜を下部電極のばあい
と同様に形成することにより、FET のゲート電極と強誘
電体キャパシタ部分を形成した。この導電膜の形成はCV
D 法やゾルーゲル法でもよい。ここで強誘電体25として
酸化物ペロブスカイト構造をもつPZT 系を用いるばあい
は、前述した理由により導電膜の材料としてPtを選択す
るのが好ましい。また下部電極となる導電膜22を２層の
積層構造としてもよい。たとえば、下側にポリシリコン
膜、強誘電体側にPt膜で形成したが、これは下地の酸化
膜との整合性を考えたもので、ポリシリコンの他に不純
物のドープされたアモルファスシリコンなどのシリコン
系の導電体で形成することもできる。
【００２４】ついで図３に示されるように電極および強
誘電体薄膜の不要部分をエッチング除去する加工をし、
不純物拡散領域19を形成した。加工の方法としては微細
化に適応しうる点よりイオンミリング、RIBE、RIE など
のドライエッチングの方が、ウェットエッチングを用い
るより好ましい。図４〜５は従来のMOSFET技術を用い
た、その後の工程をあらわしている。すなわち、半導体
基板上の露出している全面にたとえばCVD 法などでPSG
を約0.5 μｍ堆積し、層間絶縁膜21を形成した。そのの
ち、電極コンタクトのため、絶縁膜21を目抜き、スパッ
タリング法によりAl膜を0.5 〜１μｍ成膜しエッチング
によりAlの配線層26を形成した。その上にさらに、CVD
法などでPSG を１〜２μｍ堆積し、パッシベーション膜
27を形成して本発明の半導体記憶素子部分を形成した。
誘電体薄膜の不要部分をエッチング除去する加工をし、
不純物拡散領域19を形成した。加工の方法としては微細
化に適応しうる点よりイオンミリング、RIBE、RIE など
のドライエッチングの方が、ウェットエッチングを用い
るより好ましい。図４〜５は従来のMOSFET技術を用い
た、その後の工程をあらわしている。すなわち、半導体
基板上の露出している全面にたとえばCVD 法などでPSG
を約0.5 μｍ堆積し、層間絶縁膜21を形成した。そのの
ち、電極コンタクトのため、絶縁膜21を目抜き、スパッ
タリング法によりAl膜を0.5 〜１μｍ成膜しエッチング
によりAlの配線層26を形成した。その上にさらに、CVD
法などでPSG を１〜２μｍ堆積し、パッシベーション膜
27を形成して本発明の半導体記憶素子部分を形成した。
【００２５】
【発明の効果】以上説明したとおり、本発明のデバイス
によれば強誘電体キャパシタの一方の電極と電界効果型
トランジスタのゲート電極とを共用しており、かつ前記
共用された電極に外部電極端子が接続されているので、
書き込み時は低い電圧で行え、読み出し時には、強誘電
体の分極反転電荷によりMOSFETのゲートに反転層を形成
し、ドレイン、ソース間の導通、非導通状態を形成で
き、非破壊読み出しが可能である。また共用電極を２層
以上にすることにより、結晶性の良い強誘電体薄膜を有
するデバイスをうることができる。
によれば強誘電体キャパシタの一方の電極と電界効果型
トランジスタのゲート電極とを共用しており、かつ前記
共用された電極に外部電極端子が接続されているので、
書き込み時は低い電圧で行え、読み出し時には、強誘電
体の分極反転電荷によりMOSFETのゲートに反転層を形成
し、ドレイン、ソース間の導通、非導通状態を形成で
き、非破壊読み出しが可能である。また共用電極を２層
以上にすることにより、結晶性の良い強誘電体薄膜を有
するデバイスをうることができる。
【００２６】さらに、本発明ではゲート電極と強誘電体
キャパシタの一方の電極とを共用しているため製造工程
が少なく、容易に製造することができる。
キャパシタの一方の電極とを共用しているため製造工程
が少なく、容易に製造することができる。
【００２７】その結果、強誘電体キャパシタに蓄えられ
た電荷量により情報を記憶する半導体記憶素子の特性並
びに信頼性を大幅に向上できると共に、安価に製造する
ことができ、広範囲に利用できる効果がある。
た電荷量により情報を記憶する半導体記憶素子の特性並
びに信頼性を大幅に向上できると共に、安価に製造する
ことができ、広範囲に利用できる効果がある。
【図１】本発明のデバイスの一実施例の等価回路図であ
る。
る。
【図２】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図３】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図４】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図５】図４を90°回転させた方向での断面説明図であ
る。
る。
【図６】従来の１Tr・１Capa／１cellタイプの強誘電体
メモリの等価回路図である。
メモリの等価回路図である。
【図７】従来の１Tr・１Capa／１cellタイプの強誘電体
メモリの断面説明図である。
メモリの断面説明図である。
【図８】強誘電体のヒステリシスをあらわす図である。
【図９】従来のMFS 構造の強誘電体メモリの断面説明図
である。
である。
１ 強誘電体キャパシタ 14 ワードライン 15 ソース 16 ドレイン 17 ビットライン 18 半導体基板 19 不純物拡散領域 22 ゲート電極 24 導電体電極（導電膜） 25 強誘電体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/04 Ａ 9191−5Ｌ Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 第１導電型の半導体基板表面に間隔をお
いて形成された２つの第２導電型の半導体領域のあいだ
の前記基板表面に誘電体薄膜が設けられており、該誘電
体薄膜上部に導電膜が形成されゲート電極とした電界効
果型トランジスタと、強誘電体を２つの導電体電極では
さんだ強誘電体キャパシタとを有する半導体記憶素子で
あって、 前記電界効果型トランジスタのゲート電極が前記強誘電
体層をはさむ２つの導電体電極の一方を共用してなるこ
とを特徴とする半導体記憶素子。 - 【請求項２】 前記共用電極が２層以上の構造であり、
その最下層にSiを含む導電体膜を用いてなる請求項１記
載の半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24771591A JP3160325B2 (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24771591A JP3160325B2 (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590607A true JPH0590607A (ja) | 1993-04-09 |
| JP3160325B2 JP3160325B2 (ja) | 2001-04-25 |
Family
ID=17167595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24771591A Expired - Fee Related JP3160325B2 (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160325B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559733A (en) * | 1994-04-07 | 1996-09-24 | Symetrix Corporation | Memory with ferroelectric capacitor connectable to transistor gate |
| US5708284A (en) * | 1995-03-20 | 1998-01-13 | Sharp Kabushiki Kaisha | Non-volatile random access memory |
| US5753946A (en) * | 1995-02-22 | 1998-05-19 | Sony Corporation | Ferroelectric memory |
| WO2005122260A1 (ja) * | 2004-06-11 | 2005-12-22 | Fujitsu Limited | 容量素子、集積回路および電子装置 |
-
1991
- 1991-09-26 JP JP24771591A patent/JP3160325B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559733A (en) * | 1994-04-07 | 1996-09-24 | Symetrix Corporation | Memory with ferroelectric capacitor connectable to transistor gate |
| US5753946A (en) * | 1995-02-22 | 1998-05-19 | Sony Corporation | Ferroelectric memory |
| US5708284A (en) * | 1995-03-20 | 1998-01-13 | Sharp Kabushiki Kaisha | Non-volatile random access memory |
| WO2005122260A1 (ja) * | 2004-06-11 | 2005-12-22 | Fujitsu Limited | 容量素子、集積回路および電子装置 |
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| Publication number | Publication date |
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| JP3160325B2 (ja) | 2001-04-25 |
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