JP3194287B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3194287B2 JP3194287B2 JP01019092A JP1019092A JP3194287B2 JP 3194287 B2 JP3194287 B2 JP 3194287B2 JP 01019092 A JP01019092 A JP 01019092A JP 1019092 A JP1019092 A JP 1019092A JP 3194287 B2 JP3194287 B2 JP 3194287B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- capacitive element
- dielectric
- film
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 239000003990 capacitor Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 23
- 239000010409 thin film Substances 0.000 claims description 19
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 10
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 6
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 49
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 230000010287 polarization Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、主に、高誘電率誘電体
を基質とする薄膜を用いた半導体記憶装置の、特に容量
素子の構造に関する。
を基質とする薄膜を用いた半導体記憶装置の、特に容量
素子の構造に関する。
【０００２】
【従来の技術】従来の高誘電率誘電体を基質とする薄膜
を用いた半導体記憶装置としては、例えば米国特許４１
４９３０２のように、シリコン基板上に強誘電体からな
る容量素子を集積した構造や、米国特許３８３２７００
のようにＭＩＳ型トランジスタのゲート部分に強誘電体
膜を配置した不揮発性メモリなどの提案がなされてい
る。また、最近ではＭＯＳ型半導体装置に積層した構造
の不揮発性半導体記憶装置がＩＥＤＭ’８７ｐｐ．８５
０−８５１に提案されている。
を用いた半導体記憶装置としては、例えば米国特許４１
４９３０２のように、シリコン基板上に強誘電体からな
る容量素子を集積した構造や、米国特許３８３２７００
のようにＭＩＳ型トランジスタのゲート部分に強誘電体
膜を配置した不揮発性メモリなどの提案がなされてい
る。また、最近ではＭＯＳ型半導体装置に積層した構造
の不揮発性半導体記憶装置がＩＥＤＭ’８７ｐｐ．８５
０−８５１に提案されている。
【０００３】図３にＭＯＳ型半導体装置に強誘電体膜を
積層した構造の、不揮発性半導体記憶装置の一例を示
す。図３において、３０１はＰ型シリコン基板であり、
３０２は素子分離用のＬＯＣＯＳ酸化膜、３０３はソー
スとなるＮ型拡散層であり、３０４はドレインとなるＮ
型拡散層である。３０５はゲート電極であり、３０６は
層間絶縁膜である。３０７が強誘電体を用いた高誘電率
誘電体膜であり、下部電極３０８と上部電極３０９によ
り挟まれ、容量素子を構成している。３１０は第２層間
絶縁膜であり、３１１が配線電極である。
積層した構造の、不揮発性半導体記憶装置の一例を示
す。図３において、３０１はＰ型シリコン基板であり、
３０２は素子分離用のＬＯＣＯＳ酸化膜、３０３はソー
スとなるＮ型拡散層であり、３０４はドレインとなるＮ
型拡散層である。３０５はゲート電極であり、３０６は
層間絶縁膜である。３０７が強誘電体を用いた高誘電率
誘電体膜であり、下部電極３０８と上部電極３０９によ
り挟まれ、容量素子を構成している。３１０は第２層間
絶縁膜であり、３１１が配線電極である。
【０００４】
【発明が解決しようとする課題】このように半導体基板
上に、下部電極３０８、強誘電体を用いた高誘電率誘電
体膜３０７、上部電極３０９を積層した構造を実現する
ためには、下部電極３０８上に、高誘電率膜３０７とし
て、例えばチタン酸ジルコン酸鉛（以下ＰＺＴとする）
をスパッタ法やゾル−ゲル法等により形成した後、上部
電極を形成する必要がある。したがって、下部電極３０
８と高誘電率誘電体膜３０７との界面近傍と、上部電極
３０９と高誘電率誘電体膜３０７との界面近傍との間に
は、必然的に結晶構造や化学量組成に差異が生じる。特
にそれが顕著に現われるのは、現在一般的に行われてい
る、上部電極３０９の形成より前に、アニールやエピタ
キシャル成長などの方法によって、高誘電率誘電体膜３
０７の結晶化を行う場合である。なぜなら、下部電極３
０８の材質や結晶構造によって高誘電率誘電体膜３０７
の結晶成長が支配されるからである。
上に、下部電極３０８、強誘電体を用いた高誘電率誘電
体膜３０７、上部電極３０９を積層した構造を実現する
ためには、下部電極３０８上に、高誘電率膜３０７とし
て、例えばチタン酸ジルコン酸鉛（以下ＰＺＴとする）
をスパッタ法やゾル−ゲル法等により形成した後、上部
電極を形成する必要がある。したがって、下部電極３０
８と高誘電率誘電体膜３０７との界面近傍と、上部電極
３０９と高誘電率誘電体膜３０７との界面近傍との間に
は、必然的に結晶構造や化学量組成に差異が生じる。特
にそれが顕著に現われるのは、現在一般的に行われてい
る、上部電極３０９の形成より前に、アニールやエピタ
キシャル成長などの方法によって、高誘電率誘電体膜３
０７の結晶化を行う場合である。なぜなら、下部電極３
０８の材質や結晶構造によって高誘電率誘電体膜３０７
の結晶成長が支配されるからである。
【０００５】このような強誘電体を用いた高誘電率誘電
体膜と電極との間の界面近傍の非対称性は、容量素子と
しての、ヒステリシス曲線の非対称性を生む。したがっ
て、特に自発分極の方向を記憶情報として利用した記憶
素子などでは、書き込み／読み出しの際に分極方向、即
ち記憶内容によって難易が生じ、場合によっては、一方
の分極方向は読み出せるが、逆方向では読み出せないと
いうような状況も生じる。これは、容量素子の面積を大
きくして容量を増やすことで、ある程度回避されるが、
高集積化は不可能である。
体膜と電極との間の界面近傍の非対称性は、容量素子と
しての、ヒステリシス曲線の非対称性を生む。したがっ
て、特に自発分極の方向を記憶情報として利用した記憶
素子などでは、書き込み／読み出しの際に分極方向、即
ち記憶内容によって難易が生じ、場合によっては、一方
の分極方向は読み出せるが、逆方向では読み出せないと
いうような状況も生じる。これは、容量素子の面積を大
きくして容量を増やすことで、ある程度回避されるが、
高集積化は不可能である。
【０００６】そこで本発明はこのような課題を解決する
もので、その目的とするところは、上述のような、高誘
電率誘電体膜と電極との界面近傍の非対称性を打ち消す
ことにより、高誘電率誘電体を基質とする薄膜を用いた
半導体記憶装置における、書き込み／読み出しを容易に
し、さらに高密度化を可能にする事を目的とする。
もので、その目的とするところは、上述のような、高誘
電率誘電体膜と電極との界面近傍の非対称性を打ち消す
ことにより、高誘電率誘電体を基質とする薄膜を用いた
半導体記憶装置における、書き込み／読み出しを容易に
し、さらに高密度化を可能にする事を目的とする。
【０００７】
【課題を解決するための手段】本発明は、高誘電率誘電
体を基質とする薄膜を用いた容量素子が、半導体基体の
主表面上または内部に形成された半導体記憶装置におい
て、前記容量素子が、並列接続された２個以上の、高誘
電率誘電体を基質とする薄膜を用いた単一の容量素子か
ら成り、かつ１個の前記単一の容量素子に包含される、
該容量素子の上層に位置する電極が、並列接続された別
の単一の容量素子に包含される、該容量素子の下層に位
置する電極と電気的に接続されて成ることを特徴とす
る。
体を基質とする薄膜を用いた容量素子が、半導体基体の
主表面上または内部に形成された半導体記憶装置におい
て、前記容量素子が、並列接続された２個以上の、高誘
電率誘電体を基質とする薄膜を用いた単一の容量素子か
ら成り、かつ１個の前記単一の容量素子に包含される、
該容量素子の上層に位置する電極が、並列接続された別
の単一の容量素子に包含される、該容量素子の下層に位
置する電極と電気的に接続されて成ることを特徴とす
る。
【０００８】また、本発明は、高誘電率誘電体を基質と
する誘電体薄膜を用いた容量素子が、半導体基体の主表
面上または内部に形成された半導体記憶装置において、
前記容量素子が、第一電極と第二電極によって挟まれた
第一の誘電体薄膜と、該第二電極上に形成され、第二電
極と第三電極によって挟まれた第二の誘電体薄膜とを少
なくとも備え、前記第一電極と前記第三電極が電気的に
接続されたことを特徴とする。また、本発明は、前記高
誘電率誘電体を基質とする薄膜が、チタン酸ジルコン酸
鉛（ＰＺＴ）、ランタン含有のチタン酸ジルコン酸鉛
（ＰＬＺＴ）、チタン酸ストロンチウム（SrTiO3）のう
ち何れかを主たる成分であってもよい。
する誘電体薄膜を用いた容量素子が、半導体基体の主表
面上または内部に形成された半導体記憶装置において、
前記容量素子が、第一電極と第二電極によって挟まれた
第一の誘電体薄膜と、該第二電極上に形成され、第二電
極と第三電極によって挟まれた第二の誘電体薄膜とを少
なくとも備え、前記第一電極と前記第三電極が電気的に
接続されたことを特徴とする。また、本発明は、前記高
誘電率誘電体を基質とする薄膜が、チタン酸ジルコン酸
鉛（ＰＺＴ）、ランタン含有のチタン酸ジルコン酸鉛
（ＰＬＺＴ）、チタン酸ストロンチウム（SrTiO3）のう
ち何れかを主たる成分であってもよい。
【０００９】
【実施例】図１（ａ）は、本発明の半導体記憶装置の第
１の実施例における主要平面図であり、図１（ｂ）は図
１（ａ）のＡ−Ａ’における断面図であり、図１（ｃ）
は等価回路である。図２は、本発明の半導体記憶装置の
第２の実施例における主要断面図である。
１の実施例における主要平面図であり、図１（ｂ）は図
１（ａ）のＡ−Ａ’における断面図であり、図１（ｃ）
は等価回路である。図２は、本発明の半導体記憶装置の
第２の実施例における主要断面図である。
【００１０】以下、まず、図１にしたがい、第１の実施
例として、２個の容量素子を並列に接続した例につい
て、本発明の半導体記憶装置を説明する。
例として、２個の容量素子を並列に接続した例につい
て、本発明の半導体記憶装置を説明する。
【００１１】１０１は半導体基板であり、例えばシリコ
ンを用いる。１０２は素子分離膜であり、半導体基板１
０１を熱酸化して例えば５０００オングストロームの二
酸化硅素を形成する。１０３は第１の容量素子の下層に
位置する電極（以下下部電極とする）であり、例えば１
０００オングストロームの白金を用いる。１０４は第２
の容量素子の下部電極であり、１０３と同様に、例えば
１０００オングストロームの白金を用いる。１０５は第
１の容量素子の誘電体となる、高誘電率誘電体膜であ
り、ここでは３０００オングストロームの、強誘電性を
持つチタン酸ジルコン酸鉛（以下ＰＺＴとする）を用い
る。１０６は第２の容量素子の誘電体となる、高誘電率
誘電体膜であり、１０５と同様に３０００オングストロ
ームのＰＺＴを用いる。１０７は第１の容量素子の上層
に位置する電極（以下上部電極とする）であり、例えば
１０００オングストロームの金を用いる。１０８は第２
の容量素子の上部電極であり、１０７と同様に１０００
オングストロームの金を用いる。
ンを用いる。１０２は素子分離膜であり、半導体基板１
０１を熱酸化して例えば５０００オングストロームの二
酸化硅素を形成する。１０３は第１の容量素子の下層に
位置する電極（以下下部電極とする）であり、例えば１
０００オングストロームの白金を用いる。１０４は第２
の容量素子の下部電極であり、１０３と同様に、例えば
１０００オングストロームの白金を用いる。１０５は第
１の容量素子の誘電体となる、高誘電率誘電体膜であ
り、ここでは３０００オングストロームの、強誘電性を
持つチタン酸ジルコン酸鉛（以下ＰＺＴとする）を用い
る。１０６は第２の容量素子の誘電体となる、高誘電率
誘電体膜であり、１０５と同様に３０００オングストロ
ームのＰＺＴを用いる。１０７は第１の容量素子の上層
に位置する電極（以下上部電極とする）であり、例えば
１０００オングストロームの金を用いる。１０８は第２
の容量素子の上部電極であり、１０７と同様に１０００
オングストロームの金を用いる。
【００１２】ここで、本実施例のような構成において
は、第１の容量素子の下部電極１０３と第２の容量素子
の下部電極１０４とは同一の材料であることが望まし
く、また、第１の容量素子の上部電極１０７と第２の容
量素子の上部電極１０８とは同一の材料であることが望
ましい。また、第１の容量素子の有効面積（本実施例に
おいては上部電極１０７の面積）と、第２の容量素子の
有効面積（本実施例においては上部電極１０８の面積）
とは同一であることが望ましい。
は、第１の容量素子の下部電極１０３と第２の容量素子
の下部電極１０４とは同一の材料であることが望まし
く、また、第１の容量素子の上部電極１０７と第２の容
量素子の上部電極１０８とは同一の材料であることが望
ましい。また、第１の容量素子の有効面積（本実施例に
おいては上部電極１０７の面積）と、第２の容量素子の
有効面積（本実施例においては上部電極１０８の面積）
とは同一であることが望ましい。
【００１３】１０９は層間絶縁膜であり、例えば５００
０オングストロームの二酸化硅素を用いる。１１０は第
１の容量素子の上部電極１０７と、第２の容量素子の下
部電極１０４とを接続し、引き出すための配線電極であ
り、例えば６０００オングストロームのアルミニウムを
用いる。１１１は第１の容量素子の下部電極１０４と、
第２の容量素子の上部電極１０８とを接続し、引き出す
ための配線電極であり、例えば６０００オングストロー
ムのアルミニウムを用いる。
０オングストロームの二酸化硅素を用いる。１１０は第
１の容量素子の上部電極１０７と、第２の容量素子の下
部電極１０４とを接続し、引き出すための配線電極であ
り、例えば６０００オングストロームのアルミニウムを
用いる。１１１は第１の容量素子の下部電極１０４と、
第２の容量素子の上部電極１０８とを接続し、引き出す
ための配線電極であり、例えば６０００オングストロー
ムのアルミニウムを用いる。
【００１４】以上のような構造をもって、本発明による
第１の実施例とする。
第１の実施例とする。
【００１５】さて、このように容量素子が形成された場
合、各個の容量素子は、そのヒステリシス曲線に非対称
性をもつ。しかしながら、本実施例においては第１の容
量素子と第２の容量素子は全く同等に作られていること
から、その非対称性も全く同等であり、互いに逆方向に
並列接続されていることによって、全体としては非対称
性が打ち消される。また、第１の容量素子と第２の容量
素子とが同等でない場合においても、完全にではないが
非対称性が打ち消されることは同様である。
合、各個の容量素子は、そのヒステリシス曲線に非対称
性をもつ。しかしながら、本実施例においては第１の容
量素子と第２の容量素子は全く同等に作られていること
から、その非対称性も全く同等であり、互いに逆方向に
並列接続されていることによって、全体としては非対称
性が打ち消される。また、第１の容量素子と第２の容量
素子とが同等でない場合においても、完全にではないが
非対称性が打ち消されることは同様である。
【００１６】本実施例においては、配線電極１１０、及
び１１１で配線される前の状態では、第１の容量素子と
第２の容量素子は、ともに＋１０μＣ／ｃｍ2、−５μ
Ｃ／ｃｍ2の自発分極を持っていた。しかし、配線電極
１１０、及び１１１で逆方向に並列接続した後には、全
体として、＋７．５μＣ／ｃｍ2、−７．５μＣ／ｃｍ2
となり、対称的な分極特性が得ることができた。
び１１１で配線される前の状態では、第１の容量素子と
第２の容量素子は、ともに＋１０μＣ／ｃｍ2、−５μ
Ｃ／ｃｍ2の自発分極を持っていた。しかし、配線電極
１１０、及び１１１で逆方向に並列接続した後には、全
体として、＋７．５μＣ／ｃｍ2、−７．５μＣ／ｃｍ2
となり、対称的な分極特性が得ることができた。
【００１７】次に、図２にしたがい、第２の実施例とし
て、４個の容量素子を積層して並列に接続した例につい
て、本発明の半導体記憶装置を説明する。
て、４個の容量素子を積層して並列に接続した例につい
て、本発明の半導体記憶装置を説明する。
【００１８】２０１は半導体基板であり、例えばＰ型シ
リコン・ウェハを用いる。２０２はフィールド酸化膜で
あり、例えば熱酸化法により二酸化硅素を５０００オン
グストローム形成する。２０３は高誘電率誘電体薄膜を
用いた容量素子の、第１の電極であり、例えば１０００
オングストロームの白金を用いる。２０４は第１の高誘
電率誘電体薄膜であり、例えば強誘電体であるチタン酸
ジルコン酸鉛を、ゾル−ゲル法により２０００オングス
トローム形成し、５００℃の熱処理により結晶化させ
る。２０５は第２の電極であり、第１の電極２０３と同
様に１０００オングストロームの白金を用いる。２０６
は第２の強誘電体膜であり、２０４と同様に形成する。
第３の電極２０７、第３の高誘電率誘電体膜２０８、第
４の電極２０９、第４の高誘電率誘電体膜２１０、第５
の電極１１１も同様にして積層させる。
リコン・ウェハを用いる。２０２はフィールド酸化膜で
あり、例えば熱酸化法により二酸化硅素を５０００オン
グストローム形成する。２０３は高誘電率誘電体薄膜を
用いた容量素子の、第１の電極であり、例えば１０００
オングストロームの白金を用いる。２０４は第１の高誘
電率誘電体薄膜であり、例えば強誘電体であるチタン酸
ジルコン酸鉛を、ゾル−ゲル法により２０００オングス
トローム形成し、５００℃の熱処理により結晶化させ
る。２０５は第２の電極であり、第１の電極２０３と同
様に１０００オングストロームの白金を用いる。２０６
は第２の強誘電体膜であり、２０４と同様に形成する。
第３の電極２０７、第３の高誘電率誘電体膜２０８、第
４の電極２０９、第４の高誘電率誘電体膜２１０、第５
の電極１１１も同様にして積層させる。
【００１９】ここで、第１の電極２０３と第３の電極２
０７と第５の電極２１０とは、電気的に相互に接続され
るよう形成されなければならず、第２の電極２０５と第
４の電極２０９とは、電気的に相互に接続されるよう形
成されなければならない。本実施例においては、直接電
極同志を接触させた構造であるが、別の配線を用いて接
続してもよい。
０７と第５の電極２１０とは、電気的に相互に接続され
るよう形成されなければならず、第２の電極２０５と第
４の電極２０９とは、電気的に相互に接続されるよう形
成されなければならない。本実施例においては、直接電
極同志を接触させた構造であるが、別の配線を用いて接
続してもよい。
【００２０】また、第１の電極２０３と第２の電極２０
５との対向する部分の面積（即ち、第１の高誘電率誘電
体膜２０４を誘電体とする容量素子の有効面積）と、第
２の電極２０５と第３の電極２０７との対向する部分の
面積（即ち、第２の高誘電率誘電体膜２０６を誘電体と
する容量素子の有効面積）と、第３の電極２０７と第４
の電極２０９との対向する部分の面積（即ち、第３の高
誘電率誘電体膜２０８を誘電体とする容量素子の有効面
積）と、第４の電極２０９と第５の電極２１１との対向
する部分の面積（即ち、第４の高誘電率誘電体膜２１０
を誘電体とする容量素子の有効面積）とが、同一の面積
となるよう各電極を配置することが望ましい。
５との対向する部分の面積（即ち、第１の高誘電率誘電
体膜２０４を誘電体とする容量素子の有効面積）と、第
２の電極２０５と第３の電極２０７との対向する部分の
面積（即ち、第２の高誘電率誘電体膜２０６を誘電体と
する容量素子の有効面積）と、第３の電極２０７と第４
の電極２０９との対向する部分の面積（即ち、第３の高
誘電率誘電体膜２０８を誘電体とする容量素子の有効面
積）と、第４の電極２０９と第５の電極２１１との対向
する部分の面積（即ち、第４の高誘電率誘電体膜２１０
を誘電体とする容量素子の有効面積）とが、同一の面積
となるよう各電極を配置することが望ましい。
【００２１】また、第１の高誘電率誘電体膜２０４と、
第２の高誘電率誘電体膜２０６と第３の高誘電率誘電体
膜２０８と第１の高誘電率誘電体膜２１０とは、少なく
ともその有効面積内においては、同一の膜厚であること
が望ましい。
第２の高誘電率誘電体膜２０６と第３の高誘電率誘電体
膜２０８と第１の高誘電率誘電体膜２１０とは、少なく
ともその有効面積内においては、同一の膜厚であること
が望ましい。
【００２２】また、各電極は、すべて同一の膜厚、同一
の材質であることが望ましい。
の材質であることが望ましい。
【００２３】２１１は容量素子と配線層を絶縁する層間
絶縁膜であり、例えば５０００オングストロームの二酸
化硅素を用いる。２１２、及び２１３は容量素子と、別
の素子、例えばトランジスタなどとを接続するための配
線電極であり、例えば５０００オングストロームのアル
ミニウムを用いる。
絶縁膜であり、例えば５０００オングストロームの二酸
化硅素を用いる。２１２、及び２１３は容量素子と、別
の素子、例えばトランジスタなどとを接続するための配
線電極であり、例えば５０００オングストロームのアル
ミニウムを用いる。
【００２４】以上のような構造においては、第１の高誘
電率誘電体膜の下部電極は、第１の電極２０３であり、
同上部電極は第２の電極２０５であり（以下これらを第
１の容量素子とする。）、 第２の高誘電率誘電体膜の
下部電極は、第２の電極２０５であり、同上部電極は第
３の電極１０７であり（以下これらを第２の容量素子と
する。）、第３の高誘電率誘電体膜の下部電極は、第３
の電極２０７であり、同上部電極は第４の電極２０９で
あり（以下これらを第３の容量素子とする。）、第４の
高誘電率誘電体膜の下部電極は、第４の電極２０９であ
り、同上部電極は第５の電極２１１である（以下これら
を第４の容量素子とする。）。
電率誘電体膜の下部電極は、第１の電極２０３であり、
同上部電極は第２の電極２０５であり（以下これらを第
１の容量素子とする。）、 第２の高誘電率誘電体膜の
下部電極は、第２の電極２０５であり、同上部電極は第
３の電極１０７であり（以下これらを第２の容量素子と
する。）、第３の高誘電率誘電体膜の下部電極は、第３
の電極２０７であり、同上部電極は第４の電極２０９で
あり（以下これらを第３の容量素子とする。）、第４の
高誘電率誘電体膜の下部電極は、第４の電極２０９であ
り、同上部電極は第５の電極２１１である（以下これら
を第４の容量素子とする。）。
【００２５】以上のような構造をもって、本発明による
第２の実施例とする。
第２の実施例とする。
【００２６】本実施例によれば、同一の占有面積内に置
いて、１個の容量素子を具備する場合に比して、４倍の
電荷容量を得ることができる。
いて、１個の容量素子を具備する場合に比して、４倍の
電荷容量を得ることができる。
【００２７】さらに、このように容量素子が積層された
場合、各容量素子は、そのヒステリシス曲線に非対称性
をもつが、本実施例においては、第２、及び第４の容量
素子は、第１、及び第３の容量素子に対して逆方向に並
列接続されているので、各個の容量素子のもつヒステリ
シス曲線の非対称性は、全体としては打ち消され、第１
の実施例と同様に対称的なヒステリシス曲線を得ること
ができる。
場合、各容量素子は、そのヒステリシス曲線に非対称性
をもつが、本実施例においては、第２、及び第４の容量
素子は、第１、及び第３の容量素子に対して逆方向に並
列接続されているので、各個の容量素子のもつヒステリ
シス曲線の非対称性は、全体としては打ち消され、第１
の実施例と同様に対称的なヒステリシス曲線を得ること
ができる。
【００２８】また、各容量素子の有効面積や、各電極の
材質、膜厚が同一でない場合でも、第１の実施例で述べ
たように、完全にではないが、非対称性は打ち消され
る。
材質、膜厚が同一でない場合でも、第１の実施例で述べ
たように、完全にではないが、非対称性は打ち消され
る。
【００２９】
【発明の効果】本発明によれば、高誘電率誘電体膜を用
いた容量素子の、分極特性の電界に対する非対称性をな
くしたことにより、容量素子に蓄積される情報の読みだ
し／書き込みが容易となり、また、同一容量で占有面積
を小さくした事により、高密度な半導体記憶装置を実現
できるという効果を有する。
いた容量素子の、分極特性の電界に対する非対称性をな
くしたことにより、容量素子に蓄積される情報の読みだ
し／書き込みが容易となり、また、同一容量で占有面積
を小さくした事により、高密度な半導体記憶装置を実現
できるという効果を有する。
【図１】本発明の第１の実施例による、半導体記憶装置
の主要平面図、主要断面図及び等価回路である。
の主要平面図、主要断面図及び等価回路である。
【図２】本発明の第２の実施例による、半導体記憶装置
の主要断面図である。
の主要断面図である。
【図３】従来の技術による、半導体記憶装置の主要断面
図。
図。
１０１ 半導体基板 １０２ 素子分離酸化膜 １０３ 第１の容量素子の下部電極 １０４ 第２の容量素子の下部電極 １０５ 第１の容量素子の高誘電率誘電体薄膜 １０６ 第２の容量素子の高誘電率誘電体薄膜 １０７ 第１の容量素子の上部電極 １０８ 第２の容量素子の上部電極 １０９ 層間絶縁膜 １１０ 配線電極 １１１ 配線電極 ２０１ 半導体基板 ２０２ フィールド酸化膜 ２０３ 第１電極 ２０４ 第１強誘電体膜 ２０５ 第２電極 ２０６ 第２強誘電体膜 ２０７ 第３電極 ２０８ 第３強誘電体膜 ２０９ 第４電極 ２１０ 第４強誘電体膜 ２１１ 第５電極 ２１２ 層間絶縁膜 ２１３ 配線電極 ３０１ 半導体基板 ３０２ 素子分離膜 ３０３ ソース領域 ３０４ ドレイン領域 ３０５ ゲート電極 ３０６ 第１層間絶縁膜 ３０７ 強誘電体膜 ３０８ 下部電極 ３０９ 上部電極 ３１０ 第２層間絶縁膜 ３１１ 配線電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 高誘電率誘電体を基質とする薄膜を用い
た容量素子が、半導体基体の主表面上または内部に形成
された半導体記憶装置において、前記容量素子が、並列
接続された２個以上の、高誘電率誘電体を基質とする薄
膜を用いた単一の容量素子から成り、かつ１個の前記単
一の容量素子に包含される、該容量素子の上層に位置す
る電極が、並列接続された別の単一の容量素子に包含さ
れる、該容量素子の下層に位置する電極と電気的に接続
されて成ることを特徴とする、半導体記憶装置。 - 【請求項２】高誘電率誘電体を基質とする誘電体薄膜を
用いた容量素子が、半導体基体の主表面上または内部に
形成された半導体記憶装置において、前記容量素子が、第一電極と第二電極によって挟まれた
第一の誘電体薄膜と、該第二電極上に形成され、第二電
極と第三電極によって挟まれた第二の誘電体薄膜とを少
なくとも備え、前記第一電極と前記第三電極が電気的に
接続されたことを特徴とする半導体記憶装置。 - 【請求項３】 前記高誘電率誘電体を基質とする薄膜
が、チタン酸ジルコン酸鉛（ＰＺＴ）、ランタン含有の
チタン酸ジルコン酸鉛（ＰＬＺＴ）、チタン酸ストロン
チウム（SrTiO3）のうち何れかを主たる成分とすること
を特徴とする、請求項１及び請求項２記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01019092A JP3194287B2 (ja) | 1992-01-23 | 1992-01-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01019092A JP3194287B2 (ja) | 1992-01-23 | 1992-01-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198820A JPH05198820A (ja) | 1993-08-06 |
| JP3194287B2 true JP3194287B2 (ja) | 2001-07-30 |
Family
ID=11743374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01019092A Expired - Fee Related JP3194287B2 (ja) | 1992-01-23 | 1992-01-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3194287B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217381A (ja) | 2000-11-20 | 2002-08-02 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1992
- 1992-01-23 JP JP01019092A patent/JP3194287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198820A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2723386B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| KR100406536B1 (ko) | 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법 | |
| JP3251778B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH09205181A (ja) | 半導体装置 | |
| JP3249470B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP3098629B2 (ja) | 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム | |
| US6121649A (en) | Semiconductor device with ferroelectric capacitors | |
| JP3274326B2 (ja) | 半導体装置およびその製造方法 | |
| JP3299837B2 (ja) | 半導体記憶装置 | |
| JPH10242410A (ja) | 半導体メモリセル及びその作製方法 | |
| JP2001196548A (ja) | 半導体装置 | |
| JPH05129625A (ja) | 半導体記憶装置 | |
| JPH10256508A (ja) | 半導体メモリ及びその作製方法 | |
| JP3194287B2 (ja) | 半導体記憶装置 | |
| JP3160324B2 (ja) | 半導体記憶素子 | |
| WO1992002955A1 (en) | Semiconductor device | |
| JPH0575057A (ja) | 半導体記憶装置 | |
| KR100410716B1 (ko) | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 | |
| TW200304696A (en) | Semiconductor device and method of manufacturing the same | |
| JP3160325B2 (ja) | 半導体記憶素子 | |
| JPH05190797A (ja) | 半導体記憶装置 | |
| JP3111416B2 (ja) | 半導体装置 | |
| JP3559486B2 (ja) | 半導体記憶素子 | |
| WO1992002049A1 (en) | Semiconductor device | |
| JP3120477B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090601 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100601 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |