JPH09205181A - 半導体装置 - Google Patents

半導体装置

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JPH09205181A
JPH09205181A JP8032858A JP3285896A JPH09205181A JP H09205181 A JPH09205181 A JP H09205181A JP 8032858 A JP8032858 A JP 8032858A JP 3285896 A JP3285896 A JP 3285896A JP H09205181 A JPH09205181 A JP H09205181A
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JP
Japan
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ferroelectric
gate
electrode
area
ferroelectric capacitor
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JP8032858A
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English (en)
Inventor
Arimitsu Kato
有光 加藤
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Abstract

(57)【要約】 【課題】 ＭＩＳＦＥＴのゲート電極に強誘電体容量が
接続された構造の不揮発性メモリ素子の読み出し時のノ
イズ耐性を向上させる。 【解決手段】 ２つの電極７，９に挟まれた部分に強誘
電体（ＰＺＴ）８を含む強誘電体容量と、電界効果トラ
ンジスタとから成り、電界効果トランジスタのゲート電
極４と強誘電体容量の一方の電極７とを接続した半導体
装置において、強誘電体容量の電極９の面積を、電界効
果トランジスタのゲートパターンの面積（領域Ｂ）また
は電界効果トランジスタの活性領域上のゲート面積（領
域Ａ）より小さくした。電極９の面積をゲート面積より
小さくしたので、強誘電体容量の容量値が小さくなり強
誘電体８にかかる電圧が大きくなる。これにより、強誘
電体８にかかる電界も大きくなり分極が大きくなる。ゲ
ート絶縁膜３にかかる電圧が減少するため、ゲート絶縁
膜の耐圧に余裕ができ印加電圧を上げることが可能とな
り、さらに分極量を大きくすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に強誘電体容量と電界効果トランジスタのゲート電極
を接続した構造の不揮発性メモリ素子に用いられる半導
体装置に関するものである。
【０００２】
【従来の技術】従来より、ＭＩＳ型電界効果トランジス
タ（以下、ＭＩＳＦＥＴ：metal insulator semiconduc
tor field effect transistor）のゲート電極と強誘電
体容量とを接続した構造の不揮発性メモリ素子が提案さ
れている。
【０００３】図２はその回路図の一例を示し、図２の例
では、ＭＩＳＦＥＴのゲート電極と強誘電体容量の電極
の一方が接続されている。強誘電体は電圧を加えること
により分極を起こすため、強誘電体容量の２つの電極の
うちＭＩＳＦＥＴと接続されていない側の電極と、シリ
コン基板またはソース領域またはドレイン領域との間に
電圧を加えることにより、強誘電体容量部の強誘電体膜
を分極させることができる。このとき分極の方向により
シリコン基板表面に電荷が引きつけられたり、退けられ
たりするため、このＭＩＳＦＥＴのしきい値電圧が変化
し、ソース・ドレイン間の電流の変化をみることで記憶
状態を読み取ることができる。さらに分極した後、印加
電圧を取り除いても強誘電体の性質として残留分極が残
るため、しきい値電圧が変化したままとなる。これらの
記憶性と不揮発性を利用して、不揮発性メモリ素子を構
成することができる。読み出し時のノイズ耐性を考える
と、チャネル部の電荷密度の分極方向による変化は大き
い方が望ましい。
【０００４】図３のように強誘電体容量の一方の電極と
ＭＩＳＦＥＴのゲート電極との接続部に配線が接続され
ている場合、たとえば別のＭＩＳＦＥＴのドレインが前
記接続部に接続されており電圧印加時にその別のＭＩＳ
ＦＥＴがオフ状態で高抵抗とする場合は、前述のように
分極を起こさせることができ不揮発性メモリ素子が構成
できる。
【０００５】図１８に特開平４−１７７６９９号で提案
された不揮発性メモリセル構造を示す。この構造では半
導体基板上のＭＩＳＦＥＴ１６のゲート電極に強誘電体
容量１５の電極の一方が接続されており、強誘電体容量
１５のもう一方の電極に非線形導電素子（ＭＩＭ）１４
が接続されている。非線形導電素子１４と半導体基板と
の間に電圧を印加し、強誘電体１５を分極させることで
データを書き込み、ソース・ドレイン間の電流が分極の
程度方向で変化することを利用してデータを読み出す。
【０００６】図１９に特開平５−１５４０７７号で提案
された不揮発性メモリ装置の断面構造を示す。この装置
は、図に示すように、上から順に、上部電極白金１８、
強誘電体１９、下部白金２０、高誘電体２１、半導体の
構造になっている。この場合は上部導体と基板との間に
電圧を印加し強誘電体を分極させることでデータを書き
込む。
【０００７】図１８，１９の従来技術では強誘電体容量
面積とＭＩＳＦＥＴのゲート面積についての制限はな
い。
【０００８】次に、上記と類似の構造で下部電極に電圧
を印加する使用方法のものを２つ示す。図２０に特開平
３−３２０６６号で提案された不揮発性メモリ装置の断
面構造を示す。この構造では半導体基板上にゲート絶縁
膜であるシリコン酸化膜５が形成され、その上に下部電
極２７、強誘電体容量２６、上部電極２５の順に形成さ
れている。そして下部電極２７が強誘電体容量２６の一
方の電極とＭＩＳＦＥＴのゲート電力を兼ねている。上
部電極２５と下部電極２７との間に電圧をかけて強誘電
体容量２６を分極させる。
【０００９】図２１に特開平５−３０４２９９号で提案
された不揮発性メモリ素子の断面構造を示す。この構造
では、上部電極３４、強誘電体３３、下部電極３２、絶
縁体３１、半導体基板１の順に形成され、下部電極３２
と上部電極３４との間に電圧を印加することにより強誘
電体３３を分極させデータを書き込む。
【００１０】図２０，２１に示す構造においても強誘電
体容量面積とＭＩＳＦＥＴのゲート面積についての制限
はなく、例として挙げられている構造では上部電極と下
部電極が同じ大きさになっている。
【００１１】
【発明が解決しようとする課題】強誘電体容量面積とゲ
ート面積が同じで、かつ強誘電体膜厚とゲート絶縁体膜
厚が同じ場合について考える。誘電率は概してゲート絶
縁体材料に比べ強誘電体の方が大きい。たとえば現状の
ゲート絶縁体として最も使用されているシリコン酸化膜
は比誘電率が３．９程度であるのに対し、強誘電体であ
るＰＺＴでは１０００程度もある。
【００１２】図２の構造で強誘電体の電極とトランジス
タの基板・ソース・ドレインとの間に電圧を印加するこ
とで強誘電体に分極を引き起こそうとすると、誘電率の
差のため強誘電体の容量値がゲート絶縁体容量に比べ１
０００／３．９倍大きい値となるため、印加電圧のほと
んどがゲート絶縁膜の方にかかってしまう。このため電
圧がほとんどかかからない強誘電体では分極が少ししか
発生しない。
【００１３】分極が少ないと、分極電荷によりトランジ
スタのチャネル領域に引き寄せられる場合と遠ざけられ
る場合の電荷の差が少なくなり、分極方向によるトラン
ジスタ特性の変化量が小さくなる。このため２つの状態
の差をソース・ドレイン間電流で区別する従来の技術に
よれば、ノイズによる読み出し間違いが起こりやすくな
るという問題があった。
【００１４】この場合、印加電圧を上げることで電界を
大きくできるが、上げた電圧のほとんどが絶縁膜にかか
ってしまい、ゲート絶縁膜の耐圧により強誘電体に印加
できる電界が制限されてしまう。
【００１５】また、一般に２つの容量が直列に接続され
ているとき、一方の容量を小さくするとその容量にかか
る電圧を大きくできる。膜厚を厚くすることは容量を小
さくする１つの方法であるが、強誘電体容量の膜厚を厚
くした場合、電圧は高くなるが厚くなったぶん電界が小
さくなる要因も持つ。また、ゲート絶縁体膜厚を薄くす
ることで強誘電体にかかる電圧を上げられるが、ゲート
絶縁膜の耐圧が低くなるため耐圧を越えないように印加
する電圧自体を下げなければならなくなる。このため、
膜厚を変化させることでは分極量に大きな改善は見込め
ない。
【００１６】図１７は、分極の経時劣化を示すリテンシ
ョンの印加電界依存性をＰＺＴについて測定した結果の
一例を示す。印加電界が小さいとリテンションが悪く分
極減少が大きい。分極が小さくなるにつれノイズ耐性が
悪くなってしまう。このため電界は大きいことが望まし
い。
【００１７】本発明は上記の点にがんがみて成されたも
ので、その目的は、強誘電体膜にかかる電界を高くし分
極を大きくすることにより、チャネル部電荷密度の分極
方向による差を大きくする構造を提供することにある。
【００１８】
【課題を解決するための手段】そこで、本発明において
は、２つの電極に挟まれた部分に強誘電体を含む強誘電
体容量と、電界効果トランジスタとから成り、前記電界
効果トランジスタのゲート電極と前記強誘電体容量の一
方の電極とを接続した半導体装置において、強誘電体容
量の電極の面積を、電界効果トランジスタのゲートパタ
ーンの面積または活性領域内のゲート面積より小さくす
るように構成した。
【００１９】強誘電体容量の２つの電極の大きさが異な
る場合は、容量は小さい方の電極の面積でほぼ決まるの
で、小さい方の電極の面積を、電界効果トランジスタの
ゲートパターンの面積または活性領域内のゲート面積よ
り小さくする。
【００２０】強誘電体は、ゲート電極の全面、またはゲ
ート電極より広い範囲、またはゲート電極に接続された
配線の全面、またはゲート電極に接続された配線より広
い範囲に形成し、この強誘電体の上に上部電極を形成す
ることができる。
【００２１】また、強誘電体は、ゲート電極上の一部、
またはゲート電極に接続された配線の一部に形成し、こ
の強誘電体の上に上部電極を形成することもできる。
【００２２】ゲート電極上、またはゲート電極に接続さ
れた配線上に絶縁膜を形成し、この絶縁膜の一部を除去
して、この除去された部分に強誘電体を形成し、この強
誘電体の上に上部電極を形成することができる。
【００２３】さらに、ゲート電極上、またはゲート電極
に接続された配線上に絶縁膜を形成し、この絶縁膜の一
部を除去し、この除去された部分に下部電極を形成し、
この下部電極の上に強誘電体を形成し、この強誘電体の
上に上部電極を形成してもよい。
【００２４】以上のように、強誘電体容量の電極の面積
をゲート面積より小さくするため、同じ面積にした場合
に比べ強誘電体容量の容量値が小さくなり強誘電体にか
かる電圧が大きくなる。このとき強誘電体容量の厚さは
変えていないので、強誘電体にかかる電界も大きくなり
分極が大きくなる。また、ゲート絶縁膜にかかる電圧が
減少するため、ゲート絶縁膜の耐圧に余裕ができ印加電
圧を上げることが可能となり、さらに分極量を大きくす
ることができる。これらの効果は、強誘電体膜厚を厚く
して容量値を小さくした場合には得られない。
【００２５】ただし、強誘電体容量面積がゲート面積に
比べ小さくなるほど分極による電荷が広いゲートに広が
るため、チャネル部の電荷密度が少なくなる要因ももっ
ている。この２つの要因のためチャネル部の電荷密度を
大きくする条件として面積比に最適値が存在する。
【００２６】また、ゲート電極のゲート絶縁膜にかかる
電界が、耐電界以下となるように、強誘電体容量の膜
厚、強誘電体容量の電極面積、ゲート絶縁膜の膜厚、お
よびゲート電極の面積または活性領域上のゲート面積を
設定することもでき、そうすれば、ゲート絶縁膜を破壊
することがない。
【００２７】それに加えて、強誘電体にかかる最大電界
が、強誘電体の抗電界以上となるように、前記強誘電体
容量の膜厚、強誘電体容量の電極面積、ゲート絶縁膜の
膜厚、およびゲート電極の面積または活性領域上のゲー
ト面積を設定することもでき、そうすればリテンション
の良好な強誘電体特性を得ることができる。
【００２８】こうした効果は、強誘電体容量の電極の面
積を電界効果トランジスタのゲートパターンの面積また
は活性領域内のゲート面積より小さくした構造に限られ
ない。すなわち、ゲート面積または２つの電極に挟まれ
た部分に強誘電体を含む強誘電体容量と、電界効果トラ
ンジスタとから成り、前記電界効果トランジスタのゲー
ト電極と前記強誘電体容量の一方の電極とを接続した半
導体装置において、最大電圧印加時にゲート絶縁膜にか
かる電界が耐電界以下となり、かつ強誘電体にかかる最
大電界が強誘電体の抗電界以上となるように、強誘電体
容量の膜厚、強誘電体容量の電極面積、ゲート絶縁膜の
膜厚、およびゲート電極の面積または活性領域上のゲー
ト面積を設定することにより、リテンションの良好な強
誘電体特性を得ることができる。
【００２９】
【実施例】
（実施例１）本発明の実施例について図面を参照しなが
ら説明する。まず第１の実施例の半導体装置の製造工程
を述べる。シリコン半導体基板１にフィールド域、トラ
ンジスタ形成域を形成した後、ゲート絶縁膜となるシリ
コン酸化膜３を熱酸化で形成する。次にｐｏｌｙ−Ｓｉ
（ポリシリコン）膜４を形成しフォトリソグラフィ技術
でゲートパターン（図１の領域Ａ）のパターニングを行
う。ゲートをマスクとしてゲート以外のトランジスタ形
成域にリンやボロンなどの不純物をイオン注入し、電界
効果トランジスタのソース・ドレイン領域を形成する。
その上にシリコン酸化膜５を形成する。表面を平坦化す
るため、このシリコン酸化膜５に化学研磨（ＣＭＰ）を
施す。
【００３０】次いで、全面にチタン６、白金７をスパッ
タで形成し、その上に強誘電体材料ＰＺＴ８をゾルゲル
法でスピンコートし６５０°Ｃで酸素中で焼結して形成
する。このＰＺＴ８、白金７、チタン６をミリングで希
望の大きさに加工する。
【００３１】その後白金９をスパッタし、ミリング加工
することでＰＺＴ８上に上部電極９を形成する。そして
全面にシリコン酸化膜５を形成し、ゲートコンタクト、
ソース・ドレインコンタクト、上部電極コンタクトを開
口する。アルミ／窒化チタン／チタンの積層構造１０を
スパッタしパターニングすることで、トランジスタのゲ
ート４と強誘電体容量の下部電極７とを接続する。これ
により、図２の回路が形成される。また、ゲート４と強
誘電体容量８の電極７とを接続した配線１０を他の素子
やパッドに接続することで図３の回路を形成できる。
【００３２】上記構造において強誘電体容量８の電極
（本実施例の場合は上部電極９）の面積は、ゲートパタ
ーンの面積（図１の領域Ｂ）または活性領域上のゲート
面積（図１の領域Ａ）より小さく形成する。また、ゲー
ト絶縁体３としてはシリコン酸化膜以外にＣｅＯなどの
常誘電体も使用可能である。
【００３３】（実施例２）図４に本発明の第２実施例を
示す。その製造方法について説明すると、シリコン半導
体基板１にフィールド域、トランジスタ形成域を形成し
た後、ゲートシリコン酸化膜３を熱酸化で形成し、次に
ゲートとなるｐｏｌｙ−Ｓｉ膜４を形成し、続けてＩｒ
（イリジウム）層１１を形成する。その上に強誘電体材
料ＰＺＴ８をスパッタ法で形成し６５０°Ｃ酸素中で焼
成する。その後上部電極となる白金９をスパッタで形成
する。そして上部電極９をフォトリソグラフィ技術でミ
リング加工し、その後ゲート形状のパターンでＰＺＴ
８、Ｉｒ１１、ｐｏｌｙ−Ｓｉ膜４、ゲートシリコン酸
化膜３をミリングおよびドライエッチング技術を用いて
加工する。その後イオン注入によりソース・ドレインを
形成する。Ｉｒ１１は酸化されても導電体のためトラン
ジスタのゲートと強誘電体容量の電極が共通となる。こ
れにより、図２の回路が形成される。
【００３４】また、上にシリコン酸化膜５を形成後、こ
のシリコン酸化膜５とＰＺＴ８をエッチングしてコンタ
クトホールを形成してＩｒ１１を露出させ、この露出し
たＩｒ１１上にアルミ配線を形成し、この配線を他の素
子やパッドに接続することで図３の回路を形成できる。
【００３５】強誘電体容量の面積は、ほぼ上部電極９の
大きさで決定されるが、この上部電極９の面積は、ゲー
トパターン（領域Ｂ）か、または活性領域上のゲート面
積（領域Ａ）より小さく設定されている。
【００３６】本実施例の場合、強誘電体容量の下部電極
とゲート４とが直結されており、第１実施例のような配
線１０を使用していないので、第１実施例より装置全体
の面積を小さくすることができるという利点がある。
【００３７】（実施例３）図５に本発明の第３実施例を
示す。その製造方法について説明すると、ゲートシリコ
ン酸化膜３、ｐｏｌｙ−Ｓｉ膜４形成後、Ｉｒ１１をス
パッタで形成する。ゲートのパターニングを行った後、
シリコン基板１へ強誘電体材料の拡散を防ぎ良質なＰＺ
Ｔをつくるために全面にＭｇＯ１２を形成する。その後
スパッタ法によりＰＺＴ８を全面に形成する。この上に
白金９をスパッタしゲート電極と一部重なるようにパタ
ーニングし上部電極を形成すると、ゲート４と上部電極
９の重なり部分が強誘電性を持つ強誘電体・常誘電体の
積層構造容量となる。
【００３８】上記構造では強誘電体をゲート形状に微細
加工する必要はないため加工が図４の例に比べ容易であ
るという利点がある。また上部電極９を配線として用
い、ゲートと上部電極配線をクロスさせるように形成す
れば、ゲートの最小加工寸法と上部電極配線の最小加工
寸法で形成される強誘電体容量が形成できるという利点
がある。
【００３９】（実施例４）図６は本発明の第４実施例を
示し、この実施例では、ＰＺＴ８上にシリコン酸化膜５
を形成し、コンタクトホールをあけた後白金配線９を形
成する。そうするとコンタクトホールの大きさの電極を
もつ強誘電体容量が形成でき、上部電極を形成してから
コンタクトホールを介して配線を接続する場合に比べコ
ンタクトの目ずれマージンが上部電極にいらなくなる分
小さい電極が形成可能であるという利点がある。
【００４０】（実施例５）図７に本発明の第５実施例を
示す。その製造方法について説明すると、ゲートとなる
ｐｏｌｙ−Ｓｉ膜４を形成後、ゲート形状にパターニン
グし全面にシリコン酸化膜５を形成するこのシリコン酸
化膜５にゲートコンタクトを開口し、全面にＩｒ配線層
１３をスパッタし配線形状にパターニングし下部電極を
形成する。全面に強誘電体ＰＺＴ８をスパッタで形成
し、続けて白金９をスパッタし上部電極形状にミリング
加工する。
【００４１】本実施例によれば、シリコン基板１と強誘
電体との間に層間絶縁膜が存在するため強誘電体材料が
シリコン基板１まで拡散しにくく、また図１の例よりコ
ンタクトホールが浅くてすむという利点がある。上部電
極９を配線として用い、下部電極１３と上部電極配線を
クロスさせるように形成すれば、下部電極の最小加工寸
法と上部電極配線の最小加工寸法で形成される強誘電体
容量が形成できるという利点がある。
【００４２】（実施例６）図８は本発明の第６実施例を
示し、この実施例においては、白金配線層１３をスパッ
タした後ＰＺＴ８を形成し、ＰＺＴ８と白金配線層１３
をミリングでパターニングする。ＰＺＴ８上に上部電極
白金９を形成後、この上にシリコン酸化膜５を形成し、
コンタクトホールをあけ上部電極９と他の配線１０とを
接続する。
【００４３】本実施例によれば、白金配線層１３がある
状態で強誘電体８を焼成するため図７の例に比べシリコ
ン基板１への強誘電体材料の拡散が少ないという利点が
ある。シリコン基板１へ強誘電体材料が拡散すると、ト
ランジスタ特性がばらついたり、安定性が劣化したりす
るため、拡散量が少ないことが望ましい。また図６のよ
うにＰＺＴ８上に絶縁膜を形成し、コンタクトホールを
あけた後白金配線を形成すれば、コンタクトホールサイ
ズの電極をもつ強誘電体容量が形成できる。
【００４４】（実施例７）図９に本発明の第７実施例を
示す。その製造方法について説明すると、まずゲートと
なるｐｏｌｙ−Ｓｉ膜４を形成した後、Ｉｒ１１、ＰＺ
Ｔ８、白金９をそれぞれスパッタで形成する。上部電極
となる白金９と、ＰＺＴ８と、Ｉｒ１１とをミリングと
ドライエッチングでパターニングした後、ｐｏｌｙ−Ｓ
ｉ膜４とゲートシリコン酸化膜３とをドライエッチング
でゲート形状に加工する。
【００４５】本実施例によれば、ゲートの加工と強誘電
体容量の加工を別に行うため、図４のように強誘電体容
量とゲートの加工を同時に行う場合に比べ加工が容易で
ある。
【００４６】他の製造方法として、ｐｏｌｙ−Ｓｉ膜４
とＩｒ１１を形成後ゲート形状にパターニングし、その
後全面にＰＺＴ８と白金上部電極９を形成し、強誘電体
容量以外の部分をミリングおよびドライエッチングによ
り除去する方法もある。またＰＺＴのゾルゲル溶液を塗
布し、乾燥後活性層上をミリングで除去しその後焼成し
てから上部電極を形成する方法もある。この場合、シリ
コン基板１上にゾルゲル溶液がある状態で焼成するより
シリコン基板１への拡散が少ないという利点がある。ま
た、ゲートパターニング後に全面にＭｇＯを形成しその
後ＰＺＴを形成することでも直接シリコン基板１上に形
成する場合より強誘電体材料の拡散が減少するという効
果が得られる。
【００４７】上部電極を配線の形状とし、ＰＺＴを上部
電極パターンでパターニングすれば上部電極とゲートが
重なっている部分に強誘電体容量が形成される。この方
法によれば、上部電極を配線としても使用できるという
利点がある。
【００４８】（実施例８）図１０は本発明の第８実施例
を示し、この実施例では、ＰＺＴ８にシリコン酸化膜５
を形成しコンタクトホールをあけた後、白金配線９を形
成した。これにより、コンタクトホールサイズの電極を
もつ強誘電体容量が形成でき、上部電極を形成してから
コンタクトホールを介して配線を接続する場合に比べ、
上部電極にコンタクトの目ずれマージンがいらなくなる
分小さい電極が形成可能であるという利点がある。
【００４９】（実施例９）図１１に本発明の第９実施例
を示し、その製造方法について説明する。ゲートとなる
ｐｏｌｙ−Ｓｉ膜４を形成後、ゲート形状にパターニン
グし全面にシリコン酸化膜５を形成する。このシリコン
酸化膜５にゲートコンタクトホールを開口し、全面にＩ
ｒ配線層１３をスパッタし配線形状にパターニングし下
部電極を形成する。全面に強誘電体ＰＺＴ８をスパッタ
で形成し強誘電体容量形状にパターニングする。続けて
白金９をスパッタし上部電極形状にミリング加工する。
【００５０】本実施例によれば、シリコン基板１と強誘
電体８との間に層間絶縁膜５が存在するため強誘電体材
料８がシリコン基板１まで拡散しにくく、また図１の例
よりコンタクトホールが浅くてすむという利点がある。
図７や図８の実施例と比較すると、下部電極配線で強誘
電体を除去した部分の段差が小さくなり、後工程での加
工が容易であるという利点がある。
【００５１】さらに、上部電極９を配線の形状とし、Ｐ
ＺＴ８を上部電極パターンでパターニングすれば上部電
極配線と下部電極配線が重なっている部分に強誘電体容
量が形成される。この方法によれば、上部電極を配線と
しても使用できるという利点がある。
【００５２】（実施例１０）図１２は本発明の第１０実
施例を示し、その製造方法について説明する。ｐｏｌｙ
−Ｓｉ膜４形成後、Ｉｒ１１をスパッタしゲートの形状
にパターニングする。この後全面にシリコン酸化膜５を
形成しゲートコンタクトを開口する。全面にゾルゲル法
によりＰＺＴ８を形成する。良質のＰＺＴが形成できる
ようにＰＺＴの前にＭｇＯなどのバッファ膜を形成して
もよい。その後白金９をスパッタした後ミリングでコン
タクトホールを通るように白金９とＰＺＴ８を配線形状
に加工すればコンタクトホール部が強誘電体容量とな
る。白金９を配線として利用する場合、抵抗の面から厚
い必要がある場合は、ＰＺＴ上に２００ｎｍ程度の白金
を形成しコンタクトホールを覆うサイズの上部電極をミ
リング加工で形成した後アルミをスパッタし配線形状に
プラズマエッチングでパターニングすれば、厚い白金を
加工するより容易である。
【００５３】本実施例によれば、強誘電体容量のサイズ
をコンタクトホールのサイズで形成できるとともに、コ
ンタクトホールの厚さの分強誘電体による段差が減少す
るため段差を小さくできる利点がある。
【００５４】（実施例１１）図１３は本発明の第１１実
施例を示し、その製造方法について説明する。ｐｏｌｙ
−Ｓｉ膜４を形成後、ゲート形状にパターニングし全面
にシリコン酸化膜５を形成する。このシリコン酸化膜５
にゲートコンタクトを開口し、全面にＩｒ配線層１３を
スパッタし配線形状にパターニングし下部電極を形成す
る。そして全面にシリコン酸化膜５を形成し下部電極へ
のコンタクトホールを開口する。全面に強誘電体ＰＺＴ
８をゾルゲル法で形成する。その後白金９をスパッタ後
ミリングでコンタクトホールを通るように白金９とＰＺ
Ｔ８を配線形状に加工すればコンタクトホール部が強誘
電体容量となる。
【００５５】本実施例によれば、強誘電体容量のサイズ
をコンタクトホールのサイズで形成できるとともに、コ
ンタクトホールの厚さの分強誘電体による段差が減少す
るため、段差を小さくすることができるという利点があ
る。さらに、シリコン基板１と強誘電体との間に層間絶
縁膜が存在するため強誘電体材料がシリコン基板１まで
拡散しにくいという利点がある。
【００５６】（実施例１２）図１４は本発明の第１２実
施例を示し、その製造方法について説明する。ｐｏｌｙ
−Ｓｉ膜４をパターニングした後、シリコン酸化膜５を
形成しゲートコンタクトを開口する。Ｉｒ１１をスパッ
タしコンタクトホールを埋めた後、ＣＭＰでコンタクト
ホール以外のＩｒを除去する。その後全面にＰＺＴ８を
ゾルゲル法やスパッタ法で形成する。良質のＰＺＴが形
成できるようＰＺＴの前にＭｇＯなどのバッファ膜を形
成してもよい。ＰＺＴ８上に白金配線９を形成すればコ
ンタクトホールと白金配線９の重なり部分が強誘電体容
量となる。上部電極９をマスクとして容量部分以外の強
誘電体を除去してもよい。本実施例によれば、コンタク
トホールのサイズの下部電極１１が形成できる。
【００５７】（実施例１３）図１５は本発明の第１３実
施例を示す。ｐｏｌｙ−Ｓｉ膜４を形成後、ゲート形状
にパターニングし全面にシリコン酸化膜５を形成する。
このシリコン酸化膜５にゲートコンタクトホールを開口
し、全面にＩｒ配線層１３をスパッタし配線形状にパタ
ーニングし配線を形成する。そして、全面にシリコン酸
化膜５を形成し、配線１３へのコンタクトホールを開口
する。Ｉｒ１１をスパッタしコンタクトホールを埋めた
後、ＣＭＰでコンタクトホール以外のＩｒを除去する。
その後全面にＰＺＴ８をゾルゲル法やスパッタ法で形成
する。良質のＰＺＴが形成できるようＰＺＴの前にＭｇ
Ｏなどのバッファ膜を形成してもよい。ＰＺＴ８上に白
金配線９を形成すればコンタクトホールと白金配線９と
の重なり部分が強誘電体容量となる。上部白金電極９を
マスクとして容量部以外の強誘電体を除去してもよい。
【００５８】本実施例によれば、コンタクトホールのサ
イズの下部電極が形成できるとともにシリコン基板１と
強誘電体との間に層間絶縁膜が存在するため強誘電体材
料がシリコン基板１まで拡散しにくいという利点があ
る。
【００５９】ところで、図２の回路でＭＩＳＦＥＴのゲ
ートと接続されていない側の強誘電体容量電極と半導体
基板との間に電圧を印加する場合、電圧を印加している
間、印加電圧は強誘電体容量にかかっている電圧とＭＩ
ＳＦＥＴのゲート絶縁体にかかっている電圧と半導体基
板内のバンドの曲りにより発生する電圧との和に等し
い。また、ある電圧印加時に強誘電体容量のゲートと接
続されていない側の電極に＋Ｑの電荷があるとするとゲ
ートと接続されている側の電極には−Ｑの電荷が存在す
る。このためＭＩＳＦＥＴのゲートには＋Ｑの電荷が存
在することになる。よって半導体内部には−Ｑの電荷が
誘起される。
【００６０】半導体内部のバンドの曲りにより発生する
電圧と電荷の関係は半導体の一般的な関係式から求ま
り、またゲート絶縁膜にかかる電圧と電荷の関係は常誘
電体容量に電圧をかけた場合の一般的な関係から求ま
る。強誘電体にかかる電圧と電荷の関係は、それまで強
誘電体にかけられた電界履歴によるので現状これを表現
する一般式は存在しない。しかし、強誘電体容量を実際
に作り電圧を印加することで電圧と電荷の関係を測定で
きる。印加電圧が変化する過程で前述の電圧の関係、電
荷の関係、電圧と電荷の関係を満たす条件を求め、最大
電圧に到達するまで追っていくことににより最大電圧印
加時のゲート絶縁体にかかる電界および強誘電体にかか
る電界がわかる。強誘電体の電極に半導体基板より高い
電圧をかける場合と、半導体基板の方が高い場合がある
ため、両方の状態について検討を行い、電界の大きい側
が最大電界となる。ゲート絶縁膜の最大電界はゲート絶
縁膜の破壊電界より小さい必要がある。このため、強誘
電体容量の面積、強誘電体の膜厚、ゲート面積または活
性領域上のゲート面積、ゲート絶縁体の膜厚はこの条件
を満たす関係にあるのが好ましい。
【００６１】強誘電体として図１６に示す電界と電荷密
度特性を示す材料を使用し、ゲート絶縁膜として比誘電
率が３．９の材料を用いた場合について上記手法を用
い、ゲート絶縁膜１０ｎｍ、強誘電体膜厚３００ｎｍ、
強誘電体容量面積と活性領域上のゲート面積の比が０．
０３、最大電圧１５Ｖという条件では５ＭＶ／ｃｍの耐
圧があるゲート絶縁膜であれば破壊しないという結果を
得た。
【００６２】上記の説明で述べた手法により強誘電体に
かかる最大電界もわかる。図１７に示すように強誘電体
のリテンションは最大電界により変化し、最大電界が大
きい方が良好なリテンションとなる。最大電界を、使用
する強誘電体材料の抗電界以上とすることによりリテン
ションが悪くなることをさけられる。
【００６３】強誘電体として図１６に示す電界と電荷密
度特性を有する材料を使用し、ゲート絶縁膜として比誘
電率が３．９の材料を用いた場合について上記手法を用
い、ゲート絶縁膜１０ｎｍ、強誘電体膜厚１００ｎｍ、
強誘電体容量面積と活性領域上のゲート面積の比が０．
０３、最大電圧１５Ｖという条件では５ＭＶ／ｃｍの耐
圧があるゲート絶縁膜であれば破壊されず、強誘電体に
は抗電界以上の電界が印加されるという結果を得た。
【００６４】また、強誘電体容量膜厚とゲート絶縁体膜
厚の比が小さすぎると強誘電体容量の微細加工が必要に
なったり広い面積のゲートが必要になり実現が難しいこ
と、比が大きすぎると強誘電体にかかる電界が小さくな
りゲート電荷密度が少なくなること、および強誘電体容
量面積とゲート面積または活性領域上のゲート面積の比
が大きすぎると分極の影響による電荷が、広いゲートに
広がるためゲート電荷密度が少なくなること、比が小さ
すぎると強誘電体にかかる電界が小さくなりゲート電荷
密度がすくなくなることから、強誘電体容量膜厚とゲー
ト絶縁体膜厚の比が１から３００の範囲で、かつ強誘電
体容量面積とゲート面積または活性領域上のゲート面積
の比が０．０１から５の範囲の構造が適切といえる。
【００６５】
【発明の効果】本発明の半導体装置によれば、従来の装
置に比べて大きな分極が得られるため、ノイズ耐性が良
くなるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施例の断面図である。
【図２】本発明による半導体装置の回路図である。
【図３】本発明による半導体装置の回路図である。
【図４】本発明の第２実施例の断面図である。
【図５】本発明の第３実施例の断面図である。
【図６】本発明の第４実施例の断面図である。
【図７】本発明の第５実施例の断面図である。
【図８】本発明の第６実施例の断面図である。
【図９】本発明の第７実施例の断面図である。
【図１０】本発明の第８実施例の断面図である。
【図１１】本発明の第９実施例の断面図である。
【図１２】本発明の第１０実施例の断面図である。
【図１３】本発明の第１１実施例の断面図である。
【図１４】本発明の第１２実施例の断面図である。
【図１５】本発明の第１３実施例の断面図である。
【図１６】強誘電体容量の印加電界と電界密度との関係
の一例を示す図である。
【図１７】ＰＺＴ容量の印加電圧とリテンションとの関
係の測定例を示す図である。
【図１８】従来の不揮発性メモリセル構造の一例を示す
図である。
【図１９】従来の不揮発性メモリ装置の一例を示す断面
図である。
【図２０】従来の不揮発性メモリ装置の一例を示す断面
図である。
【図２１】従来の不揮発性メモリ装置の一例を示す断面
図である。
【符号の説明】
１ シリコン基板 ２ ＬＯＣＯＳ ３ ゲート絶縁膜（シリコン酸化膜） ４ ｐｏｌｙ−Ｓｉ膜（ポリシリコン膜） ５ シリコン酸化膜 ６ チタン ７ 白金（下部電極） ８ ＰＺＴ（強誘電体） ９ 白金（上部電極） １０ アルミ／窒化チタン／チタン積層構造 １１ Ｉｒ（イリジウム） １２ ＭｇＯ １３ Ｉｒ配線層 １４ ＭＩＭスイッチ １５ 強誘電体容量 １６ ＭＩＳＦＥＴ １７ Ｐ形シリコンウェル １８ 白金層 １９ ＰｂＴｉＯから成る強誘電体膜 ２０ 白金層 ２１ ＳｒＴｉＯ3から成る高誘電体膜 ２２ ｎ+形ドレイン層 ２３ ｎ+形ソース層 ２４ チャネル領域 ２５ コントロールゲート ２６ 強誘電体 ２７ 下部電極 ２８ アルミ ２９ ソース領域 ３０ ドレイン領域 ３１ 薄い絶縁保護層 ３２ 下部電極薄膜 ３３ 強誘電体薄膜 ３４ 上部電極薄膜 ３５ リード線 ３６ オーミック電極 ３７ 基板のオーミック電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図１９に特開平５−１４５０７７号で提案
された不揮発性メモリ装置の断面構造を示す。この装置
は、図に示すように、上から順に、上部電極白金１８、
強誘電体１９、下部白金２０、高誘電体２１、半導体の
構造になっている。この場合は上部導体と基板との間に
電圧を印加し強誘電体を分極させることでデータを書き
込む。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ２つの電極に挟まれた部分に強誘電体を
    含む強誘電体容量と、電界効果トランジスタとから成
    り、前記電界効果トランジスタのゲート電極と前記強誘
    電体容量の一方の電極とを接続した半導体装置におい
    て、前記強誘電体容量の電極の面積を、前記電界効果ト
    ランジスタのゲートパターンの面積より小さくしたこと
    を特徴とする半導体装置。
  2. 【請求項２】 ２つの電極に挟まれた部分に強誘電体を
    含む強誘電体容量と、電界効果トランジスタとから成
    り、前記電界効果トランジスタのゲート電極と前記強誘
    電体容量の一方の電極とを接続した半導体装置におい
    て、前記強誘電体容量の電極の面積を、前記電界効果ト
    ランジスタの活性領域上のゲート面積より小さくしたこ
    とを特徴とする半導体装置。
  3. 【請求項３】 前記強誘電体は、前記ゲート電極の全
    面、またはゲート電極より広い範囲、またはゲート電極
    に接続された配線の全面、またはゲート電極に接続され
    た配線より広い範囲に形成され、この強誘電体の上に上
    部電極が形成された請求項１または２に記載の半導体装
    置。
  4. 【請求項４】 前記強誘電体は、前記ゲート電極上の一
    部、またはゲート電極に接続された配線の一部に形成さ
    れ、この強誘電体の上に上部電極が形成された請求項１
    または２に記載の半導体装置。
  5. 【請求項５】 前記ゲート電極上またはゲート電極に接
    続された配線上に絶縁膜が形成され、この絶縁膜の一部
    が除去され、この除去された部分に前記強誘電体が形成
    され、この強誘電体の上に上部電極が形成された請求項
    １または２に記載の半導体装置。
  6. 【請求項６】 前記ゲート電極上またはゲート電極に接
    続された配線上に絶縁膜が形成され、この絶縁膜の一部
    が除去され、この除去された部分に下部電極が形成さ
    れ、この下部電極の上に前記強誘電体が形成され、この
    強誘電体の上に上部電極が形成された請求項１または２
    に記載の半導体装置。
  7. 【請求項７】 前記ゲート電極のゲート絶縁膜にかかる
    電界が、耐電界以下となるように、前記強誘電体容量の
    膜厚、強誘電体容量の電極面積、ゲート絶縁膜の膜厚、
    およびゲート電極の面積または活性領域上のゲート面積
    を設定する請求項１または２に記載の半導体装置。
  8. 【請求項８】 前記強誘電体にかかる最大電界が、前記
    強誘電体の抗電界以上となるように、前記強誘電体容量
    の膜厚、強誘電体容量の電極面積、ゲート絶縁膜の膜
    厚、およびゲート電極の面積または活性領域上のゲート
    面積を設定する請求項１または２に記載の半導体装置。
  9. 【請求項９】 ２つの電極に挟まれた部分に強誘電体を
    含む強誘電体容量と、電界効果トランジスタとから成
    り、前記電界効果トランジスタのゲート電極と前記強誘
    電体容量の一方の電極とを接続した半導体装置におい
    て、最大電圧印加時にゲート絶縁膜にかかる電界が耐電
    界以下となり、かつ強誘電体にかかる最大電界が強誘電
    体の抗電界以上となるように、前記強誘電体容量の膜
    厚、強誘電体容量の電極面積、ゲート絶縁膜の膜厚、お
    よびゲート電極の面積または活性領域上のゲート面積を
    設定することを特徴とする半導体装置。
  10. 【請求項１０】 ２つの電極に挟まれた部分に強誘電体
    を含む強誘電体容量と、電界効果トランジスタとから成
    り、前記電界効果トランジスタのゲート電極と前記強誘
    電体容量の一方の電極とを接続した半導体装置におい
    て、前記強誘電体容量の膜厚とゲート絶縁体の膜厚の比
    が１〜３００であり、かつ強誘電体容量の電極面積とゲ
    ート電極の面積または活性領域上のゲート面積との比が
    ０．０１〜５であることを特徴とする半導体装置。
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