JP2862435B2 - 強誘電体記憶素子の駆動方法 - Google Patents
強誘電体記憶素子の駆動方法Info
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- JP2862435B2 JP2862435B2 JP10800092A JP10800092A JP2862435B2 JP 2862435 B2 JP2862435 B2 JP 2862435B2 JP 10800092 A JP10800092 A JP 10800092A JP 10800092 A JP10800092 A JP 10800092A JP 2862435 B2 JP2862435 B2 JP 2862435B2
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Description
【０００１】
【産業上の利用分野】本発明は強誘電体記憶素子の駆動
方法に関する。さらに詳しくは強誘電体薄膜の自発分極
による静電誘導を介してソ−スとドレイン間の電気抵抗
を変化させる強誘電体記憶素子の駆動方法に関する。
方法に関する。さらに詳しくは強誘電体薄膜の自発分極
による静電誘導を介してソ−スとドレイン間の電気抵抗
を変化させる強誘電体記憶素子の駆動方法に関する。
【０００２】
【従来の技術】従来、コンピュ−タ等に利用される不揮
発性の半導体記憶素子としては、ＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ）等があり、特にＥＥＰＲＯＭは電気的に
記憶内容を書き換えることができるので有望視されてい
る。
発性の半導体記憶素子としては、ＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ）等があり、特にＥＥＰＲＯＭは電気的に
記憶内容を書き換えることができるので有望視されてい
る。
【０００３】 このＥＥＰＲＯＭにおいては、ＭＩＳ（Ｍ
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果型トランジスタのゲ−ト絶縁膜中のト
ラップ領域、あるいは、フロ−ティングゲ−トをシリコ
ン基板からの電荷注入によって帯電させ、その静電誘導
によって基板の表面電導度を変調する方法が知られてい
る。
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果型トランジスタのゲ−ト絶縁膜中のト
ラップ領域、あるいは、フロ−ティングゲ−トをシリコ
ン基板からの電荷注入によって帯電させ、その静電誘導
によって基板の表面電導度を変調する方法が知られてい
る。
【０００４】 一方、ＥＥＰＲＯＭとは全く異なった方法
の不揮発性メモリとして、強誘電体の自発分極を利用し
た方法も考えられている。強誘電体は、ＰＺＴ（チタン
酸ジルコン酸鉛）、ＰｂＴｉＯ3 （チタン酸鉛）、Ｂａ
ＴｉＯ3 （チタン酸バリウム）などの酸化物が主であ
り、現在、最も有望な不揮発性メモリ用材料としてもＰ
ＺＴが精力的に研究されている。ＰＺＴ薄膜の下地とし
ては、耐酸化性や格子の整合性を考慮してＰｔ（白金）
電極が用いられることが多い。
の不揮発性メモリとして、強誘電体の自発分極を利用し
た方法も考えられている。強誘電体は、ＰＺＴ（チタン
酸ジルコン酸鉛）、ＰｂＴｉＯ3 （チタン酸鉛）、Ｂａ
ＴｉＯ3 （チタン酸バリウム）などの酸化物が主であ
り、現在、最も有望な不揮発性メモリ用材料としてもＰ
ＺＴが精力的に研究されている。ＰＺＴ薄膜の下地とし
ては、耐酸化性や格子の整合性を考慮してＰｔ（白金）
電極が用いられることが多い。
【０００５】 また、この強誘電体薄膜を利用した方法に
は２通りの構造があり、それぞれ、キャパシタ構造、Ｍ
ＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆ
ｆｅｃｔ−Ｔｒａｎｓｉｓｔｅｒ）構造と呼ばれてい
る。キャパシタ構造は、強誘電体薄膜を電極で挟んだ構
造をしており、強誘電体の自発分極の分極反転による反
転電流の有無を検出して情報の読み出しをするものであ
る。一方、ＭＦＳ−ＦＥＴ構造は、ＭＩＳ−ＦＥＴのゲ
−ト絶縁膜を強誘電体薄膜としたもので、強誘電体の自
発分極の向き、大きさに応じてその自発分極を補償する
ように半導体表面に誘起される電荷によって半導体表面
の電導度が変調されることを利用して情報の読み出しを
するものである。
は２通りの構造があり、それぞれ、キャパシタ構造、Ｍ
ＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆ
ｆｅｃｔ−Ｔｒａｎｓｉｓｔｅｒ）構造と呼ばれてい
る。キャパシタ構造は、強誘電体薄膜を電極で挟んだ構
造をしており、強誘電体の自発分極の分極反転による反
転電流の有無を検出して情報の読み出しをするものであ
る。一方、ＭＦＳ−ＦＥＴ構造は、ＭＩＳ−ＦＥＴのゲ
−ト絶縁膜を強誘電体薄膜としたもので、強誘電体の自
発分極の向き、大きさに応じてその自発分極を補償する
ように半導体表面に誘起される電荷によって半導体表面
の電導度が変調されることを利用して情報の読み出しを
するものである。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな電子のトンネル効果を利用したような素子において
は、シリコン基板からの電荷注入の際に大きな電界が必
要であったり、ＳｉＯ2絶縁膜中にトラップが発生して
書き換え回数が制限されるという問題があった。また、
キャパシタ構造ではＰｔ電極などの上に強誘電体薄膜を
形成するため、比較的良好な膜質が得られやすく、現
在、製品化に向けて精力的に開発が進められているが、
読み出し時に蓄積された情報を破壊してしまうので読み
出し後にもう一度情報を書き直さなければならないとい
う欠点があった。ＭＦＳ−ＦＥＴ構造では読み出し時に
情報を破壊しない非破壊読み出しが可能であるが、シリ
コン半導体上に直接強誘電体薄膜を形成するため、界面
準位密度が定まりにくく、半導体表面に酸化膜などが形
成されるなどという問題も起こり、安定な素子作製が困
難であるという欠点があった。
うな電子のトンネル効果を利用したような素子において
は、シリコン基板からの電荷注入の際に大きな電界が必
要であったり、ＳｉＯ2絶縁膜中にトラップが発生して
書き換え回数が制限されるという問題があった。また、
キャパシタ構造ではＰｔ電極などの上に強誘電体薄膜を
形成するため、比較的良好な膜質が得られやすく、現
在、製品化に向けて精力的に開発が進められているが、
読み出し時に蓄積された情報を破壊してしまうので読み
出し後にもう一度情報を書き直さなければならないとい
う欠点があった。ＭＦＳ−ＦＥＴ構造では読み出し時に
情報を破壊しない非破壊読み出しが可能であるが、シリ
コン半導体上に直接強誘電体薄膜を形成するため、界面
準位密度が定まりにくく、半導体表面に酸化膜などが形
成されるなどという問題も起こり、安定な素子作製が困
難であるという欠点があった。
【０００７】 このような問題点に対して、上記ＭＦＳ−
ＦＥＴ構造において下部電極と半導体表面との間に誘電
体薄膜を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、上記下部電極はシ
リコン基板により電気的に絶縁された浮遊ゲ−トとして
働いている。ところがこの構造では、強誘電体薄膜の自
発分極を分極反転させるのに上部電極のみに電圧を印加
するので、反転電圧をＶr とすると±Ｖr の正負両極の
電圧パルスが必要になり回路構成が複雑になったり、浮
遊ゲ−トが電気的に不安定なために強誘電体の自発分極
が不安定になり正常な動作が損なわれたり、強誘電体薄
膜に印加される電圧が上部電極と下部電極で非対称とな
るために分極反転の繰り返し耐久性が悪化するという問
題があった。
ＦＥＴ構造において下部電極と半導体表面との間に誘電
体薄膜を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、上記下部電極はシ
リコン基板により電気的に絶縁された浮遊ゲ−トとして
働いている。ところがこの構造では、強誘電体薄膜の自
発分極を分極反転させるのに上部電極のみに電圧を印加
するので、反転電圧をＶr とすると±Ｖr の正負両極の
電圧パルスが必要になり回路構成が複雑になったり、浮
遊ゲ−トが電気的に不安定なために強誘電体の自発分極
が不安定になり正常な動作が損なわれたり、強誘電体薄
膜に印加される電圧が上部電極と下部電極で非対称とな
るために分極反転の繰り返し耐久性が悪化するという問
題があった。
【０００８】
【課題を解決するための手段及び作用】かくしてこの発
明によれば、一方の導電形のバルク半導体材料からなる
基板と、該基板の表面層に十分に接近させた間隔をおい
て形成された、該基板とは反対の導電形の２つの領域
と、これら２つの領域をまたぐように該基板の表面に形
成された薄い絶縁保護膜と、該薄い絶縁保護膜上に形成
された下部電極と、該下部電極上に形成された強誘電体
薄膜と、該強誘電体薄膜上に形成された上部電極と、該
下部電極と該上部電極とにそれぞれ別に設けられた電圧
印加手段とからなる強誘電体記憶素子において、下部電
極をアースに保ちつつ上部電極に所定の電圧の単極パル
スを印加するか、上部電極をアースに保ちつつ下部電極
に所定の電圧の単極パルスを印加することにより、２つ
の領域間に流れる電流のＯＮ及びＯＦＦ状態を制御する
ことを特徴とする強誘電体記憶素子の駆動方法が提供さ
れる。
明によれば、一方の導電形のバルク半導体材料からなる
基板と、該基板の表面層に十分に接近させた間隔をおい
て形成された、該基板とは反対の導電形の２つの領域
と、これら２つの領域をまたぐように該基板の表面に形
成された薄い絶縁保護膜と、該薄い絶縁保護膜上に形成
された下部電極と、該下部電極上に形成された強誘電体
薄膜と、該強誘電体薄膜上に形成された上部電極と、該
下部電極と該上部電極とにそれぞれ別に設けられた電圧
印加手段とからなる強誘電体記憶素子において、下部電
極をアースに保ちつつ上部電極に所定の電圧の単極パル
スを印加するか、上部電極をアースに保ちつつ下部電極
に所定の電圧の単極パルスを印加することにより、２つ
の領域間に流れる電流のＯＮ及びＯＦＦ状態を制御する
ことを特徴とする強誘電体記憶素子の駆動方法が提供さ
れる。
【０００９】 本発明の駆動方法に使用される強誘電体記
憶素子は次の方法で作製することができる。すなわち、
ｎ型又はｐ型の導電形の基板の表面層に十分に接近させ
た間隔をおいて形成された、基板とは反対の導電形の２
つの領域（例えばソ−ス領域２及びドレイン領域３）及
び下部に電圧印加手段であるオ−ミック電極１４を設け
た基板１上に、熱酸化法でＳｉＯ2 等からなる薄い絶縁
保護膜４を形成する。その上に下部電極５をスパッタ法
によって形成する。次に下部電極上に強誘電体薄膜６を
有機金属ＣＶＤ法（ＭＯＣＶＤ）によって形成する。そ
してソ−ス領域２及びドレイン領域３の間をまたぐ領域
以外をエッチングによって取り除く。更に金属層をスパ
ッタ法によって形成し、所定領域をフォトリソグラフィ
−法によって、上部電極７及びオ−ミック電極（１０、
１１）を形成する。次にオ−ミック電極（１０、１１及
び１４）、上部電極７及び下部電極５にそれぞれ電圧印
加手段としてリ−ド線（１２、１３、１５、９及び８）
を引く事によって図１の構造が得られる。
憶素子は次の方法で作製することができる。すなわち、
ｎ型又はｐ型の導電形の基板の表面層に十分に接近させ
た間隔をおいて形成された、基板とは反対の導電形の２
つの領域（例えばソ−ス領域２及びドレイン領域３）及
び下部に電圧印加手段であるオ−ミック電極１４を設け
た基板１上に、熱酸化法でＳｉＯ2 等からなる薄い絶縁
保護膜４を形成する。その上に下部電極５をスパッタ法
によって形成する。次に下部電極上に強誘電体薄膜６を
有機金属ＣＶＤ法（ＭＯＣＶＤ）によって形成する。そ
してソ−ス領域２及びドレイン領域３の間をまたぐ領域
以外をエッチングによって取り除く。更に金属層をスパ
ッタ法によって形成し、所定領域をフォトリソグラフィ
−法によって、上部電極７及びオ−ミック電極（１０、
１１）を形成する。次にオ−ミック電極（１０、１１及
び１４）、上部電極７及び下部電極５にそれぞれ電圧印
加手段としてリ−ド線（１２、１３、１５、９及び８）
を引く事によって図１の構造が得られる。
【００１０】 この構造において下部電極５と上部電極７
にはそれぞれリ−ド線８及び９が引き出されており、そ
れぞれに駆動電圧ＶG1及びＶG2が印加できるようになっ
ている。また、薄い絶縁保護膜、下部電極、強誘電体薄
膜、上部電極等の成膜方法は、スッパタ法、蒸着法、Ｃ
ＶＤ法等何でもよい。
にはそれぞれリ−ド線８及び９が引き出されており、そ
れぞれに駆動電圧ＶG1及びＶG2が印加できるようになっ
ている。また、薄い絶縁保護膜、下部電極、強誘電体薄
膜、上部電極等の成膜方法は、スッパタ法、蒸着法、Ｃ
ＶＤ法等何でもよい。
【００１１】 使用される基板としては、例えばシリコン
基板等が挙げられる。ソ−ス、ドレイン領域を形成する
ための注入イオンとしては、例えばホウ素、リン等が挙
げられる。下部電極及び上部電極に使用される材料とし
ては、例えばＡｌ、Ｐｔ等が挙げられる。強誘電体薄膜
としてはチタン酸ジルコン酸鉛（ＰＺＴ）等が挙げられ
る。しかしながら上記材料に限定されることなく所定の
特性が得られる材料であれば何でもよい。
基板等が挙げられる。ソ−ス、ドレイン領域を形成する
ための注入イオンとしては、例えばホウ素、リン等が挙
げられる。下部電極及び上部電極に使用される材料とし
ては、例えばＡｌ、Ｐｔ等が挙げられる。強誘電体薄膜
としてはチタン酸ジルコン酸鉛（ＰＺＴ）等が挙げられ
る。しかしながら上記材料に限定されることなく所定の
特性が得られる材料であれば何でもよい。
【００１２】 この素子における動作は以下のようであ
る。すなわち、ＶG1をア−スに保ちながらＶG2に駆動電
圧として−ＶCCのパルスを印加した後ＶG1をフロ−ティ
ングにすると、ＰＺＴ薄膜６は下向きに分極してこの静
電誘導のためにシリコン酸化膜４も誘電分極し、このた
めソ−ス２とドレイン３の間のシリコン基板１の表面に
ホ−ルを誘起する。この誘起されたホ−ルによってソ−
ス２とドレイン３の間にチャネルが形成され、ＶD に−
ＶCCを印加するとドレイン電流ＩD が流れ、素子は“Ｏ
Ｎ”状態となる。
る。すなわち、ＶG1をア−スに保ちながらＶG2に駆動電
圧として−ＶCCのパルスを印加した後ＶG1をフロ−ティ
ングにすると、ＰＺＴ薄膜６は下向きに分極してこの静
電誘導のためにシリコン酸化膜４も誘電分極し、このた
めソ−ス２とドレイン３の間のシリコン基板１の表面に
ホ−ルを誘起する。この誘起されたホ−ルによってソ−
ス２とドレイン３の間にチャネルが形成され、ＶD に−
ＶCCを印加するとドレイン電流ＩD が流れ、素子は“Ｏ
Ｎ”状態となる。
【００１３】 次に、ＶG2をア−スに保ちながらＶG1に−
ＶCCのパルスを印加した後ＶG1をフロ−ティングにする
と、ＰＺＴ薄膜６は上向きに分極してこの静電誘導のた
めにシリコン酸化膜４も誘電分極し、このためソ−ス２
とドレイン３の間のシリコン基板１の表面にチャネルは
形成されないので、ＶD に−ＶCCを印加してもドレイン
電流ＩD は流れず、素子は“ＯＦＦ”状態となる。この
シリコン酸化膜４も誘電分極はＰＺＴ薄膜６の分極が保
持される限り保たれるので非破壊で読み出しの可能な不
揮発性メモリとして動作させることができるのである。
また、この素子構造によれば、１素子で１ビットが記憶
できるので高集積化が可能である。
ＶCCのパルスを印加した後ＶG1をフロ−ティングにする
と、ＰＺＴ薄膜６は上向きに分極してこの静電誘導のた
めにシリコン酸化膜４も誘電分極し、このためソ−ス２
とドレイン３の間のシリコン基板１の表面にチャネルは
形成されないので、ＶD に−ＶCCを印加してもドレイン
電流ＩD は流れず、素子は“ＯＦＦ”状態となる。この
シリコン酸化膜４も誘電分極はＰＺＴ薄膜６の分極が保
持される限り保たれるので非破壊で読み出しの可能な不
揮発性メモリとして動作させることができるのである。
また、この素子構造によれば、１素子で１ビットが記憶
できるので高集積化が可能である。
【００１４】
【実施例】本発明の強誘電体記憶素子を次のようにして
作製した。裏面にＡｌ電極１４をスパッタ法によって形
成したｎ型のシリコン基板１の表面に、１００ＫｅＶ、
１０13ｃｍ-2でホウ素を拡散させ１０００℃でアニ−ル
処理することによってｐ+ 領域のソ−ス２とドレイン３
を間隔５０μｍ、幅１０μｍの大きさで形成した。次に
上記ソ−ス２とドレイン３の間のシリコン基板１の表面
上に膜厚７０ｎｍのシリコン酸化膜４を９００℃の熱酸
化法によって形成し、このシリコン酸化膜４上に膜厚１
００ｎｍの下部電極としてＰｔ電極をスパッタ法により
形成し、このＰｔ電極５上に膜厚３００ｎｍのＰＺＴ
（Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ3 、チタン酸ジルコン酸
鉛）薄膜６をＭＯＣＶＤ法によって形成した。次に、ス
パッタ法によって上部電極としてＡｌ電極を膜厚１５０
ｎｍで形成した。最も上のＡｌ電極７の面積は２μｍ×
１０μｍである。Ｐｔ電極５とＡｌ電極７とからはリ−
ド線８及び９が引き出され、それぞれに電圧ＶG1及びＶ
G2を印加できるようになっている。ソ−ス２とドレイン
３の表面にはそれぞれオ−ミック電極であるＡｌ電極１
０及び１１をスパッタ法によって形成し、これらのＡｌ
電極１０及び１１からもリ−ド線１２及び１３が引き出
され、それぞれに電圧ＶS 及びＶD を印加できるように
なっている。なお、１４は基板に対するオ−ミック電極
であり、１５はこのオ−ミック電極から引き出されたリ
−ド線である。このようにして図１の形状を得ることが
できる。
作製した。裏面にＡｌ電極１４をスパッタ法によって形
成したｎ型のシリコン基板１の表面に、１００ＫｅＶ、
１０13ｃｍ-2でホウ素を拡散させ１０００℃でアニ−ル
処理することによってｐ+ 領域のソ−ス２とドレイン３
を間隔５０μｍ、幅１０μｍの大きさで形成した。次に
上記ソ−ス２とドレイン３の間のシリコン基板１の表面
上に膜厚７０ｎｍのシリコン酸化膜４を９００℃の熱酸
化法によって形成し、このシリコン酸化膜４上に膜厚１
００ｎｍの下部電極としてＰｔ電極をスパッタ法により
形成し、このＰｔ電極５上に膜厚３００ｎｍのＰＺＴ
（Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ3 、チタン酸ジルコン酸
鉛）薄膜６をＭＯＣＶＤ法によって形成した。次に、ス
パッタ法によって上部電極としてＡｌ電極を膜厚１５０
ｎｍで形成した。最も上のＡｌ電極７の面積は２μｍ×
１０μｍである。Ｐｔ電極５とＡｌ電極７とからはリ−
ド線８及び９が引き出され、それぞれに電圧ＶG1及びＶ
G2を印加できるようになっている。ソ−ス２とドレイン
３の表面にはそれぞれオ−ミック電極であるＡｌ電極１
０及び１１をスパッタ法によって形成し、これらのＡｌ
電極１０及び１１からもリ−ド線１２及び１３が引き出
され、それぞれに電圧ＶS 及びＶD を印加できるように
なっている。なお、１４は基板に対するオ−ミック電極
であり、１５はこのオ−ミック電極から引き出されたリ
−ド線である。このようにして図１の形状を得ることが
できる。
【００１５】 図２は本発明の実施例としての強誘電体記
憶素子を“ＯＮ”状態にしたときと“ＯＦＦ”状態にし
たときのドレイン電圧ＶD とドレイン電流ＩD との関係
を示した特性曲線である。このように“ＯＮ”状態で
は、電界効果型トランジスタ特有のドレイン電流が流
れ、“ＯＦＦ”状態ではドレイン電流は流れない。この
特性は非常に安定しており、素子としての安定な動作を
示している。
憶素子を“ＯＮ”状態にしたときと“ＯＦＦ”状態にし
たときのドレイン電圧ＶD とドレイン電流ＩD との関係
を示した特性曲線である。このように“ＯＮ”状態で
は、電界効果型トランジスタ特有のドレイン電流が流
れ、“ＯＦＦ”状態ではドレイン電流は流れない。この
特性は非常に安定しており、素子としての安定な動作を
示している。
【００１６】 なお、上記の実施例において、ｎ型のシリ
コン基板１の代わりにｐ型のシリコン基板を用いること
が可能であり、その場合、ｐ+ 領域のソ−ス２とドレイ
ン３はｎ+ 領域となる。
コン基板１の代わりにｐ型のシリコン基板を用いること
が可能であり、その場合、ｐ+ 領域のソ−ス２とドレイ
ン３はｎ+ 領域となる。
【００１７】
【発明の効果】本発明による強誘電体記憶素子の駆動方
法によれば、正または負の単極パルスのみで駆動できる
ので駆動回路構成が単純化でき、書き込み時の下部電極
の電位も安定しているので自発分極が安定化し素子の動
作も安定となり、素子の歩留りを著しく向上させ安価な
素子を提供可能となる。また、強誘電体薄膜への対称性
の良い電圧の印加が可能であり繰り返し書き込みの耐久
性を向上させることができるので実用上非常に有用であ
る。
法によれば、正または負の単極パルスのみで駆動できる
ので駆動回路構成が単純化でき、書き込み時の下部電極
の電位も安定しているので自発分極が安定化し素子の動
作も安定となり、素子の歩留りを著しく向上させ安価な
素子を提供可能となる。また、強誘電体薄膜への対称性
の良い電圧の印加が可能であり繰り返し書き込みの耐久
性を向上させることができるので実用上非常に有用であ
る。
【図１】本発明の駆動方法に使用する強誘電体記憶素子
の概略断面図である。
の概略断面図である。
【図２】本発明の駆動方法に使用する強誘電体記憶素子
のドレイン電圧ＶD とドレイン電流ＩD の関係を示すグ
ラフである。
のドレイン電圧ＶD とドレイン電流ＩD の関係を示すグ
ラフである。
１ ｎ型シリコン基板 ２ ｐ+ ソ−ス領域 ３ ｐ+ ドレイン領域 ４ シリコン酸化膜（薄い絶縁保護膜） ５ Ｐｔ電極（下部電極） ６ ＰＺＴ強誘電体薄膜 ７ Ａｌ電極（上部電極） ８ リ−ド線 ９ リ−ド線 １０ Ａｌ電極（オ−ミック電極） １１ Ａｌ電極（オ−ミック電極） １２ リ−ド線 １３ リ−ド線 １４ 基板のオ−ミック電極 １５ リ−ド線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01B 3/00 H01L 21/822 H01L 27/04 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 一方の導電形のバルク半導体材料からな
る基板と、該基板の表面層に十分に接近させた間隔をお
いて形成された、該基板とは反対の導電形の２つの領域
と、これら２つの領域をまたぐように該基板の表面に形
成された薄い絶縁保護膜と、該薄い絶縁保護膜上に形成
された下部電極と、該下部電極上に形成された強誘電体
薄膜と、該強誘電体薄膜上に形成された上部電極と、該
下部電極と該上部電極とにそれぞれ別に設けられた電圧
印加手段とからなる強誘電体記憶素子において、下部電
極をアースに保ちつつ上部電極に所定の電圧の単極パル
スを印加するか、上部電極をアースに保ちつつ下部電極
に所定の電圧の単極パルスを印加することにより、２つ
の領域間に流れる電流のＯＮ及びＯＦＦ状態を制御する
ことを特徴とする強誘電体記憶素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10800092A JP2862435B2 (ja) | 1992-04-27 | 1992-04-27 | 強誘電体記憶素子の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10800092A JP2862435B2 (ja) | 1992-04-27 | 1992-04-27 | 強誘電体記憶素子の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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