JP3776318B2 - 強誘電体トランジスタ及びその製造方法 - Google Patents
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Description
本発明は、2つのソース/ドレイン領域、チャンネル領域及びゲート電極を有し、そこではゲート電極とチャンネル領域との間に強誘電体材料からなる層が設けられている強誘電体トランジスタに関する。これらのトランジスタの導電性の変化は強誘電体材料からなる層の分極の状態に依存する。このような強誘電体トランジスタは不揮発性メモリに関して研究される。その際、デジタル情報の2つの異なる論理測定値に、強誘電体材料からなる層の2つの異なる分極の状態を割り当てる。このような強誘電体トランジスタの別の使用の可能性は、例えばニューラルネットワークである。
【0002】
これらの強誘電体トランジスタでは、半導体基板の表面に配置された強誘電体材料の界面特性が劣化するという問題が生ずる。さらには、強誘電体材料の個々の構成要素と半導体基板との間で拡散プロセスが生じる。強誘電体トランジスタの電気的な特性に及ぼされるこれらの作用の影響を減少させるために、強誘電体層と半導体基板の間にSiO2(EP 0 566 585 B1を参照されたい)またはCeO2、Y2O3またはZrO2(例えばT.Hiral et al、Jpn.J. Appl. Phys. Vol.36 (1997)5908〜5911ページまたはH.Nyung Lee et al、Ext. Abst. Int. Conf. SSDM、Hamamatsu、1997、382〜383ページを参照されたい)からなる中間層を利用することが提案されてきた。これらの材料は絶縁された安定した酸化物であり、この酸化物によって強誘電体層と半導体基板の表面との間に十分良好な界面が確保される。
【0003】
強誘電体トランジスタでは付加的な容量として中間層が作用を及ぼし、この中間層はゲート電極と半導体基板との間に電圧が印加されると、強誘電体層を介して降下する電圧の一部分を減らす。これによってゲート電極に印加される電圧がチャンネル領域に及ぼす作用が劣化する。強誘電体トランジスタに情報を記憶する場合は、強誘電体層へ十分に大きい電圧が印加されることによって、強誘電体材料の分極が変化し、それによって印加された電圧の一部分のみが強誘電体層を介して降下する。
【0004】
したがって本発明の基礎となる課題は、強誘電体トランジスタ及びその製造方法において、ゲート電極に印加される電圧の作用が、公知の解決手段と比べて界面を劣化することなく改良することにある。
【0005】
本発明によればこの課題は、請求項1記載の強誘電体トランジスタ及び請求項9記載の製造方法によって解決される。本発明の別の実施形態は従属請求項で説明する。
【0006】
強誘電体トランジスタは半導体基板に2つのソース/ドレイン領域及びこの領域間に配置されたチャンネル領域を有する。チャンネル領域の表面に、半導体基板とともにショットキーダイオードを形成するメタル中間層が配置されている。メタル中間層の表面に、表面にゲート電極が配置された強誘電体層が配置されている。それによって強誘電体トランジスタは、ゲート電極が強誘電体絶縁体によって本来のメタル半導体接触と分離されたMESFETの構造を有する。
【0007】
メモリセルは例えば、次のように作動することができる:情報の読出しのためにトランジスタのゲート電極に短い電圧パルス(例えば数ns)が印加され、その方向はショットキー接触が阻止方向に作動する方向である。この電圧パルスは、大きさ及び持続時間において次のように選択される。すなわち、この場合強誘電体層を再分極するには十分であるが(nsのオーダの持続時間)、他方では阻止方向で作動するショットキー接触によって、再分極過程に相応した電荷ΔQまたは誘電量に応じた電荷Qを流すには不十分であるように選択される。
【0008】
それによってパルス時間中に、ゲート電極に印加される電圧の一部分はショットキー接触を介して降下することになる。
【0009】
電圧パルスの印加は2つのケースに区別される:
1.強誘電体層の分極方向が電圧パルスの開始には、電圧パルスによって反転されるような分極方向にある場合、ゲート電極と半導体基板との間の電圧は差し当たり降下し−すなわち再分極過程の時間にわたり−その後に漸く一定になる。
2.これに対し強誘電体層が、ゲート電極における電圧パルスの開始時にすでにこの電圧の方向に分極されている場合、強誘電体層は真正な誘電層と同じようにふるまう。すなわち、パルス持続時間Δt中にゲート電極と半導体との間で降下する電圧は一定になる。
【0010】
トランジスタのチャンネル領域におけるドーピングが相応に選択されていると、ショットキー接触を介して降下する電圧の一部分を用いて、ゲート電極でトランジスタを制御することができ、すなわちその際トランジスタが、ノーマリオフまたはノーマリオンかによって、トランジスタをオンまたはオフにすることができる。
【0011】
つまりパルス持続時間中にトランジスタのチャンネルに流れる電荷量は、ケース1におけるノーマリオフトランジスタではケース2よりも少なくなる。ノーマリオントランジスタにはその逆が当てはまる。パルス持続時間中にこれらの電荷量を積分することによって、記憶された情報を測定することができる。
【0012】
読み出しの過程によって、書き込まれた情報が破壊されると(ケース1)、その情報はその後再びセルへ書き込まれなければならない。
【0013】
セルへの情報の書き込みまたは消去は、ゲート電極と半導体との間で、情報の読み出しよりも大きな電圧によって実現される。このことは、より大きな電流が、装置構造のショットキー接触によって(順方向においても阻止方向においても)引き起こされるということであり、その結果そこで降下する電圧は短時間で零になり、電極と半導体乃至メタル層(半導体とメタル層は同一の電位を有する)との間の総電圧は強誘電体層を介して降下する。
【0014】
択一的に、情報の書き込みまたは消去はまた、読み出しよりも別のより長い時間スケールでも実現することができ、その結果より長いパルス持続時間中により多くの電荷をショットキー接触を介して流すことができ、それゆえ短時間(例えば数10ns)後には、このケースにおいても電圧はもはやショットキー接触において降下しない。
【0015】
メモリセルの別の作動法が可能である。
【0016】
この強誘電体トランジスタでは、情報の記憶でもまた情報の消去でも、周知の強誘電体トランジスタ内に存在する半導体基板と強誘電体層との間の付加的な容量は無くなる。同時に強誘電体層と半導体表面との直接の接触は避けられる。
【0017】
さらに本発明によれば、Pt、WSi2、AuまたはTiからなるメタル中間層が設けられる。WSi2を利用することは、WSi2が良好な界面特性を用いて半導体基板の表面で形成することができる、という利点を有する。
【0018】
有利にはチャンネル領域の表面は半導体基板の表面に合致しており、一方ではソース/ドレイン領域の表面が半導体基板の表面の下方に配置される。それによってメタル中間層を介したソース/ドレイン領域間のショートを避けられる。
【0019】
択一的に、このようなショートはまた、ソース/ドレイン領域が横方向のドーピングプロフィルを有することによって防ぐことができ、その結果ソース/ドレイン領域はオーバーラッピング領域でメタル中間層とともにショットキー接触を形成する。この実施形態においては、ソース/ドレイン領での表面のくぼみはショートを避けるために必要とされない。
【0020】
メタル中間層のためにプラチナを利用することは、多くの強誘電体材料が非常に良くプラチナにおけるデポジションに適している、という利点を有する。強誘電体キャパシタの開発とともに、このようなデポジション法が試みられ、最適化される。
【0021】
有利には2つのサブレイヤーからなる中間層が構成され、チャンネル領域の表面に隣接するWSi2からなる第1のサブレイヤー、および強誘電体層と接するプラチナからなる第2のサブレイヤーが形成される。それによって同時に、半導体基板に対し良好な界面が形成され、また強誘電体層のための良好なデポジション条件が実現される。
【0022】
強誘電体層にはあらゆる強誘電体材料が適している。例えば強誘電体層はタンタル酸ストロンチウムビスマス(SBT)、チタン酸ジルコン酸鉛(PZT)、ニオブ酸リチウム(LiNbO3)またはチタン酸バリウムストロンチウム(BST)を有する。
【0023】
強誘電体トランジスタの電圧耐性に関して、メタル中間層、強誘電体層及びゲート電極が、アイソレーションスペーサを設けた共通の側面を設けることは有利である。その際、強誘電体材料からなるアイソレーションスペーサを形成することが有利となるのは、それによって他の材料に対する界面による強誘電体層の特性の劣化が回避されるからである。
【0024】
有利にはそのような強誘電体トランジスタの製造は、シリコンプロセス技術において実現する。半導体基板としては例えば単結晶シリコンウェハ、SOI基板またはSIC基板が適している。
【0025】
さらに半導体基板としてIII−V属半導体基板、例えばGaAs基板、殊に半絶縁されたGaAsが適している。つまり半絶縁されたGaAs基板では多種多様にMESFETが実現されるので、メモリセルをこの技術に良好に統合することができる。
【0026】
強誘電体トランジスタの製造のためにデポジション及びパターン形成によって、半導体基板とともにショットキーダイオードを形成するメタル中間層、強誘電体層及びゲート電極が形成される。半導体基板内のゲート電極の互いに向き合っている側にソース/ドレイン領域が形成される。メタル中間層のパターン形成はリフトオフ技術によっても、エッチングによっても実現することができる。強誘電体層は1段または数段のゾルゲル法によって、またはCVD法でのデポジション及びそれに続く熱処理によって形成することができる。
【0027】
次に、図面に図示された実施例に基づき本発明について詳細に説明する。
【0028】
単結晶シリコンからなるp型にドーピングされた半導体基板1に2つのソース/ドレイン領域2が配置されている(図1を参照されたい)。ソース/ドレイン領域2の間にチャンネル領域3が配置されている。ソース/ドレイン領域2はn型にドーピングされ約1019cm- 3〜1020cm- 3までのドーパント濃度を有する。
【0029】
チャンネル領域3の表面に、30〜50nmまでの厚さのWSi2層41及び100nmの厚さのプラチナ層42を含むメタル中間層4が配置されている。WSi2層41はその際、半導体基板1の表面に接している。プラチナ層42はWSi2層41の上部に配置されている。
【0030】
プラチナ層42の表面にタンタル酸ストロンチウムビスマス(SBT)またはチタン酸ジルコン酸鉛(PZT)からなる強誘電体層5が配置されている。強誘電体層5は100nmの厚さを有する。
【0031】
強誘電体層5の表面にゲート電極6が配置されている。ゲート電極6はプラチナを含み、100nmの厚さを有する。
【0032】
ゲート電極6、強誘電体層5及びメタル中間層4は、半導体基板1の表面に達する共通の側面を有する。チャンネル領域3の表面は半導体基板1の表面に合致し、一方で、ソース/ドレイン領域2の表面は半導体基板1の表面の下方に配置されている。それによって、ソース/ドレイン領域2がメタル中間層4を介してショートする事は回避される。
【0033】
ソース/ドレイン領域2は半導体基板1で、隣接する構成素子に対してアイソレーション構造7によって絶縁される。アイソレーション構造7は強誘電体トランジスタ用の活性領域をリング状に囲む。アイソレーション構造7は二酸化シリコンで充填された浅い溝によって実現される。
【0034】
図1によって説明される強誘電体トランジスタの製造のために、半導体基板1にまず絶縁構造7が形成される。それに加え、強誘電体トランジスタ内の活性領域を完全に囲む分離を行う溝がエッチングされ、また絶縁材料で満たされる(図2を参照されたい)。択一的にアイソレーション構造7は局所的な酸化作用によってLOCOS法で形成することができる。
【0035】
それに続き半導体基板1の表面へ、WSi2層41、プラチナ層42、強誘電体層5及びゲート電極6の形成のために、面全体にわたるWSi2層41′、面全体にわたるプラチナ層42′、面全体にわたる強誘電体層5′及び別の面全体にわたるプラチナ層6′が塗布される。面全体にわたるWSi2層41′はCVDによって形成され、面全体にわたるプラチナ層42′及び別の面全体にわたるプラチナ層6′はスパッタリングまたはCVDによって形成される。面全体にわたる強誘電体層6′は1段または数段のゾルゲル法またはCVDデポジション、及び500℃〜800℃までのその後の熱処理によって形成される。その後の熱処理で所望の強誘電体位相が強誘電体層に形成される。この層41′、42′、5′、6′は続いて共通のマスク(図示されていない)を用いてパターン形成される(図3を参照されたい)。ここではまず、別の面全体にわたるプラチナ層6′からなるゲート電極6が、Cl、Arまたはそれらの材料からなる混合物を用いたエッチングによって形成される。プラチナ層42及びWSi2層41はCl、ArないしはCF4を用いたエッチングによって形成される。その際ゲート電極6はレジストで保護される。半導体基板1の表面がゲート電極6の横で5〜20nmだけエッチバックされるまで、エッチングは続行される。
【0036】
Asを用いた注入によってソース/ドレイン領域2は、セルフアライメントされてアイソレーション構造7に形成される。それは図1に図示された構造である。
【0037】
択一的に、ドーピングされたポリシリコンからなるゲート電極6が形成される。この場合、ゲート電極6と強誘電体層5との間に、例えばTiNからなるバリアーシールドを設けることが適切である。
【0038】
技術的に要求される場合に備え、ゲート電極6、強誘電体層5及びメタル中間層4の側面に、例えば強誘電体層5と同じ材料からなるアイソレーションスペーサを設けることができる。
【0039】
アイソレーションスペーサは有利には、強誘電体層5と同じ材料から形成される。それというのも、それによって他の材料からなるアイソレーションスペーサの利用で引き起こされるおそれのある、強誘電体層5の特性の劣化が回避されるからである。
【0040】
さらには、ソース/ドレイン領域2とチャンネル領域3との間にそれぞれLDD領域(lightly doped drain)を配置することができ、その領域はソース/ドレイン領域2よりも低いドーパン濃度、及びソース/ドレイン領域2よりもわずかな垂直の広がりを有する。LDD領域は例えば1018cm- 3のドーパント濃度を用いて形成される。
【図面の簡単な説明】
【図1】 図1は、チャンネル領域と強誘電体層の間にメタル中間層を有した強誘電体トランジスタの断面図である。
【図2】 図2は、メタル中間層及び強誘電体層形成後の半導体基板である。
【図3】 図3は、ゲート電極形成後の半導体基板である。
Claims (12)
- 強誘電体トランジスタであって、
半導体基板(1)に2つのソース/ドレイン領域(2)及び該領域間に配置されたチャンネル領域(3)が設けられ、
該チャンネル領域(3)の表面に、前記半導体基板(1)とともにショットキーダイオードを形成するメタル中間層(4)が配置され、
該メタル中間層(4)の表面に強誘電体層(5)が配置され、そして、
該強誘電体層(5)の表面にゲート電極(6)が配置されており、
前記チャンネル領域(3)の表面は前記半導体基体(1)の表面に合致する、強誘電体トランジスタにおいて、
前記ソース/ドレイン領域(2)の表面は前記半導体基板(1)の表面の下方に配置されていることを特徴とする、強誘電体トランジスタ。 - 前記メタル中間層(4)は材料Pt、WSi2、AuまたはTiの少なくとも1つを含む、請求項1記載の強誘電体トランジスタ。
- 前記メタル中間層(4)は少なくとも前記強誘電体層(5)との界面領域でプラチナを有する、請求項1記載の強誘電体トランジスタ。
- 前記のメタル中間層(4)、強誘電体層(5)及びゲート電極(6)は共通の側面を有し、該側面にアイソレーションスペーサが設けられている、請求項1から3のいずれか1項記載の強誘電体トランジスタ。
- 前記アイソレーションスペーサは強誘電体材料を含む、請求項4記載の強誘電体トランジスタ。
- 前記強誘電体層(5)は、タンタル酸ストロンチウムビスマス(SBT)、チタン酸ジルコン酸鉛(PZT)、ニオブ酸リチウム(LiNbO3)またはチタン酸バリウムストロンチウム(BST)を含む、請求項1から5のいずれか1項記載の強誘電体トランジスタ。
- 前記ゲート電極(6)はプラチナまたはドーピングされたポリシリコンを含み、
前記半導体基板(1)はシリコンを含む、請求項1から6のいずれか1項記載の強誘電体トランジスタ。 - 前記強誘電体層(5)に分極方向の形態で記憶されている情報の読出しのために、ショットキーダイオードが阻止方向に作動する方向の短い電圧パルスが前記ゲート電極(6)に印加され、前記メタル中間層(4)によって形成されるショットキー接触を介して降下する電圧を用いてトランジスタがオンまたはオフされ、前記チャンネル領域(3)を介して流れる電荷量は前記強誘電体層(5)の分極方向によって検出される、請求項1から7までのいずれか1項記載の強誘電体トランジスタ。
- 強誘電体トランジスタの製造方法であって、
半導体基板(1)に、デポジション及びパターン形成によって、該半導体基板(1)とともにショットキーダイオードを形成するメタル中間層(4)、強誘電体層(5)及びゲート電極(6)を形成し、そして、
該ゲート電極(6)の相互に対向する2つの側で、前記半導体基板(1)にソース/ドレイン領域(2)を形成し、
前記チャンネル領域(3)の表面は前記半導体基板の表面に合致する、強誘電体トランジスタの製造方法において、
前記ソース/ドレイン領域(2)の表面を形成し、該ソース/ドレイン領域を前記半導体基板(1)の表面の下方に配置することを特徴とする、強誘電体トランジスタの製造方法。 - 前記のメタル中間層(4)、強誘電体層(5)及びゲート電極(6)を共通する側面で形成し、
該側面に絶縁されたスペーサ(8)を形成する、請求項9記載の方法。 - 前記ソース/ドレイン領域(2)をLDDプロフィールを用いて形成する、請求項10記載の方法。
- 前記強誘電体層(5)に分極方向の形態で記憶されている情報の読出しのために、ショットキーダイオードが阻止方向に作動する方向の短い電圧パルスが前記ゲート電極(6)に印加され、前記メタル中間層(4)によって形成されるショットキー接触を介して降下する電圧を用いてトランジスタがオンまたはオフされ、前記チャンネル領域(3)を介して流れる電荷量は前記強誘電体層(5)の分極方向によって検出される、請求項9から11までのいずれか1項記載の方法。
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