JP6539900B2 - 強誘電体デバイス及びその製造方法 - Google Patents

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Description

本発明は、強誘電体デバイス及びその製造方法に係り、例えば、ゲート絶縁膜が強誘電体を含む積層構造である半導体トランジスタなどの、強誘電体デバイス及びその製造方法に関するものである。
ゲート絶縁膜に強誘電体を用いたトランジスタは、データ記憶、データの読み出し、書き込みが単一のトランジスタで行われるため、次世代の高集積メモリとして期待されている。このトランジスタは、強誘電体の電気分極の向きに対応してトランジスタの電気伝導が制御される。導体、強誘電体、半導体のＭＦＳ(Metal-Ferroelectrics- Semiconductor)積層構造を持つＭＦＳトランジスタが原型であるが、近年では、半導体と強誘電体の両方の特徴を損なわないように、その間にバッファとなる絶縁体を挿入した構造も研究されている（例えば、特許文献１、２参照）。この構造を持つトランジスタは、ＭＦＩＳ（Metal-Ferroelectrics-Insulator-Semiconductor)トランジスタと呼ばれている。
このＭＦＳもしくはＭＦＩＳトランジスタは、原理的には（１）電気分極を利用しているため、電源を切ってもデータが消失しない、（２）読み出し動作はトランジスタのソース・ドレイン間のチャネルの電気伝導を見るだけでよく、読み出し動作の後もデータの内容は破壊されない、（３）データの読み出し、書き込み速度がＤＲＡＭ程度に高速であるという特徴を持つことが期待されている。
しかしながら、従来のＭＦＳもしくはＭＦＩＳトランジスタは、データを書き込み後、長くても１日程度でメモリトランジスタ動作として見るとデータが消えてしまうという問題を抱えていた（例えば、非特許文献１、２参照）。
すなわち、従来のＭＦＳもしくはＭＦＩＳトランジスタでは、実用化が可能である程度の期間データを保持していることができなかった。これは主として、バッファ層及び強誘電体のリーク電流が大きいため、強誘電体とバッファ層の界面付近に電荷が蓄積されこの電荷が強誘電体中の電気分極を遮蔽し、トランジスタのチャネルの電気伝導が強誘電体の電気分極によって制御できなくなるためである。
また、強誘電体にデータを書き込むときにＭＦＳもしくはＭＦＩＳに電圧を加える訳であるが、バッファ層の比誘電率が小さいと電圧の大部分がバッファ層の方に加わるという問題もあった。
それに対して本発明者は、特許文献３、特許文献４において、実用化が可能で、ある程度の期間データを保持することのできるＭＦＳもしくはＭＦＩＳトランジスタ、すなわち半導体強誘電体デバイス及びその製造方法を提供している。
特許文献３では、絶縁体バッファ層をＨｆ１−ＸＡｌ２ＸＯ２＋Ｘ＋Ｙあるいは窒素をドープしたＨｆＯ２＋ｕで構成することにより、絶縁体バッファ層と強誘電体の両方のリーク電流を低く抑えることができ、データ保持時間が真に充分長いメモリトランジスタが実現する技術を提供している。
特許文献４では、ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が１：１〜１：１０−７の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法を提供している。
このＭＦＳもしくはＭＦＩＳトランジスタでは強誘電体として、Ｓｒ-Ｂｉ-Ｔａ-ＯなどのストロンチウムＳｒとビスマスＢｉとタンタルＴａの酸化物であるＳＢＴを主成分とする強誘電体を用いることが多かったが、ＭＦＳもしくはＭＦＩＳトランジスタの微細化の開発の中で、ゲート長並びに強誘電体膜の膜厚を小さくすることが要請されるようになった。
強誘電体の膜厚を２００ｎｍ以下にしても広いメモリウィンドウを持つＭＦＩＳトランジスタの研究に発明者は注力し、Ｓｒ-Ｂｉ-Ｔａ-ＯなどのストロンチウムＳｒとカルシウムＣａとビスマスＢｉとタンタルＴａの酸化物であるＳＣＢＴを主成分とする強誘電体が好適なＭＦＳもしくはＭＦＩＳトランジスタを提供することを特許文献５および非特許文献３に公表した。微細な強誘電体デバイスの開発例として、ＳＢＴを強誘電体として用いたゲート長２６０ｎｍのＭＦＩＳトランジスタを公表した（非特許文献４）。
また、ＭＦＳもしくはＭＦＩＳトランジスタは、そのゲートスタックを、強誘電体層もしくはバッファ層と強誘電体層の積層で被包することで、メモリウィンドウが広がり、側壁保護層としての役割を兼ねることが記されている（特許文献６）。
特開２００１−２９１８４１号公報 特開２００２−３５３４２０号公報 特開２００４-３０４１４３号公報 特開２００９−４４１９５号公報 ＷＯ２０１３１８３５４７ Ａ１ 特許第４８２２５４７号公報
S. Migita et al., Integrated Ferroelectrics Vol. 40, pp.135-143, 2001 右田真司他、電子情報通信学会論文誌 Vol.J85-C No.1（2002年1月号）pp.14-22 Wei Zhang, Mitsue Takahashi and Shigeki Sakai, Semiconductor Science and Technology, vol.28, 085003 (7pp), 2013. Le Van Hai, Mitsue Takahashi and Shigeki Sakai, 2011IEEE Proceedings of the 3rd InternationalMemory Workshop p.175.
Ｓｒ-Ｃａ-Ｂｉ-Ｔａ-ＯなどのストロンチウムＳｒとカルシウムＣａとビスマスＢｉとタンタルＴａの酸化物であるＳＣＢＴは、Ｓｒ-Ｂｉ-Ｔａ-ＯなどのストロンチウムＳｒとビスマスＢｉとタンタルＴａの酸化物であるＳＢＴよりも、ＭＦＳもしくはＭＦＩＳトランジスタなどの強誘電体デバイスを微細化していくために好適な材料であるが、これまでパルスレーザ堆積（ＰＬＤ）法で成膜してきた。ＰＬＤ法は実験室での研究には優れているが、生産性、量産性に優れた方法ではない。組成の制御性が優れている訳でもない。
また、ＳＣＢＴを有機金属気相成長（ＭＯＣＶＤ）法で成膜するに際して、ＭＦＳもしくはＭＦＩＳトランジスタなどの強誘電体デバイス用途に適した錯体原料、特にＣａを導入するための錯体原料については知られておらず、ＳＣＢＴの最適な組成も不明であった。
また近年、非特許文献４のようにＭＦＳもしくはＭＦＩＳトランジスタの微細化研究がゲート長２６０ｎｍまで進展し、従来のゲートスタックの側面保護を目的とする第２の強誘電体層の物理膜厚も薄く、１００ｎｍ以下に、より好ましくは１０ｎｍ以下に、することが求められている。
しかし、微細化研究をさらに進めてゲート長が２６０ｎｍよりも短い強誘電体トランジスタを実際に作製してみると、ゲート長が２６０ｎｍ以上の強誘電体トランジスタでは生じない各種の課題が生じることを本発明者は知見した。例えば、メモリウィンドウが狭くなること、データ保持時間が低下することなどである。
さらに、微細化に伴い高集積化され密集して配置される場合には隣接ＭＦＳもしくはＭＦＩＳトランジスタ間の物理的距離が短いため、データの誤書込みを防ぐ目的で、隣接ＭＦＳもしくはＭＦＩＳトランジスタ間の素子分離を目的とする絶縁体には比誘電率が低くＳｉＯ２換算膜厚が大きいことが求められている。この隣接トランジスタ間の素子分離を目的とする絶縁体の大部分を比誘電率が高いことで知られる強誘電体が占めることは、強誘電体デバイスの微細化を進めるうえで好ましくない。
また、ゲートスタックの側面はエッチングやイオン注入による損傷を受けるが、ゲート長が微細化された強誘電体デバイスではゲートスタックに占める側面近傍の体積が相対的に大きくなりエッチングダメージやイオン注入ダメージの影響が大きく顕在化することがわかった。ゲートスタックの側面のエッチングダメージの回復の目的では、ゲートスタック中の第１の強誘電体の側面に、他の絶縁体を介さずに、第１の強誘電体と同じ構成元素による第２の強誘電体を接触させた状態で熱処理することが好ましいことを知見した。
また、強誘電体デバイスの製造では一般に、ゲートスタック中の第１の強誘電体の強誘電性を発現させるための熱処理の工程が必要である。第２の強誘電体をゲート側面に成膜した後に熱処理した場合、半導体、例えばＳｉ、の表面が酸化することによって比誘電率の小さい半導体酸化物、例えばＳｉＯ２、の膜が半導体の表面に成長することは避けられない。この半導体酸化物の比誘電率が小さく物理膜厚が大きいほど、すなわちＳｉＯ２換算膜厚が大きいほど、ＭＦＳもしくはＭＦＩＳゲート導体に印加される総電圧のうち第１の強誘電体に分配される電圧が減る。その結果、ＭＦＳもしくはＭＦＩＳトランジスタなどの強誘電体デバイスのメモリウィンドウが小さくなる不都合が起こる。
この比誘電率の小さい半導体酸化物は、エッチング後のゲートスタックの外側すなわち側面に近い側の半導体表面において、側面から離れた内側よりも厚く成長する傾向がある。従って、ゲートスタックに占める側面近傍の体積が相対的に大きくなる微細化された強誘電体デバイスの製造では特に、外界からゲートスタックへの酸素の透過を抑制する役割をするのに十分な物理膜厚と適した材料による絶縁体でゲートスタックを被覆してから熱処理することが必要である。
なお、以上に述べた各種の課題は本発明者が初めて見出したものである。
本発明の目的は、強誘電体デバイスの特徴である不揮発記憶保持と多数回書換え耐性を持ちながら、従来の成膜方法よりも生産性・量産性と材料組成の制御性に優れた成膜方法により、適切な成膜原料を使って適切な組成で成膜されたメモリウィンドウの広い強誘電体ＳＣＢTを用い、ゲートスタックの側面のエッチングダメージを緩和しかつ半導体表面の酸化成長を抑制でき、メモリウィンドウも広く微細化にも適応した強誘電体デバイスの製造が可能な強誘電体デバイスの製造方法及び強誘電体デバイスを提供することである。
請求項１に係る発明は、半導体の上に絶縁体、第１の強誘電体、導体がこの順に堆積した積層構造、もしくは、半導体の上に第１の強誘電体、導体、がこの順に堆積した積層構造のいずれかを有し、前記第１の強誘電体はストロンチウムを含む錯体、カルシウムを含む錯体、ビスマスを含む錯体とタンタルを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液２相状態の原料ガスを、気液２相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室へ導入する有機金属気相成長法により作製する強誘電体デバイスの製造方法であり、前記カルシウムを含む錯体がＣａ［Ｔａ（ＯＣ２Ｈ５）５
（ＯＣ２Ｈ４ＯＣＨ３）］２であることを特徴とする強誘電体デバイスの製造方法。
請求項２に係る発明は、半導体の上に、絶縁体、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを有し、前記ゲートスタック側面の少なくとも第１の強誘電体に接触するように第２の強誘電体と比誘電率１０以下の絶縁体をこの順に積層した後、第１の強誘電体の結晶化もしくは多結晶化のための熱処理を行うことを特徴とする強誘電体デバイスの製造方法。
請求項３に係る発明は、半導体の上に、絶縁体、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを形成し、前記ゲートスタック側面の少なくとも第１の強誘電体に接触するようにストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする第２の強誘電体を有機金属気相成長法で作製することを特徴とする請求項２記載の強誘電体デバイスの製造方法である。
請求項４に係る発明は、前記第２の強誘電体は５ｎｍ以上１００ｎｍ以下の厚さであることを特徴とする請求項２又は３に記載の強誘電体デバイスの製造方法である。
請求項５に係る発明は、前記第２の強誘電体は５ｎｍ以上１０ｎｍ以下の厚さであることを特徴とする請求項４に記載の強誘電体デバイスの製造方法である。
請求項６に係る発明は、前記第２の強誘電体が、ストロンチウムとカルシウムとビスマスとタンタルを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液２相状態の原料ガスを、気液２相状態を維持したまま気化室に導入し気化室において気化を行った
後成膜室へ導入する有機金属気相成長法により作製されることを特徴とする請求項２ないし５のいずれか１項に記載の強誘電体デバイスの製造方法である。
請求項７に係る発明は、前記第２の強誘電体を作製した後、前記ゲートスタック側面の第２の強誘電体を残して非ゲート部の半導体表面の第２の強誘電体を除去し、その状態で半導体表面にソース・ドレイン領域を形成する請求項２ないし６のいずれか１項記載の強誘電体デバイスの製造方法である。
請求項８に係る発明は、前記第２の強誘電体の除去はマスクレスで行う請求項７記載の強誘電体デバイスの製造方法である。
請求項９に係る発明は、前記半導体表面の第２の強誘電体の除去はＲＩＥ法により行う請求項７又は８に記載の強誘電体デバイスの製造方法である。
請求項１０に係る発明は、前記第１の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にｘが０．５以下であることを特徴とする請求項１ないし９のいずれか１項に記載の強誘電体デバイスの製造方法である。
請求項１１に係る発明は、前記第２の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にxが０．５以下であることを特徴とする請求項２ないし９のいずれか１項に記載の強誘電体デバイスの製造方法である。
請求項１２に係る発明は、ゲート長が２００ｎｍ以下である請求項２ないし１１のいずれか１項記載の強誘電体デバイスの製造方法である。
請求項１３に係る発明は、前記ゲート長が、１３０ｎｍ以上である請求項１２記載の強誘電体デバイスの製造方法である。
請求項１４に係る発明は、前記ゲート長が、１６０ｎｍ以下である請求項１２又は１３記載の強誘電体デバイスの製造方法である。
請求項１５に係る発明は、半導体の上に絶縁体、第１の強誘電体、導体がこの順に堆積されている積層構造、もしくは、半導体の上に第１の強誘電体、導体がこの順に堆積されている積層構造のいずれかを有し、前記第１の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第１の強誘電体のゲート長が２００ｎｍ以下である強誘電体デバイスである。
請求項１６に係る発明は、半導体の上に、絶縁体、第１の強誘電体、導体がこの順に積層されて成るゲートスタック、もしくは、第１の強誘電体、導体がこの順に積層されて成るゲートスタックのいずれかを有し、前記第１の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第１の強誘電体のゲート長が２００ｎｍ以下であり、前記ゲートスタック側面の少なくとも第１の強誘電体に接触するように第２の強誘電体と比誘電率１０以下の絶縁体がこの順に積層されていることを特徴とする強誘電体デバイスである。
請求項１７に係る発明は、前記ゲート長が、１３０ｎｍ以上である請求項１５又は１６記載の強誘電体デバイスである。
請求項１８に係る発明は、前記ゲート長が、１６０ｎｍ以下である請求項１５ないし１７のいずれか１項記載の強誘電体デバイスである。
請求項１９に係る発明は、前記第２の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であることを特徴とする請求項１６に記載の強誘電体デバイスである。
請求項２０に係る発明は、半導体表面にはその熱酸化物を実質的に含んでいないことを特徴とする請求項１５ないし１９のいずれか１項記載の強誘電体デバイスである。
請求項２１に係る発明は、前記第１の強誘電体は、ソース・ドレインに注入する不純物を含んでいないことを特徴とする請求項１５ないし２０のいずれか１項に記載の強誘電体デバイスである。
請求項２２に係る発明は、前記第２の強誘電体は５ｎｍ以上１００ｎｍ以下の厚さであることを特徴とする請求項１６に記載の強誘電体デバイスである。
請求項２３に係る発明は、前記第２の強誘電体は５ｎｍ以上１０ｎｍ以下の厚さであることを特徴とする請求項２２に記載の強誘電体デバイスである。
請求項２４に係る発明は、前記第１の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にxが０．５以下であることを特徴とする請求項１５ないし２３のいずれか１項に記載の強誘電体デバイスである。
請求項２５に係る発明は、前記第２の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にxが０．５以下であることを特徴とする請求項１６に記載の強誘電体デバイスである。
本願発明によれば、データの書き込みと読み出しを１個のトランジスタサイズにより実現することができ、しかも書き込んだデータは、実用上十分な長時間消失することがない。
そして、読み出し後も、データの内容は、破壊されない。本願発明に係る強誘電体デバイスは、広範囲の用途の半導体メモリ、さらには半導体論理回路中の安定な一時記憶デバイス等、多様な回路の中で用いることができる。さらに、強誘電体デバイスを微細化しても広いメモリウィンドウが達成される。
本発明は、ゲートスタックの容積が小さいときに特に有効である。すなわち、ゲート長が２００ｎｍ以下の場合にはデータ保持時間の短期化、メモリウィンドウの幅狭化が特に生じやすいが、本発明の場合にはかかる場合であっても長期の保持時間、広いメモリウィンドウを呈することができる。
ゲートスタックの側壁に、本発明に係る有機金属気相成長法により第１の強誘電体膜と同じ第２の強誘電体よりなる側壁層を形成した場合に長期のデータ保持時間、広いメモリウィンドウが達成される。スパッタリング法、あるいは他のＭＯＣＶＤ法により側壁層を形成した場合にはかかる効果は達成できない。なぜならスパッタリング法では段差被覆性が良くない。従来の他のＭＯＣＶＤでは、膜中にＣをコンタミネーションとして含有してしまい、これが、データ保持時間を縮めているのではないかと推測される。
マスクレスでの異方性エッチングにより、基板上の第２の強誘電体をエッチング除去し、ソース・ドレインを形成するため、工程の省略化が可能となる。
従来の堆積法では、側壁上への堆積は基板上への堆積よりも膜厚が薄くなるため、異方性エッチングによってもゲートスタックの側壁にダメージを与える可能性が高い。しかし、本発明による堆積法では、側壁上への堆積と基板上への堆積とで膜厚及び緻密さに大きな違いがでない。従って、側壁の堆積膜に大きなダメージを与えることなく基板面の堆積膜をエッチング除去することが可能となる。
側壁層の厚さは１００ｎｍ以下が好ましく、１０ｎｍ以下がより好ましい。側壁層は、エッチングダメージの回復という観点からはある程度厚い方が好ましい。しかし、側壁層があまりに厚すぎると側壁層も含めたトランジスタ１個あたりのサイズが大きくなってしまう。本発明における側壁層はＳＣＢＴで形成しており、１００ｎｍ以下の厚さでも十分にエッチングダメージの回復に寄与し、ひいては、長期のデータ保持時間を達成することが可能となる。１０ｎｍ以下でも同様である。ただ、下限としては、５ｎｍ以上が好ましい。
本願発明に係る強誘電体デバイスの断面の概念的構造図である。 実施例１に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 実施例１に係り、しきい値電圧の経時変化を示すグラフである。 実施例２に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 実施例３に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 実施例４に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 実施例４に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 比較例１に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 実施例６に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 実施例６に係り、書換え回数耐性テストの結果を示すグラフである。 実施例６に係り、データ保持特性の結果を示すグラフである。 本発明の実施に使用できるＭＯＣＶＤ装置の断面図である。 実施例７に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 本願発明に係る強誘電体デバイスの断面の概念的構造図である。 実施例８に係り、書換え回数耐性テストの結果を示すグラフである。 実施例８に係り、データ保持特性の結果を示すグラフである。 本願発明に係る強誘電体デバイスの断面の概念的構造図である。 実施例９に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 実施例９に係り、データ保持特性の結果を示すグラフである。 本願発明に係る強誘電体デバイスの断面の概念的構造図である。 実施例１０に係り、ゲート電圧とドレイン電流の関係を示すグラフである。 本願発明に係る強誘電体デバイスのゲートスタックの断面の例である。
１ 半導体
２ 絶縁体
３ 強誘電体
４ 導体（ゲート電極）
５、５ａ 半導体中のソース領域
６、６ａ 半導体中のドレイン領域
７ 半導体中のソース領域とドレイン領域を除く領域
８ 第２の強誘電体である側壁層
９ 比誘電率１０以下の絶縁体である保護層
２０ 気化管
２２ 気化部
９２ ガス通路
９３ キャリアガス
９４ ガス導入口

９５ 原料溶液
９６ 原料供給孔
９７ ガス出口
９８ 分散部
図１は、本願発明に係る強誘電体デバイスの一例である。本願発明に係るデバイスは、まず半導体１を用意する。ここで、半導体１は、薄膜多結晶シリコンでも、単結晶シリコン基板であっても、ゲルマニウム基板であっても、シリコンとゲルマニウムの混晶であっても、あるいはＳｉＣやＧａＡｓその他の化合物半導体であってもよく、その種類を限定しない。さらに、半導体基板の代わりにＳＯＩ(silicon on insulator)基板を用いてもよい。
半導体１の一つの面に絶縁体２の面２ａを接続する。絶縁体２としてハフニウムの酸化物ＨｆＯ２＋ｕあるいはハフニウムとアルミニウムの酸化物Ｈｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙを形成する。ｘの範囲は、熱的安定性、化学的安定性の強化のために、また大きい比誘電率を持つために、０＜ｘ＜０．７であると特によい。ｙの範囲は、良好な絶縁性を示す点で−０．２＜ｙ＜０．２であると特によい。また、ｕの範囲も良好な絶縁性を示す点で−０．２＜ｕ＜０．２であると特によい。ＨｆＯ２＋ｕとＨｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙの厚さｔは、データ書込みすなわち電気分極状態の決定のための印加電圧の絶対値を小さくするために、４ｎｍ＜ｔ＜４０ｎｍの範囲にあると特によい。
絶縁体２のもう一方の面２ｂに第１の強誘電体の面３ａを接続する。本発明においては、第１の強誘電体として、Ｓｒ-Ｂｉ-Ｔａ-ＯなどのストロンチウムＳｒとカルシウムＣａとビスマスＢｉとタンタルＴａの酸化物であるＳＣＢＴを主成分とする強誘電体を用いる。
第１の強誘電体の厚さｄは、データ書き込みすなわち電気分極状態の決定のための印加電圧の絶対値を小さくするために、２０ｎｍ＜ｄ＜６００ｎｍの範囲が好ましい。より好ましくは、８０ｎｍ＜ｄ＜３００ｎｍであり、さらに好ましくは１００ｎｍ＜ｄ＜２１０ｎｍである。
第１の強誘電体のもう一方の面３ｂに導体４を接続する。導体４は、導電性のよい材料であればＡｕやＰｔやＩｒのような金属でも、ＴｉＮやＴａＮのような窒化物でもＩｒＯ２やＲｕＯ２のような酸化物でも何でもよい。また、これらの積層、例えば、Ｐｔ／ＴｉＮ／Ｔｉ、ＩｒＯ２／Ｉｒ等、であってもよい。
なお、半導体１は、ソース領域５とドレイン領域６を持つことが一般的である。ソース領域５とドレイン領域６がn型であれば、ソース領域５とドレイン領域６を除く領域７はp型となる。半導体１の中のソース領域５とドレイン領域６がn型であれば、ソース領域５とドレイン領域６を除く領域７はp型となる。
なお、絶縁体２は積極的に形成しないこともある。その場合は、半導体１の一つの面に第１の強誘電体の面３ａを接続する。絶縁体２を積極的に形成しない場合においても、本願発明の強誘電体デバイスの製造方法に含まれる熱処理工程によって、半導体１と第１の強誘電体との間の界面に半導体１の酸化物が自動的に成長し、結果的に絶縁体２と同様の機能を持つ層が挿入されることがある。
［作用］
データを記憶する源は、第１の強誘電体の電気分極であり、強誘電性を発現するためには、形成時もしくはその後の熱処理工程で温度を上げて、第１の強誘電体を結晶もしくは多結晶の状態にする必要がある。この結晶化温度もしくは多結晶化温度は、通常６５０℃〜９５０℃である。一般に、この温度が高い方が結晶性はよく、強誘電性もよい。この結晶化もしくは多結晶化のための熱処理工程の時間は、典型的には２０分〜１時間である。
半導体１としてシリコン基板を用いる場合、シリコン中のソース領域とドレイン領域を形成するためには、不純物の活性化のため低くても９５０℃から１０５０℃程度で短時間（典型的には３０秒以下）の熱処理が必要である。絶縁体２は、第１の強誘電体の結晶化もしくは多結晶化のための熱処理工程を経る標準的な作製プロセスではソース領域とドレイン領域を形成するための熱処理工程も経る。
絶縁体２の材料が適切でない場合には、これらの熱処理工程で結晶化してしまい、結晶粒と結晶粒の間の粒界を通ってリーク電流が流れる。本願発明の実施の形態のように絶縁体２の材料がＨｆＯ２＋ｕあるいはＨｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙである場合は、上記強誘電体の結晶化もしくは多結晶化のための熱処理工程でも、あるいは上記不純物活性化の熱処理工程でも、絶縁体２は、結晶化せず、アモルファスの状態を維持しているか、または、一部結晶化してもアモルファスの状態の部分と共存している。従って、絶縁体２のリーク電流を低く抑えることができる。さらには、ＨｆＯ２＋ｕ、Ｈｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙだけでなく、ハフニウムとシリコンを構成元素とする酸化物Ｈｆ−Ｓｉ−Ｏやハフニウムとランタンを構成元素とする酸化物Ｈｆ−Ｌａ−Ｏ、ハフニウムとランタンとアルミニウムを構成元素とする酸化物Ｈｆ−Ｌａ−Ａｌ−Ｏ、ハフニウムとタンタルを構成元素とする酸化物Ｈｆ−Ｔａ−Ｏなど、Ｈｆをベースとした酸化物、およびそれらの積層を、絶縁体２に採用することもできる。
アモルファスの状態の絶縁体２の表面は、結晶化された状態と比較して平坦である。アモルファスの状態の絶縁体２の表面からは第１の強誘電体の結晶成長のための種結晶ができ難く、第１の強誘電体の結晶粒が小さく、第１の強誘電体はち密になりリーク電流も低く抑えることができる。一方、絶縁体２が結晶化してしまうと結晶粒と粒界により表面の凹凸が増す。この結晶粒には第１の強誘電体の種結晶ができやすく第１の強誘電体の結晶粒が大きくなり第１の強誘電体のリーク電流も大きくなる。このようにＨｆＯ２＋ｕあるいはＨｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙで絶縁体２を構成すると、絶縁体２と第１の強誘電体の両方のリーク電流を低く抑えることができ、データ保持時間が真に充分長いメモリトランジスタが実現する。Ｈｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙは、熱処理工程に対してアモルファス状態を維持する温度がＨｆＯ２＋ｕよりさらに高まるので、結晶化温度の高い物性を有する強誘電体を第１の強誘電体に用いるときに特によい。
［製造方法］
次に製造方法について述べる。言うまでもなく、本発明の製造方法は以下の方法に限定されるものではない。
絶縁体２の形成法は、原理を限定せず、例えば、物理的気相成長法では、パルスレーザ堆積法（レーザアブレーション（ＰＬＤ）法ともいう）、スパッタリング法、蒸着法などが有効であり、化学成長法ではＭＯＣＶＤ(metal organic chemical vapor deposition：有機金属気相成長)法、ＭＯＤ(metal organic decomposition:有機金属分解)法、ゾルゲル法、原子層堆積（ＡＬＤ）法なども有効である。
第１の強誘電体および導体４の形成法も、原理を限定せず、例えば、物理的気相成長法では、パルスレーザ堆積法、スパッタリング法、電子ビーム蒸着法などの蒸着法などが有効であり、化学成長法は、ＭＯＣＶＤ法、ＭＯＤ法、ゾルゲル法なども有効である。
以下では、半導体１として単結晶シリコン（Si）基板を用い、絶縁体２の形成法としてパルスレーザ堆積法を、第１の強誘電体の形成法としてＭＯＣＶＤ法を用いた製造方法の例を述べる。
半導体１の表面処理
ＲＣＡ洗浄などの標準的なＳｉの洗浄法で単結晶Ｓｉ基板の表面を洗浄後、希フッ酸あるいは緩衝フッ酸で表面の残留酸化物を除去する。その後に、故意に酸化物、窒化物、酸窒化物等の形成等の表面処理を追加してもよい。半導体１は、単結晶Ｓｉ基板に限らず、薄膜多結晶シリコンでも、ゲルマニウム基板であっても、シリコンとゲルマニウムの混晶であっても、あるいはＳｉＣやＧａＡｓその他の化合物半導体であることもあり、その種類を限定しない。さらに、半導体基板の代わりにＳＯＩ(silicon on insulator)基板を用いることもある。
２．絶縁体２の形成
絶縁体２は、例えばパルスレーザ堆積（ＰＬＤ）法で形成する。ＳｉＯ２のような約３．９の小さい誘電率を持つ酸化層の形成を抑えるために形成中Ｓｉの温度は低温（室温〜５５０℃）の条件下におく。絶縁体２がハフニウムとアルミニウムを構成元素とする酸化物である場合は、ターゲット組成は、Ｈｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙとする。あるいは、ＨｆＯ２＋ｕとＡｌ２Ｏ３を用いてもよい。この場合、両ターゲットを同時に蒸発（スパッタ）させてもよいが、両ターゲットを交互に１ないし複数回ずつ蒸発させ、熱処理によりＨｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙを合成するようにしてもよい。ＨｆＯ２＋ｕとＡｌ２Ｏ３を交互に堆積するとき、ＨｆＯ２＋ｕを先に堆積することが特によい。さらには、ＨｆＯ２＋ｕ、Ｈｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙだけでなくＨｆ−Ｓｉ−ＯやＨｆ−Ｌａ−Ｏ、Ｈｆ−Ｌａ−Ａｌ−Ｏ、Ｈｆ−Ｔａ−ＯなどＨｆをベースとした酸化物、およびそれらの積層を、絶縁体２に採用することもできる。
絶縁体２がハフニウムを構成元素とする酸化物である場合は、ターゲット組成は、ＨｆＯ２＋ｕとする。絶縁体２は、酸化物であるので、形成中、酸素ガスを導入する。
Ｓｉと絶縁体２の界面への低誘電率酸化物の形成を抑制し小さくするため酸素ガスに窒素ガスを混合すると特によい。窒素は、絶縁体２の中の構造欠陥を低減させ、リーク電流を小さくすることにも役立つ。酸素と窒素の混合ガスを用いる場合、混合モル比は、Ｎ：Ｏ＝１：１〜１：１０−７である。
また、Ｈｆ１−ｘＡｌ２ｘＯ２＋ｘ＋ｙとＨｆＯ２＋ｕのターゲット自体が酸素を含み、Ｈｆ原子と Ａｌ原子は酸化物を容易に形成するので、絶縁体２の形成中は窒素ガスだけの導入でもよい。その場合、混合モル比は窒素ガス中に含まれる残留酸素量によって決まる。典型的には残留酸素による混合モル比はＮ：Ｏ＝１：１０−５〜１：１０−７であるが、酸素ガスの窒素ガスに対するモル比はそれより小さくてもよい。
窒素ガスを含む雰囲気中で形成することにより絶縁体２には窒素元素が添加物として添加されることになる。それにより上記の効果がもたらされる。窒素元素の含有量は１ｘ１０１９ｃｍ−３から１ｘ１０２２ｃｍ−３の範囲とするのがよい。その範囲は５ｘ１０１９ｃｍ−３から５ｘ１０２１ｃｍ−３とするのが特によい。
なお、絶縁体２は積極的に形成しないこともある。その場合は、半導体１の上に直接共第１の強誘電体を形成する。絶縁体２を積極的に形成しない場合においても、本願発明の強誘電体デバイスの製造方法に含まれる熱処理工程によって、半導体１と第１の強誘電体との間の界面に半導体１の酸化物が自動的に成長し、結果的に絶縁体２と同様の機能を持つ層が挿入されることがある。
３．第１の強誘電体の形成
本発明において第１の強誘電体はＳｒ-Ｃａ-Ｂｉ-Ｔａ-Ｏなどのストロンチウムとカルシウムとビスマスとタンタルの酸化物であるＳＣＢＴを主成分とする強誘電体である。
第１の強誘電体の形成はＭＯＣＶＤ法で行うことが好ましい。
以下に、ＭＯＣＶＤ法が好ましい理由を、本発明をなすに際して得た知見とともに説明する。
本発明者は、強誘電体を薄くしても広いメモリウィンドウを確保するための技術を鋭意探究していた。数多くの実験を重ねる中で、Ｃａ添加がメモリウィンドウを広げる可能性があるのではないかとの知見を得た。実験を重ねたところ、Ｃａを添加したからといって必ずしもメモリウィンドウが広がるわけではなく、広がる場合もありまた広がらない場合もあった。
形成されたＳＣＢＴの組成を調べたところ、ある範囲のＣａ添加においてのみ、メモリウィンドウの広がりを見せることを見出した。
対照実験としてＰＬＤ法でＳＣＢＴを形成した場合には、レーザーアブレーションターゲットの元素組成は固定されているため、複数ターゲットを組み合わせる方法も試したが、ストロンチウムとカルシウムとビスマスとタンタルの組成比の制御調整は困難であった。複数ターゲットを組み合わせる方法では、ＳＣＢＴの形成完了までに要する手間も増え、生産性も優れなかった。この点において、ＭＯＣＶＤ法では、原料錯体を含む溶媒の流量を制御すれば、生産性よく元素組成の制御調整が行える。
他の方法に比べて組成の制御を精度よく行うことができるＭＯＣＶＤ法でのＳＣＢＴの膜の形成について検討を行った。先ず、本発明者は、Ｓｒ、Ｃａ、Ｂｉ、Ｔａ系の酸化物強誘電体の形成によりよく適合するＣａの錯体の開発を行った。
その結果、新たにＣａ［Ｔａ（ＯＣ２Ｈ５）５（ＯＣ２Ｈ４ＯＣＨ３）］２（以下「ＣＴ−１」と略記することもある。）を得た。
この錯体は常温において液体であり、有機溶剤のエチルシクロヘキサン（ECH）に対して任意の割合で十分に混合溶解することも確認した。この溶剤ECHによって希釈された錯体を使用し、本発明者によって既に開発された気液２相混合流方式を備えたMOCVD装置を用いて成膜の検証を行った。
その結果、成膜された膜はより優れた組成制御性を示し、膜内の均一性にも優れ、また、膜同士のばらつきも小さくすることができた。この方法によればＣａの組成をより自在に制御することができるため、バブリング法（液体原料を収納する容器にバブリング用のガスを導入することにより気化を行なう方法）よりも歩留りよく強誘電体を形成することができる。したがって、この方法によることが一般的なバブリング法によることよりも好ましい。
３−１ ＭＯＣＶＤ装置
ＭＯＣＶＤ装置としては例えば図１２に示す装置を用いればよい。
本例では、分散部を構成する分散部本体９８の内部に形成されたガス通路９２と、ガス通路９２に加圧されたキャリアガス９３を導入するためのガス導入口９４と、ガス通路９２を通過するキャリアガスに原料溶液９５を供給し、原料溶液９５をミスト化するための手段（原料供給孔）９６と、ミスト化された原料溶液９５を含むキャリアガス（原料ガス）を気化部２２に送るためのガス出口９７と、ガス通路９２内を流れるキャリアガスを冷却するための手段（冷却水）１８と、を有する分散部９８と、一端がＭＯＣＶＤ装置の反応管に接続され、他端が分散部９８のガス出口９７に接続された気化管２０と、気化管２０を加熱するための加熱手段（ヒーター）２１と、を有し、前記分散部９８から送られてきた、原料溶液が分散されたキャリアガスを加熱して気化させるための気化部２２と、を有し、ガス出口９７の外側に細孔１０１を有する輻射防止部１０２を設けてある。
なお、ガス通路の断面積は０．１０〜０．５ｍｍ２が好ましい。０．１０ｍｍ２未満では加工が困難である。０．５ｍｍ２を超えるとキャリアガスを高速化するために高圧のキャリアガスを大流量用いる必要が生じてしまう。大流量のキャリアガスを用いると、反応チャンバーを減圧（例：１．０Ｔｏｒｒ）に維持するために、大容量の大型真空ポンプが必要になる。排気容量が、１万リットル／ ｍｉｎ（at １．０Ｔｏｒｒ）を超える真空ポンプの採用は困難であるから、工業的な実用化を図るためには、適正な流量、即ち、ガス通路面積０．１０〜０．５ｍｍ２が好ましい。
このガス通路９２の一端にはガス導入口９４が設けられている。ガス導入口９４にはキャリアガス（例えばＮ２ 、Ａｒ、Ｈｅ）源（図示せず）が接続されている。
分散部本体９８のほぼ中央の側部には、ガス通路９２に連通せしめて原料供給孔９６を設けてあり、原料溶液９５をガス通路９２に導入して、原料溶液９５をガス通路９２を通過するキャリアガスに原料溶液９５を分散させ原料ガスとすることができる。
ガス通路９２の一端には、気化部２２の気化管２０に連通するガス出口９７が設けられている。
分散部本体９８には、冷却水１８を流すための空間１１が形成されており、この空間内に冷却水１８を流すことによりガス通路９２内を流れるキャリアガスを冷却する。あるいはこの空間の代わりに例えばペルチェ素子等を設置し冷却してもよい。分散部９８のガス通路９２内は気化部２２のヒーター２１による熱影響を受けるためガス通路９２内において原料溶液の溶剤と有機金属錯体との同時気化が生ずることなく、溶剤のみの気化が生じてしまう。そこで、ガス通路９２内を流れる原料溶液が分散したキャリアガスを冷却することにより溶剤のみの気化を防止する。特に、原料供給孔９６より下流側の冷却が重要であり、少なくとも原料供給孔９６の下流側の冷却を行う。冷却温度は、溶剤の沸点以下の温度である。例えばＴＨＦの場合６７℃ 以下である。特に、ガス出口９７における温度が重要である。
本例ではさらに、ガス出口９７の外側に細孔１０１を有する輻射防止部１０２を設けてある。なお、１０３、１０４はＯリングなどのシール部材である。この輻射防止部１０２は、例えば、テフロン（登録商標）、ステンレス、セラミックなどにより構成すればよい。本発明者の知見によれば、従来技術においては、気化部における熱が、輻射熱としてガス出口９７を介してガス通路９２内におけるガスを過熱してしまう。従って、冷却水１８により冷却したとしてもガス中の低融点成分がガス出口９７近傍に析出してしまう。
輻射防止部は、かかる輻射熱がガスに伝播することを防止するための部材である。従って、細孔１０１の断面積は、ガス通路９２の断面積より小さくすることが好ましい。１／２以下とすることが好ましく、１／３以下とすることがより好ましい。
また、分散部を冷却することにより、長期間にわたる使用に対してもガス通路内（特にガス出口）における炭化物による閉塞を生ずることがない。
分散部本体９８の下流側において、分散部本体９８は気化管２０に接続されている。分散部本体９８と気化管２０との接続は継手２４により行われ、この部分が接続部２３となる。
気化部２２は気化管２０と加熱手段（ヒーター）２１とから構成される。ヒーター２１は気化管２０内を流れる原料溶液が分散したキャリアガスを加熱し気化させるためのヒーターである。ヒーター２１としては、従来は円筒型ヒーターやマントルヒーターを気化管２０の外周に貼り付けることにより構成するが、気化管の長さ方向に対して、均一な温度になるよう加熱するには、熱容量が大きい液体や気体を熱媒体に用いる方法が最も優れている。
気化管２０としては、例えばＳＵＳ３１６Ｌなどのステンレス鋼を用いることが好ましい。気化管２０の寸法は、気化ガスの温度が十分に加熱される長さに適宜決定すればよいが、例えば、ＳＣＢＴ原料溶液０．０４ｃｃｍを気化する場合には、外径３／４インチ、長さ数百ｍｍのものを用いればよい。
気化管２０の下流側端はＭＯＣＶＤ装置の反応管に接続されるが、本例では気化管２０に酸素供給手段として酸素供給口２５を設けてあり、所定の温度に加熱された酸素をキャリアガスに混入せしめ得るようにしてある。
３−２ 形成プロセスに好適な条件は以下の通りである。
（原料溶液）
［Ｓｒ、Ｔａ］
Ｓｒ、Ｔａの錯体としては、ビスタンタル
ペンタエトオキサイド 2-メトオキシエトオキサイドストロンチウムＳｒ［Ｔａ（ＯＣ２Ｈ５）５（ＯＣ２Ｈ４ＯＣＨ３）］２（ＳＴ−１）が好ましい。
溶媒としては例えば、エチルシクロヘキサン（ＥＣＨ）を用いることができる。
溶媒中の濃度としては０．０５〜０．２５ｍｏｌ／Ｌが好ましい。また、流量としては、０．０５〜０．２５ｓｃｃｍが好ましい。
ＳｒとＴａとは別々の錯体を使用する場合には、Ｓｒの錯体としては、Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２が好ましい。溶媒としては例えば、ＥＣＨを用いることができる。
Ｔａの錯体としては、Ｔａ（ＯＣ２Ｈ５）５（ＰＥＴ）が好ましい。
溶媒としては例えば、ＥＣＨを用いることができる。Ｓｒ、Ｔａの錯体としてＳＴ−１を用いたとしても、Ｔａの膜中の含有量を調整するためＰＥＴを用いることは有効である。 溶媒中の濃度としては０．０５〜０．２０ｍｏｌ／Ｌが好ましい。
また、流量としては、０．１５ｓｃｃｍ以下が好ましい。
［Ｂｉ］
Ｂｉの錯体としては、トリス−１−メトオキシ−２−メチル−２−プロポキシ ビスマスＢｉ（Ｃ５Ｈ１１Ｏ２）３（Ｂｉ（ＭＭＰ）３）が好ましい。
溶媒としては例えば、ＥＣＨを用いることができる。
溶媒中の濃度としては０．０５〜０．２５ｍｏｌ／Ｌが好ましい。また、流量としては、０．１０〜０．２５ｓｃｃｍが好ましい。
［Ｃａ］
Ｃａの錯体としては、Ｃａ［Ｔａ（ＯＣ２Ｈ５）５（ＯＣ２Ｈ４ＯＣＨ３）］２（ＣＴ−１）を用いる。なお、Ｃａ［Ｔａ（ＯＣ２Ｈ５）５（ＯＣ２Ｈ４ＯＣＨ３）］２（ＣＴ−１）は、Ｃａと２モルのＭｅＯＣ２Ｈ４ＯＨとの反応を利用し、先ずＣａ（ＯＣ２Ｈ４ＯＭｅ）２を生成する。生成されたＣａ（ＯＣ２Ｈ４ＯＭｅ）２と２モルのＰＥＴ（Ｔａ（ＯＣ２Ｈ５）５）を反応させＣＴ−１（Ｃａ［Ｔａ（ＯＣ２Ｈ５）５（ＯＣ２Ｈ４ＯＣＨ３）］２）を合成する合成方法で作成することができる。
溶媒を必要とする場合は、例えば、ＥＣＨを用いることができる。
溶媒中の濃度としては、０．０５〜０．２５ｍｏｌ／Ｌが好ましい。また、流量としては、０．０１〜０．１５ｓｃｃｍが好ましい。
（気液２相流の作成）
気液２相流を作成するためには次の流量で液体原料と搬送ガスとを供給することが好ましい。
・原料溶液
ＳＴ−１原料溶液：０．０３〜０．１５ｓｃｃｍ
ＣＴ−１原料溶液：０．０１〜０．１０ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：０．１０〜０．２５ｓｃｃｍ
ＰＥＴ原料溶液 ：０〜０．１６ｓｃｃｍ
・搬送ガス（各原料に対して）
不活性ガス：０．２〜０．５ＳＬＭ
・図１２に示す装置において、原料溶液（９５ａ、９５ｂ、・・・）のそれぞれを５つの原料供給孔９６からガス通路９２に供給し、かつキャリアガス９３をガス通路９２に流すと、キャリアガス９３は原料溶液をせん断して微細粒子状を形成する。この微細粒子状の原料溶液はキャリアガス９３中に分散し、気液２相流が形成される。この気液２相流は気化管２０に導入されるまで冷却されるため、気液２相状態が維持されたまま気化管２０内に導入される。
（酸化性ガスの導入）
酸化性ガスは気化後のガスに導入すればよい。ただ、原料ガスと混合する前（気液２相流が形成される前）にキャリアガス中に一部または全部の酸化性ガスを導入しておくことは、膜中におけるＣの量が激減し、ひいてはリーク量を減少させることから好ましい場合がある。
（気化）
気化室の温度は、２００〜３００℃が好ましい。２００℃未満では、十分な気化が得られない。一方、３００℃を越えると気化室の管壁温度が原料の分解温度を超え、管壁において原料が分解され原料の不必要な消耗にもまたMOCVD装置の汚染にも繋がることとなる。なお、かかる観点から１８０〜２５０℃がより好ましい。
（成膜室）
気化された原料は成膜室に導入される。気化した原料は基板表面で反応し、強誘電体膜を形成する。この場合、成膜室（Chamber）の上流約５０ｃｍ〜８０ｃｍの位置に反応酸素を供給することが望ましい。供給する反応酸素の量は０．５ＳＬＭ〜２．６ＳＬＭが好ましい。
成膜室における基板の温度は、３３０〜７５０℃が好ましい
３３０℃未満では錯体の分解が不十分であり、７５０℃を超えると基板表面の酸化膜形成が無視できなくなる。
成膜室における圧力は、３００〜６６０Ｐａが好ましい。
４．導体４の形成
導体４の材料としては、貴金属のプラチナ(Pt)、ルテニウム（Ru）、イリジウム(Ir)およびその酸化物が好適な例として挙げられる。形成方法は、電子ビーム加熱の蒸着法あるいはスパッタリング法、が一般的である。また、ＭＯＣＶＤ法も適用できる。
５．熱処理工程
第１の強誘電体の結晶化もしくは多結晶化のための熱処理を行う。熱処理のタイミングは、以下の４種のケースがあるが、これらの内少なくとも１つのケースを実行する。
（１）上記工程３（第１の強誘電体の形成）の最中の熱処理。
（２）工程３（第１の強誘電体の形成）の後に第１の強誘電体の形成用装置と同じかまたは別の真空容器内で熱処理。
（３）工程３（第１の強誘電体の形成）の後、かつ、工程４（導体４の形成）の前に、アニール炉での熱処理。
（４）工程４（導体４の形成）の後にアニール炉での熱処理。
第１の強誘電体がＳＣＢＴの場合、結晶化もしくは多結晶化のための熱処理温度は７００〜９００℃が好ましい。より好ましくは、７４０〜８３０℃である。その範囲においては好適な熱処理時間は１０分〜６０分である。
この熱処理工程において、例えば半導体１がシリコン基板である場合にはその表面に酸素が供給されシリコン酸化物が成長することがある。このとき、絶縁体２に窒素元素が添加されている場合には窒素の添加により酸素の移動が抑制されるため、シリコン酸化物が成長してもシリコン酸化物の厚さを小さく抑えることが出来る。
また、鋭意研究を重ねる内に、ＳＣＢＴを主成分とする強誘電体の成膜を中核の技術とするＭＦＩＳもしくはＭＦＳの微細な強誘電体デバイスの製造方法およびその製造方法で作製された微細な強誘電体デバイスの発明に至った。微細な強誘電体デバイスの典型的な例として、図１に示すような強誘電体電界効果トランジスタを挙げる。図１では、ソース領域の端Ａは、ゲート電極の端Ｂが半導体表面に下ろす垂線と表面の交点Ｃよりトランジスタチャンネル（つまり点Ｃと点Ｆの間の領域）の内側に入っていることが好ましい。同様にドレイン領域の端Ｄはゲート電極の端Ｅが半導体表面に下ろす垂線と表面の交点Ｆよりトランジスタチャンネルの内側に入っていることが好ましい。
実施例１〜５では、ゲート長が１０マイクロメートルと大きかったためにソース領域とドレイン領域をあらかじめ形成したＳｉ基板を用いることが出来た。ところが、フォトリソグラフィ工程で用いる光学露光装置あるいは電子ビーム露光装置のマスク合わせ精度に接近するくらいのゲート長の短い微細トランジスタでは、ソース領域の端Ａとドレイン領域の端Ｄの何れか一方がトランジスタチャンネルの外に出るようなことが起こってしまい、余計な抵抗成分がソース・ドレイン間の特性に含まれることになり、トランジスタの特性を著しく損ねることになる。
これを避けるため微細トランジスタの作製では自己整合的にゲートを形成する作製工程が有効であることが知られている。実施例６〜１０に、自己整合的にゲートを形成した微細な強誘電体デバイスの作製の例を示した。微細な強誘電体デバイスの作製においては、エッチングやイオン注入によるゲートスタックの側面の損傷の影響が相対的に大きいため、良質な強誘電体デバイスの製造が困難となる。鋭意研究を重ね、ゲートスタックの形成後に、第２の強誘電体すなわち側壁層８をゲートスタックの側面に接触させ、比誘電率１０以下の絶縁体である保護層９で覆った後、第１の強誘電体の結晶化もしくは多結晶化のための熱処理を行うことが好適な結果をもたらすことを発見した。第２の強誘電体は材料を限定しないが、第１の強誘電体と同種の材料であると特に良い。
以下では、本願発明に係る図１４、図１７、図２０に記載の断面図を持つ強誘電体デバイスの製造方法の概要を表す。図１４は実施例６と７に、図１７は実施例８に、図２０は実施例９に、各々対応する。図１４はまた、実施例１０にも対応するが、実施例１０は特に側壁８が８nmと薄い場合である。
まず、図１４に記載の断面の概念的構造図を持つ強誘電体デバイスの製造方法の概要を表す。
１．半導体１の表面処理
半導体１を用意し、表面処理を行う。例えば、前述の段落番号（００３９）で述べた半導体１の表面処理を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。ここで、半導体１は、薄膜多結晶シリコンでも、単結晶シリコン基板であっても、ゲルマニウム基板であっても、シリコンとゲルマニウムの混晶であっても、あるいはＳｉＣやＧａＡｓであってもよく、その種類を限定しない。さらに、半導体基板の代わりにＳＯＩ（silicon on insulator）基板を用いてもよい。
２．絶縁体２の形成
例えば、前述の段落番号（００４０）で述べた絶縁体２の形成を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。
３．第１の強誘電体の形成
例えば、前述の段落番号（００４４）−（００４８）で述べたＭＯＣＶＤ法もしくはＰＬＤ等の他の方法による第１の強誘電体の形成を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。
４．導体４の形成
前記の段落番号（００３７）で述べた電子ビーム蒸着やスパッタリング法やＭＯＣＶＤ法を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。導体４は、導電性のよい材料であれば何でもよい。ＡｕやＰｔやＩｒやＲｕのような金属でも、ＴｉＮやＴａＮのような窒化物でもＩｒＯ２やＲｕＯ２のような酸化物でもよい。また、これらの積層、例えば、Ｐｔ／ＴｉＮ／Ｔｉ、ＩｒＯ２／Ｉｒ等、であってもよい。
５．ゲートマスクの形成
光学露光もしくは電子ビーム描画とその後の現像でゲートマスクを導体４の上に形成する。
６．ゲートエッチング
反応性イオンエッチング（ＲＩＥ）法、イオンミリング法などのエッチング方法により、上記ゲートマスクで覆われていない部分を上から導体４、第１の強誘電体、絶縁体２の順に除去し、半導体１の表面を露出させる。この方法により、半導体１上にゲートスタックを形成することができる。このような、半導体１上に形成されたゲートスタックは例えば、図２２（ａ）、（ｂ）、（ｃ）、（ｄ）に記載のような断面を呈する。ゲートエッチングの異方性が高く理想的な場合には図２２（ａ）のように角柱状にゲートスタックが形成される。しかし実際のエッチングではエッチングの最中に、ゲートマスクが後退したり、２次生成物が側面に付着したりすることによって、図２２（ｂ）のように側面にテーパーが付くこともあり、また、膨らみやくぼみや不連続な段差が残ることもあり、辺が丸みを帯びることもある。さらに、強誘電体デバイスの微細化に伴い高集積化され密集して配置される場合には、例えば図２２（ｃ）のように微細加工により側面の辺が丸みを帯び、ひとつのゲートスタックとそれに隣接するゲートスタックとの間の距離はゲートスタックの占有底面の径に近づく。高度に高集積化されたゲートスタックは例えば図２２（ｄ）のように見えることもある。
７．イオン注入
ソース領域（図１４の５a）とドレイン領域（図１４の６a）を形成するため、半導体１の露出した表面にイオン注入法で不純物をドープする。
８．ゲートマスクの除去
ゲートマスクの材料が有機材料の場合は、酸素プラズマ中でのアッシングによって、もしくはアセトンなどの有機溶剤を用いた洗浄によって、ゲートエッチング後のゲートマスクの残留物を除去する。上記ゲートエッチングの最中にゲートマスクが結果的に全部自動的に消失することもある。このゲートエッチング後のゲートマスクの残留物を除去する工程は、ゲートエッチングの工程の直後に行うこともできる。この場合は、イオン注入の工程でイオンが第１の強誘電体まで浸入することを導体４が阻止する。
９．第２の強誘電体すなわち側壁層８の形成
段落番号（００７７）で記載のゲートエッチングの工程で、エッチングダメージがゲートスタックの側面に発生する。より詳しくは、イオンミリング法では主にエッチングされた材料のゲートスタックの側面への再付着があり、ＲＩＥ法では、反応性ガスと被エッチング材料の２次生成物が、ゲートスタックの側面と、半導体１の表面にも生じる。
また、段落番号（００７８）記載のイオン注入の工程では、加速されたイオンがゲートスタックの側面にもある程度注入され、イオン注入によるダメージが生じる。
ゲートスタックの側面ではこのように、エッチングやイオン注入による損傷を受けるため、例えばゲート長２００ｎｍ以下のように微細化された強誘電体デバイスではゲートスタックに占める側面近傍の体積が相対的に大きくなりエッチングダメージやイオン注入ダメージの影響がより顕在化し、良質な強誘電体デバイスの製造が困難となる。鋭意研究を重ね、第２の強誘電体すなわち側壁層８をゲートスタックの側面に接触させることが好適な結果をもたらすことを発見した。第２の強誘電体は材料を限定しない。
ストロンチウムとカルシウムとビスマスとタンタルの酸化物であるＳＣＢＴを主成分とする強誘電体を側壁層８としてゲートスタックの側面に接触させることが好適な結果をもたらすことを発見した。例えば、エッチングによってゲートスタックを形成した後で、全面に、ＭＯＣＶＤ法によりＳＣＢＴを主成分とする強誘電体を厚さは100nm以下、より好ましくは１０ｎｍ以下で形成する。ＭＯＣＶＤ法は、半導体上にゲートスタックが複数起立しているような凹凸の大きい表面にも均一に薄膜を付着させることが可能であるという優れた段差被覆性を特徴とし、側壁層８の形成方法として適している。
１０．比誘電率１０以下の絶縁体である保護層９の形成
ＭＯＣＶＤ法によりＳＣＢＴを主成分とする強誘電体を形成後、保護層９としてシリコン酸化物やアルミニウム酸化物等の絶縁体をさらに堆積することもできる。微細な強誘電体電界効果トランジスタの高速動作を重視する際には、シリコン酸化物やアルミニウム酸化物等の比誘電率１０以下の比較的小さい誘電率を持つ絶縁体が、強誘電体電界効果トランジスタの素子間分離を目的とする絶縁体の電気容量を下げることに役立つので好適である。シリコン酸化物やアルミニウム酸化物の堆積法は、簡単にはスパッタリング法で堆積でき、それ以外にはＭＯＣＶＤ法でも、ＭＯＤ法でも堆積できる。
１１．熱処理工程
第１の強誘電体の結晶化もしくは多結晶化のための熱処理を行う。
上記１．から１１．までの工程を終えた後、ゲート電極のコンタクト穴開けの工程とゲート電極・ドレイン電極の穴開けの工程を経て、微細な強誘電体デバイス、この場合は強誘電体電界効果トランジスタ、の電気的特性が測定できる。上述の製造方法による微細な強誘電体デバイスの断面の概念的構造図を図１４に示した。
微細な強誘電体デバイスに用いる側壁層８の物理膜厚は１００ｎｍ以下と薄く、より好ましくは１０ｎｍ以下にする。微細化に伴い高集積化された強誘電体デバイスが密集して配置される場合、側壁層８、保護層９の積層すなわち隣接デバイス間で素子分離の役割を担う絶縁体は、保護層９に対して側壁層８を相対的に薄くすることで比誘電率を低くすなわちＳｉＯ２換算膜厚を大きくすることができ、隣接デバイス間でのデータの誤書込みを防ぐことが出来る。
さらに、第２の強誘電体すなわち側壁層８の形成方法とイオン注入のタイミングを変更した例として、図１７に記載の断面の概念的構造図を持つ強誘電体デバイスの製造方法の概要を表す。始めに、図１４に記載の構造を持つ微細な強誘電体デバイスと同様の方法で、ゲートエッチングにより半導体１上にゲートスタックを形成する。ゲートスタックの側面、半導体１の露出面、導体４の表面の上に、側壁層８と成るＳＣＢＴを主成分とする強誘電体を、ＭＯＣＶＤ法により形成し、その後に、異方性の強いエッチング、例えば、ＲＩＥ法、イオンミリング法等で、かつ、ゲートスタックの側面と平行な方向により速くエッチングの進む条件を用いて、半導体１の表面が再度露出するまで前記強誘電体を除去する。ＭＯＣＶＤ法ではゲートスタックの側面にも十分に強誘電体が堆積するので、この除去工程を経ると、ゲートスタックの側面に選択的に側壁層８の強誘電体が残る。
次に、ソース領域（図１７の５b）とドレイン領域（図１７の６b）を形成する目的で半導体１の露出した表面にイオン注入法で不純物をドープする。この上の全面に比誘電率１０以下の絶縁体である保護層９としてシリコン酸化物やアルミニウム酸化物等の絶縁体を堆積する。第１の強誘電体の結晶化もしくは多結晶化のための熱処理を行った後、ゲート電極のコンタクト穴開けの工程とゲート電極・ドレイン電極の穴開きの工程を経て、図１７に記載の、高速動作性に優れた強誘電体デバイス、この場合は強誘電体電界効果トランジスタができ、その電気的特性が測定できる。ソース領域（図１７の５b）とドレイン領域（図１７の６b）を形成する目的で半導体１にドープした不純物は、イオン注入直後はゲートスタックの側面より外側の、側壁層８の端の近傍まで達する。熱処理を経ることで、半導体１にドープした不純物は拡散する。ゲートスタックの側面に選択的に残る側壁層８は十分薄いため、拡散後に余計な抵抗成分がソース・ドレイン間の特性に含まれることはない。
また、第２の強誘電体すなわち側壁層８の形成方法とイオン注入のタイミングを変更した別の例として、図２０に記載の断面の概念的構造図を持つ強誘電体デバイスの製造方法の概要を表す。
まず、図１４に記載の構造を持つ微細な強誘電体デバイスと同様の方法で、ゲートエッチングにより導体１上にゲートスタックを形成後、浅いソース領域（図２０の５ｃ）とドレイン領域（図２０の６ｃ）を形成する目的で半導体１の露出した表面にイオン注入法で不純物を浅くドープする。前記ドープの深さは、イオン注入の際の加速エネルギーの大きさによって主に制御出来る。ゲートスタックの側面、半導体１の露出面、導体４の表面の上に、側壁層８としてＭＯＣＶＤ法によりＳＣＢＴを主成分とする強誘電体を形成し、その後に、異方性の強いエッチング、例えば、ＲＩＥ法、イオンミリング法等で、かつ、ゲートスタックの側面と平行な方向により速くエッチングの進む条件を用いて、半導体１の表面が再度露出するまで前記強誘電体を除去する。前述のように、ＭＯＣＶＤ法ではゲートスタックの側面にも十分に強誘電体が堆積するので、この除去工程を経ると、ゲートスタックの側面に選択的に強誘電体が残る。
その後、５cと６cよりも深いソース領域（図２０の５d）とドレイン領域（図２０の６d）を形成する目的で、イオン注入法で不純物をドープする。この上の全面に比誘電率１０以下の絶縁体である保護層９としてシリコン酸化物やアルミニウム酸化物等の絶縁体を堆積する。第１の強誘電体の結晶化もしくは多結晶化のための熱処理を行った後、ゲート電極のコンタクト穴開けの工程とゲート電極・ドレイン電極の穴開けの工程を経て、図２０に記載の、高速動作性に優れ、かつ、ゲート長の微細化に伴うソース領域とドレイン領域の近接が引き起こすソース・ドレイン間リーク電流の増加を抑制する効果を持つような、強誘電体デバイス、この場合は強誘電体電界効果トランジスタができ、その電気的特性が測定できる。
（実施例１）
本願発明に係る実施例１として、図１に記載の構造を有するトランジスタを製造した。用いた材料と厚さは、以下の通りである。
・半導体１：ソース領域とドレイン領域をあらかじめ形成したＳｉ基板
・絶縁体２：ＨｆＯ２、厚さ７ｎｍ
・第１の強誘電体すなわち強誘電体３：ＳＣＢＴ、厚さ２００ｎｍ
・導体４ ：Ｐｔ、厚さ２００ｎｍ、
・ゲート長（ソース領域からドレイン領域に向かってのゲート金属の長さ）１０マイクロメートル
・ソース領域５・ドレイン領域６の導電型：ｎ型
・領域７の導電型：ｐ型
絶縁体２であるＨｆＯ２は、パルスレーザ堆積法で形成した。用いたレーザはＫｒＦエキシマーレーザである。レーザエネルギーは、１パルス当たり２５０ｍＪ、パルスの繰り返し周波数２Ｈｚである。基板温度２２０℃である。導入ガスは、窒素ガスである。この導入ガスによる堆積室の圧力は、０．１１Ｔｏｒｒ（１４．７Ｐａ）である。
強誘電体３であるＳＣＢＴは図１２に示すＭＯＣＶＤ装置を用いて形成した。
液体材料
ＳＴ−１（濃度０．１Ｍ）：０．０８８ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０４１ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１２２ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０３２ｓｃｃｍ
＊溶媒はＥＣＨ
基板温度：３６０℃
成膜室圧力：４００Ｐａ
酸化性ガス：酸素、１．８ＳＬＭ
成膜時間：１７４８秒
このＭＯＣＶＤ法で成膜したＳＣＢＴの組成比をラザフォード後方散乱分光法 (RBS法)で分析したところ、成膜後のＳＣＢＴ中のストロンチウムとカルシウムの組成比は、ＭＯＣＶＤの液体材料であるＳＴ−１とＣＴ−１の流量の比にほぼ等しかった。この実施例１の強誘電体３のストロンチウムとカルシウムの比を1-ｘ：ｘと表すと、ｘ＝０．３２であった。
導体４として、Ptを電子ビーム蒸着法で堆積後、フォトリソグラフィ法とイオンビームエッチング法で不要なＰｔ部分を除去しゲート電極４を形成した。ゲート電極形成後、ＳＣＢＴを結晶化させるため、大気圧酸素中８００℃において３０分間熱処理した。測定のためのソース電極とドレイン電極を形成するため、フォトリソグラフィ法とイオンビームエッチング法でＳＣＢＴとＨｆＯ２の積層の一部を除去した。
［トランジスタの電気的特性の測定］
実施例１のトランジスタの、ドレイン電流Ｉｄのゲート電圧Ｖｇ依存性（Ｉｄ−Ｖｇ特性）を図２に示す。ドレイン電極にドレイン電圧Ｖｄ＝０．１Ｖを印加し、ソース電極にソース電圧Ｖｓを印加し、基板電極に基板電圧Ｖｓｕｂを印加した。Ｖｓ＝Ｖｓｕｂ＝０Ｖの条件でこのＩｄ−Ｖｇ特性を測定した。図２から分かるように、ゲート電圧Ｖｇの−４Ｖと６Ｖ間の往復の掃引に対して、ＭＦＩＳトランジスタ特有のヒステリシス曲線がみられ、左右のヒステリシス曲線の差がメモリウィンドウである。Ｉｄ＝２ｘ１０−６Ａを与える電圧値をしきい値電圧と判定し、左側ブランチ（ヒステリシス環状曲線のうち左側の曲線）のしきい値電圧と右側ブランチ（ヒステリシス環状曲線のうち右側の曲線）のしきい値電圧の差を取るとメモリウィンドウは０．８９Ｖであった。
次に、パルス電圧印加により２値のデータ書込み後のデータ保持特性を示す。１値に対応するデータ書込み時に、６Ｖで０．１ｓのパルス電圧をゲート電極に与えた後、データ保持時に、適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．４Ｖを与えた。データ読出し時にはＶｄ＝０．１Ｖとして１．１Ｖと２．１Ｖの間Ｖｇを掃引し、Ｉｄを測定し、Ｉｄ＝１０−６Ａとなる電圧値をしきい値電圧と判定しこれを読み取った。図３の下側の曲線がその結果に相当する。次に、もう１値に対応するデータ書込み時に、−４Ｖで０．１ｓのパルス電圧をゲート電極に与えた後、データ保持時に、適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．４Ｖを与えた。上記と同じデータ読出し動作を行い、しきい値電圧を読み取った。図３の上側の曲線がその結果に相当する。１０５秒経過後もこれら２値に相当する２つのしきい値電圧は明確に区別でき、両曲線の外挿線を描いてみるとしきい値電圧の差が１０年後においても０．１Ｖ以上はあることが分かる。
（実施例２）
実施例２は、実施例１とは異なるＭＯＣＶＤ液体材料の流量を採用し、成膜時間も変更した。また、結晶化のための熱処理時間も変更した。他の条件は実施例１と同じである。すなわち
液体原料
ＳＴ−１（濃度０．１Ｍ）：０．１０６ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０４９ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１４６ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０３８ｓｃｃｍ
成膜時間：１４５７秒
熱処理条件：大気圧酸素中８００℃において６０分間熱処理
図４にＩｄ−Ｖｇ特性を示す。図２と同様の測定を行いゲート電圧の−４Ｖと６Ｖ間の往復の掃引を行った。Ｉｄ＝２ｘ１０−６Ａでメモリウィンドウ０．８４Ｖを得た。
（実施例３）
本実施例では、実施例１、２とは異なる基板温度を採用した。ＭＯＣＶＤ液体材料の流量と成膜時間も変更した。また、結晶化のための熱処理時間は１時間とした。他の条件は実施例１と同じである。すなわち、
基板温度：４５０℃
液体原料
ＳＴ−１（濃度０．１Ｍ）：０．０９７ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０３２ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１４０ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０３２ｓｃｃｍ
成膜時間：１９４０秒
熱処理条件：大気圧酸素中８００℃において３０分間熱処理
なお、得られたＳＣＢＴの膜厚は２４０ｎｍであった。
図５にＩｄ−Ｖｇ特性を示す。図２と同様の測定を行いゲート電圧の−４Ｖと６Ｖ間の往復の掃引でメモリウィンドウ０．７５Ｖ（Ｉｄ＝２ｘ１０−６Ａにおける値）を得た。
（実施例４）
本実施例では、実施例１〜３と異なり、酸化性ガスを酸素とアルゴンの混合ガスとした。
ＭＯＣＶＤ液体材料の流量と成膜時間も変更した。また、結晶化のための熱処理時間は１時間とした。基板温度は４００℃である。他の条件は実施例１と同じである。
すなわち下記の通りである。
酸化性ガス：酸素０．６ＳＬＭ、アルゴン１．２ＳＬＭ
基板温度：４００℃
液体材料
ＳＴ−１（濃度０．１Ｍ）：０．１０６ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０４９ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１５６ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０２８ｓｃｃｍ
成膜時間：１７００秒
熱処理条件：大気圧酸素中８００℃において３０分間熱処理
なお、得られたＳＣＢＴの膜厚は２４０nmであった。
図６にＩｄ−Ｖｇ特性を示す。図２と同様の測定を行いゲート電圧の−４Ｖと６Ｖ間の往復の掃引でメモリウィンドウ０．６７Ｖ（Ｉｄ＝２ｘ１０−６Ａにおける値）を得た。
（実施例５）
実施例５は、ＣａとＳｒの組成比が等しくなるようなＭＯＣＶＤ液体材料の流量を採用し、成膜時間も変更した。他の条件は実施例１と同じである。すなわち
液体材料
ＳＴ−１（濃度０．１Ｍ）：０．０６４ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０６５ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１２２ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０３２ｓｃｃｍ
成膜時間：１７５０秒
熱処理条件：大気圧酸素中８００℃において３０分間熱処理
図７にＩｄ−Ｖｇ特性を示す。図２と同様の測定を行いゲート電圧の−４Ｖと６Ｖ間の往復の掃引でメモリウィンドウ０．６２Ｖ（Ｉｄ＝２ｘ１０−６Ａにおける値）を得た。
（比較例）
本例では、強誘電体としてＳＢＴを形成した。
液体材料として次の材料を用いた。
他の点は実施例１と同じである。
液体材料
ＳＴ−１（濃度０．１Ｍ）：０．１２９ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１３０ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０３２ｓｃｃｍ
＊溶媒はＥＣＨ
成膜時間：１６６４秒
図８にＩｄ−Ｖｇ特性を示す。図２と同様の測定を行いゲート電圧の−４Ｖと６Ｖ間の往復の掃引でメモリウィンドウは０．４６Ｖ（Ｉｄ＝２ｘ１０−６Ａにおける値）であった。
（実施例６）
本願発明に係る実施例６、７として、図１４に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、次の手順で強誘電体電界効果トランジスタを製造した。
１．半導体１の表面処理
・Ｓｉ基板クリーニング：緩衝ＨＦに浸け表面酸化膜を除去後、超純水で洗浄。
２．絶縁体２の形成
絶縁バッファ層堆積：
堆積方法：ＰＬＤ法
材質：窒素ドープのＨｆＯ２
厚さ：７ｎｍ
基板温度：２２０℃。
３．第１の強誘電体すなわち強誘電体３の形成
・強誘電体膜堆積：
堆積方法：ＰＬＤ法
ＰＬＤターゲット組成：Ｓｒ０．８Ｃａ０．２Ｂi３Ｔａ２Ｏｘ
厚さ：１５０ｎｍ
基板温度：４１５℃。
このＰＬＤ法で成膜したＳＣＢＴの組成比をラザフォード後方散乱分光法（ＲＢＳ法）で分析したところ、成膜後のＳＣＢＴ中のストロンチウムとカルシウムの組成比は、ＰＬＤのターゲット中のストロンチウムとカルシウムの組成比にほぼ等しかった。
４．導体４の形成
・ゲート電極材料堆積：電子ビーム蒸着法で１５０ｎｍ厚のＰｔを堆積。
５．ゲートマスクの形成
・電子ビームレジスト塗布：レジスト材はＳＡＬ６０１Ｈ−ＳＲ７。
・電子ビーム露光とポストベークを経て、ＮＭＤ３で現像、超純水でリンス。
６．ゲートエッチング
・ゲート電極材料Ｐｔのエッチング：
エッチング方法：イオンビームエッチング（イオンミリング）法
イオン種：Ａｒ＋イオン
加速電圧：１．１ｋＶ．
・強誘電体と絶縁バッファ層のエッチング：
エッチング方法：ＩＣＰ高密度プラズマ型のＲＩＥ法
エッチングガス：ＢＣｌ３とＡｒの混合ガス
アンテナＲＦ電力：７００Ｗ
バイアス電力：４００Ｗ。
７．ゲートマスクの除去
・残留電子ビームレジスト除去：ＩＣＰ高密度プラズマ型のＲＩＥ法で酸素ガスを導入し実施。
８．イオン注入
・イオン注入：
注入イオン：Ｐ＋イオン、
加速エネルギー：１５ｋｅＶ
ドーズ量：１．５ｘ１０１４ｃｍ−２。
９．第２の強誘電体すなわち側壁層８の形成
・ＭＯＣＶＤでＳＣＢＴを堆積：
酸化性ガス：酸素１．８ＳＬＭ
基板温度：３６０℃
液体材料
ＳＴ−１（濃度０．１Ｍ）：０．０８８ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０４１ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１２２ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０３２ｓｃｃｍ
成膜時間：３００秒
厚さ：２８ｎｍ
１０．比誘電率１０以下の絶縁体である保護層９の形成
・ＲＦマグネトロンスパッタリング法で２００ｎｍ厚のＳｉＯ２を堆積
１１．熱処理工程
・熱処理：大気圧酸素雰囲気中で８１３℃で３０分
１２．コンタクトホール形成
・ゲートコンタクトホール形成：フォトリソグラフィとイオンビームエッチングでゲートコンタクトホールを形成後、Ｔｉを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成：フォトリソグラフィとイオンビームエッチングでソース・ドレインコンタクトホールを形成後、フォトレジストを除去
実施例６で製造したゲート長が約１５０ｎｍの強誘電体電界効果トランジスタの断面を、走査型電子顕微鏡で観察した。
（実施例６で製造した強誘電体電界効果トランジスタの特性評価）
図９はＩｄ−Ｖｇ特性であり、ゲート電圧の−４Ｖと６Ｖ間の往復の掃引で、メモリウィンドウは０．８９Ｖ（Ｉｄ＝１ｘ１０−７Ａにおける値）であった。図１０は書換え回数耐性テストの結果である。パルス高＋６Ｖでパルス幅１０マイクロ秒の正極性のパルスとパルス高−４Ｖでパルス幅１０マイクロ秒の負極性のパルスを連続して加えた電圧波を一周期とする書込みパルスサイクルを繰り返しゲート電極に与え、その間はソース電圧、ドレイン電圧、基板電圧はすべて０にした。
図１０の図中のマーカーのところで、書込みパルスの供給を一旦止め、ドレイン電圧０．１Ｖの条件でＩｄ−Ｖｇ特性を測定した。ゲート電圧は−４Ｖと６Ｖの間、往復掃引した。得られたＩｄ−Ｖｇ曲線の左側のブランチがＩｄ＝１ｘ１０−６Ａとなる電圧値が左側ブランチのしきい値電圧（Ｖｔｈｌ）であり、右側のブランチがＩｄ＝１ｘ１０−６Ａとなる電圧値が右側ブランチのしきい値電圧（Ｖｔｈｒ）である。この読み出し動作が終わると書込みパルスサイクル供給を開始し、書込みパルスサイクルの供給が累積109回まで、ＶｔｈｌとＶｔｈｒを測定した。図１０から１０９回までの書換え耐性があることが分かる。
図１１は、データ保持特性の結果である。６Ｖで０．１ｓのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．４Ｖを与えた。読出し時にはＶｄ＝０．１Ｖとして１．０Ｖと２．１Ｖの間Ｖｇを掃引し、Ｉｄを測定し、Ｉｄ＝１０−５Ａとなる電圧値（しきい値電圧）を読み取った。図９の下側の曲線がその結果である。また、−４Ｖで０．１ｓのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．４Ｖを与えた。上記と同じ読出し動作を行い、しきい値電圧を読み取った。図９の上側の曲線がその結果である。５．６２５ｘ１０５秒（約１週間）経過後も両方の状態のしきい値は明確に区別できた。
（実施例７）
本願発明に係る実施例７として、図１４に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、次の手順で強誘電体電界効果トランジスタを製造した。
１．半導体１の表面処理
・Ｓｉ基板クリーニング：緩衝ＨＦに浸け表面酸化膜を除去後、超純水で洗浄。
２．絶縁体２の形成
・絶縁バッファ層堆積：ＰＬＤ法で窒素ドープの７ｎｍ厚のＨｆＯ２を堆積。基板温度２
２０℃。
３．第１の強誘電体すなわち強誘電体３の形成
・強誘電体膜堆積：ＰＬＤ法でＳＣＢＴを１５０ｎｍ堆積。基板温度４１５℃。
４．導体４の形成
・ゲート電極材料堆積：電子ビーム蒸着法で１５０ｎｍ厚のＰｔを堆積。
５．ゲートマスクの形成
・電子ビームレジスト塗布：レジスト材はＳＡＬ６０１Ｈ−ＳＲ７。
・電子ビーム露光とポストベークを経て、ＮＭＤ３で現像、超純水でリンス。
６．ゲートエッチング
・ゲート電極材料Ｐｔのエッチング：イオンビームエッチング（イオンミリング）法でＡｒ＋イオンの加速電圧は１．１ｋＶ．
・強誘電体と絶縁バッファ層のエッチング：ＩＣＰ高密度プラズマ型のＲＩＥ法。エッチングガスはＢＣｌ３とＡｒの混合ガス。アンテナＲＦ電力６００Ｗでバイアス電力は４００Ｗ。
７．ゲートマスクの除去
・残留電子ビームレジスト除去：ＩＣＰ高密度プラズマ型のＲＩＥ法で酸素ガスを導入し実施。
８．イオン注入
・イオン注入：
注入イオン：Ｐ＋イオン
加速エネルギー：１０ｋｅＶ
ドーズ量：１．０ｘ１０１４ｃｍ−２。
９．第２の強誘電体すなわち側壁層８の形成
・ＭＯＣＶＤでＳＣＢＴを堆積：
酸化性ガス：酸素１．８ＳＬＭ
基板温度：３６０℃
成膜室圧力：４００Ｐａ
液体原料
ＳＴ−１（濃度０．１Ｍ）：０．１０４ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０２５ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１２２ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０３２ｓｃｃｍ
成膜時間：２３０秒
厚さ：２２ｎｍ
１０．比誘電率１０以下の絶縁体である保護層９の形成
・ＲＦマグネトロンスパッタリング法でＳｉＯ２を３００ｎｍ厚に堆積
１１．熱処理工程
・熱処理：大気圧酸素雰囲気中で８１３℃で３０分
１２．コンタクトホール形成
・ゲートコンタクトホール形成：フォトリソグラフィとイオンビームエッチングでゲートコンタクトホールを形成後、Ｔｉを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成：フォトリソグラフィとイオンビームエッチングでソース・ドレインコンタクトホールを形成後、フォトレジストを除去
実施例７で製造したゲート長が１４０ｎｍの強誘電体電界効果トランジスタの断面を、集束Ｇａイオンビーム加工後に走査型電子顕微鏡で観察した。図１４に示した構造であることを確認した。第１の強誘電体すなわち強誘電体３はＰＬＤ法で、第２の強誘電体すなわち側壁層８はＭＯＣＶＤ法で、両者は異なる方法で成膜されたが、同種のＳＣＢＴ材料であるため走査型電子顕微鏡では強誘電体３と側壁層８との境界は判別し難く、導体４のＰｔがＳＣＢＴに包まれて保護層９のＳｉＯ２からは隔離されているように見えた。
（実施例７で製造した強誘電体電界効果トランジスタの特性評価）
図１３はＩｄ−Ｖｇ特性であり、ゲート電圧の−４Ｖと６Ｖ間の往復の掃引で、メモリウィンドウは０．９８Ｖ（Ｉｄ＝１ｘ１０−７Ａにおける値）であった。Ｉｄ−Ｖｇ特性を取ったときの他の電圧条件は以下の通りである。ドレイン電圧０．１Ｖ、ソース電圧０Ｖ、基板電圧０Ｖ。
（実施例８）
本願発明に係る実施例８として、図１７に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、次の手順で強誘電体電界効果トランジスタを製造した。
１．半導体１の表面処理
・Ｓｉ基板クリーニング：緩衝ＨＦに浸け表面酸化膜を除去後、超純水で洗浄。
２．絶縁体２の形成
絶縁バッファ層堆積：
堆積方法：ＰＬＤ法
材質：窒素ドープＨｆＯ２
厚さ：７ｎｍ
基板温度：２２０℃。
３．第１の強誘電体すなわち強誘電体３の形成
強誘電体膜堆積：
堆積方法：ＰＬＤ法
材質：ＳＣＢＴ
厚さ：１５０ｎｍ
基板温度：４１５℃。
４．導体４の形成
・ゲート電極材料堆積：電子ビーム蒸着法で１５０ｎｍ厚のＰｔを堆積。
５．ゲートマスクの形成
・電子ビームレジスト塗布：レジスト材はＳＡＬ６０１Ｈ−ＳＲ７。
・電子ビーム露光とポストベークを経て、ＮＭＤ３で現像、超純水でリンス。
６．ゲートエッチング
・ゲート電極材料Ｐｔのエッチング：
イオンビームエッチング（イオンミリング）法
Ａｒ＋イオン
加速電圧：１．１ｋＶ．
・強誘電体と絶縁バッファ層のエッチング：
ＩＣＰ高密度プラズマ型のＲＩＥ法
エッチングガス：ＢＣｌ３とＡｒの混合ガス
アンテナＲＦ電力：７００Ｗ
バイアス電力：４００Ｗ。
７．ゲートマスクの除去
・残留電子ビームレジスト除去：ＩＣＰ高密度プラズマ型のＲＩＥ法で酸素ガスを導入し実施。
８．第２の強誘電体すなわち側壁層８の形成
・ＭＯＣＶＤでＳＣＢＴを堆積
酸化性ガス：酸素１．８ＳＬＭ
基板温度：３６０℃
液体材料
ＳＴ−１（濃度０．１Ｍ）：０．０８８ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０４１ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１２２ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０５２ｓｃｃｍ
成膜時間：５２０秒
厚さ：５３ｎｍ
・上記ＭＯＣＶＤで堆積したＳＣＢＴのエッチング。
非ゲート部分のシリコン表面が露わになるまでマスクレスでエッチング。ＩＣＰ高密度プラズマ型のＲＩＥ法でエッチングした。エッチングガスはＢＣｌ３とＡｒの混合ガス。アンテナＲＦ電力６００Ｗでバイアス電力は３００Ｗ。ＭＯＣＶＤ法は段差部分の被覆性が良いので、ゲート側面の部分のＳＣＢＴはこのエッチング工程を経ても残る。
９．イオン注入
注入イオン：Ｐ＋イオン
加速エネルギー：１５ｋｅＶ
ドーズ量：１．５ｘ１０１４ｃｍ−２
１０．比誘電率１０以下の絶縁体である保護層９の形成
形成方法：ＲＦマグネトロンスパッタリング法
材質：ＳｉＯ２を
厚さ：２００ｎｍ
１１．熱処理工程
・熱処理：大気圧酸素雰囲気中で８１３℃で３０分
１２．コンタクトホール形成
・ゲートコンタクトホール形成：フォトリソグラフィとイオンビームエッチングで形成後、Ｔｉを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成：フォトリソグラフィとイオンビームエッチングで形成後、フォトレジストを除去
実施例８で製造したゲート長が１５０ｎｍの強誘電体電界効果トランジスタの断面を、走査型電子顕微鏡で観察した。なお、側壁層８と保護層９がゲートスタックの側面で残っていることも、この観察によって確認した。
（実施例８で製造した強誘電体電界効果トランジスタの特性評価）
図１５は書換え回数耐性テストの結果である。パルス高＋６Ｖでパルス幅１０マイクロ秒の正極性のパルスとパルス高−４Ｖでパルス幅１０マイクロ秒の負極性のパルスを連続して加えた電圧波を一周期とする書込みパルスサイクルを繰り返しゲート電極に与え、その間はソース電圧、ドレイン電圧、基板電圧はすべて０にした。図１５の図中のマーカーのところで、書込みパルスの供給を一旦止め、ドレイン電圧０．１Ｖの条件でＩｄ−Ｖｇ特性を測定した。ゲート電圧は−３Ｖと５Ｖの間、往復掃引した。得られたＩｄ−Ｖｇ曲線の左側のブランチがＩｄ＝１ｘ１０−６Ａとなる電圧値が左側ブランチのしきい値電圧（Ｖｔｈｌ）であり、右側のブランチがＩｄ＝１ｘ１０−7Ａとなる電圧値が右側ブランチのしきい値電圧（Ｖｔｈｒ）である。この読み出し動作が終わると書込みパルスサイクル供給を開始し、書込みパルスサイクルの供給が累積１０８回まで、ＶｔｈｌとＶｔｈｒを測定した。
図から１０８回までの書換え耐性があることが分かる。図１６は、データ保持特性の結果である。６Ｖで０．１ｓのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．０Ｖを与えた。読出し時にはＶｄ＝０．１Ｖとしゲート電極に１．３Ｖを与え、Ｉｄを測定した。図１６の上側の曲線（オン状態）がその結果である。また、−４Ｖで０．１ｓのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．０Ｖを与えた。上読出し時にはＶｄ＝０．１Ｖとしゲート電極に１．３Ｖを与え、Ｉｄを測定した。図１６の下側の曲線（オフ状態）がその結果である。一週間以上後である６．３ｘ１０５秒経過後もオン状態とオフ状態は明確に区別できた。
（実施例９）
本願発明に係る実施例９として、図２０に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、イオン注入工程を2度おこなった。
主たるプロセスの手順を以下に示す。
１．半導体１の表面処理
・Ｓｉ基板クリーニング：緩衝ＨＦに浸け表面酸化膜を除去後、超純水で洗浄。
２．絶縁体２の形成
・絶縁バッファ層堆積：
成膜方法：ＰＬＤ法
膜組成：窒素ドープＨｆＯ２
膜厚：７ｎｍ厚
基板温度：２２０℃。
３．第１の強誘電体すなわち強誘電体３の形成
・強誘電体膜堆積：
成膜方法：ＰＬＤ法
ＰＬＤターゲット組成：Ｓｒ０．８Ｃａ０．２Ｂi3Ｔａ２Ｏｘ
膜厚：１５０ｎｍ
基板温度：４１５℃
４．導体４の形成
・ゲート電極材料堆積：電子ビーム蒸着法で１５０ｎｍ厚のＰｔを堆積。
５．ゲートマスクの形成
・電子ビームレジスト塗布：レジスト材はＳＡＬ６０１Ｈ−ＳＲ７。
・電子ビーム露光とポストベークを経て、ＮＭＤ３で現像、超純水でリンス。
６．ゲートエッチング
・ゲート電極材料Ｐｔのエッチング：イオンビームエッチング（イオンミリング）法でＡｒ＋イオンの加速電圧は１．１ｋＶ．
・強誘電体と絶縁バッファ層のエッチング：ＩＣＰ高密度プラズマ型のＲＩＥ法。エッチングガスはＢＣｌ３とＡｒの混合ガス。アンテナＲＦ電力７００Ｗでバイアス電力は４００Ｗ。
７．ゲートマスクの除去
・残留電子ビームレジスト除去：ＩＣＰ高密度プラズマ型のＲＩＥ法で酸素ガスを導入し実施。
８．イオン注入１（一度目のイオン注入）
注入イオン：Ｐ＋イオン
ドーズ量：1.0 x 1013 cm-2の
加速エネルギー：10keV
９．第２の強誘電体すなわち側壁層８の形成
・ＭＯＣＶＤでＳＣＢＴ堆積：
酸化性ガス：酸素１．８ＳＬＭ
基板温度：３６０℃
液体原料
ＳＴ−１（濃度０．１Ｍ）：０．０８８ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０４１ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１２２ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０５２ｓｃｃｍ
成膜時間：５２０秒
厚さ：５１ｎｍ
・上記ＭＯＣＶＤで堆積したＳＣＢＴのエッチング。
非ゲート部分のシリコン表面が露わになるまでマスクレスでエッチング。ＩＣＰ高密度プラズマ型のＲＩＥ法でエッチングした。エッチングガスはＢＣｌ３とＡｒの混合ガス。アンテナＲＦ電力６００Ｗでバイアス電力は３００Ｗ。ＭＯＣＶＤ法は段差部分の被覆性が良いので、ＳＣＢＴはこのエッチング工程を経てもゲートスタックの側面に残る。
１０．イオン注入２（２度目のイオン注入）：
注入イオン：Ｐ＋イオン
加速エネルギー：１５ｋｅＶ
ドーズ量：１．５ｘ１０１４ｃｍ−２
１１．比誘電率１０以下の絶縁体である保護層９の形成
形成方法：ＲＦマグネトロンスパッタリング法
材質：ＳｉＯ２
厚さ：２００ｎｍ
１２．熱処理工程
・熱処理：大気圧酸素雰囲気中で８１３℃で３０分
１３．コンタクトホール形成
・ゲートコンタクトホール形成：フォトリソグラフィとイオンビームエッチングで形成後、Ｔｉを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成：フォトリソグラフィとイオンビームエッチングで形成後、フォトレジストを除去
実施例９で製造したゲート長が１３０ｎｍの強誘電体電界効果トランジスタの断面を、走査型電子顕微鏡で観察した。なお、側壁層８と保護層９が側面で残っていることも、この観察によって確認した。
（実施例９で製造した強誘電体電界効果トランジスタの特性評価）
図１８はＩｄ−Ｖｇ特性であり、ゲート電圧の−４Ｖと６Ｖ間の往復の掃引で、メモリウィンドウは１．０６Ｖ（Ｉｄ＝１ｘ１０−７Ａにおける値）であった。
図１９は、データ保持特性の結果である。６Ｖで０．１ｓのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．４Ｖを与えた。読出し時にはＶｄ＝０．１Ｖとして１．０Ｖと２．１Ｖの間Ｖｇを掃引し、Ｉｄを測定し、Ｉｄ＝１０−５Ａとなる電圧値（しきい値電圧）を読み取った。図９の下側の曲線がその結果である。
また、−４Ｖで０．１ｓのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧１．４Ｖを与えた。上記と同じ読出し動作を行い、しきい値電圧を読み取った。図９の上側の曲線がその結果である。５．６２５ｘ１０５秒（約１週間）経過後も両方の状態のしきい値は明確に区別できた。
（実施例１０）
本願発明に係る実施例１０として、図１４に記載の構造を有し、第１の強誘電体すなわち強誘電体３としてＳＣＢＴをＰＬＤ法で１２０ｎｍ形成し、第２の強誘電体すなわち側壁層８としてＳＣＢＴをＭＯＣＶＤ法で８ｎｍ形成した強誘電体電界効果トランジスタを製造した。製造の手順を以下に示す。
１．半導体１の表面処理
・Ｓｉ基板クリーニング：緩衝ＨＦに浸け表面酸化膜を除去後、超純水で洗浄。
２．絶縁体２の形成
・絶縁バッファ層堆積：ＰＬＤ法で窒素ドープの７ｎｍ厚のＨｆＯ２を堆積。基板温度２２０℃。
３．第１の強誘電体すなわち強誘電体３の形成
・強誘電体膜堆積：
堆積方法：ＰＬＤ法
材質：ＳＣＢＴ
厚み：１２０ｎｍ
基板温度：４１５℃。
４．導体４の形成
・ゲート電極材料堆積：
堆積方法：スパッタ蒸着法
厚み：１２０ｎｍ
材質：Ｐｔ。
５．ゲートマスクの形成
・無機マスク用にスパッタ蒸着法で２００ｎｍ厚のＳｉＯ２を堆積。
・電子ビームレジスト塗布：レジスト材はＳＡＬ６０１Ｈ−ＳＲ７。
・電子ビーム露光とポストベークを経て、ＮＭＤ３で現像、超純水でリンス。
・ＳｉＯ２をＩＣＰ高密度プラズマ型のＲＩＥ法でエッチングして無機マスクを形成。エッチングガスはＣＦ４とＡｒの混合ガス。
６．ゲートエッチング
・ゲート電極材料Ｐｔのエッチング：
エッチング法：イオンビームエッチング（イオンミリング）法
イオン：Ａｒ＋イオン
加速電圧：１．１ｋＶ
・強誘電体と絶縁バッファ層のエッチング：
エッチング法：ＩＣＰ高密度プラズマ型のＲＩＥ法
エッチングガス：ＢＣｌ３とＡｒの混合ガス
アンテナＲＦ電力：６００Ｗ
バイアス電力：４００Ｗ
７．ゲートマスクの除去
・残留電子ビームレジスト除去：ＩＣＰ高密度プラズマ型のＲＩＥ法で酸素ガスを導入して実施。
８．イオン注入
・イオン注入：
注入イオン：Ｐ＋イオン
加速エネルギー：１２ｋｅＶ
ドーズ量：６ｘ１０１３ｃｍ−２。
９．第２の強誘電体すなわち側壁層８の形成
・ＭＯＣＶＤでＳＣＢＴ堆積：
酸化性ガス：酸素１．８ＳＬＭ
基板温度：３６０℃
成膜室圧力：４００Ｐａ
液体原料
ＳＴ−１（濃度０．１Ｍ）：０．０８８ｓｃｃｍ
ＣＴ−１（濃度０．１Ｍ）：０．０４１ｓｃｃｍ
Ｂｉ（ＭＭＰ）３：（濃度０．２Ｍ）：０．１３４ｓｃｃｍ
ＰＥＴ（濃度０．１Ｍ）：０．０５２ｓｃｃｍ
成膜時間：７８秒
厚さ：８ｎｍ
１０．比誘電率１０以下の絶縁体である保護層９の形成
・ＲＦマグネトロンスパッタリング法でＳｉＯ２を２００ｎｍ厚に堆積
１１．熱処理工程
・熱処理：大気圧酸素雰囲気中で８１３℃で３０分
１２．コンタクトホール形成
・ゲートコンタクトホール形成：フォトリソグラフィとイオンビームエッチングでゲートコンタクトホールを形成後、Ｔｉを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成：フォトリソグラフィとイオンビームエッチングでソース・ドレインコンタクトホールを形成後、フォトレジストを除去
実施例１０で製造したゲート長が１６０ｎｍの強誘電体電界効果トランジスタの断面を、集束Ｇａイオンビーム加工後に走査型電子顕微鏡で観察した。図１４の構造でゲートスタックの外側を保護層９のSiO2の厚膜が包んでいることを確認した。側壁層８のＳＣＢＴは薄すぎて走査型電子顕微鏡の観察では明瞭に確認できなかった。
（実施例１０で製造した強誘電体電界効果トランジスタの特性評価） 図２１はＩｄ−Ｖｇ特性であり、ゲート電圧の−４Ｖと６Ｖ間の往復の掃引で、メモリウィンドウは０．８８Ｖ（Ｉｄ＝１ｘ１０−８Ａにおける値）であった。Ｉｄ−Ｖｇ特性を取ったときの他の電圧条件は以下の通りである。ドレイン電圧０．１Ｖ、ソース電圧０Ｖ、基板電圧０Ｖ。
上述の実施例６、７、８、９、１０のいずれの場合でもゲートエッチングで形成されたゲートスタックの側面に第２の強誘電体と比誘電率１０以下の絶縁体をこの順に積層し、熱処理を経て、優れたMFIS型の強誘電体電界効果トランジスタを実現している。
以上の実施例はすべてＭＦＩＳ型の強誘電体デバイスに関するものであるが、特許文献５で開示されるようなＭＦＳ型の強誘電体デバイスに対してもＭＦＩＳ型と同様の製造方法が適用できる。

Claims (25)

  1. 半導体の上に絶縁体、第１の強誘電体、導体がこの順に堆積した積層構造、もしくは、半導体の上に第１の強誘電体、導体、がこの順に堆積した積層構造のいずれかを有し、前記第１の強誘電体はストロンチウムを含む錯体、カルシウムを含む錯体、ビスマスを含む錯体とタンタルを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液２相状態の原料ガスを、気液２相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室へ導入する有機金属気相成長法により作製する強誘電体デバイスの製造方法であり、前記カルシウムを含む錯体がＣａ［Ｔａ（ＯＣ２Ｈ５）５（ＯＣ２Ｈ４ＯＣＨ３）］２であることを特徴とする強誘電体デバイスの製造方法。
  2. 半導体の上に、絶縁体、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを有し、前記ゲートスタック側面の少なくとも第１の強誘電体に接触するように第２の強誘電体と比誘電率１０以下の絶縁体をこの順に積層した後、第１の強誘電体の結晶化もしくは多結晶化のための熱処理を行うことを特徴とする強誘電体デバイスの製造方法。
  3. 半導体の上に、絶縁体、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第１の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを形成し、前記ゲートスタック側面の少なくとも第１の強誘電体に接触するようにストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする第２の強誘電体を有機金属気相成長法で作製することを特徴とする請求項２記載の強誘電体デバイスの製造方法。
  4. 前記第２の強誘電体は５ｎｍ以上１００ｎｍ以下の厚さであることを特徴とする請求項２又は３に記載の強誘電体デバイスの製造方法。
  5. 前記第２の強誘電体は５ｎｍ以上１０ｎｍ以下の厚さであることを特徴とする請求項４に記載の強誘電体デバイスの製造方法。
  6. 前記第２の強誘電体が、ストロンチウムとカルシウムとビスマスとタンタルを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液２相状態の原料ガスを、気液２相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室へ導入する有機金属気相成長法により作製されることを特徴とする請求項２ないし５のいずれか１項に記載の強誘電体デバイスの製造方法。
  7. 前記第２の強誘電体を作製した後、前記ゲートスタック側面の第２の強誘電体を残して非ゲート部の半導体表面の第２の強誘電体を除去し、その状態で半導体表面にソース・ドレイン領域を形成する請求項２ないし６のいずれか１項記載の強誘電体デバイスの製造方法。
  8. 前記第２の強誘電体の除去はマスクレスで行う請求項７記載の強誘電体デバイスの製造方法。
  9. 前記半導体表面の第２の強誘電体の除去はＲＩＥ法により行う請求項７又は８に記載の強誘電体デバイスの製造方法。
  10. 前記第１の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にｘが０．５以下であることを特徴とする請求項１ないし９のいずれか１項に記載の強誘電体デバイスの製造方法。
  11. 前記第２の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にxが０．５以下であることを特徴とする請求項２ないし９のいずれか１項に記載の強誘電体デバイスの製造方法。
  12. ゲート長が２００ｎｍ以下である請求項２ないし１１のいずれか１項記載の強誘電体デバイスの製造方法。
  13. 前記ゲート長が、１３０ｎｍ以上である請求項１２記載の強誘電体デバイスの製造方法。
  14. 前記ゲート長が、１６０ｎｍ以下である請求項１２又は１３記載の強誘電体デバイスの製造方法。
  15. 半導体の上に絶縁体、第１の強誘電体、導体がこの順に堆積されている積層構造、もしくは、半導体の上に第１の強誘電体、導体がこの順に堆積されている積層構造のいずれかを有し、前記第１の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第１の強誘電体のゲート長が２００ｎｍ以下である強誘電体デバイス。
  16. 半導体の上に、絶縁体、第１の強誘電体、導体がこの順に積層されて成るゲートスタック、もしくは、第１の強誘電体、導体がこの順に積層されて成るゲートスタックのいずれかを有し、前記第１の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第１の強誘電体のゲート長が２００ｎｍ以下であり、前記ゲートスタック側面の少なくとも第１の強誘電体に接触するように第２の強誘電体と比誘電率１０以下の絶縁体がこの順に積層されていることを特徴とする強誘電体デバイス。
  17. 前記ゲート長が、１３０ｎｍ以上である請求項１５又は１６記載の強誘電体デバイス。
  18. 前記ゲート長が、１６０ｎｍ以下である請求項１５ないし１７のいずれか１項記載の強誘電体デバイス。
  19. 前記第２の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であることを特徴とする請求項１６に記載の強誘電体デバイス。
  20. 半導体表面にはその熱酸化物を実質的に含んでいないことを特徴とする請求項１５ないし１９のいずれか１項記載の強誘電体デバイス。
  21. 前記第１の強誘電体は、ソース・ドレインに注入する不純物を含んでいないことを特徴とする請求項１５ないし２０のいずれか１項に記載の強誘電体デバイス。
  22. 前記第２の強誘電体は５ｎｍ以上１００ｎｍ以下の厚さであることを特徴とする請求項１６に記載の強誘電体デバイス。
  23. 前記第２の強誘電体は５ｎｍ以上１０ｎｍ以下の厚さであることを特徴とする請求項２２に記載の強誘電体デバイス。
  24. 前記第１の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にxが０．５以下であることを特徴とする請求項１５ないし２３のいずれか１項に記載の強誘電体デバイス。
  25. 前記第２の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-ｘ：ｘと表した時にxが０．５以下であることを特徴とする請求項１６に記載の強誘電体デバイス。
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