JP6539900B2 - 強誘電体デバイス及びその製造方法 - Google Patents
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Description
強誘電体の膜厚を200nm以下にしても広いメモリウィンドウを持つMFISトランジスタの研究に発明者は注力し、Sr-Bi-Ta-OなどのストロンチウムSrとカルシウムCaとビスマスBiとタンタルTaの酸化物であるSCBTを主成分とする強誘電体が好適なMFSもしくはMFISトランジスタを提供することを特許文献5および非特許文献3に公表した。微細な強誘電体デバイスの開発例として、SBTを強誘電体として用いたゲート長260nmのMFISトランジスタを公表した(非特許文献4)。
また、MFSもしくはMFISトランジスタは、そのゲートスタックを、強誘電体層もしくはバッファ層と強誘電体層の積層で被包することで、メモリウィンドウが広がり、側壁保護層としての役割を兼ねることが記されている(特許文献6)。
また、SCBTを有機金属気相成長(MOCVD)法で成膜するに際して、MFSもしくはMFISトランジスタなどの強誘電体デバイス用途に適した錯体原料、特にCaを導入するための錯体原料については知られておらず、SCBTの最適な組成も不明であった。
しかし、微細化研究をさらに進めてゲート長が260nmよりも短い強誘電体トランジスタを実際に作製してみると、ゲート長が260nm以上の強誘電体トランジスタでは生じない各種の課題が生じることを本発明者は知見した。例えば、メモリウィンドウが狭くなること、データ保持時間が低下することなどである。
さらに、微細化に伴い高集積化され密集して配置される場合には隣接MFSもしくはMFISトランジスタ間の物理的距離が短いため、データの誤書込みを防ぐ目的で、隣接MFSもしくはMFISトランジスタ間の素子分離を目的とする絶縁体には比誘電率が低くSiO2換算膜厚が大きいことが求められている。この隣接トランジスタ間の素子分離を目的とする絶縁体の大部分を比誘電率が高いことで知られる強誘電体が占めることは、強誘電体デバイスの微細化を進めるうえで好ましくない。
また、強誘電体デバイスの製造では一般に、ゲートスタック中の第1の強誘電体の強誘電性を発現させるための熱処理の工程が必要である。第2の強誘電体をゲート側面に成膜した後に熱処理した場合、半導体、例えばSi、の表面が酸化することによって比誘電率の小さい半導体酸化物、例えばSiO2、の膜が半導体の表面に成長することは避けられない。この半導体酸化物の比誘電率が小さく物理膜厚が大きいほど、すなわちSiO2換算膜厚が大きいほど、MFSもしくはMFISゲート導体に印加される総電圧のうち第1の強誘電体に分配される電圧が減る。その結果、MFSもしくはMFISトランジスタなどの強誘電体デバイスのメモリウィンドウが小さくなる不都合が起こる。
なお、以上に述べた各種の課題は本発明者が初めて見出したものである。
(OC2H4OCH3)]2であることを特徴とする強誘電体デバイスの製造方法。
請求項2に係る発明は、半導体の上に、絶縁体、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを有し、前記ゲートスタック側面の少なくとも第1の強誘電体に接触するように第2の強誘電体と比誘電率10以下の絶縁体をこの順に積層した後、第1の強誘電体の結晶化もしくは多結晶化のための熱処理を行うことを特徴とする強誘電体デバイスの製造方法。
請求項3に係る発明は、半導体の上に、絶縁体、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを形成し、前記ゲートスタック側面の少なくとも第1の強誘電体に接触するようにストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする第2の強誘電体を有機金属気相成長法で作製することを特徴とする請求項2記載の強誘電体デバイスの製造方法である。
請求項4に係る発明は、前記第2の強誘電体は5nm以上100nm以下の厚さであることを特徴とする請求項2又は3に記載の強誘電体デバイスの製造方法である。
請求項5に係る発明は、前記第2の強誘電体は5nm以上10nm以下の厚さであることを特徴とする請求項4に記載の強誘電体デバイスの製造方法である。
請求項6に係る発明は、前記第2の強誘電体が、ストロンチウムとカルシウムとビスマスとタンタルを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液2相状態の原料ガスを、気液2相状態を維持したまま気化室に導入し気化室において気化を行った
後成膜室へ導入する有機金属気相成長法により作製されることを特徴とする請求項2ないし5のいずれか1項に記載の強誘電体デバイスの製造方法である。
請求項7に係る発明は、前記第2の強誘電体を作製した後、前記ゲートスタック側面の第2の強誘電体を残して非ゲート部の半導体表面の第2の強誘電体を除去し、その状態で半導体表面にソース・ドレイン領域を形成する請求項2ないし6のいずれか1項記載の強誘電体デバイスの製造方法である。
請求項8に係る発明は、前記第2の強誘電体の除去はマスクレスで行う請求項7記載の強誘電体デバイスの製造方法である。
請求項9に係る発明は、前記半導体表面の第2の強誘電体の除去はRIE法により行う請求項7又は8に記載の強誘電体デバイスの製造方法である。
請求項10に係る発明は、前記第1の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項1ないし9のいずれか1項に記載の強誘電体デバイスの製造方法である。
請求項11に係る発明は、前記第2の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項2ないし9のいずれか1項に記載の強誘電体デバイスの製造方法である。
請求項12に係る発明は、ゲート長が200nm以下である請求項2ないし11のいずれか1項記載の強誘電体デバイスの製造方法である。
請求項13に係る発明は、前記ゲート長が、130nm以上である請求項12記載の強誘電体デバイスの製造方法である。
請求項14に係る発明は、前記ゲート長が、160nm以下である請求項12又は13記載の強誘電体デバイスの製造方法である。
請求項15に係る発明は、半導体の上に絶縁体、第1の強誘電体、導体がこの順に堆積されている積層構造、もしくは、半導体の上に第1の強誘電体、導体がこの順に堆積されている積層構造のいずれかを有し、前記第1の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第1の強誘電体のゲート長が200nm以下である強誘電体デバイスである。
請求項16に係る発明は、半導体の上に、絶縁体、第1の強誘電体、導体がこの順に積層されて成るゲートスタック、もしくは、第1の強誘電体、導体がこの順に積層されて成るゲートスタックのいずれかを有し、前記第1の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第1の強誘電体のゲート長が200nm以下であり、前記ゲートスタック側面の少なくとも第1の強誘電体に接触するように第2の強誘電体と比誘電率10以下の絶縁体がこの順に積層されていることを特徴とする強誘電体デバイスである。
請求項17に係る発明は、前記ゲート長が、130nm以上である請求項15又は16記載の強誘電体デバイスである。
請求項18に係る発明は、前記ゲート長が、160nm以下である請求項15ないし17のいずれか1項記載の強誘電体デバイスである。
請求項19に係る発明は、前記第2の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であることを特徴とする請求項16に記載の強誘電体デバイスである。
請求項20に係る発明は、半導体表面にはその熱酸化物を実質的に含んでいないことを特徴とする請求項15ないし19のいずれか1項記載の強誘電体デバイスである。
請求項21に係る発明は、前記第1の強誘電体は、ソース・ドレインに注入する不純物を含んでいないことを特徴とする請求項15ないし20のいずれか1項に記載の強誘電体デバイスである。
請求項22に係る発明は、前記第2の強誘電体は5nm以上100nm以下の厚さであることを特徴とする請求項16に記載の強誘電体デバイスである。
請求項23に係る発明は、前記第2の強誘電体は5nm以上10nm以下の厚さであることを特徴とする請求項22に記載の強誘電体デバイスである。
請求項24に係る発明は、前記第1の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項15ないし23のいずれか1項に記載の強誘電体デバイスである。
請求項25に係る発明は、前記第2の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項16に記載の強誘電体デバイスである。
そして、読み出し後も、データの内容は、破壊されない。本願発明に係る強誘電体デバイスは、広範囲の用途の半導体メモリ、さらには半導体論理回路中の安定な一時記憶デバイス等、多様な回路の中で用いることができる。さらに、強誘電体デバイスを微細化しても広いメモリウィンドウが達成される。
2 絶縁体
3 強誘電体
4 導体(ゲート電極)
5、5a 半導体中のソース領域
6、6a 半導体中のドレイン領域
7 半導体中のソース領域とドレイン領域を除く領域
8 第2の強誘電体である側壁層
9 比誘電率10以下の絶縁体である保護層
20 気化管
22 気化部
92 ガス通路
93 キャリアガス
94 ガス導入口
95 原料溶液
96 原料供給孔
97 ガス出口
98 分散部
第1の強誘電体の厚さdは、データ書き込みすなわち電気分極状態の決定のための印加電圧の絶対値を小さくするために、20nm<d<600nmの範囲が好ましい。より好ましくは、80nm<d<300nmであり、さらに好ましくは100nm<d<210nmである。
データを記憶する源は、第1の強誘電体の電気分極であり、強誘電性を発現するためには、形成時もしくはその後の熱処理工程で温度を上げて、第1の強誘電体を結晶もしくは多結晶の状態にする必要がある。この結晶化温度もしくは多結晶化温度は、通常650℃〜950℃である。一般に、この温度が高い方が結晶性はよく、強誘電性もよい。この結晶化もしくは多結晶化のための熱処理工程の時間は、典型的には20分〜1時間である。
次に製造方法について述べる。言うまでもなく、本発明の製造方法は以下の方法に限定されるものではない。
絶縁体2の形成法は、原理を限定せず、例えば、物理的気相成長法では、パルスレーザ堆積法(レーザアブレーション(PLD)法ともいう)、スパッタリング法、蒸着法などが有効であり、化学成長法ではMOCVD(metal organic chemical vapor deposition:有機金属気相成長)法、MOD(metal organic decomposition:有機金属分解)法、ゾルゲル法、原子層堆積(ALD)法なども有効である。
第1の強誘電体および導体4の形成法も、原理を限定せず、例えば、物理的気相成長法では、パルスレーザ堆積法、スパッタリング法、電子ビーム蒸着法などの蒸着法などが有効であり、化学成長法は、MOCVD法、MOD法、ゾルゲル法なども有効である。
RCA洗浄などの標準的なSiの洗浄法で単結晶Si基板の表面を洗浄後、希フッ酸あるいは緩衝フッ酸で表面の残留酸化物を除去する。その後に、故意に酸化物、窒化物、酸窒化物等の形成等の表面処理を追加してもよい。半導体1は、単結晶Si基板に限らず、薄膜多結晶シリコンでも、ゲルマニウム基板であっても、シリコンとゲルマニウムの混晶であっても、あるいはSiCやGaAsその他の化合物半導体であることもあり、その種類を限定しない。さらに、半導体基板の代わりにSOI(silicon on insulator)基板を用いることもある。
絶縁体2は、例えばパルスレーザ堆積(PLD)法で形成する。SiO2のような約3.9の小さい誘電率を持つ酸化層の形成を抑えるために形成中Siの温度は低温(室温〜550℃)の条件下におく。絶縁体2がハフニウムとアルミニウムを構成元素とする酸化物である場合は、ターゲット組成は、Hf1−xAl2xO2+x+yとする。あるいは、HfO2+uとAl2O3を用いてもよい。この場合、両ターゲットを同時に蒸発(スパッタ)させてもよいが、両ターゲットを交互に1ないし複数回ずつ蒸発させ、熱処理によりHf1−xAl2xO2+x+yを合成するようにしてもよい。HfO2+uとAl2O3を交互に堆積するとき、HfO2+uを先に堆積することが特によい。さらには、HfO2+u、Hf1−xAl2xO2+x+yだけでなくHf−Si−OやHf−La−O、Hf−La−Al−O、Hf−Ta−OなどHfをベースとした酸化物、およびそれらの積層を、絶縁体2に採用することもできる。
Siと絶縁体2の界面への低誘電率酸化物の形成を抑制し小さくするため酸素ガスに窒素ガスを混合すると特によい。窒素は、絶縁体2の中の構造欠陥を低減させ、リーク電流を小さくすることにも役立つ。酸素と窒素の混合ガスを用いる場合、混合モル比は、N:O=1:1〜1:10−7である。
窒素ガスを含む雰囲気中で形成することにより絶縁体2には窒素元素が添加物として添加されることになる。それにより上記の効果がもたらされる。窒素元素の含有量は1x1019cm−3から1x1022cm−3の範囲とするのがよい。その範囲は5x1019cm−3から5x1021cm−3とするのが特によい。
本発明において第1の強誘電体はSr-Ca-Bi-Ta-Oなどのストロンチウムとカルシウムとビスマスとタンタルの酸化物であるSCBTを主成分とする強誘電体である。
第1の強誘電体の形成はMOCVD法で行うことが好ましい。
以下に、MOCVD法が好ましい理由を、本発明をなすに際して得た知見とともに説明する。
形成されたSCBTの組成を調べたところ、ある範囲のCa添加においてのみ、メモリウィンドウの広がりを見せることを見出した。
対照実験としてPLD法でSCBTを形成した場合には、レーザーアブレーションターゲットの元素組成は固定されているため、複数ターゲットを組み合わせる方法も試したが、ストロンチウムとカルシウムとビスマスとタンタルの組成比の制御調整は困難であった。複数ターゲットを組み合わせる方法では、SCBTの形成完了までに要する手間も増え、生産性も優れなかった。この点において、MOCVD法では、原料錯体を含む溶媒の流量を制御すれば、生産性よく元素組成の制御調整が行える。
その結果、新たにCa[Ta(OC2H5)5(OC2H4OCH3)]2(以下「CT−1」と略記することもある。)を得た。
MOCVD装置としては例えば図12に示す装置を用いればよい。
本例では、分散部を構成する分散部本体98の内部に形成されたガス通路92と、ガス通路92に加圧されたキャリアガス93を導入するためのガス導入口94と、ガス通路92を通過するキャリアガスに原料溶液95を供給し、原料溶液95をミスト化するための手段(原料供給孔)96と、ミスト化された原料溶液95を含むキャリアガス(原料ガス)を気化部22に送るためのガス出口97と、ガス通路92内を流れるキャリアガスを冷却するための手段(冷却水)18と、を有する分散部98と、一端がMOCVD装置の反応管に接続され、他端が分散部98のガス出口97に接続された気化管20と、気化管20を加熱するための加熱手段(ヒーター)21と、を有し、前記分散部98から送られてきた、原料溶液が分散されたキャリアガスを加熱して気化させるための気化部22と、を有し、ガス出口97の外側に細孔101を有する輻射防止部102を設けてある。
分散部本体98のほぼ中央の側部には、ガス通路92に連通せしめて原料供給孔96を設けてあり、原料溶液95をガス通路92に導入して、原料溶液95をガス通路92を通過するキャリアガスに原料溶液95を分散させ原料ガスとすることができる。
ガス通路92の一端には、気化部22の気化管20に連通するガス出口97が設けられている。
また、分散部を冷却することにより、長期間にわたる使用に対してもガス通路内(特にガス出口)における炭化物による閉塞を生ずることがない。
分散部本体98の下流側において、分散部本体98は気化管20に接続されている。分散部本体98と気化管20との接続は継手24により行われ、この部分が接続部23となる。
気化管20の下流側端はMOCVD装置の反応管に接続されるが、本例では気化管20に酸素供給手段として酸素供給口25を設けてあり、所定の温度に加熱された酸素をキャリアガスに混入せしめ得るようにしてある。
(原料溶液)
[Sr、Ta]
Sr、Taの錯体としては、ビスタンタル
ペンタエトオキサイド 2-メトオキシエトオキサイドストロンチウムSr[Ta(OC2H5)5(OC2H4OCH3)]2(ST−1)が好ましい。
溶媒としては例えば、エチルシクロヘキサン(ECH)を用いることができる。
溶媒中の濃度としては0.05〜0.25mol/Lが好ましい。また、流量としては、0.05〜0.25sccmが好ましい。
Taの錯体としては、Ta(OC2H5)5(PET)が好ましい。
溶媒としては例えば、ECHを用いることができる。Sr、Taの錯体としてST−1を用いたとしても、Taの膜中の含有量を調整するためPETを用いることは有効である。 溶媒中の濃度としては0.05〜0.20mol/Lが好ましい。
また、流量としては、0.15sccm以下が好ましい。
Biの錯体としては、トリス−1−メトオキシ−2−メチル−2−プロポキシ ビスマスBi(C5H11O2)3(Bi(MMP)3)が好ましい。
溶媒としては例えば、ECHを用いることができる。
溶媒中の濃度としては0.05〜0.25mol/Lが好ましい。また、流量としては、0.10〜0.25sccmが好ましい。
Caの錯体としては、Ca[Ta(OC2H5)5(OC2H4OCH3)]2(CT−1)を用いる。なお、Ca[Ta(OC2H5)5(OC2H4OCH3)]2(CT−1)は、Caと2モルのMeOC2H4OHとの反応を利用し、先ずCa(OC2H4OMe)2を生成する。生成されたCa(OC2H4OMe)2と2モルのPET(Ta(OC2H5)5)を反応させCT−1(Ca[Ta(OC2H5)5(OC2H4OCH3)]2)を合成する合成方法で作成することができる。
溶媒を必要とする場合は、例えば、ECHを用いることができる。
溶媒中の濃度としては、0.05〜0.25mol/Lが好ましい。また、流量としては、0.01〜0.15sccmが好ましい。
気液2相流を作成するためには次の流量で液体原料と搬送ガスとを供給することが好ましい。
・原料溶液
ST−1原料溶液:0.03〜0.15sccm
CT−1原料溶液:0.01〜0.10sccm
Bi(MMP)3:0.10〜0.25sccm
PET原料溶液 :0〜0.16sccm
・搬送ガス(各原料に対して)
不活性ガス:0.2〜0.5SLM
・図12に示す装置において、原料溶液(95a、95b、・・・)のそれぞれを5つの原料供給孔96からガス通路92に供給し、かつキャリアガス93をガス通路92に流すと、キャリアガス93は原料溶液をせん断して微細粒子状を形成する。この微細粒子状の原料溶液はキャリアガス93中に分散し、気液2相流が形成される。この気液2相流は気化管20に導入されるまで冷却されるため、気液2相状態が維持されたまま気化管20内に導入される。
酸化性ガスは気化後のガスに導入すればよい。ただ、原料ガスと混合する前(気液2相流が形成される前)にキャリアガス中に一部または全部の酸化性ガスを導入しておくことは、膜中におけるCの量が激減し、ひいてはリーク量を減少させることから好ましい場合がある。
気化室の温度は、200〜300℃が好ましい。200℃未満では、十分な気化が得られない。一方、300℃を越えると気化室の管壁温度が原料の分解温度を超え、管壁において原料が分解され原料の不必要な消耗にもまたMOCVD装置の汚染にも繋がることとなる。なお、かかる観点から180〜250℃がより好ましい。
気化された原料は成膜室に導入される。気化した原料は基板表面で反応し、強誘電体膜を形成する。この場合、成膜室(Chamber)の上流約50cm〜80cmの位置に反応酸素を供給することが望ましい。供給する反応酸素の量は0.5SLM〜2.6SLMが好ましい。
成膜室における基板の温度は、330〜750℃が好ましい
330℃未満では錯体の分解が不十分であり、750℃を超えると基板表面の酸化膜形成が無視できなくなる。
成膜室における圧力は、300〜660Paが好ましい。
導体4の材料としては、貴金属のプラチナ(Pt)、ルテニウム(Ru)、イリジウム(Ir)およびその酸化物が好適な例として挙げられる。形成方法は、電子ビーム加熱の蒸着法あるいはスパッタリング法、が一般的である。また、MOCVD法も適用できる。
第1の強誘電体の結晶化もしくは多結晶化のための熱処理を行う。熱処理のタイミングは、以下の4種のケースがあるが、これらの内少なくとも1つのケースを実行する。
(1)上記工程3(第1の強誘電体の形成)の最中の熱処理。
(2)工程3(第1の強誘電体の形成)の後に第1の強誘電体の形成用装置と同じかまたは別の真空容器内で熱処理。
(3)工程3(第1の強誘電体の形成)の後、かつ、工程4(導体4の形成)の前に、アニール炉での熱処理。
(4)工程4(導体4の形成)の後にアニール炉での熱処理。
この熱処理工程において、例えば半導体1がシリコン基板である場合にはその表面に酸素が供給されシリコン酸化物が成長することがある。このとき、絶縁体2に窒素元素が添加されている場合には窒素の添加により酸素の移動が抑制されるため、シリコン酸化物が成長してもシリコン酸化物の厚さを小さく抑えることが出来る。
まず、図14に記載の断面の概念的構造図を持つ強誘電体デバイスの製造方法の概要を表す。
半導体1を用意し、表面処理を行う。例えば、前述の段落番号(0039)で述べた半導体1の表面処理を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。ここで、半導体1は、薄膜多結晶シリコンでも、単結晶シリコン基板であっても、ゲルマニウム基板であっても、シリコンとゲルマニウムの混晶であっても、あるいはSiCやGaAsであってもよく、その種類を限定しない。さらに、半導体基板の代わりにSOI(silicon on insulator)基板を用いてもよい。
例えば、前述の段落番号(0040)で述べた絶縁体2の形成を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。
例えば、前述の段落番号(0044)−(0048)で述べたMOCVD法もしくはPLD等の他の方法による第1の強誘電体の形成を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。
前記の段落番号(0037)で述べた電子ビーム蒸着やスパッタリング法やMOCVD法を、微細な強誘電体電界効果トランジスタのための製造方法でも採用する。導体4は、導電性のよい材料であれば何でもよい。AuやPtやIrやRuのような金属でも、TiNやTaNのような窒化物でもIrO2やRuO2のような酸化物でもよい。また、これらの積層、例えば、Pt/TiN/Ti、IrO2/Ir等、であってもよい。
光学露光もしくは電子ビーム描画とその後の現像でゲートマスクを導体4の上に形成する。
反応性イオンエッチング(RIE)法、イオンミリング法などのエッチング方法により、上記ゲートマスクで覆われていない部分を上から導体4、第1の強誘電体、絶縁体2の順に除去し、半導体1の表面を露出させる。この方法により、半導体1上にゲートスタックを形成することができる。このような、半導体1上に形成されたゲートスタックは例えば、図22(a)、(b)、(c)、(d)に記載のような断面を呈する。ゲートエッチングの異方性が高く理想的な場合には図22(a)のように角柱状にゲートスタックが形成される。しかし実際のエッチングではエッチングの最中に、ゲートマスクが後退したり、2次生成物が側面に付着したりすることによって、図22(b)のように側面にテーパーが付くこともあり、また、膨らみやくぼみや不連続な段差が残ることもあり、辺が丸みを帯びることもある。さらに、強誘電体デバイスの微細化に伴い高集積化され密集して配置される場合には、例えば図22(c)のように微細加工により側面の辺が丸みを帯び、ひとつのゲートスタックとそれに隣接するゲートスタックとの間の距離はゲートスタックの占有底面の径に近づく。高度に高集積化されたゲートスタックは例えば図22(d)のように見えることもある。
ソース領域(図14の5a)とドレイン領域(図14の6a)を形成するため、半導体1の露出した表面にイオン注入法で不純物をドープする。
ゲートマスクの材料が有機材料の場合は、酸素プラズマ中でのアッシングによって、もしくはアセトンなどの有機溶剤を用いた洗浄によって、ゲートエッチング後のゲートマスクの残留物を除去する。上記ゲートエッチングの最中にゲートマスクが結果的に全部自動的に消失することもある。このゲートエッチング後のゲートマスクの残留物を除去する工程は、ゲートエッチングの工程の直後に行うこともできる。この場合は、イオン注入の工程でイオンが第1の強誘電体まで浸入することを導体4が阻止する。
段落番号(0077)で記載のゲートエッチングの工程で、エッチングダメージがゲートスタックの側面に発生する。より詳しくは、イオンミリング法では主にエッチングされた材料のゲートスタックの側面への再付着があり、RIE法では、反応性ガスと被エッチング材料の2次生成物が、ゲートスタックの側面と、半導体1の表面にも生じる。
また、段落番号(0078)記載のイオン注入の工程では、加速されたイオンがゲートスタックの側面にもある程度注入され、イオン注入によるダメージが生じる。
ゲートスタックの側面ではこのように、エッチングやイオン注入による損傷を受けるため、例えばゲート長200nm以下のように微細化された強誘電体デバイスではゲートスタックに占める側面近傍の体積が相対的に大きくなりエッチングダメージやイオン注入ダメージの影響がより顕在化し、良質な強誘電体デバイスの製造が困難となる。鋭意研究を重ね、第2の強誘電体すなわち側壁層8をゲートスタックの側面に接触させることが好適な結果をもたらすことを発見した。第2の強誘電体は材料を限定しない。
MOCVD法によりSCBTを主成分とする強誘電体を形成後、保護層9としてシリコン酸化物やアルミニウム酸化物等の絶縁体をさらに堆積することもできる。微細な強誘電体電界効果トランジスタの高速動作を重視する際には、シリコン酸化物やアルミニウム酸化物等の比誘電率10以下の比較的小さい誘電率を持つ絶縁体が、強誘電体電界効果トランジスタの素子間分離を目的とする絶縁体の電気容量を下げることに役立つので好適である。シリコン酸化物やアルミニウム酸化物の堆積法は、簡単にはスパッタリング法で堆積でき、それ以外にはMOCVD法でも、MOD法でも堆積できる。
第1の強誘電体の結晶化もしくは多結晶化のための熱処理を行う。
上記1.から11.までの工程を終えた後、ゲート電極のコンタクト穴開けの工程とゲート電極・ドレイン電極の穴開けの工程を経て、微細な強誘電体デバイス、この場合は強誘電体電界効果トランジスタ、の電気的特性が測定できる。上述の製造方法による微細な強誘電体デバイスの断面の概念的構造図を図14に示した。
まず、図14に記載の構造を持つ微細な強誘電体デバイスと同様の方法で、ゲートエッチングにより導体1上にゲートスタックを形成後、浅いソース領域(図20の5c)とドレイン領域(図20の6c)を形成する目的で半導体1の露出した表面にイオン注入法で不純物を浅くドープする。前記ドープの深さは、イオン注入の際の加速エネルギーの大きさによって主に制御出来る。ゲートスタックの側面、半導体1の露出面、導体4の表面の上に、側壁層8としてMOCVD法によりSCBTを主成分とする強誘電体を形成し、その後に、異方性の強いエッチング、例えば、RIE法、イオンミリング法等で、かつ、ゲートスタックの側面と平行な方向により速くエッチングの進む条件を用いて、半導体1の表面が再度露出するまで前記強誘電体を除去する。前述のように、MOCVD法ではゲートスタックの側面にも十分に強誘電体が堆積するので、この除去工程を経ると、ゲートスタックの側面に選択的に強誘電体が残る。
本願発明に係る実施例1として、図1に記載の構造を有するトランジスタを製造した。用いた材料と厚さは、以下の通りである。
・半導体1:ソース領域とドレイン領域をあらかじめ形成したSi基板
・絶縁体2:HfO2、厚さ7nm
・第1の強誘電体すなわち強誘電体3:SCBT、厚さ200nm
・導体4 :Pt、厚さ200nm、
・ゲート長(ソース領域からドレイン領域に向かってのゲート金属の長さ)10マイクロメートル
・ソース領域5・ドレイン領域6の導電型:n型
・領域7の導電型:p型
絶縁体2であるHfO2は、パルスレーザ堆積法で形成した。用いたレーザはKrFエキシマーレーザである。レーザエネルギーは、1パルス当たり250mJ、パルスの繰り返し周波数2Hzである。基板温度220℃である。導入ガスは、窒素ガスである。この導入ガスによる堆積室の圧力は、0.11Torr(14.7Pa)である。
液体材料
ST−1(濃度0.1M):0.088sccm
CT−1(濃度0.1M):0.041sccm
Bi(MMP)3:(濃度0.2M):0.122sccm
PET(濃度0.1M):0.032sccm
*溶媒はECH
基板温度:360℃
成膜室圧力:400Pa
酸化性ガス:酸素、1.8SLM
成膜時間:1748秒
このMOCVD法で成膜したSCBTの組成比をラザフォード後方散乱分光法 (RBS法)で分析したところ、成膜後のSCBT中のストロンチウムとカルシウムの組成比は、MOCVDの液体材料であるST−1とCT−1の流量の比にほぼ等しかった。この実施例1の強誘電体3のストロンチウムとカルシウムの比を1-x:xと表すと、x=0.32であった。
実施例1のトランジスタの、ドレイン電流Idのゲート電圧Vg依存性(Id−Vg特性)を図2に示す。ドレイン電極にドレイン電圧Vd=0.1Vを印加し、ソース電極にソース電圧Vsを印加し、基板電極に基板電圧Vsubを印加した。Vs=Vsub=0Vの条件でこのId−Vg特性を測定した。図2から分かるように、ゲート電圧Vgの−4Vと6V間の往復の掃引に対して、MFISトランジスタ特有のヒステリシス曲線がみられ、左右のヒステリシス曲線の差がメモリウィンドウである。Id=2x10−6Aを与える電圧値をしきい値電圧と判定し、左側ブランチ(ヒステリシス環状曲線のうち左側の曲線)のしきい値電圧と右側ブランチ(ヒステリシス環状曲線のうち右側の曲線)のしきい値電圧の差を取るとメモリウィンドウは0.89Vであった。
実施例2は、実施例1とは異なるMOCVD液体材料の流量を採用し、成膜時間も変更した。また、結晶化のための熱処理時間も変更した。他の条件は実施例1と同じである。すなわち
ST−1(濃度0.1M):0.106sccm
CT−1(濃度0.1M):0.049sccm
Bi(MMP)3:(濃度0.2M):0.146sccm
PET(濃度0.1M):0.038sccm
成膜時間:1457秒
熱処理条件:大気圧酸素中800℃において60分間熱処理
図4にId−Vg特性を示す。図2と同様の測定を行いゲート電圧の−4Vと6V間の往復の掃引を行った。Id=2x10−6Aでメモリウィンドウ0.84Vを得た。
本実施例では、実施例1、2とは異なる基板温度を採用した。MOCVD液体材料の流量と成膜時間も変更した。また、結晶化のための熱処理時間は1時間とした。他の条件は実施例1と同じである。すなわち、
基板温度:450℃
液体原料
ST−1(濃度0.1M):0.097sccm
CT−1(濃度0.1M):0.032sccm
Bi(MMP)3:(濃度0.2M):0.140sccm
PET(濃度0.1M):0.032sccm
成膜時間:1940秒
熱処理条件:大気圧酸素中800℃において30分間熱処理
なお、得られたSCBTの膜厚は240nmであった。
図5にId−Vg特性を示す。図2と同様の測定を行いゲート電圧の−4Vと6V間の往復の掃引でメモリウィンドウ0.75V(Id=2x10−6Aにおける値)を得た。
本実施例では、実施例1〜3と異なり、酸化性ガスを酸素とアルゴンの混合ガスとした。
MOCVD液体材料の流量と成膜時間も変更した。また、結晶化のための熱処理時間は1時間とした。基板温度は400℃である。他の条件は実施例1と同じである。
すなわち下記の通りである。
酸化性ガス:酸素0.6SLM、アルゴン1.2SLM
基板温度:400℃
液体材料
ST−1(濃度0.1M):0.106sccm
CT−1(濃度0.1M):0.049sccm
Bi(MMP)3:(濃度0.2M):0.156sccm
PET(濃度0.1M):0.028sccm
成膜時間:1700秒
熱処理条件:大気圧酸素中800℃において30分間熱処理
なお、得られたSCBTの膜厚は240nmであった。
図6にId−Vg特性を示す。図2と同様の測定を行いゲート電圧の−4Vと6V間の往復の掃引でメモリウィンドウ0.67V(Id=2x10−6Aにおける値)を得た。
実施例5は、CaとSrの組成比が等しくなるようなMOCVD液体材料の流量を採用し、成膜時間も変更した。他の条件は実施例1と同じである。すなわち
液体材料
ST−1(濃度0.1M):0.064sccm
CT−1(濃度0.1M):0.065sccm
Bi(MMP)3:(濃度0.2M):0.122sccm
PET(濃度0.1M):0.032sccm
成膜時間:1750秒
熱処理条件:大気圧酸素中800℃において30分間熱処理
図7にId−Vg特性を示す。図2と同様の測定を行いゲート電圧の−4Vと6V間の往復の掃引でメモリウィンドウ0.62V(Id=2x10−6Aにおける値)を得た。
本例では、強誘電体としてSBTを形成した。
液体材料として次の材料を用いた。
他の点は実施例1と同じである。
液体材料
ST−1(濃度0.1M):0.129sccm
Bi(MMP)3:(濃度0.2M):0.130sccm
PET(濃度0.1M):0.032sccm
*溶媒はECH
成膜時間:1664秒
図8にId−Vg特性を示す。図2と同様の測定を行いゲート電圧の−4Vと6V間の往復の掃引でメモリウィンドウは0.46V(Id=2x10−6Aにおける値)であった。
本願発明に係る実施例6、7として、図14に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、次の手順で強誘電体電界効果トランジスタを製造した。
1.半導体1の表面処理
・Si基板クリーニング:緩衝HFに浸け表面酸化膜を除去後、超純水で洗浄。
2.絶縁体2の形成
絶縁バッファ層堆積:
堆積方法:PLD法
材質:窒素ドープのHfO2
厚さ:7nm
基板温度:220℃。
・強誘電体膜堆積:
堆積方法:PLD法
PLDターゲット組成:Sr0.8Ca0.2Bi3Ta2Ox
厚さ:150nm
基板温度:415℃。
このPLD法で成膜したSCBTの組成比をラザフォード後方散乱分光法(RBS法)で分析したところ、成膜後のSCBT中のストロンチウムとカルシウムの組成比は、PLDのターゲット中のストロンチウムとカルシウムの組成比にほぼ等しかった。
4.導体4の形成
・ゲート電極材料堆積:電子ビーム蒸着法で150nm厚のPtを堆積。
・電子ビームレジスト塗布:レジスト材はSAL601H−SR7。
・電子ビーム露光とポストベークを経て、NMD3で現像、超純水でリンス。
6.ゲートエッチング
・ゲート電極材料Ptのエッチング:
エッチング方法:イオンビームエッチング(イオンミリング)法
イオン種:Ar+イオン
加速電圧:1.1kV.
・強誘電体と絶縁バッファ層のエッチング:
エッチング方法:ICP高密度プラズマ型のRIE法
エッチングガス:BCl3とArの混合ガス
アンテナRF電力:700W
バイアス電力:400W。
7.ゲートマスクの除去
・残留電子ビームレジスト除去:ICP高密度プラズマ型のRIE法で酸素ガスを導入し実施。
8.イオン注入
・イオン注入:
注入イオン:P+イオン、
加速エネルギー:15keV
ドーズ量:1.5x1014cm−2。
・MOCVDでSCBTを堆積:
酸化性ガス:酸素1.8SLM
基板温度:360℃
液体材料
ST−1(濃度0.1M):0.088sccm
CT−1(濃度0.1M):0.041sccm
Bi(MMP)3:(濃度0.2M):0.122sccm
PET(濃度0.1M):0.032sccm
成膜時間:300秒
厚さ:28nm
10.比誘電率10以下の絶縁体である保護層9の形成
・RFマグネトロンスパッタリング法で200nm厚のSiO2を堆積
11.熱処理工程
・熱処理:大気圧酸素雰囲気中で813℃で30分
12.コンタクトホール形成
・ゲートコンタクトホール形成:フォトリソグラフィとイオンビームエッチングでゲートコンタクトホールを形成後、Tiを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成:フォトリソグラフィとイオンビームエッチングでソース・ドレインコンタクトホールを形成後、フォトレジストを除去
(実施例6で製造した強誘電体電界効果トランジスタの特性評価)
図9はId−Vg特性であり、ゲート電圧の−4Vと6V間の往復の掃引で、メモリウィンドウは0.89V(Id=1x10−7Aにおける値)であった。図10は書換え回数耐性テストの結果である。パルス高+6Vでパルス幅10マイクロ秒の正極性のパルスとパルス高−4Vでパルス幅10マイクロ秒の負極性のパルスを連続して加えた電圧波を一周期とする書込みパルスサイクルを繰り返しゲート電極に与え、その間はソース電圧、ドレイン電圧、基板電圧はすべて0にした。
本願発明に係る実施例7として、図14に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、次の手順で強誘電体電界効果トランジスタを製造した。
1.半導体1の表面処理
・Si基板クリーニング:緩衝HFに浸け表面酸化膜を除去後、超純水で洗浄。
2.絶縁体2の形成
・絶縁バッファ層堆積:PLD法で窒素ドープの7nm厚のHfO2を堆積。基板温度2
20℃。
・強誘電体膜堆積:PLD法でSCBTを150nm堆積。基板温度415℃。
4.導体4の形成
・ゲート電極材料堆積:電子ビーム蒸着法で150nm厚のPtを堆積。
5.ゲートマスクの形成
・電子ビームレジスト塗布:レジスト材はSAL601H−SR7。
・電子ビーム露光とポストベークを経て、NMD3で現像、超純水でリンス。
・ゲート電極材料Ptのエッチング:イオンビームエッチング(イオンミリング)法でAr+イオンの加速電圧は1.1kV.
・強誘電体と絶縁バッファ層のエッチング:ICP高密度プラズマ型のRIE法。エッチングガスはBCl3とArの混合ガス。アンテナRF電力600Wでバイアス電力は400W。
7.ゲートマスクの除去
・残留電子ビームレジスト除去:ICP高密度プラズマ型のRIE法で酸素ガスを導入し実施。
・イオン注入:
注入イオン:P+イオン
加速エネルギー:10keV
ドーズ量:1.0x1014cm−2。
9.第2の強誘電体すなわち側壁層8の形成
・MOCVDでSCBTを堆積:
酸化性ガス:酸素1.8SLM
基板温度:360℃
成膜室圧力:400Pa
液体原料
ST−1(濃度0.1M):0.104sccm
CT−1(濃度0.1M):0.025sccm
Bi(MMP)3:(濃度0.2M):0.122sccm
PET(濃度0.1M):0.032sccm
成膜時間:230秒
厚さ:22nm
・RFマグネトロンスパッタリング法でSiO2を300nm厚に堆積
11.熱処理工程
・熱処理:大気圧酸素雰囲気中で813℃で30分
12.コンタクトホール形成
・ゲートコンタクトホール形成:フォトリソグラフィとイオンビームエッチングでゲートコンタクトホールを形成後、Tiを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成:フォトリソグラフィとイオンビームエッチングでソース・ドレインコンタクトホールを形成後、フォトレジストを除去
図13はId−Vg特性であり、ゲート電圧の−4Vと6V間の往復の掃引で、メモリウィンドウは0.98V(Id=1x10−7Aにおける値)であった。Id−Vg特性を取ったときの他の電圧条件は以下の通りである。ドレイン電圧0.1V、ソース電圧0V、基板電圧0V。
本願発明に係る実施例8として、図17に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、次の手順で強誘電体電界効果トランジスタを製造した。
1.半導体1の表面処理
・Si基板クリーニング:緩衝HFに浸け表面酸化膜を除去後、超純水で洗浄。
2.絶縁体2の形成
絶縁バッファ層堆積:
堆積方法:PLD法
材質:窒素ドープHfO2
厚さ:7nm
基板温度:220℃。
強誘電体膜堆積:
堆積方法:PLD法
材質:SCBT
厚さ:150nm
基板温度:415℃。
4.導体4の形成
・ゲート電極材料堆積:電子ビーム蒸着法で150nm厚のPtを堆積。
5.ゲートマスクの形成
・電子ビームレジスト塗布:レジスト材はSAL601H−SR7。
・電子ビーム露光とポストベークを経て、NMD3で現像、超純水でリンス。
・ゲート電極材料Ptのエッチング:
イオンビームエッチング(イオンミリング)法
Ar+イオン
加速電圧:1.1kV.
・強誘電体と絶縁バッファ層のエッチング:
ICP高密度プラズマ型のRIE法
エッチングガス:BCl3とArの混合ガス
アンテナRF電力:700W
バイアス電力:400W。
・残留電子ビームレジスト除去:ICP高密度プラズマ型のRIE法で酸素ガスを導入し実施。
8.第2の強誘電体すなわち側壁層8の形成
・MOCVDでSCBTを堆積
酸化性ガス:酸素1.8SLM
基板温度:360℃
液体材料
ST−1(濃度0.1M):0.088sccm
CT−1(濃度0.1M):0.041sccm
Bi(MMP)3:(濃度0.2M):0.122sccm
PET(濃度0.1M):0.052sccm
成膜時間:520秒
厚さ:53nm
・上記MOCVDで堆積したSCBTのエッチング。
非ゲート部分のシリコン表面が露わになるまでマスクレスでエッチング。ICP高密度プラズマ型のRIE法でエッチングした。エッチングガスはBCl3とArの混合ガス。アンテナRF電力600Wでバイアス電力は300W。MOCVD法は段差部分の被覆性が良いので、ゲート側面の部分のSCBTはこのエッチング工程を経ても残る。
注入イオン:P+イオン
加速エネルギー:15keV
ドーズ量:1.5x1014cm−2
10.比誘電率10以下の絶縁体である保護層9の形成
形成方法:RFマグネトロンスパッタリング法
材質:SiO2を
厚さ:200nm
・熱処理:大気圧酸素雰囲気中で813℃で30分
12.コンタクトホール形成
・ゲートコンタクトホール形成:フォトリソグラフィとイオンビームエッチングで形成後、Tiを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成:フォトリソグラフィとイオンビームエッチングで形成後、フォトレジストを除去
図15は書換え回数耐性テストの結果である。パルス高+6Vでパルス幅10マイクロ秒の正極性のパルスとパルス高−4Vでパルス幅10マイクロ秒の負極性のパルスを連続して加えた電圧波を一周期とする書込みパルスサイクルを繰り返しゲート電極に与え、その間はソース電圧、ドレイン電圧、基板電圧はすべて0にした。図15の図中のマーカーのところで、書込みパルスの供給を一旦止め、ドレイン電圧0.1Vの条件でId−Vg特性を測定した。ゲート電圧は−3Vと5Vの間、往復掃引した。得られたId−Vg曲線の左側のブランチがId=1x10−6Aとなる電圧値が左側ブランチのしきい値電圧(Vthl)であり、右側のブランチがId=1x10−7Aとなる電圧値が右側ブランチのしきい値電圧(Vthr)である。この読み出し動作が終わると書込みパルスサイクル供給を開始し、書込みパルスサイクルの供給が累積108回まで、VthlとVthrを測定した。
本願発明に係る実施例9として、図20に記載の構造を有する強誘電体電界効果トランジスタを製造した。
本例では、イオン注入工程を2度おこなった。
主たるプロセスの手順を以下に示す。
1.半導体1の表面処理
・Si基板クリーニング:緩衝HFに浸け表面酸化膜を除去後、超純水で洗浄。
2.絶縁体2の形成
・絶縁バッファ層堆積:
成膜方法:PLD法
膜組成:窒素ドープHfO2
膜厚:7nm厚
基板温度:220℃。
・強誘電体膜堆積:
成膜方法:PLD法
PLDターゲット組成:Sr0.8Ca0.2Bi3Ta2Ox
膜厚:150nm
基板温度:415℃
4.導体4の形成
・ゲート電極材料堆積:電子ビーム蒸着法で150nm厚のPtを堆積。
5.ゲートマスクの形成
・電子ビームレジスト塗布:レジスト材はSAL601H−SR7。
・電子ビーム露光とポストベークを経て、NMD3で現像、超純水でリンス。
・ゲート電極材料Ptのエッチング:イオンビームエッチング(イオンミリング)法でAr+イオンの加速電圧は1.1kV.
・強誘電体と絶縁バッファ層のエッチング:ICP高密度プラズマ型のRIE法。エッチングガスはBCl3とArの混合ガス。アンテナRF電力700Wでバイアス電力は400W。
7.ゲートマスクの除去
・残留電子ビームレジスト除去:ICP高密度プラズマ型のRIE法で酸素ガスを導入し実施。
8.イオン注入1(一度目のイオン注入)
注入イオン:P+イオン
ドーズ量:1.0 x 1013 cm-2の
加速エネルギー:10keV
・MOCVDでSCBT堆積:
酸化性ガス:酸素1.8SLM
基板温度:360℃
液体原料
ST−1(濃度0.1M):0.088sccm
CT−1(濃度0.1M):0.041sccm
Bi(MMP)3:(濃度0.2M):0.122sccm
PET(濃度0.1M):0.052sccm
成膜時間:520秒
厚さ:51nm
・上記MOCVDで堆積したSCBTのエッチング。
非ゲート部分のシリコン表面が露わになるまでマスクレスでエッチング。ICP高密度プラズマ型のRIE法でエッチングした。エッチングガスはBCl3とArの混合ガス。アンテナRF電力600Wでバイアス電力は300W。MOCVD法は段差部分の被覆性が良いので、SCBTはこのエッチング工程を経てもゲートスタックの側面に残る。
注入イオン:P+イオン
加速エネルギー:15keV
ドーズ量:1.5x1014cm−2
11.比誘電率10以下の絶縁体である保護層9の形成
形成方法:RFマグネトロンスパッタリング法
材質:SiO2
厚さ:200nm
12.熱処理工程
・熱処理:大気圧酸素雰囲気中で813℃で30分
13.コンタクトホール形成
・ゲートコンタクトホール形成:フォトリソグラフィとイオンビームエッチングで形成後、Tiを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成:フォトリソグラフィとイオンビームエッチングで形成後、フォトレジストを除去
(実施例9で製造した強誘電体電界効果トランジスタの特性評価)
図18はId−Vg特性であり、ゲート電圧の−4Vと6V間の往復の掃引で、メモリウィンドウは1.06V(Id=1x10−7Aにおける値)であった。
図19は、データ保持特性の結果である。6Vで0.1sのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧1.4Vを与えた。読出し時にはVd=0.1Vとして1.0Vと2.1Vの間Vgを掃引し、Idを測定し、Id=10−5Aとなる電圧値(しきい値電圧)を読み取った。図9の下側の曲線がその結果である。
また、−4Vで0.1sのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔で読出し動作を行った。データ保持時にはゲート電極に保持電圧1.4Vを与えた。上記と同じ読出し動作を行い、しきい値電圧を読み取った。図9の上側の曲線がその結果である。5.625x105秒(約1週間)経過後も両方の状態のしきい値は明確に区別できた。
本願発明に係る実施例10として、図14に記載の構造を有し、第1の強誘電体すなわち強誘電体3としてSCBTをPLD法で120nm形成し、第2の強誘電体すなわち側壁層8としてSCBTをMOCVD法で8nm形成した強誘電体電界効果トランジスタを製造した。製造の手順を以下に示す。
1.半導体1の表面処理
・Si基板クリーニング:緩衝HFに浸け表面酸化膜を除去後、超純水で洗浄。
2.絶縁体2の形成
・絶縁バッファ層堆積:PLD法で窒素ドープの7nm厚のHfO2を堆積。基板温度220℃。
・強誘電体膜堆積:
堆積方法:PLD法
材質:SCBT
厚み:120nm
基板温度:415℃。
4.導体4の形成
・ゲート電極材料堆積:
堆積方法:スパッタ蒸着法
厚み:120nm
材質:Pt。
・無機マスク用にスパッタ蒸着法で200nm厚のSiO2を堆積。
・電子ビームレジスト塗布:レジスト材はSAL601H−SR7。
・電子ビーム露光とポストベークを経て、NMD3で現像、超純水でリンス。
・SiO2をICP高密度プラズマ型のRIE法でエッチングして無機マスクを形成。エッチングガスはCF4とArの混合ガス。
・ゲート電極材料Ptのエッチング:
エッチング法:イオンビームエッチング(イオンミリング)法
イオン:Ar+イオン
加速電圧:1.1kV
・強誘電体と絶縁バッファ層のエッチング:
エッチング法:ICP高密度プラズマ型のRIE法
エッチングガス:BCl3とArの混合ガス
アンテナRF電力:600W
バイアス電力:400W
・残留電子ビームレジスト除去:ICP高密度プラズマ型のRIE法で酸素ガスを導入して実施。
8.イオン注入
・イオン注入:
注入イオン:P+イオン
加速エネルギー:12keV
ドーズ量:6x1013cm−2。
・MOCVDでSCBT堆積:
酸化性ガス:酸素1.8SLM
基板温度:360℃
成膜室圧力:400Pa
液体原料
ST−1(濃度0.1M):0.088sccm
CT−1(濃度0.1M):0.041sccm
Bi(MMP)3:(濃度0.2M):0.134sccm
PET(濃度0.1M):0.052sccm
成膜時間:78秒
厚さ:8nm
・RFマグネトロンスパッタリング法でSiO2を200nm厚に堆積
11.熱処理工程
・熱処理:大気圧酸素雰囲気中で813℃で30分
12.コンタクトホール形成
・ゲートコンタクトホール形成:フォトリソグラフィとイオンビームエッチングでゲートコンタクトホールを形成後、Tiを電子ビーム蒸着し、フォトレジストをリフトオフ法で除去
・ソース・ドレインコンタクトホール形成:フォトリソグラフィとイオンビームエッチングでソース・ドレインコンタクトホールを形成後、フォトレジストを除去
Claims (25)
- 半導体の上に絶縁体、第1の強誘電体、導体がこの順に堆積した積層構造、もしくは、半導体の上に第1の強誘電体、導体、がこの順に堆積した積層構造のいずれかを有し、前記第1の強誘電体はストロンチウムを含む錯体、カルシウムを含む錯体、ビスマスを含む錯体とタンタルを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液2相状態の原料ガスを、気液2相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室へ導入する有機金属気相成長法により作製する強誘電体デバイスの製造方法であり、前記カルシウムを含む錯体がCa[Ta(OC2H5)5(OC2H4OCH3)]2であることを特徴とする強誘電体デバイスの製造方法。
- 半導体の上に、絶縁体、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを有し、前記ゲートスタック側面の少なくとも第1の強誘電体に接触するように第2の強誘電体と比誘電率10以下の絶縁体をこの順に積層した後、第1の強誘電体の結晶化もしくは多結晶化のための熱処理を行うことを特徴とする強誘電体デバイスの製造方法。
- 半導体の上に、絶縁体、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタック、もしくは、第1の強誘電体、導体がこの順に堆積した積層から成るゲートスタックのいずれかを形成し、前記ゲートスタック側面の少なくとも第1の強誘電体に接触するようにストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする第2の強誘電体を有機金属気相成長法で作製することを特徴とする請求項2記載の強誘電体デバイスの製造方法。
- 前記第2の強誘電体は5nm以上100nm以下の厚さであることを特徴とする請求項2又は3に記載の強誘電体デバイスの製造方法。
- 前記第2の強誘電体は5nm以上10nm以下の厚さであることを特徴とする請求項4に記載の強誘電体デバイスの製造方法。
- 前記第2の強誘電体が、ストロンチウムとカルシウムとビスマスとタンタルを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液2相状態の原料ガスを、気液2相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室へ導入する有機金属気相成長法により作製されることを特徴とする請求項2ないし5のいずれか1項に記載の強誘電体デバイスの製造方法。
- 前記第2の強誘電体を作製した後、前記ゲートスタック側面の第2の強誘電体を残して非ゲート部の半導体表面の第2の強誘電体を除去し、その状態で半導体表面にソース・ドレイン領域を形成する請求項2ないし6のいずれか1項記載の強誘電体デバイスの製造方法。
- 前記第2の強誘電体の除去はマスクレスで行う請求項7記載の強誘電体デバイスの製造方法。
- 前記半導体表面の第2の強誘電体の除去はRIE法により行う請求項7又は8に記載の強誘電体デバイスの製造方法。
- 前記第1の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項1ないし9のいずれか1項に記載の強誘電体デバイスの製造方法。
- 前記第2の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項2ないし9のいずれか1項に記載の強誘電体デバイスの製造方法。
- ゲート長が200nm以下である請求項2ないし11のいずれか1項記載の強誘電体デバイスの製造方法。
- 前記ゲート長が、130nm以上である請求項12記載の強誘電体デバイスの製造方法。
- 前記ゲート長が、160nm以下である請求項12又は13記載の強誘電体デバイスの製造方法。
- 半導体の上に絶縁体、第1の強誘電体、導体がこの順に堆積されている積層構造、もしくは、半導体の上に第1の強誘電体、導体がこの順に堆積されている積層構造のいずれかを有し、前記第1の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第1の強誘電体のゲート長が200nm以下である強誘電体デバイス。
- 半導体の上に、絶縁体、第1の強誘電体、導体がこの順に積層されて成るゲートスタック、もしくは、第1の強誘電体、導体がこの順に積層されて成るゲートスタックのいずれかを有し、前記第1の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であり、前記第1の強誘電体のゲート長が200nm以下であり、前記ゲートスタック側面の少なくとも第1の強誘電体に接触するように第2の強誘電体と比誘電率10以下の絶縁体がこの順に積層されていることを特徴とする強誘電体デバイス。
- 前記ゲート長が、130nm以上である請求項15又は16記載の強誘電体デバイス。
- 前記ゲート長が、160nm以下である請求項15ないし17のいずれか1項記載の強誘電体デバイス。
- 前記第2の強誘電体はストロンチウムとカルシウムとビスマスとタンタルの酸化物を主成分とする強誘電体であることを特徴とする請求項16に記載の強誘電体デバイス。
- 半導体表面にはその熱酸化物を実質的に含んでいないことを特徴とする請求項15ないし19のいずれか1項記載の強誘電体デバイス。
- 前記第1の強誘電体は、ソース・ドレインに注入する不純物を含んでいないことを特徴とする請求項15ないし20のいずれか1項に記載の強誘電体デバイス。
- 前記第2の強誘電体は5nm以上100nm以下の厚さであることを特徴とする請求項16に記載の強誘電体デバイス。
- 前記第2の強誘電体は5nm以上10nm以下の厚さであることを特徴とする請求項22に記載の強誘電体デバイス。
- 前記第1の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項15ないし23のいずれか1項に記載の強誘電体デバイス。
- 前記第2の強誘電体の主成分はストロンチウムとカルシウムとビスマスとタンタルの酸化物であってストロンチウムとカルシウムの比を1-x:xと表した時にxが0.5以下であることを特徴とする請求項16に記載の強誘電体デバイス。
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