WO2013183547A1 - 半導体強誘電体記憶トランジスタおよびその製造方法 - Google Patents

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calcium
bismuth
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酒井　滋樹
ウェイ ジャン
光恵 高橋
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Definitions

  • the present invention relates to a semiconductor ferroelectric memory transistor, a semiconductor ferroelectric memory, and a method for manufacturing a semiconductor ferroelectric memory transistor, and more particularly to a semiconductor ferroelectric memory transistor in which the transistor itself has a memory function and a method for manufacturing the same. is there.
  • FeFETs Field effect transistors
  • Fe-NAND NAND flash memory
  • the write voltage can be reduced to about one third, and the resistance to the number of rewrites is much better.
  • Fe-NAND has features as an energy-saving and highly rewritable memory. For use as a memory cell of a highly integrated memory, it is required to reduce the size of the FeFET.
  • Patent Document 1 discloses a body gate field effect transistor. Pt / SrBi 2 Ta 2 O 9 / Hf-Al- formed on a Si substrate with Pt as the gate metal, SrBi 2 Ta 2 O 9 as the ferroelectric layer material, and Hf-Al-O as the insulating buffer layer
  • the FeFET having an O / Si structure has a drain current I d characteristic (I d ⁇ V ) with respect to the gate voltage V g of the FeFET when the thickness of the ferroelectric layer is 400 nm, as shown in the example of Patent Document 1.
  • the memory window indicated by g characteristics was 1.6V.
  • the I d -V g curve different trajectory were measured by decreasing the V g from positive to negative It has different threshold voltages (Threshold Voltage).
  • the I d -V g curve measured by changing V g from negative to positive and returning negative (or changing from positive to negative and returning positive) draws a hysteresis curve. The difference between these threshold voltages is the memory window.
  • the size of the memory window hardly changes no matter where the sub-threshold voltage smaller than the threshold voltage is compared.
  • Logic states “0” and “1” are assigned to the two states corresponding to the different threshold voltages. Which is “1” or which is “0” is not important because it can be defined each time.
  • a 1.6V memory window is sufficient to distinguish between the two states.
  • the film thickness of the FeFET ferroelectric SrBi 2 Ta 2 O 9 in the structure of Pt / SrBi 2 Ta 2 O 9 / Hf-Al-O / Si is preferably 200 nm or less, but as shown in a later reference example If the ferroelectric film thickness is reduced, the memory window becomes smaller.
  • the basic performance of the ferroelectric material is represented by the relationship (PE curve) between the electric field (E) applied and the electric polarization (P) applied to the ferroelectric in response thereto as shown in FIG.
  • PE curve electric field
  • P electric polarization
  • the PE curve is measured using an MFM structure in which both sides of a ferroelectric (F) are sandwiched between metals (M) as shown in FIG.
  • the electric field is an amount obtained by applying a voltage between the two metals instead of the electric field and dividing the voltage by the thickness of the ferroelectric film.
  • the PE curve measured in this way is a highly integrated memory cell unit called 2T2C, 1T1C, combining a ferroelectric capacitor (C) with MFM structure and a normal transistor (T) that does not use a ferroelectric material. Applied to memory.
  • the MFIS gate structure which is a typical structure of FeFET in which the transistor itself has a memory function, as shown in FIG.
  • F metal
  • F ferroelectric
  • I insulator
  • S Semiconductor
  • the characteristics of F represented by the PE curve measured directly in the MFM structure are different from those of the MFIS structure. This is because a metamorphic layer that cannot be formed in the MFM structure can be formed between the I and F layers of the MFIS gate structure by the heat treatment process for ferroelectricity. Ferroelectricity depends on the crystal orientation of the ferroelectric, but the crystal orientation is highly dependent on the state of the substrate, which depends on the structure of the M layer in the MFM structure and the I layer in the MFIS structure. .
  • the PE characteristics of the F layer cannot be measured directly, and when a voltage is applied between the M and S of the MFIS, a voltage is also applied to the depletion layer D formed near the surface of the I layer and S, so it is accurate. I don't know how much voltage is applied to the F layer. In other words, -E - scanmax and E + scanmax are not exactly known.
  • the performance of the memory cell can be predicted by actually evaluating the prototype of the MFM capacitor, and in the case of FeFET, the MFIS transistor is actually made instead of the MFM capacitor. Measuring and evaluating its performance is essential for the research and development of FeFET.
  • the E c value obtained in the trial evaluation of the MFM capacitor is a measure for estimating the memory window of the MFIS FeFET. This is because a large E c means a PE curve with a large hysteresis, and thus a large memory window of FeFET can be expected.
  • E c is a value obtained by MFM in which both sides of the ferroelectric layer are sandwiched between metals.
  • FeFET requires both semiconductor and ferroelectric properties to be compatible, but the state of FeFET's ferroelectric-semiconductor interface is completely different from the structure of MFM. Even if it is a ferroelectric material that is known to exhibit a large E c in MFM, it is not self-evident to exhibit a large memory window even when it is used in an MFIS FeFET.
  • An object of the present invention is to provide an FeFET having a wide memory window, excellent data retention characteristics, excellent pulse rewriting resistance, and the like even with a ferroelectric film thickness of 200 nm or less.
  • a semiconductor ferroelectric memory transistor having a structure in which an insulator and a gate electrode conductor are laminated in this order on a semiconductor substrate having a source region and a drain region.
  • the insulator includes a ferroelectric insulator made of an oxide of strontium, calcium, bismuth, and tantalum.
  • a semiconductor ferroelectric memory transistor having a structure in which an insulator and a gate electrode conductor are laminated in this order on a semiconductor substrate having a source region and a drain region.
  • the insulator is laminated on the substrate in the order of a first insulator and a second insulator, and the main component of the second insulator is an oxide of strontium, calcium, bismuth, and tantalum.
  • a semiconductor ferroelectric storage transistor is provided.
  • a semiconductor ferroelectric memory transistor having a structure in which an insulator and a gate electrode conductor are laminated in this order on a semiconductor substrate having a source region and a drain region.
  • the insulator is laminated on the base in the order of a first insulator, a second insulator, and a third insulator, and the main components of the second insulator are oxidation of strontium, calcium, bismuth, and tantalum.
  • a semiconductor ferroelectric memory transistor is provided.
  • the ratio of calcium element to strontium element is 2/3 or less.
  • the oxide of strontium, calcium, bismuth, and tantalum has a bismuth layered perovskite crystal structure.
  • the first insulator is an oxide of hafnium, an oxide of hafnium and aluminum, an oxide containing hafnium, an oxide of strontium and titanium, a composite oxide of any two or more thereof, or , Any two or more of them are stacked oxides.
  • the third insulator is a hafnium oxide, an oxide of hafnium and aluminum, an oxide containing hafnium, an oxide of strontium and titanium, a composite oxide of any two or more thereof, or Is a stacked oxide of two or more oxides.
  • the insulator has a thickness of 250 nm or less, and the first or third insulator has a thickness of 15 nm or less.
  • a semiconductor substrate having a source region and a drain region including a surface cleaning step, an insulator deposition step, a gate electrode conductor forming step, and a heat treatment step of the semiconductor substrate is provided.
  • an insulator including a ferroelectric insulator made of oxides of strontium, calcium, bismuth, and tantalum and a method for manufacturing a semiconductor ferroelectric memory transistor having a structure in which gate electrode conductors are stacked in this order are provided. .
  • the temperature of the heat treatment step is 760 ° C. or higher and 833 ° C. or lower.
  • the ferroelectric insulator deposition step comprising oxides of strontium, calcium, bismuth and tantalum in the insulator deposition step includes a plurality of oxides having different composition ratios of strontium, calcium, bismuth and tantalum. Pulse laser deposition or sputtering using a target.
  • a FeFET having a wide memory window and excellent data retention characteristics and excellent pulse rewriting resistance can be formed with a ferroelectric thin film of 200 nm or thinner. It can be realized with a gate length as fine as 50 nm, and as a result, it is possible to provide a non-volatile memory using FeFET with low power consumption and high density.
  • FIG. 6 is a diagram showing a relationship between a memory window and a film thickness y of the transistor of Example 2.
  • the x-ray diffraction evaluation result of the XRD monitor sample which formed the 2nd insulator using a plurality of targets.
  • I d -V g characteristics of a transistor in which a second insulator is formed using multiple targets I d -V g characteristics of the transistor of the first example of Embodiment 3 first insulator is hafnium oxide. Pulse rewriting tolerance of the transistor of the first example of Example 3 in which the first insulator is hafnium oxide.
  • I d -V g characteristics of the transistor of the second example of the third embodiment the first insulator is hafnium oxide. Pulse rewriting tolerance of the transistor of the second example of Example 3 in which the first insulator is hafnium oxide. The data retention characteristic of the transistor of the 2nd example of Example 3 whose 1st insulator is a hafnium oxide.
  • I d -V g characteristics of the transistor of the third example of the third embodiment the first insulator is SrTiO 3. Pulse rewriting tolerance of the transistor of the third example of Example 3 in which the first insulator is SrTiO 3 .
  • FIG. The result of the XRD evaluation of the XRD monitor sample corresponding to the 2nd example of Example 3.
  • FIG. The result of XRD evaluation of the XRD monitor sample corresponding to the 3rd example of Example 3.
  • FIG. The result of the XRD evaluation of the XRD monitor sample corresponding to the 4th example of Example 3.
  • FIG. The result of the XRD evaluation of the XRD monitor sample corresponding to the transistor of 1st embodiment of this invention.
  • FIG. 1 is a cross-sectional view showing a first embodiment of the present invention.
  • Reference numeral 10 denotes a semiconductor substrate.
  • the semiconductor substrate or the semiconductor region having the source region 12 and the drain region 13 is collectively referred to as a semiconductor substrate.
  • the surface of the semiconductor substrate may be slightly transformed into an oxide layer during the heat treatment process during transistor fabrication. If the electrical characteristics of the FeFET are maintained, this transformation is not a problem.
  • the modified surface oxide layer is regarded as a semiconductor substrate.
  • the semiconductor substrate 10 may be silicon Si, germanium Ge, a mixed crystal of Si and Ge, or a compound semiconductor such as SiC or GaAs, and is not limited to the material.
  • reference numeral 11 denotes an insulator including a ferroelectric insulator made of strontium, calcium, bismuth and tantalum oxide, Sr—Ca—Bi—Ta—O.
  • Reference numeral 4 denotes a gate electrode conductor, which may be anything as long as it has a good interface with the insulator 11, but the material is a noble metal such as Au, Pt, or Ir, a nitride conductor such as TiN or TaN, or IrO. 2 or an oxide conductor such as RuO, LaSrCoO 3 , SrRuO 3 , RuO, or ZnO.
  • a laminated film of Pt / TiN / Ti, IrO 2 / Ir, or the like may be used. The same applies to the semiconductor substrate 10 and the gate electrode conductor 4 in the second and third embodiments.
  • FIG. 2 is a cross-sectional view showing a second embodiment of the present invention.
  • the insulator 11 is formed by laminating the first insulator 1 and the second insulator 2 in this order on the semiconductor substrate 10, and the main component of the second insulator 2 is the strontium / calcium / bismuth / tantalum oxide Sr-Ca. -Bi-Ta-O.
  • the first insulator 1 is required to exhibit both the performance of the semiconductor substrate 10 and the performance of the second insulator 2 and at the same time have a small leakage current.
  • hafnium oxide Hf-O and the hafnium-aluminum oxide Hf- Hafnium-containing oxides such as Al-O, hafnium silicate Hf-Si-O, strontium-titanium oxide Sr-Ti-O, and composite oxides or laminates thereof, as well as ZrO 2 , zirconium Silicate Zr—Si—O, Zr—Al—Si—O, La—Al—O, and lanthanum oxide La—O can satisfy the above requirements.
  • FIG. 3 is a cross-sectional view showing a third embodiment of the present invention.
  • the insulator 11 is configured by laminating the first insulator 1, the second insulator 2, and the third insulator 3 in this order on the semiconductor substrate 10, and the main component of the second insulator 2 is the strontium, calcium, bismuth, Tantalum oxide.
  • the first insulator 1 is required to exhibit both the performance of the semiconductor substrate 10 and the performance of the second insulator 2 and at the same time have a small leakage current.
  • the third insulator 3 is required to exhibit both the performance of the gate electrode conductor and the performance of the second insulator 2 and at the same time have a small leakage current.
  • Hf—O, Hf—Al—O, Hf—Si— Oxides containing hafnium such as O, Sr-Ti-O, and composite oxides or laminates thereof, as well as ZrO 2 , Zr-Si-O, Zr-Al-Si-O, La-Al- O, La—O, and tantalum oxide Ta—O can satisfy the above requirements.
  • the thickness of the insulator 11 is not limited, but 250 nm or less is an important thickness in view of the problem to be solved by the present invention.
  • a voltage hereinafter referred to as a gate voltage
  • a voltage as large as possible is applied to the insulator 2 exhibiting ferroelectricity, which causes switching with a large polarization of the ferroelectric. It is effective.
  • the first insulator 1 and the third insulator 3 are mainly composed of a material having a large dielectric constant as listed above.
  • the thicknesses of the first insulator 1 and the third insulator 3 should be reduced, and each is preferably 15 nm or less.
  • a desirable film thickness of the second insulator 2 is 200 nm or less.
  • the manufacturing method includes a semiconductor substrate surface cleaning step, the insulator deposition step, a gate electrode conductor formation step, and a heat treatment step.
  • semiconductor substrate surface cleaning process First, the semiconductor substrate 10 is prepared. After the semiconductor substrate 10 is cleaned by a standard surface cleaning method, if the substrate material is Si or SiC, the residual oxide layer on the surface is removed with dilute hydrofluoric acid or buffered hydrofluoric acid.
  • the first insulator 1 may be formed by any method as long as it is a thin film, such as a pulse laser deposition method, a sputtering method, a vapor deposition method, a MOCVD (metal organic chemical vapor deposition) method, and a MOD (metal organic decomposition). ) Method, sol-gel method, and ALD method are particularly good for realizing a thickness of 15 nm or less.
  • An insulating film having a high dielectric constant is formed as the first insulator 1.
  • a silicon oxide film, silicon nitride film, or silicon oxynitride film having an ultrathinness of about 1 nm or less may be formed between the semiconductor substrate and the high dielectric constant insulating film.
  • the temperature of the semiconductor substrate is preferably between 20 ° C. and 775 ° C., depending on the thin film formation method.
  • the atmosphere gas during film formation of the first insulator 1 is preferably oxygen, nitrogen, or a mixed gas thereof.
  • an insulator mainly composed of strontium, calcium, bismuth, and tantalum oxide is formed.
  • the formation method is not particularly limited as long as it is a thin film formation method, and pulse laser deposition method, sputtering method, vapor deposition method, ALD method, MOCVD method, MOD method, sol-gel method and the like are effective.
  • the temperature of the semiconductor substrate may be raised during formation. The temperature is preferably between 250 ° C. and 500 ° C., although it varies depending on the method of forming the thin film.
  • This step can also serve as a heat treatment step for crystallization of strontium, calcium, bismuth, and tantalum oxide.
  • a suitable substrate temperature at that time is preferably between 700 ° C. and 830 ° C.
  • the elemental composition ratio of strontium and calcium is an important parameter. Any of these methods can control the elemental composition of strontium and calcium. In the sputtering method, it is possible to prepare targets with different elemental composition ratios, or prepare targets of strontium, bismuth, tantalum, oxygen and targets of calcium, bismuth, tantalum, oxygen, and change their sputtering conditions.
  • the elemental composition of strontium and calcium can be controlled arbitrarily.
  • a method for forming an insulator mainly composed of strontium, calcium, bismuth, and tantalum oxide by a pulse laser deposition method will be further described.
  • One method is a single target method in which an oxide target having a composition ratio of strontium, calcium, bismuth and tantalum is simply prepared, and this target is irradiated with laser light to evaporate and deposit the target material.
  • Another method is a multiple target method.
  • a plurality of oxide targets having different composition ratios of strontium, calcium, bismuth, and tantalum are used.
  • the composition ratio is a positive number of zero or more.
  • Each element of the elements strontium, calcium, bismuth, and tantalum is necessarily contained in at least one oxide target of the plurality of oxide targets.
  • Deposition conditions and deposition time are determined for each target, and material is evaporated and deposited from a plurality of prepared targets. In some cases, this process is repeated. In this manner, strontium / calcium / bismuth / tantalum oxide having a desired elemental composition ratio is deposited. If the deposition time is shortened and the number of repetitions of the process is increased, the elements are mixed more uniformly. Strontium, calcium, bismuth, and tantalum oxides that exhibit ferroelectricity by appropriately raising the temperature of the semiconductor ferroelectric memory transistor during the fabrication process during deposition or by performing heat treatment in a suitable process after deposition Form.
  • strontium, calcium, bismuth and tantalum oxide films having the most suitable composition ratio can be formed.
  • This multi-target method can also be used in the sputtering method.
  • rf power is applied in argon or a mixed gas of argon and oxygen to cause discharge and evaporate the target material.
  • the gas pressure during sputtering deposition ranges from 0.01 Torr to 1 Torr, and the input power is 200 W to 600 W.
  • the pulse laser deposition method, sputtering method, vapor deposition method, MOCVD method, MOD) method, sol-gel method, and ALD method realize a thickness of 15 nm or less. Especially good in doing.
  • the atmosphere gas during film formation of the third insulator 3 is preferably oxygen, nitrogen, or a mixed gas thereof.
  • the gate electrode conductor 4 can be formed by any method as long as it is a thin film, such as a pulse laser deposition method, a sputtering method, a vapor deposition method, an MOCVD method, a MOD method, and a sol-gel method.
  • Heat treatment process The main purpose of this process is to crystallize an insulator composed of strontium, calcium, bismuth, and tantalum oxide. This crystallization suitably exhibits ferroelectricity.
  • the temperature of this heat treatment step is denoted as Z.
  • Various methods such as an oxygen atmosphere, a mixed gas atmosphere of oxygen and nitrogen, and a mixed gas atmosphere of oxygen and argon are acceptable.
  • the pressure is appropriately selected not only from atmospheric pressure, but also from conditions reduced or pressurized from atmospheric pressure.
  • a monitor sample (hereinafter referred to as an XRD monitor sample) for evaluation by an x-ray diffraction method, which will be described later, is produced through the above-described steps from [Semiconductor substrate surface cleaning step] to [Heat treatment step].
  • the x-ray diffraction method was the ⁇ -2 ⁇ method.
  • a pattern of an organic resist or an inorganic resist is formed on a gate electrode conductor by a photolithography or electron beam lithography method, and then a reactive ion etching method or a high density reactive ion etching is performed.
  • the portion not covered with the resist is removed by a method or an ion milling method.
  • an impurity is added to a semiconductor substrate by an impurity doping method such as an ion implantation method, and annealing for impurity activation is appropriately performed.
  • the impurity activation annealing step may also serve as a heat treatment step for suitably expressing the ferroelectricity.
  • the etching of the pattern is sufficient if at least the gate metal conductor is etched.
  • a resist pattern is separately formed, and etching is performed until a source region and a drain region previously formed on the semiconductor substrate appear.
  • Example 1 relates to the second embodiment (see FIG. 2).
  • a semiconductor substrate for an n-channel transistor made of silicon material was used.
  • the material of the first insulator was hafnium aluminum oxide, and a pulsed laser deposition method was used.
  • the target was composed of Hf, Al and O, and the composition ratio of Hf and Al was 3: 2.
  • the film thickness is 7 nm.
  • the atmospheric gas during deposition is nitrogen and the pressure is 0.11 Torr.
  • the temperature of the semiconductor substrate is 220 ° C.
  • the second insulator was deposited by pulsed laser deposition. Using a single target method, the target is composed of strontium, calcium, bismuth, tantalum and oxygen.
  • the thickness y of the second insulator was also changed in several ways.
  • the pressure of atmospheric oxygen gas during deposition was 56 mTorr.
  • the temperature of the semiconductor substrate is 415 ° C.
  • platinum Pt having a thickness of about 200 nm was deposited by electron beam evaporation.
  • the heat treatment in the heat treatment step was performed in an atmospheric pressure oxygen atmosphere at several temperatures (Z) for 30 minutes.
  • a hysteresis curve peculiar to FeFET was observed for the reciprocal sweep between -4V and 6V of the gate voltage, and the memory window, which is the difference between the left and right hysteresis curves, was 0.89V.
  • FIG. 5 shows the gate leakage current I g -V g characteristics.
  • V g was swept from 0 to 6V and 0 to -6V, and this characteristic was obtained.
  • on the vertical axis in FIG. 5 means the absolute value of I g .
  • the I d -V g characteristics were measured after applying a -4V pulse with a pulse width of 10 ⁇ s and a 6V pulse with a pulse width of 10 ⁇ s alternately to the gate electrode. It shows once alternating pulses in FIG. 6 (Alternate Pulse) I d -V g characteristics of after giving (dashed line) and 10 8 times after giving alternating pulse I d -V g characteristics (solid line). The I d -V g characteristics after other times are not shown because they overlap with the curve written here.
  • FIG. 6 Alternate Pulse
  • FIG. 7 shows the pulse rewriting tolerance characteristics in which the relationship between the threshold voltage of the left and right branches of the hysteresis curve and the number of cycles of the applied alternate pulse (Number of Cycles) is plotted.
  • the circled points connected by the solid line in FIG. 7 are the right branch, and the circled points connected by the broken line are the threshold voltages of the left branch.
  • the horizontal axis represents the heat treatment temperature Z ° C.
  • the vertical axis represents the memory window obtained from the I d -V g characteristics of the manufactured transistor.
  • FIG. 9 shows the results when Z is 748 ° C. or higher and 833 ° C. or lower.
  • a heat treatment temperature of 760 ° C. or higher and 833 ° C. or lower is suitable.
  • CaBi 2 Ta 2 O 9 is one of the materials exhibiting a large Ec as an MFM capacitor.
  • desk reasoning alone is not at all useful, and it is a good example of the fact that it is necessary to actually make an FeFET prototype and measure and evaluate its characteristics to arrive at the invention.
  • Example 2 also relates to the second embodiment (see FIG. 2).
  • a semiconductor substrate for an n-channel transistor made of silicon material was used.
  • the material of the first insulator 1 was hafnium aluminum oxide, and a pulse laser deposition method was used.
  • the target was composed of Hf, Al and O, and the composition ratio of Hf and Al was 3: 2.
  • the film thickness is 7 nm.
  • the atmospheric gas during deposition is nitrogen and the pressure is 0.11 Torr.
  • the temperature of the semiconductor substrate is 220 ° C.
  • the second insulator 2 was deposited by a pulse laser deposition method. Two targets were prepared using the multiple target method.
  • the second target is strontium and It is composed of bismuth, tantalum, and oxygen
  • the deposition time using the first target was t1, and the deposition time using the second target was t2.
  • the thickness y of the second insulator was also changed in several ways.
  • the pressure of atmospheric oxygen gas during the second insulator deposition was 56 mTorr.
  • the temperature of the semiconductor substrate is 415 ° C.
  • platinum Pt having a thickness of about 200 nm was deposited by electron beam evaporation.
  • the heat treatment in the heat treatment step was performed in an atmospheric pressure oxygen atmosphere at several temperatures (Z) for 30 minutes.
  • the characteristics were measured under these conditions.
  • a hysteresis curve peculiar to FeFET was observed with a reciprocal sweep between ⁇ 4 V and 6 V of the gate voltage, and the memory window, which is the difference between the left and right hysteresis curves, was 0.97 V.
  • FIG. 11 shows the gate leakage current I g -V g characteristics. V g was swept from 0 to 6V and swept from 0 to -6V, and this characteristic was measured.
  • FIG. 11 shows the gate leakage current I g -V g characteristics. V g was swept from 0 to 6V and swept from 0 to -6V, and this characteristic was measured.
  • FIG. 11 shows the gate leakage current I g -V g characteristics. V g was swept from
  • FIG. 12 shows the I d -V g characteristic measured after alternately applying a ⁇ 4 V pulse at a pulse width of 10 ⁇ s and a 6 V pulse at a pulse width of 10 ⁇ s alternately.
  • FIG. 13 shows the pulse rewriting tolerance characteristic in which the relationship between the left and right branch threshold voltages of the hysteresis curve and the number of alternately applied pulses is plotted.
  • FIG. 14 shows the result, and it can be seen that the ON state is maintained for 5.8 days or longer.
  • the data retention mode was entered and the drain current knowledge was read out at an appropriate time interval.
  • a retention voltage of 1.2 V was applied to the gate electrode during data retention.
  • the lower curve in FIG. 14 shows the result, and it can be seen that the off state is maintained for 3.7 days or more. Even after about 4 days, the ratio of the drain current between the on state and the off state is about 4 digits, and when the extrapolated lines of both curves are drawn, it is shown that the data retention characteristic in units of 10 years is possible.
  • FIG. 15 shows the result, where the horizontal axis is x and the vertical axis is the memory window.
  • the results of the single target method of FIG. 9 are also well on the curve of FIG. 15, and the same good transistor can be manufactured by either the single target method or the multiple target method.
  • the preferred range of x from FIG. 15 is a range greater than 0 and less than 0.4.
  • the ratio of the calcium element to the strontium element is preferably greater than 0 and less than or equal to 2/3. More preferably, the ratio is greater than 0 and 7/13 or less, and most preferably 1/19 or more and 3/7 or less.
  • FIG. 16 shows the results, where the amount on the horizontal axis is y and the vertical axis is the memory window of the manufactured transistor.
  • the result is shown in FIG.
  • the peaks marked with ⁇ in FIGS. 17 and 18 correspond to the crystal structure of the bismuth layered perovskite type, and strontium, calcium, bismuth and tantalum oxides, which are the main components of the second insulator, are bismuth layered perovskite type crystals. It can be seen that it contains a structure.
  • the peak marked with ⁇ is the peak corresponding to the crystal structure of the silicon semiconductor substrate
  • the peak marked with ⁇ is the peak corresponding to the crystal structure related to the gate electrode conductor Pt.
  • the composition of the target is not fixed above.
  • the results obtained by changing the composition ratio of the target are also introduced.
  • the material of the first insulator is hafnium-aluminum oxide, but the composition ratio of Hf and Al was 11: 9.
  • the film thickness remains 7 nm.
  • FIG. 19 shows the result of the I d -V g characteristic.
  • the material of the first insulator was hafnium-aluminum oxide, and the composition ratio of Hf and Al was returned to 3: 2.
  • the peak marked with ⁇ is the peak corresponding to the crystal structure of the silicon semiconductor substrate, and the peak marked with ⁇ is the peak corresponding to the crystal structure related to the gate electrode conductor Pt.
  • FIG. 21 shows the result of the I d -V g characteristic of this transistor. Memory window 0.76V is obtained. As shown in FIGS. 19 and 21, the composition of Hf and Al in the first insulator and the composition of Bi and Ta in the second insulator are not fixed.
  • Example 3 also relates to the second embodiment (see FIG. 2).
  • a semiconductor substrate for an n-channel transistor made of silicon material was used.
  • the gate electrode conductor is platinum and has a thickness of 200 nm.
  • the target of the first insulator is hafnia (hafnium oxide).
  • the target of the first insulator is SrTiO 3 . This was deposited to 12 nm by pulsed laser deposition.
  • the first insulator is a laminated film of hafnium / aluminum oxide and SrTiO 3 .
  • hafnium aluminum oxide was deposited, and then SrTiO 3 was deposited.
  • the composition ratio of Hf and Al in the hafnium / aluminum oxide target was 3: 2.
  • the film thickness is 7 nm.
  • the atmospheric gas during deposition is nitrogen and the pressure is 0.11 Torr.
  • the temperature of the semiconductor substrate is 220 ° C.
  • the film thickness of SrTiO 3 is 13 nm.
  • the atmospheric gas during deposition is oxygen and the pressure is 0.08 Torr.
  • the results of the I d -V g characteristic, pulse rewrite tolerance, and data retention characteristic for the transistor of the first example are shown in FIGS. 22, 23, and 24, respectively.
  • the results of the Id-Vg characteristics, pulse rewrite endurance, and data retention characteristics for the transistor of the second example are shown in FIGS. 25, 26, and 27, respectively.
  • the results of the I d -V g characteristics and pulse rewriting tolerance for the transistor of the third example are shown in FIGS. 28 and 29, respectively.
  • the results of the I d -V g characteristics and pulse rewriting tolerance for the transistor of the fourth example are shown in FIGS. 30 and 31, respectively.
  • the memory windows of the first, second, third, and fourth transistors are 1.12 V, 1.01 V, 0.90 V, and 1.08 V, respectively, and the calcium-free strontium, bismuth, and tantalum oxide shown in FIGS. 9 and 15 are used. It is larger than the memory window of the reference transistor in which the second insulator is made of a material.
  • the results of XRD evaluation of the XRD monitor samples corresponding to the first to fourth examples are shown in FIGS. In each figure, the crystal structure of the bismuth layered perovskite can be confirmed.
  • Example 4 relates to the first embodiment (see FIG. 1).
  • a p-type semiconductor substrate having an n-type source region and an n-type drain region is used as the semiconductor substrate 10.
  • an insulator 11 made of strontium, calcium, bismuth, and tantalum oxide was formed.
  • the insulator 11 was formed by a multiple target method. Two targets were used.
  • the second target is strontium and It is composed of bismuth, tantalum, and oxygen
  • the deposition of the first target and the second target were successively performed to deposit a 10 nm thick layer, and this process was repeated.
  • the thickness of the insulator 11 is 200 nm.
  • the temperature of the semiconductor substrate during deposition by the laser deposition method was 415 ° C., and the pressure in the oxygen gas atmosphere was 56 mTorr.
  • Pt was deposited by 200 nm electron beam evaporation.
  • platinum Pt having a thickness of about 200 nm was deposited by electron beam evaporation.
  • the heat treatment in the heat treatment step was performed in an atmospheric pressure oxygen atmosphere at 813 ° C. for 30 minutes.
  • FIG. 36 shows the result of XRD evaluation of the corresponding XRD monitor sample. The crystal structure of the bismuth layered perovskite can be confirmed.
  • FIG. 36 shows the result of XRD evaluation of the corresponding XRD monitor sample. The crystal structure of the bismuth layered perovskite can be confirmed.
  • FIG. 37 shows the I d -V g characteristic when the gate voltage is swept between -5V and 7V
  • FIG. 38 shows the case where the gate voltage is changed from 0V to 7V and further changed from 0V to -7V.
  • I g -V g characteristics of FIG. 39 represents the result of pulse rewriting durability.
  • Example 5 relates to the third embodiment (see FIG. 3).
  • a semiconductor substrate for an n-channel transistor made of silicon material was used.
  • the target of the first insulator is hafnia (hafnium oxide). This was deposited by 7 nm by pulsed laser deposition. The atmospheric gas during deposition was oxygen and the pressure was 0.063 Torr. The temperature of the semiconductor substrate was 220 ° C.
  • y 200 nm.
  • the target of the third insulator was hafnia (hafnium oxide).
  • the atmospheric gas during deposition was oxygen and the pressure was 0.063 Torr.
  • the temperature of the semiconductor substrate was 220 ° C.
  • platinum Pt having a thickness of about 200 nm was deposited by electron beam evaporation.
  • the heat treatment was performed in an atmospheric pressure oxygen atmosphere at 788 ° C. for 30 minutes.
  • the target of the first insulator is hafnia (hafnium oxide). This was deposited by 7 nm by pulsed laser deposition.
  • the atmospheric gas during deposition was nitrogen and the pressure was 0.11 Torr.
  • the temperature of the semiconductor substrate was 220 ° C.
  • y 200 nm.
  • the target of the third insulator was hafnia (hafnium oxide). This was deposited by pulse laser deposition at 25 nm. The atmospheric gas during deposition was nitrogen and the pressure was 0.11 Torr. The temperature of the semiconductor substrate was 220 ° C. As the gate electrode conductor, platinum Pt having a thickness of about 200 nm was deposited by electron beam evaporation. The heat treatment was performed in an atmospheric pressure oxygen atmosphere at 813 ° C. for 30 minutes.
  • the I d -V g characteristics of the first example in FIG. 40 shows the results of measurement of the I d -V g characteristics of the second example in FIG. 41.
  • a larger gate voltage is required compared to the case without this because it includes a third insulator, but in the first example, a memory window of 0.81 V is obtained by sweeping the gate voltage between -7 V and 9 V.
  • a memory window of 0.92V was obtained by sweeping the gate voltage between -6V and 8V.
  • the first point is that the data of the n-channel FeFET has been described in the embodiment, but these descriptions also apply to the p-channel FeFET. As appropriate, the gate voltage and the drain current may be reversed in polarity.
  • the second point is that there is a limit to increasing the memory window by increasing the absolute value of the applied V g .
  • the data used as the basis for discussing the memory window in the above-described embodiments and the like was obtained under the condition of applying V g in a range where the phenomenon of physical mechanism such as movement and capture of these charged particles does not appear.
  • the third point is that a bias voltage is applied to the gate when measuring data retention characteristics to correct the bias of the threshold voltage.
  • the threshold voltage is appropriately adjusted by changing the impurity concentration of the channel of the semiconductor substrate. Therefore, the application of the holding voltage when measuring the data holding characteristics of the present invention does not affect the characteristics of the nonvolatile memory.

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Abstract

200nm以下の強誘電体膜厚でもメモリウィンドウが広く優れたデータ保持特性と優れたパルス書換え耐性等を持つFeFET（強誘電体電界効果トランジスタ）を提供する。ソース領域12とドレイン領域13を有する半導体基体10上に、絶縁体11およびゲート電極導体4がこの順に積層された構造を有するFeFETであって、絶縁体11が基体10上に第一絶縁体1、第二絶縁体2の順に積層されて構成され、第二絶縁体2の主成分がストロンチウムとカルシウムとビスマスとタンタルの酸化物である。

Description

半導体強誘電体記憶トランジスタおよびその製造方法
　本発明は、半導体強誘電体記憶トランジスタ、半導体強誘電体メモリおよび半導体強誘電体記憶トランジスタの製造方法に関し、特にトランジスタ自体がメモリの機能を有する半導体強誘電体記憶トランジスタおよびその製造方法に関するものである。
　ゲート絶縁材料に強誘電体を含む電界効果トランジスタ（以下強誘電体ゲート電界効果トランジスタ、FeFET）は、近年６４キロビットのNAND型フラッシュメモリアレイチップに応用されるなど、重要な技術的発展を遂げている。従来型のNANDフラッシュメモリに比べてFeFET をNANDフラッシュメモリ(Fe-NANDと呼ばれる)に適用すると書込み電圧を約3分の1にでき、書換え回数の耐性が格段によい。すなわちFe-NANDは省エネルギーで高書換え耐性のメモリとしての特長を有している。高集積メモリのメモリセルとして用いるためにFeFETの寸法の縮小化が要求される。ゲート長Lgの小さいFeFETを実現するためには、作製プロセスの点で強誘電体を含むゲート絶縁体の厚さも薄くすることが通常必要である。Lg=1μmに対してゲート絶縁体の厚さLiがLi=400nmであったとしても、ゲート絶縁体断面の縦横比はA=Li/Lg=0.4と低く、段差形成エッチングや段差被覆成膜等の作製プロセスの困難さは小さいが、Lg=100nmまで微細になるとLi=400nmでA=４となり作製プロセスの困難さは増す。高集積メモリではLgが100nmを切り、50nm以細の寸法が要求され、必然的にLiを小さくすることが要求される。
　シリコンSi基板上に絶縁バッファー層Hf-Al-Oを、さらにその上に強誘電体層を形成し、さらにその上にゲート金属を形成したトランジスタがデータ保持特性、パルス書換え耐性の優れた強誘電体ゲート電界効果トランジスタであることが、特許文献１によって開示されている。ゲート金属をPtとし、強誘電体層材料をSrBi2Ta2O9とし、絶縁バッファー層をHf-Al-OとするSi基板上に形成したPt/SrBi2Ta2O9/Hf-Al-O/Siの構造の FeFETは、公開特許文献１の実施例が示すように強誘電体層の厚さが400nmであると、FeFETのゲート電圧Vgに対するドレイン電流Id特性(Id-Vg特性)が示すメモリウィンドウ（Memory Window）は1.6Vであった。nチャネルのFeFETで言うと、Vgを負から正へ増加させて測定したId-Vg曲線と、Vgを正から負へ減少させて測定したId-Vg曲線は異なる軌跡を示し異なるしきい値電圧（Threshold Voltage）を持つ。言い換えると、Vgを負から正へ変化させ負に戻して（あるいは正から負へ変化させ正に戻して）測定したId-Vg曲線は、ヒステリシス曲線を描く。これらのしきい値電圧の差がメモリウィンドウである。本願明細書ではこの異なる二つの軌跡上でId=1 x 10-6 Aとなる電圧をしきい値電圧とし、その差をメモリウィンドウとした。なお、多くの場合、しきい値電圧より小さいサブしきい値電圧と呼ばれる領域のどこで比較してもメモリウィンドウの大きさはほとんど変わらない。前記異なるしきい値電圧に相当する２つの状態には論理状態“０”と“１”が割り当てられる。どちらが“１”かどちらが“０”かはその都度定義できるので重要ではない。1.6Vのメモリウィンドウは前記２つの状態を識別するのに十分と言える。多数個のFeFETをアレイ状に並べて高密度メモリとして使う際にはそれぞれのFeFETの前記２状態に相当する２つのしきい値電圧のばらつきが問題となる。FeFETのしきい値電圧のばらつきの原因はゲート寸法、膜厚のばらつき等様々である。多数個のFeFETのメモリウィンドウの平均値がしきい値の各々のばらつきと比較して無視できない程小さくなると、高集積メモリを構成したFeFETの“０”と“１”の識別に誤りが生じることがある。一般的には高集積メモリを構成するFeFET のメモリウィンドウは大きいことが望ましい。
特開2004-304143号公報
Materials Letters vol.62 pp.2891-2893 2008年 Materials Letters vol.62 pp.3243-3245 2008年 Materials Chemistry and Physics vol.110 pp.402-405 2008年 Applied Physics Express vol.1 Article Number 051601 2008年 Journal of Crystal Growth vol.310 pp.2520-2524 2008年 Applied Physics Letters vol.92 Article Number 192905 2008年 Journal of Alloys and Compounds vol.458 pp.500-503 2008年 International Journal of Modern Physics B vol.19 pp.3173-3183 2005年 Journal of Applied Physics vol.103 Article Number 084108 2008年 Applied Physics Letters vol.78 pp.2925-2927 2001年
　高集積のメモリを目指すとゲート長Lgが100nmを切るようなFeFETが必要となってくる。しかし、前記のように作製プロセス上の理由から比Aが大きい構成は避けることが好ましい。Pt/SrBi2Ta2O9/Hf-Al-O/Siの構造のFeFETの強誘電体SrBi2Ta2O9の膜厚を200nm以下にすることが好ましいが、後の参照例で示すように強誘電体膜厚を小さくするとメモリウィンドウは小さくなる。高集積メモリを構成する多数のFeFETのしきい値電圧のばらつきを抑制する制御回路設計による工夫もできるので、必ずしも200nm膜厚のSrBi2Ta2O9を使ったFeFETが実用的に不都合である訳ではないが、優れたデータ保持特性と優れたパルス書換え耐性等のFeFETが本来持つ優れた性能を維持しながら200nm以下の強誘電体膜厚でもメモリウィンドウが広いような強誘電体材料の開発は解決すべき課題である。浮遊ゲートを持つFETから成り現在量産の主流であるNANDフラッシュメモリはパルス書換え回数は1万回(104回)程度であるので、本願発明のデバイスにおいては、パルス書換え回数が明確に10万回を超える特性を持つことが要求される。
　強誘電体材料の基本性能は、図４２(a)に示すように加わる電界（E）とそれに応答した強誘電体に電気分極（P）の関係（P-E曲線）で表わされる。電界を-E- scanmax とE+ scanmax の間で掃引すると、強誘電体の電気分極は図４２(a)のようなヒステリシス曲線を描き、E=E+ scanmaxでPは最大値P+ maxを取りE=-E- scanmaxで 負方向の最大値-P- maxを取る。 右側のヒステリシス曲線でP=0となる電界が抗電界Ec である。-E- scanmax とE+ scanmaxを大きくすると-P- maxとP+ maxも大きくなる。加える-E- scanmax とE+ scanmaxが非飽和の電気分極を与える範囲であれば、抗電界Ecも大きくなる。それが飽和の電気分極を与える範囲に入るとEcはそれ以上大きくならない。
　P-E曲線は図４２(b)に示すように強誘電体（F）の両側を金属（M）で挟んだMFM構造を用いて測られる。電界の代わりに両金属間に電圧を与え、電圧を強誘電体の膜厚で割った量が電界である。このようにして測定されたP-E曲線は、MFM構造の強誘電体キャパシタ（C）と強誘電体を用いない通常のトランジスタ（T）を組み合わせて2T2C、1T1Cと呼ばれる単位をメモリセルとする高集積メモリに応用されている。一方、トランジスタ自体がメモリの機能を有するFeFETの代表的な構造であるMFISゲート構造では図４２(c)が示すように、金属（M）、強誘電体（F）、絶縁体（I）と半導体（S）が積層している。MFM構造で直接測定されたP-E曲線が表すFの特性と、MFIS構造のFの特性は別物である。強誘電性発現のための熱処理工程によってMFISゲート構造のIとF層の間に、MFM構造には出来ない変成層が出来たりするからである。また、強誘電性は強誘電体の結晶方位に依存するが、結晶方位は下地の状態に大いに依存し、この下地はMFM構造でM層、MFIS構造でI層と、構造に依存して異なる。MFIS構造ではF層のP-E特性が直接測定できない上に、MFISのMとSの間に電圧を加えた際に、I層とSの表面付近に出来る空乏層Dにも電圧が加わるため、正確にF層にいくらの電圧が加わっているか分からない。言い換えれば-E- scanmax とE+ scanmaxが正確には分からないわけである。以上のように、2T2C、1T1CのメモリではMFMのキャパシタを実際に試作評価することでメモリセルの性能を予見できるのと同様に、FeFETにおいてもMFMのキャパシタではなくMFISのトランジスタを実際に作ってその性能を測定評価することが、FeFETの研究開発では必要不可欠である。
　而して、MFMキャパシタの試作評価で取得したEc値はMFISのFeFETのメモリウィンドウを推し量る一つの目安になる。大きいEcは大きいヒステリシスのP-E曲線を意味するから、FeFETの大きいメモリウィンドウが期待できるからである。
　公表された文献でSrBi2Ta2O9より上記Ecの大きい候補材料として、非特許文献1～10によって、 MnをドープしたBi3.15Nd0.85Ti3O12、YをドープしたBi4Ti3O12、Ka0.5La0.5Bi4Ti4O15、NdとMnをドープしたBiFeO3、Bi3.2Y0.8Ti3O12、TiとZnをドープしたBiFeO3、SrBi2(Ta0.5Nb0.5)2O9、Sr1-xCaxBi2Ta2O9、Ba2-xSrxNaNb5O15、CaBi2Ta2O9等が知られているが、繰り返しになるが、得られたEcは強誘電体層の両側を金属で挟んだMFMにより得られた値である。これらをFeFETに適用した例はほとんどない。FeFETでは半導体と強誘電体の特性の両立が必要であるが、FeFETの強誘電体と半導体の界面の状態がMFM の構造とは全く異なる。MFMで大きいEcを示すことが知られている強誘電体材料であったとしても、それをMFISのFeFETに用いた場合にも大きいメモリウィンドウを示すことは自明ではない。なぜなら、MFISのFeFETの試作の結果、I層との界面が本質的によくないこともあるし、MFISの強誘電体の下地の状態がMFM のそれとは異なるためにMFISの強誘電体結晶の方位が強誘電体特性を有効に引き出せないこともあるからである。200nm以下の膜厚でもメモリウィンドウが広く優れたデータ保持特性と優れたパルス書換え耐性等を持つか否かは実際にFeFETを試作し性能を測定することでしか知りえない。本願発明者は、机上での推論に甘んずることなく鋭意実験試作を重ね、本発明に至った。
　本発明は、200nm以下の強誘電体膜厚でもメモリウィンドウが広く優れたデータ保持特性と優れたパルス書換え耐性等を持つFeFETを提供することを目的としている。
　上記の目的を達成するために、本願発明によれば、ソース領域とドレイン領域を有する半導体基体上に、絶縁体およびゲート電極導体がこの順に積層された構造を有する半導体強誘電体記憶トランジスタにおいて、前記絶縁体がストロンチウムとカルシウムとビスマスとタンタルの酸化物から成る強誘電性絶縁体を含むことを特徴とする半導体強誘電体記憶トランジスタ、が提供される。
　また、上記の目的を達成するために、本願発明によれば、ソース領域とドレイン領域を有する半導体基体上に、絶縁体およびゲート電極導体がこの順に積層された構造を有する半導体強誘電体記憶トランジスタにおいて、前記絶縁体が前記基体上に第一絶縁体、第二絶縁体の順に積層されて構成され、前記第二絶縁体の主成分がストロンチウムとカルシウムとビスマスとタンタルの酸化物であることを特徴とする半導体強誘電体記憶トランジスタ、が提供される。
　また、上記の目的を達成するために、本願発明によれば、ソース領域とドレイン領域を有する半導体基体上に、絶縁体およびゲート電極導体がこの順に積層された構造を有する半導体強誘電体記憶トランジスタにおいて、前記絶縁体が前記基体上に第一絶縁体、第二絶縁体、第三絶縁体の順に積層されて構成され、前記第二絶縁体の主成分がストロンチウムとカルシウムとビスマスとタンタルの酸化物であることを特徴とする半導体強誘電体記憶トランジスタ、が提供される。
　そして、好ましくは、前記ストロンチウムとカルシウムとビスマスとタンタルの酸化物において、カルシウム元素のストロンチウム元素に対する比率が３分の２以下である。また、好ましくは、前記ストロンチウとカルシウムとビスマスとタンタルの酸化物がビスマス層状ペロブスカイト型の結晶構造を有する。
　また、好ましくは、第一絶縁体が、ハフニウムの酸化物、ハフニウムとアルミニウムの酸化物、ハフニウムを含む酸化物、ストロンチウムとチタンの酸化物、それらの中のいずれか２以上の複合酸化物、または、それらの中のいずれか２以上の酸化物の積層酸化物である。また、好ましくは、第三絶縁体がハフニウム酸化物、ハフニウムとアルミニウムの酸化物、ハフニウムを含む酸化物、ストロンチウムとチタンの酸化物、それらの中のいずれか２以上の複合酸化物、または、それらの中のいずれか２以上の酸化物の積層酸化物である。また、好ましくは、絶縁体の膜厚が250nm以下であり、第一または第三絶縁体の膜厚が15nm以下である。
　また、上記の目的を達成するために、本願発明によれば、半導体基体の表面清浄工程と絶縁体堆積工程とゲート電極導体形成工程と熱処理工程を含む、ソース領域とドレイン領域を有する半導体基体上に、ストロンチウムとカルシウムとビスマスとタンタルの酸化物から成る強誘電性絶縁体を含む絶縁体およびゲート電極導体がこの順に積層された構造を有する半導体強誘電体記憶トランジスタの製造方法、が提供される。
　そして、好ましくは、前記熱処理工程の温度が760℃以上833℃以下である。また、好ましくは、前記絶縁体堆積工程の中のストロンチウムとカルシウムとビスマスとタンタルの酸化物から成る強誘電性絶縁体堆積工程が、ストロンチウムとカルシウムとビスマスとタンタルの組成比の異なる複数の酸化物ターゲットを用いたパルスレーザ堆積法もしくはスパッタリング法である。
　本発明によれば、メモリウィンドウが広く優れたデータ保持特性と優れたパルス書換え耐性等を持つFeFETを200nmないしそれより薄い強誘電体薄膜で形成することができるため、優れた特性を有するFeFETを 50nmを切るような微細なゲート長で実現することが可能になり、ひいては低消費電力・高密度なFeFETによる不揮発性メモリを提供することが可能になる。
本発明の第一の実施形態を示す断面図。 本発明の第二の実施形態を示す断面図。 本発明の第三の実施形態を示す断面図。 x=0.1、y=200nm、Z=800℃で作製した実施例１のトランジスタのId-Vg特性。 x=0.1、y=200nm、Z=800℃で作製した実施例１のトランジスタのIg-Vg特性。 x=0.1、y=200nm、Z=800℃で作製した実施例１のトランジスタの1回交互パルスを与えた後および108回交互パルスを与えた後のId-Vg特性。 x=0.1、y=200nm、Z=800℃で作製した実施例１のトランジスタのパルス書換え耐性特性、すなわちヒステリシス曲線の左右のブランチのしきい値電圧と交互パルスの繰返し回数との関係を示す図。 x=0.1、y=200nm、Z=800℃で作製した実施例１のトランジスタのデータ保持特性。 5種類のxに対する実施例１のトランジスタのメモリウィンドウと熱処理温度Zの関係を示す図。 x=0.2、y=200nm、Z=813℃で作製した実施例２のトランジスタのId-Vg特性。 x=0.2、y=200nm、Z=813℃で作製した実施例２のトランジスタのIg-Vg特性。 x=0.2、y=200nm、Z=813℃で作製した実施例２のトランジスタの1回交互パルスを与えた後及び108回交互パルスを与えた後のId-Vg特性。 x=0.2、y=200nm、Z=813℃で作製した実施例２のトランジスタのパルス書換え耐性特性、すなわちヒステリシス曲線の左右のブランチのしきい値電圧と交互パルスの繰返し回数との関係を示す図。 x=0.2、y=200nm、Z=813℃で作製した実施例２のトランジスタのデータ保持特性。 Z=788℃とZ=813℃で作製した実施例２のトランジスタのメモリウィンドウとxの関係を示す図。 実施例２のトランジスタのメモリウィンドウと膜厚ｙとの関係を示す図。 Z=813℃で作製したy=120nmの実施例２のトランジスタに対応するＸＲＤモニター試料のｘ線回折評価結果。 Z=813℃で作製したy=160nmの実施例２のトランジスタに対応するＸＲＤモニター試料のｘ線回折評価結果。 第一絶縁体のHfとAlの組成比が11:9で、x=0.2でy= 200nm Z=813℃である実施例２のトランジスタのId-Vg特性。 第1のターゲットの元素組成比がSr:Ca:Bi:Ta = 0.8: 0.2 : 3 : 2であり第2のターゲットの元素組成比がSr:Ca:Bi:Ta = 1 : 0 : 2.8 : 2.3の複数ターゲットを用いて第二絶縁体を形成したＸＲＤモニター試料のｘ線回折評価結果。 第1のターゲットの元素組成比がSr:Ca:Bi:Ta = 0.8: 0.2 : 3 : 2であり第2のターゲットの元素組成比がSr:Ca:Bi:Ta = 1 : 0 : 2.8 : 2.3の複数ターゲットを用いて第二絶縁体を形成したトランジスタの Id-Vg特性。 第一絶縁体がハフニウム酸化物である実施例３の第1の例のトランジスタのId-Vg特性。 第一絶縁体がハフニウム酸化物である実施例３の第1の例のトランジスタのパルス書換え耐性。 第一絶縁体がハフニウム酸化物である実施例３の第1の例のトランジスタのデータ保持特性。 第一絶縁体がハフニウム酸化物である実施例３の第2の例のトランジスタのId-Vg特性。 第一絶縁体がハフニウム酸化物である実施例３の第2の例のトランジスタのパルス書換え耐性。 第一絶縁体がハフニウム酸化物である実施例３の第2の例のトランジスタのデータ保持特性。 第一絶縁体がSrTiO3である実施例３の第3の例のトランジスタのId-Vg特性。 第一絶縁体がSrTiO3である実施例３の第3の例のトランジスタのパルス書換え耐性。 第一絶縁体をハフニウム・アルミニウム酸化物とSrTiO3の積層膜とした実施例３の第4の例のトランジスタのId-Vg特性。 第一絶縁体をハフニウム・アルミニウム酸化物とSrTiO3の積層膜とした実施例３の第4の例のトランジスタのパルス書換え耐性。 実施例３の第1の例に対応するＸＲＤモニター試料のＸＲＤ評価の結果。 実施例３の第2の例に対応するＸＲＤモニター試料のＸＲＤ評価の結果。 実施例３の第3の例に対応するＸＲＤモニター試料のＸＲＤ評価の結果。 実施例３の第4の例に対応するＸＲＤモニター試料のＸＲＤ評価の結果。 本発明の第一の実施形態のトランジスタに対応するＸＲＤモニター試料のＸＲＤ評価の結果。 本発明の第一の実施形態のトランジスタの例のId-Vg特性。 本発明の第一の実施形態のトランジスタの例のIg-Vg特性。 本発明の第一の実施形態のトランジスタの例のパルス書換え耐性。 実施例５の第1の例のトランジスタのId-Vg特性。 実施例５の第2の例のトランジスタのId-Vg特性。 (a) 電界（E）と強誘電体に生じる電気分極（P）の関係を示すP-E曲線、(b) P-E曲線を測定するための強誘電体（F）の両側を金属（M）で挟んだMFM構造、(c) MFIS型のFeFETの構造。
　　［第一の実施形態］
　図１は、本発明の第一の実施形態を示す断面図である。１０が半導体基体である。ここで、ソース領域１２とドレイン領域１３を有する半導体基板または半導体領域をまとめて半導体基体と呼ぶ。トランジスタ作製中の熱処理工程で半導体基体の表面が若干酸化層に変成することもある。FeFETの電気特性が維持されればこの変成自体は問題ない。本願発明ではこの変成された表面酸化層を含めて半導体基体と見なす。半導体基体１０は、シリコンSiであってもゲルマニウムGeであってもSiとGeの混晶であっても、あるいはSiCやGaAsなどの化合物半導体であってもよく、その材料に限定されない。さらに、半導体基板に代えてＳＯＩ(silicon on insulator) 基板を用いてよい。図中の１１が、ストロンチウムとカルシウムとビスマスとタンタルの酸化物、Sr-Ca-Bi-Ta-O、から成る強誘電性絶縁体を含む絶縁体である。４はゲート電極導体であり、絶縁体１１と良好な界面を持つ導体であれば何でもよいが、その材料はAuやPtやIrのような貴金属や、TiNやTaNのような窒化物導体、IrO2やRuOやLaSrCoO3やSrRuO3、RuO、ZnOのような酸化物導体であるとよい。また、Pt/TiN/Ti、IrO２/Ir等の積層膜であってもよい。半導体基体１０、ゲート電極導体４に関しては、第二、第三の実施形態においても同様である。
　　［第二の実施形態］
　図２は、本発明の第二の実施形態を示す断面図である。絶縁体１１は半導体基体１０上に第一絶縁体１、第二絶縁体２の順に積層されて構成され、第二絶縁体２の主成分が前記ストロンチウム・カルシウム・ビスマス・タンタル酸化物Sr-Ca-Bi-Ta-Oである。第一絶縁体１は、半導体基体１０の性能と第二絶縁体２の性能の両方を発揮させると同時にリーク電流が小さいことが要求され、ハフニウム酸化物Hf-O、ハフニウム・アルミニウム酸化物Hf-Al-O、ハフニウムシリケートHf-Si-Oなどのハフニウムを含む酸化物、ストロンチウム・チタン酸化物Sr-Ti-O、および、それらの複合酸化物もしくはそれらの積層物、さらには、ZrO2、ジルコニウムシリケートZr-Si-O、Zr-Al-Si-O、La-Al-O、酸化ランタンLa-Oであれば、上記の要求を満足させることが出来る。
　　［第三の実施形態］
　図３は、本発明の第三の実施形態を示す断面図である。絶縁体１１は半導体基体１０上に第一絶縁体１、第二絶縁体２、第三絶縁体３の順に積層されて構成され、第二絶縁体２の主成分が前記ストロンチウム・カルシウム・ビスマス・タンタル酸化物である。第一絶縁体１は、半導体基体１０の性能と第二絶縁体２の性能の両方を発揮させると同時にリーク電流が小さいことが要求され、Hf-O、Hf-Al-O、Hf-Si-Oなどのハフニウムを含む酸化物、Sr-Ti-O、シリコン酸化物Si-O、シリコン窒化物Si-N、シリコン酸窒化物Si-O-Nおよび、それらの複合膜もしくはそれらの積層膜、さらには、ZrO2、 Zr-Si-O、Zr-Al-Si-O、La-Al-O、 La-Oであれば、上記の要求を満足させることが出来る。第三絶縁体３は、ゲート電極導体の性能と第二絶縁体２の性能の両方を発揮させると同時にリーク電流が小さいことが要求され、Hf-O、Hf-Al-O、Hf-Si-Oなどのハフニウムを含む酸化物、Sr-Ti-O、および、それらの複合酸化物もしくは積層物、さらには、ZrO2、 Zr-Si-O、Zr-Al-Si-O、La-Al-O、 La-O、タンタル酸化物Ta-Oであれば、上記の要求を満足させることが出来る。
　本発明の実施形態において、絶縁体１１の膜厚は限定されるものではないが、本発明の解決すべき課題に鑑み250nm以下が重要な厚さとなる。ゲート電極導体４と半導体基体１０の間に電圧（以下ゲート電圧）を加えたときに強誘電性を呈する絶縁体２にできるだけ大きい電圧が加わることが、強誘電体の分極の大きいスイッチングを起こさせるのに有効である。この意味でも第一絶縁体１と第三絶縁体３が上記に列記したような誘電率の大きい材料で主に構成されることが望ましい。本発明の趣旨からして第一絶縁体１と第三絶縁体３の厚さは小さくするべきでそれぞれ15nm以下が望ましい厚さとなる。そして、第二絶縁体２の望ましい膜厚は、200nm以下である。
　次に、本発明の実施形態の製造方法について説明する。製造方法は、半導体基体の表面洗浄工程、前記絶縁体堆積工程、ゲート電極導体形成工程と熱処理工程を含む。
　　［半導体基体の表面洗浄工程］
　まず半導体基体１０を用意する。標準的な表面洗浄法で半導体基体１０を洗浄後、基体材料がSiかSiCであれば希フッ酸あるいは緩衝フッ酸で表面の残留酸化層を除去する。
　　［絶縁体堆積工程］
　第一絶縁体１の形成法は、薄膜の形成法であれば何でもよく、パルスレーザ堆積法、スパッタリング法、蒸着法、MOCVD(metal organic chemical vapor deposition)法、MOD(metal organic decomposition:有機金属分解)法、ゾルゲル法、ＡＬＤ法が15nm以下の厚さを実現する上で特によい。第一絶縁体１として高誘電率の絶縁体膜を形成する。半導体基体と高誘電率絶縁膜の間に極薄1nm程度以下のシリコン酸化膜、シリコン窒素化膜、シリコン酸窒素化膜を形成してもよい。高誘電率の絶縁体膜を形成するためには、半導体基体の温度を上げるとよい場合がある。薄膜の形成法によっても異なるが、その温度は20℃から775℃の間にあることが好ましい。第一絶縁体１の成膜時の雰囲気ガスは、酸素、窒素もしくはそれらの混合ガスが好ましい。
　第一の実施形態の絶縁体１１と第二、第三の実施形態の第二絶縁体２の製造工程では、ストロンチウム・カルシウム・ビスマス・タンタル酸化物を主成分とする絶縁体を形成する。その形成法は、薄膜の形成法であれば特に限定されるものではなく、パルスレーザ堆積法、スパッタリング法、蒸着法、ALD法、MOCVD法、MOD法、ゾルゲル法などが有効である。形成中に半導体基体の温度を上げるとよい場合がある。薄膜の形成法によっても異なるが、その温度は250℃から500℃の間にあることが好ましい。この工程がストロンチウム・カルシウム・ビスマス・タンタル酸化物の結晶化のための熱処理工程を兼ねることもできる。その際の好適な基体温度は700℃から830℃の間が好適である。ストロンチウムとカルシウムの元素組成比が重要なパラメータである。これらどの方法でもストロンチウムとカルシウムの元素組成を制御できる。スパッタリング法では、この元素組成比が異なるターゲットを用意することもできるし、ストロンチウム・ビスマス・タンタル・酸素のターゲットとカルシウム・ビスマス・タンタル・酸素のターゲットを用意し、それらのスパッタリング条件を変えることにより任意にストロンチウムとカルシウムの元素組成を制御できる。
　パルスレーザ堆積法でストロンチウム・カルシウム・ビスマス・タンタル酸化物を主成分とする絶縁体を形成する方法についてさらに説明する。ひとつの方法は単一ターゲット法では、単純にストロンチウムとカルシウムとビスマスとタンタルの組成比の決まった酸化物ターゲットを用意し、このターゲットにレーザ光を照射しターゲット材料を蒸発させ堆積させる。もう一つの方法は、複数ターゲット法である。ストロンチウムとカルシウムとビスマスとタンタルの組成比の異なる複数の酸化物ターゲットを用いる。ここで組成比はゼロ以上の正の数である。元素ストロンチウム、カルシウム、ビスマス、タンタルのそれぞれの元素は、複数の酸化物ターゲットの中の少なくとも一つの酸化物ターゲットの中に必ず含有されるようにする。ターゲット毎に堆積条件と堆積時間を定め、用意した複数のターゲットから材料を蒸発させ堆積させる。場合によってはこの過程を繰り返す。このようにして所望の元素組成比のストロンチウム・カルシウム・ビスマス・タンタル酸化物を堆積させる。堆積時間を短くし過程の繰り返しの回数を増やすと、より均一に元素が混じることになる。堆積中に作製工程中の半導体強誘電体記憶トランジスタの温度を適切に上げるか、もしくは、堆積後の好適な工程で熱処理をすることにより強誘電性を発現するストロンチウム・カルシウム・ビスマス・タンタル酸化物を形成する。複数ターゲット法により丹念に条件出しをすることにより最も好適な組成比を持ったストロンチウムとカルシウムとビスマスとタンタル酸化膜が形成できる。この複数ターゲット法はスパッタリング法においても活用できる。スパッタリング法ではターゲットにレーザ光を照射する代わりに、アルゴンもしくはアルゴンと酸素の混合ガス中でｒｆパワーを投入し放電を起こし、ターゲット材料を蒸発させる。スパッタリング堆積中のガス圧力は、0.01Torrから1Torrの範囲で、投入パワーは200Wから600Wである。
　第三絶縁体３の形成法は、薄膜の形成法であれば何でもよくパルスレーザ堆積法、スパッタリング法、蒸着法、MOCVD法、MOD)法、ゾルゲル法、ＡＬＤ法が15nm以下の厚さを実現する上で特によい。第三絶縁体３の成膜時の雰囲気ガスは、酸素、窒素もしくはそれらの混合ガスが好ましい。
　　［ゲート電極導体形成工程］
　ゲート電極導体４の形成法は、薄膜の形成法であれば何でもよくパルスレーザ堆積法、スパッタリング法、蒸着法、MOCVD法、MOD法、ゾルゲル法などがある。
　　［熱処理工程］
　この工程の主目的は、ストロンチウム・カルシウム・ビスマス・タンタル酸化物から成る絶縁体の結晶化を行うことである。この結晶化によって強誘電性が好適に発現する。この熱処理工程の温度をZと記す。酸素雰囲気中、酸素と窒素の混合ガス雰囲気中、酸素とアルゴンの混合ガス雰囲気中など様々な方法が許容される。圧力は、大気圧だけでなく、大気圧より減圧ないし加圧された条件が適宜選択される。
　後に説明されるｘ線回折法による評価のためのモニター試料（以下ＸＲＤモニター試料）は、上記［半導体基体の表面洗浄工程］から［熱処理工程］までの工程を経て作製されたものである。ｘ線回折法はθ－２θ法で行った。トランジスタ構造を作るためには、たとえば、ゲート電極導体の上にフォトリソグラフィーや電子ビームソグラフィーの方法で有機レジストや無機レジストのパターンを形成した後、反応性イオンエッチング法、高密度反応性イオンエッチング法やイオンミリング法で上記レジストで覆われていない部分を除去する。自己整合ゲート構造のトランジスタでは、イオンインプランテーション法等の不純物ドーピング法で半導体基体に不純物を添加し、適宜不純物活性化のアニールを行う。不純物活性化のアニールの工程が上記強誘電性を好適に発現させるための熱処理工程を兼ねることもあり得る。非自己整合ゲート構造のトランジスタでは、上記パターンのエッチングは少なくともゲート金属導体のエッチングを済ませれば事足りる。別途レジストパターンを形成し、予め半導体基体上に形成しておいたソース領域とドレイン領域が現れるまでエッチングを行う。
　実施例１は第二の実施形態（図２参照）に係る。シリコン材料でできたn-チャネルトランジスタ用の半導体基体を用いた。第一絶縁体の材料は、ハフニウム・アルミニウム酸化物であり、パルスレーザ堆積法を用いた。ターゲットはHfとAlとOで構成され、HfとAlの組成比は3:2とした。膜厚は7nmである。堆積中の雰囲気ガスは窒素で圧力は0.11Torrである。半導体基体の温度は220℃である。第二絶縁体はパルスレーザ堆積法で堆積した。単一ターゲットの方法を用い、ターゲットはストロンチウムとカルシウムとビスマスとタンタルと酸素で構成される。ストロンチウムとカルシウムの元素組成比（Sr:Ca=1-x:x）を変えたものをいくつか用意した。ターゲット中のストロンチウムとカルシウムとビスマスとタンタルの組成比はSr:Ca:Bi:Ta = 1-x : x : 3 : 2とした。第二絶縁体の厚みyも幾通りか変化させた。堆積中の雰囲気酸素ガスの圧力は56mTorrとした。半導体基体の温度は415℃である。ゲート電極導体としては、約200nmの厚みの白金Ptを電子ビーム蒸着法で堆積させた。熱処理工程の熱処理は、幾通りかの温度（Z）で30分間大気圧酸素雰囲気中で行った。
　x=0.1、y=200nm、Z=800℃で作製した実施例１のId-Vg特性を図４に示す。ドレイン電極にドレイン電圧Vd=0.1Vを印加し、ソース電極と基板電極にソース電圧Vsと基板電圧VsubをVs=Vsub=0Vの条件で印加し、この特性を測定した。図から分かるように、ゲート電圧の-4Vと6V間の往復の掃引に対して、FeFET特有のヒステリシス曲線がみられ、左右のヒステリシス曲線の差であるメモリウィンドウは0.89Vであった。ゲートリーク電流Ig-Vg特性を図５に示す。Vgを0から6V への掃引と0から－6Vへの掃引を行い、この特性を取った。図５の縦軸の｜Ig｜は、Igの絶対値を意味する。ゲート電極にパルス幅10μsで－4V のパルスとパルス幅10μsで6Vのパルスを交互に繰り返し与えた後にId-Vg特性を計測した。図６に1回交互パルス（Alternate Pulse）を与えた後のId-Vg特性（破線）と108回交互パルスを与えた後のId-Vg特性（実線）を示す。他の回数の後のId-Vg特性はここに書いた曲線と重なって見難いので記載を省略した。ヒステリシス曲線の左右のブランチのしきい値電圧と加えた交互パルスを繰り返し与えた回数（Number of Cycles）の関係をプロットしたパルス書換え耐性特性を図７に示す。図７の実線で結んだ丸印の点が右側のブランチ、破線で結んだ丸印の点が左側のブランチのしきい値電圧である。次にデータ保持特性を示す。6Vで0.1sのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔でドレイン電流値を読み出した。データ保持時にはゲート電極に保持電圧1.2Vを与えた。読出し時にはさらにVd=0.1VとしてIdを読み取った。図8の上側の曲線がその結果であり、オン状態が1週間以上保持されていることが分かる。また、－4Vで0.1sのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔でドレイン電流値を読み出した。データ保持時にはゲート電極に保持電圧1.2Vを与えた。読出し時にはさらにVd=0.1VとしてIdを読み取った。図８の下側の曲線がその結果であり、オフ状態が1週間以上保持されていることが分かる。1週間経過後もオン状態とオフ状態のドレイン電流の比は3ケタ以上あり、両曲線の外挿線を描いてみると10年単位のデータ保持特性が可能であることを示している。
　x =0.1、 x=0.2、 x=0.5と比較用にx=0、 x=1.0の5個ターゲットを用意し、単一ターゲット法で様々な条件で実施例１および比較例のトランジスタを作製した。図９の横軸は熱処理温度Z℃で縦軸は作製トランジスタのId-Vg特性から得られるメモリウィンドウを表している。図９はZが748 ℃以上で833℃以下の結果を示している。▲、■、●、◆、▼の印はx=0、x =0.1、x=0.2、x=0.5、x=1.0の結果をそれぞれ示している。x=0の従来からあるトランジスタの特性と比べて、x=0.1とx=0.2のターゲットから作ったトランジスタのメモリウィンドウは格段に大きい。また、図９から760 ℃以上で833℃以下の熱処理温度が好適であるであることが分かる。
　x=1.0の結果はすなわちCaBi2Ta2O9の結果であり、図９から分かるようにメモリウィンドウはほぼ0Vである。つまりFeFETとしての動作は全くしていない。段落［０００９］で述べたようにCaBi2Ta2O9はMFMのキャパシタとしては大きいEcを呈する材料の一つである。［０００９］の末尾で述べたように机上の推論だけでは全く役に立たず発明に至るには実際にFeFETを試作して特性を測定評価しなければならないことの良い実例になっている。
　実施例２も第二の実施形態（図２参照）に係る。シリコン材料でできたn-チャネルトランジスタ用の半導体基体を用いた。第一絶縁体１の材料は、ハフニウム・アルミニウム酸化物であり、パルスレーザ堆積法を用いた。ターゲットはHfとAlとOで構成され、HfとAlの組成比は3:2とした。膜厚は7nmである。堆積中の雰囲気ガスは窒素で圧力は0.11Torrである。半導体基体の温度は220℃である。第二絶縁体２はパルスレーザ堆積法で堆積した。複数ターゲット法を用い、二つのターゲットを用意した。第1のターゲットは、ストロンチウムとカルシウムとビスマスとタンタルと酸素で構成され、その元素組成比はSr:Ca:Bi:Ta = 0.5: 0.5 : 3 : 2であり、第2のターゲットは、ストロンチウムとビスマスとタンタルと酸素で構成され、その元素組成比はSr:Ca:Bi:Ta = 1 : 0:  3 : 2である。
　第1のターゲットを用いての堆積時間をt1とし、第2のターゲットを用いての堆積時間をt2とした。t1+t2の時間で10nmの厚さの層を堆積し、この過程を繰り返した。t1とt2を適宜選択し、ストロンチウムとカルシウムの元素組成比（Sr:Ca=1-x:x）の異なるものを多数作製した。
　第二絶縁体の厚みyも幾通りか変化させた。第二絶縁体堆積中の雰囲気酸素ガスの圧力は56mTorrとした。半導体基体の温度は415℃である。ゲート電極導体としては、約200nmの厚みの白金Ptを電子ビーム蒸着法で堆積させた。熱処理工程の熱処理は、幾通りかの温度（Z）で30分間大気圧酸素雰囲気中で行った。
　x=0.2、y=200nm、Z=813℃で作製した実施例２のトランジスタのId-Vg特性を図１０に示す。ドレイン電極のドレイン電圧はVd=0.1Vであり、ソース電極と基板電極に印加するソース電圧Vsと基板電圧VsubはVs=Vsub=0Vでこの条件で特性を測定した。図１０から分かるようにゲート電圧の-4Vと6V間の往復の掃引に対して、FeFET特有のヒステリシス曲線がみられ、左右のヒステリシス曲線の差であるメモリウィンドウは0.97Vであった。ゲートリーク電流Ig-Vg特性を図１１に示す。Vgについて0から6V への掃引と0から－6Vへの掃引を行い、この特性を測定した。パルス幅10μsで－4V のパルスとパルス幅10μsで6Vのパルスを交互に繰り返し与えた後に測定したId-Vg特性を図１２に示す。ヒステリシス曲線の左右のブランチしきい値電圧と加えた交互に繰り返し与えたパルス回数の関係をプロットしたパルス書換え耐性特性を図１３に示す。次にデータ保持特性を示す。6Vで0.1sのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔でドレイン電流値を読み出した。データ保持時にはゲート電極に保持電圧1.2Vを与えた。読出し時にはさらにVd=0.1VとしてIdを読み出した。図１４の上側の曲線がその結果であり、オン状態が5.8日以上保持されていることが分かる。－4Vで0.1sのパルスをゲート電極に与えた後、データ保持のモードに入り適当な時間間隔でドレイン電流知を読み出した。データ保持時にはゲート電極に保持電圧1.2Vを与えた。読出し時にはさらにVd=0.1VとしてIdを読み出した。図１４の下側の曲線がその結果であり、オフ状態が3.7日以上保持されていることが分かる。約4日経過後もオン状態とオフ状態のドレイン電流の比は約４ケタあり、両曲線の外挿線を描いてみると10年単位のデータ保持特性が可能であることを示している。
　第1のターゲットを用いての堆積時間をt1とし、第2のターゲットを用いての堆積時間t2を調整して異なるx値を持つ多くのトランジスタを作製した。図１５がその結果であり横軸はx、縦軸はメモリウィンドウである。膜厚はy=200nmである。図１５中の▲印はZ=813℃、■印はZ=788℃の熱処理を行ったトランジスタの結果である。図9の単一ターゲット法での結果も図１５の曲線上によく載り、単一ターゲット法でも複数ターゲット法でも等しくよいトランジスタを作製できる。図１５の中のx＝0の結果はカルシウムを含まない従来技術の結果である。図から分かるようにほんの少しでもカルシウムが入るとメモリウィンドウはx=0のトランジスタのメモリウィンドウより大きい。図１５からxの好適な範囲は、0より大きく0.4より小さい範囲である。言い換えると、カルシウム元素のストロンチウム元素に対する比率が0より大きく3分の2以下であると好適である。より好ましくは、その比率が0より大きく13分の7以下であり、最も好ましくは1９分の1以上7分の3以下である。
　膜厚yが200nmだけでなくそれより小さいトランジスタも作製した。図１６はその結果であり、横軸の量はy、縦軸は作製トランジスタのメモリウィンドウである。図１６中の■印はx=0.2でZ=813℃で作製したトランジスタの結果であり、●印はx=0.2でZ=788℃で作製したトランジスタの結果である。▲印はカルシウムを含まず（x=0）、Z=813℃で作製した参照トランジスタの結果である。図１６が示すようにカルシウムを含む場合のy=120nmのトランジスタのメモリウィンドウは、カルシウムを含まない場合のy=200nmのトランジスタのメモリウィンドウに匹敵する。この結果は、本発明がゲート長の短いトランジスタの作製に有用であることを明確に示している。このZ=813℃でy=120nmのトランジスタに対応するＸＲＤモニター試料のｘ線回折評価の結果が図１７に示されており、Z=813℃でy=160nmのトランジスタに対応するＸＲＤモニター試料の結果が図１８に示されている。図１７と図１８中の●印のピークはビスマス層状ペロブスカイト型の結晶構造に対応し、これで第二絶縁体の主成分であるストロンチウム・カルシウム・ビスマス・タンタル酸化物がビスマス層状ペロブスカイト型の結晶構造を含有していることが分かる。なお、図中の■印のピークはシリコン半導体基体の結晶構造に対応するピーク、▲印のピークはゲート電極導体Ｐｔに関する結晶構造に対応するピークである。
　ターゲットの組成は上記に固定されたものではない。この実施例の追加例として、ターゲットの組成比を変えて行った結果も紹介する。第1の例は、第一絶縁体の材料は、ハフニウム・アルミニウム酸化物であるが、HfとAlの組成比は11:9とした。膜厚は7nmのままである。上記の2種類のターゲットの複数ターゲット法でx=0.2でy= 200nmの第二絶縁体を形成した。ゲート電極導体は白金で厚みは200nmである。Z=813℃とした。図１９にId-Vg特性の結果を示す。第2の例は、第一絶縁体の材料は、ハフニウム・アルミニウム酸化物でありHfとAlの組成比は3:2に戻した。一方、第二絶縁体の第1のターゲットは、その元素組成比はSr:Ca:Bi:Ta = 0.8: 0.2 : 3 : 2であり、第2のターゲットは、ストロンチウムとビスマスとタンタルと酸素で構成され、その元素組成比はSr:Ca:Bi:Ta = 1 : 0 : 2.8 : 2.3である。複数ターゲット法で第二絶縁体を形成しx=0.1のトランジスタを作製した。結果として、平均組成Sr:Ca:Bi:Ta = 0.9: 0.1 : 2.9 : 2.15の単一ターゲットでの作製と等価と見なすこともできる。ゲート電極導体は白金で厚みは200nmである。Z=813℃とした。このトランジスタに対応するＸＲＤモニター試料のｘ線回折評価の結果を図２０に示す。第二絶縁体の主成分であるストロンチウム・カルシウム・ビスマス・タンタル酸化物がビスマス層状ペロブスカイト型の結晶構造を含有していることが分かる。前記のモニター試料と同様に、図中の■印のピークはシリコン半導体基体の結晶構造に対応するピーク、▲印のピークはゲート電極導体Ｐｔに関する結晶構造に対応するピークである。図２１にこのトランジスタのId-Vg特性の結果を示す。メモリウィンドウ0.76Vが得られている。図１９、図２１に示すように、第一絶縁体のHfとAlの組成と、第二絶縁体のBiとTaの組成は、固定されたものではない。
　実施例３も第二の実施形態（図２参照）に係る。シリコン材料でできたn-チャネルトランジスタ用の半導体基体を用いた。実施例１と実施例２では、第一絶縁体はハフニウム・アルミニウム酸化物で構成されたが、本実施例では、第一絶縁体の材料として様々なものを用いた。代わりに第二絶縁体の形成条件は固定した。すなわち、単一ターゲット法でx=0.2で元素組成比Sr:Ca:Bi:Ta = 0.8: 0.2 : 3 : 2のターゲットを用いた。y=200nmである。ゲート電極導体は白金で厚みは200nmである。
　第1の例では、第一絶縁体のターゲットをハフニア（ハフニウム酸化物）とした。これをパルスレーザ堆積法で7nm堆積した。堆積中の雰囲気ガスは酸素で圧力は0.063Torrであった。半導体基体の温度は220℃とした。熱処理工程の温度はZ=788℃とした。第2の例でも、第一絶縁体のターゲットをハフニアとした。これをパルスレーザ堆積法で7nm堆積した。堆積中の雰囲気ガスは窒素で圧力は0.11Torrであった。半導体基体の温度は220℃とした。Z=788℃とした。第3の例では第一絶縁体のターゲットをSrTiO3とした。これをパルスレーザ堆積法で12nm堆積した。堆積中の雰囲気ガスは酸素で圧力は0.056Torrであった。半導体基体の温度は415℃とした。Z=813℃とした。第4の例では、第一絶縁体をハフニウム・アルミニウム酸化物とSrTiO3の積層膜とした。先ずハフニウム・アルミニウム酸化物を堆積し、次にSrTiO3を堆積した。ハフニウム・アルミニウム酸化物ターゲットのHfとAlの組成比は3:2とした。膜厚は7nmである。堆積中の雰囲気ガスは窒素で圧力は0.11Torrである。半導体基体の温度は220℃である。SrTiO3の膜厚は13nmである。堆積中の雰囲気ガスは酸素で圧力は0.08Torrである。SrTiO3堆積中の半導体基体の温度は775℃とした。Z=813℃とした。
　第1の例のトランジスタに対するId-Vg特性、パルス書換え耐性、データ保持特性の結果を図２２、図２３、図２４にそれぞれ示した。第2の例のトランジスタに対するId-Vg特性、パルス書換え耐性、データ保持特性の結果を図２５、図２６、図２７にそれぞれ示した。第3の例のトランジスタに対するId-Vg特性、パルス書換え耐性、の結果を図２８、図２９にそれぞれ示した。第4の例のトランジスタに対するId-Vg特性、パルス書換え耐性、の結果を図３０、図３１にそれぞれ示した。第1、第2、第3、第4トランジスタのメモリウィンドウは、それぞれ1.12V、1.01V、0.90V、1.08Vであり、図９や図１５に示したカルシウムを含まないストロンチウムとビスマスとタンタル酸化物で第二絶縁体を構成した参照トランジスタのメモリウィンドウより大きい。第1の例から第4の例に対応するＸＲＤモニター試料のＸＲＤ評価の結果を図３２から図３５に示す。それぞれの図でビスマス層状ペロブスカイトの結晶構造が確認できる。
　実施例４は第一の実施形態（図１参照）に係る。ここでは、半導体基体１０としてn型ソース領域とn型ドレイン領域を有するp型半導体基板を用いた。緩衝フッ酸で表面の残留酸化層を除去後、ストロンチウム・カルシウム・ビスマス・タンタル酸化物から成る絶縁体１１を形成した。複数ターゲット法で絶縁体１１を形成した。用いたターゲットは2つである。第1のターゲットは、ストロンチウムとカルシウムとビスマスとタンタルと酸素で構成され、その元素組成比はSr:Ca:Bi:Ta = 0.5: 0.5 : 3 : 2であり、第2のターゲットは、ストロンチウムとビスマスとタンタルと酸素で構成され、その元素組成比はSr:Ca:Bi:Ta = 1 : 0:  3 : 2である。第1のターゲットの堆積と第2のターゲットの堆積を連続的に行い10nmの厚さの層を堆積し、この過程を繰り返した。絶縁体11の厚みは200nmである。ストロンチウムとカルシウムの元素組成比（Sr:Ca=1-x:x）のxは0.2である。レーザ堆積法で堆積中の半導体基体の温度は415℃、酸素ガス雰囲気の圧力は56mTorrであった。ゲート電極導体はPtを200nm電子ビーム蒸着法で堆積した。ゲート電極導体としては、約200nmの厚みの白金Ptを電子ビーム蒸着法で堆積させた。熱処理工程の熱処理は、813℃30分間大気圧酸素雰囲気中で行った。図３６は対応するＸＲＤモニター試料のＸＲＤ評価の結果を示す。ビスマス層状ペロブスカイトの結晶構造が確認できる。図３７は-5Vから7Vの間でゲート電圧を掃引したときのId-Vg特性、図３８は0Vから7Vにゲート電圧を変化させ、さらに0Vから-7Vにゲート電圧を変化させた時のIg-Vg特性、図３９はパルス書換え耐性の結果を表す。
　実施例５は第三の実施形態（図３参照）に係る。シリコン材料でできたn-チャネルトランジスタ用の半導体基体を用いた。その第1の例では、第一絶縁体のターゲットをハフニア（ハフニウム酸化物）とした。これをパルスレーザ堆積法で7nm堆積した。堆積中の雰囲気ガスは酸素で圧力は0.063Torrであった。半導体基体の温度は220℃とした。第二絶縁体の形成条件については、単一ターゲット法でx=0.2で元素組成比Sr:Ca:Bi:Ta = 0.8: 0.2 : 3 : 2のターゲットを用いた。y=200nmである。第三絶縁体のターゲットをハフニア（ハフニウム酸化物）とした。これをパルスレーザ堆積法で25nm堆積した。堆積中の雰囲気ガスは酸素で圧力は0.063Torrであった。半導体基体の温度は220℃とした。ゲート電極導体としては、約200nmの厚みの白金Ptを電子ビーム蒸着法で堆積させた。熱処理は、788℃30分間大気圧酸素雰囲気中で行った。第2の例では、第一絶縁体のターゲットをハフニア（ハフニウム酸化物）とした。これをパルスレーザ堆積法で7nm堆積した。堆積中の雰囲気ガスは窒素で圧力は0.11Torrであった。半導体基体の温度は220℃とした。第二絶縁体の形成条件については、単一ターゲット法でx=0.2で元素組成比Sr:Ca:Bi:Ta = 0.8: 0.2 : 3 : 2のターゲットを用いた。y=200nmである。第三絶縁体のターゲットをハフニア（ハフニウム酸化物）とした。これをパルスレーザ堆積法で25nm堆積した。堆積中の雰囲気ガスは窒素で圧力は0.11Torrであった。半導体基体の温度は220℃とした。ゲート電極導体としては、約200nmの厚みの白金Ptを電子ビーム蒸着法で堆積させた。熱処理は、813℃30分間大気圧酸素雰囲気中で行った。図４０に第1の例のId-Vg特性、図４１に第2の例のId-Vg特性の測定結果を示す。この実施例では、第三絶縁体を含むためこれのない場合に比較して大きいゲート電圧は必要であるが、第1の例では-7Vと9Vの間のゲート電圧の掃引でメモリウィンドウ0.81V、 第2の例では-6Vと8Vの間のゲート電圧の掃引でメモリウィンドウ0.92Vを得た。これらは、後に述べる他の物理機構の現象が起こる前の電圧範囲であり、FeFETとしての動作が保証されるゲート電圧印加範囲である。これらのメモリウィンドウは、参照しているCaを含まないFeFETのメモリウィンドウより広い。
　以上好ましい実施例について説明したが、これらについて若干の補足説明を付記する。第１点目は、実施例ではn-チャネルのFeFETのデータについて説明したが、p-チャネルのFeFETにも全く同様にこれらの記述は当てはまることである。適宜、ゲート電圧とドレイン電流の正負は反転して考えればよい。第２点目は、印加するVgの絶対値を大きくすることによってメモリウィンドウを大きくするには限度があることである。確かにある範囲のVgでは、ゲートに加える正の電圧を大きくすればId-Vg曲線の左側の曲線はさらに左にシフトし、ゲートに加える負の電圧の絶対値を大きくすればId-Vg曲線の右側の曲線はさらに右にシフトし、メモリウィンドウは広がる。しかし、印加するVgの絶対値をさらに大きくしていくと、上記シフトの向きの逆転が始まる。これは、半導体と強誘電体との間あるいはゲート導体と強誘電体との間で荷電粒子の移動と捕獲等の、強誘電体の分極反転とは異なる物理機構の記憶現象が起こっていることを意味する。上記実施例等でメモリウィンドウを論じる根拠となるデータは、これらの荷電粒子の移動と捕獲等の物理機構の現象が現れない範囲のVgの印加の条件のもとで得たものである。第３点目は、データ保持特性の測定時にゲートに保持電圧を与えてしきい値電圧の偏りを補正することがあるが、しきい値電圧は半導体基板のチャネルの不純物濃度の変更によって適宜調整することが出来るので、本願発明のデータ保持特性測定時の保持電圧の印加は不揮発性メモリとしての特性に影響を与えない。
１　絶縁体１１内の第一絶縁体
２　絶縁体１１内の第二絶縁体
３　絶縁体１１内の第三絶縁体
４　ゲート電極導体
１０　半導体基体
１１　絶縁体
１２　半導体基体内のソース領域
１３　半導体基体内のドレイン領域

Claims (12)

  1. ソース領域とドレイン領域を有する半導体基体上に、絶縁体およびゲート電極導体がこの順に積層された構造を有する半導体強誘電体記憶トランジスタにおいて、前記絶縁体がストロンチウムとカルシウムとビスマスとタンタルの酸化物から成る強誘電性絶縁体を含むことを特徴とする半導体強誘電体記憶トランジスタ。
  2. 前記絶縁体が前記基体上に第一絶縁体、第二絶縁体の順に積層されて構成され、前記第二絶縁体の主成分が前記ストロンチウムとカルシウムとビスマスとタンタルの酸化物であることを特徴とする請求項1に記載の半導体強誘電体記憶トランジスタ。
  3. 前記絶縁体が前記基体上に第一絶縁体、第二絶縁体、第三絶縁体の順に積層されて構成され、前記第二絶縁体の主成分が前記ストロンチウムとカルシウムとビスマスとタンタルの酸化物であることを特徴とする請求項1に記載の半導体強誘電体記憶トランジスタ。
  4. 前記ストロンチウムとカルシウムとビスマスとタンタルの酸化物において、カルシウム元素のストロンチウム元素に対する比率が３分の２以下であることを特徴とする請求項1から請求項3のいずれかに記載の半導体強誘電体記憶トランジスタ。
  5. 前記ストロンチウムとカルシウムとビスマスとタンタルの酸化物がビスマス層状ペロブスカイト型の結晶構造を有することを特徴とする請求項1から請求項３のいずれかに記載の半導体強誘電体記憶トランジスタ。
  6. 前記第一絶縁体が、ハフニウムの酸化物、ハフニウムとアルミニウムの酸化物、ハフニウムを含む酸化物、ストロンチウムとチタンの酸化物、それらの中のいずれか２以上の複合酸化物、または、それらの中のいずれか２以上の酸化物の積層酸化物であることを特徴とする請求項２または請求項３に記載の半導体強誘電体記憶トランジスタ。
  7. 前記第三絶縁体がハフニウム酸化物、ハフニウムとアルミニウムの酸化物、ハフニウムを含む酸化物、ストロンチウムとチタンの酸化物、それらの中のいずれか２以上の複合酸化物、または、それらの中のいずれか２以上の酸化物の積層酸化物であることを特徴とする請求項３に記載の半導体強誘電体記憶トランジスタ。
  8. 前記絶縁体の膜厚が250nm以下であることを特徴とする請求項１から7のいずれかに記載の半導体強誘電体記憶トランジスタ。
  9. 前記第一または第三絶縁体の膜厚が15nm以下であることを特徴とする請求項２から８のいずれかに記載の半導体強誘電体記憶トランジスタ。
  10. 半導体基体の表面清浄工程と絶縁体堆積工程とゲート電極導体形成工程と熱処理工程を含む、
    ソース領域とドレイン領域を有する半導体基体上に、ストロンチウムとカルシウムとビスマスとタンタルの酸化物から成る強誘電性絶縁体を含む絶縁体およびゲート電極導体がこの順に積層された構造を有する半導体強誘電体記憶トランジスタの製造方法。
  11. 前記熱処理工程の温度が760℃以上833℃以下であることを特徴とする請求項１０に記載の半導体強誘電体記憶トランジスタの製造方法。
  12. 前記絶縁体堆積工程の中のストロンチウムとカルシウムとビスマスとタンタルの酸化物から成る強誘電性絶縁体堆積工程が、ストロンチウムとカルシウムとビスマスとタンタルの組成比の異なる複数の酸化物ターゲットを用いたパルスレーザ堆積法もしくはスパッタリング法であることを特徴とする請求項１０に記載の半導体強誘電体記憶トランジスタの製造方法。
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CN201380030192.4A CN104471702B (zh) 2012-06-05 2013-05-30 半导体铁电存储晶体管及其制造方法
JP2014519960A JP5828570B2 (ja) 2012-06-05 2013-05-30 半導体強誘電体記憶トランジスタおよびその製造方法
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160034917A (ko) 2013-07-25 2016-03-30 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 강유전체 디바이스 및 그 제조방법
EP3236487A2 (en) 2016-04-22 2017-10-25 National Institute of Advanced Industrial Science and Technology Method of making semiconductor ferroelectric memory element and semiconductor ferroelectric memory transistor

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7248966B2 (ja) * 2016-07-06 2023-03-30 国立研究開発法人産業技術総合研究所 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法
KR20180097377A (ko) 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US10176859B2 (en) * 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
CN107146759B (zh) * 2017-05-04 2020-06-05 湘潭大学 一种基于离子注入掺杂的氧化铪铁电栅制备方法
US10615176B2 (en) 2017-11-22 2020-04-07 International Business Machine Corporation Ferro-electric complementary FET
JP2019169574A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
CN110752289A (zh) * 2018-07-23 2020-02-04 天津理工大学 一种基于MnZn共掺杂BiFeO3薄膜的阻变存储器及其制备方法
JP7066585B2 (ja) * 2018-09-19 2022-05-13 キオクシア株式会社 記憶装置
US11164976B2 (en) 2019-04-08 2021-11-02 Kepler Computing Inc. Doped polar layers and semiconductor device incorporating same
CN110071115A (zh) * 2019-04-28 2019-07-30 中国科学院微电子研究所 一种铁电存储器、制作方法及操作方法
KR20210033346A (ko) * 2019-09-18 2021-03-26 삼성전자주식회사 전자 소자 및 그 제조방법
US11335790B2 (en) 2019-09-20 2022-05-17 Sandisk Technologies Llc Ferroelectric memory devices with dual dielectric confinement and methods of forming the same
KR102726995B1 (ko) * 2019-12-27 2024-11-08 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 강유전성 박막, 이를 이용한 전자 소자 및 강유전성 박막의 제조 방법
US11710775B2 (en) * 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric field effect transistor
US11302810B1 (en) 2020-11-20 2022-04-12 International Business Machines Corporation Ferroelectric field effect transistor with nanowire core
US11508755B2 (en) 2021-02-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked ferroelectric structure
KR20220126154A (ko) 2021-03-08 2022-09-15 삼성전자주식회사 3차원 적층 구조를 가지는 반도체 소자 및 그 제조방법
US11527649B1 (en) * 2021-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric field effect transistor devices and methods for forming the same
CN116782658B (zh) * 2022-03-07 2024-06-07 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304143A (ja) * 2002-08-20 2004-10-28 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスとその製造方法
JP2007157982A (ja) * 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP2010062221A (ja) * 2008-09-01 2010-03-18 Sharp Corp 強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3435966B2 (ja) * 1996-03-13 2003-08-11 株式会社日立製作所 強誘電体素子とその製造方法
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
JP2003258202A (ja) * 2002-02-28 2003-09-12 Nec Electronics Corp 半導体装置の製造方法
JP4785180B2 (ja) * 2004-09-10 2011-10-05 富士通セミコンダクター株式会社 強誘電体メモリ、多値データ記録方法、および多値データ読出し方法
JP4692781B2 (ja) 2008-06-26 2011-06-01 マツダ株式会社 車体前部構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304143A (ja) * 2002-08-20 2004-10-28 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスとその製造方法
JP2007157982A (ja) * 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP2010062221A (ja) * 2008-09-01 2010-03-18 Sharp Corp 強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160034917A (ko) 2013-07-25 2016-03-30 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 강유전체 디바이스 및 그 제조방법
EP3236487A2 (en) 2016-04-22 2017-10-25 National Institute of Advanced Industrial Science and Technology Method of making semiconductor ferroelectric memory element and semiconductor ferroelectric memory transistor
JP2017195348A (ja) * 2016-04-22 2017-10-26 国立研究開発法人産業技術総合研究所 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ
KR20170121082A (ko) 2016-04-22 2017-11-01 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 반도체 강유전체 기억소자의 제조방법 및 반도체 강유전체 기억 트랜지스터
KR102154646B1 (ko) * 2016-04-22 2020-09-10 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 반도체 강유전체 기억소자의 제조방법 및 반도체 강유전체 기억 트랜지스터

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