JP4100958B2 - 強誘電体メモリ素子とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体膜をゲート絶縁膜として用いた強誘電体メモリ素子及びその製造方法に関する。
【0002】
【従来の技術】
最近、強誘電体を用いた不揮発性メモリが注目を浴びている。強誘電体を用いた不揮発性メモリには、キャパシタ型とMFSFET(Metal-Ferroelectric-Semiconductor Field Effect Transistor)型との2種類がある。
【0003】
キャパシタ型は、強誘電体薄膜キャパシタにパルス電流を印加して分極反転電流の有無を検出して、情報の読み出しを行うものである。このキャパシタ型では、情報を読み出す際に記憶されていた情報を破壊してしまうので、再び情報を書き込む動作が必要であり、また読み出すごとに分極反転させることになり、分極疲労等の問題もある。
【0004】
一方、MFSFET型は、通常のMOSFET(Metal-Oxide-Semiconductor FET)のゲート絶縁膜をシリコン酸化膜から強誘電体膜に置き換えたものである。図2に従来のMFSFET型強誘電体メモリ素子の断面図を示す。図2において、シリコン基板20の表面にソース領域21とドレイン領域22が形成され、ソース領域21の上にはソース電極23が形成され、ドレイン領域22の上にはドレイン電極24が形成されている。また、ソース電極23とドレイン電極24との間のシリコン基板20の上には強誘電体膜25が形成され、その強誘電体膜25の上にはゲート電極26が形成されている。
【0005】
このMFSFET型では、情報の書き込みは、ゲート電極とシリコン基板との間に電圧を印加して、強誘電体膜の分極方向を定めることにより行い、情報の読み出しは、強誘電体膜の分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すものである。
【0006】
【発明が解決しようとする課題】
このように、MFSFET型は、非破壊読み出しが可能で、キャパシタ型のように再び情報を書き込む動作が必要なく、分極疲労等の問題点も解消できる。また、メモリセルもキャパシタ型に比べて小さくでき、超高集積化半導体メモリとしても注目される。
【0007】
しかし、MFSFET型は、シリコン基板の上に強誘電体膜を形成する必要があるが、シリコン基板上に強誘電体膜を形成することは容易ではなく、強誘電体膜を形成する際に下部のシリコン基板がダメージを受けやすいという問題がある。また、シリコン基板と強誘電体膜とが直に触れ合うため、シリコン基板表面でのトラップ準位などの制御ができずトランジスタの安定動作上多くの問題がある。
【0008】
上記ダメージを防ぐために強誘電体膜とシリコン基板の間に薄い絶縁膜を配置したMFISFETも提案されているが、まだフラットバンドシフトやメモリ保持に問題がある。
【0009】
本発明は前記従来の問題を解決するためになされたものであり、シリコン基板等の半導体基板を電流路として用いない新規な構造の強誘電体メモリ素子を提供することを目的とする。
【0010】
【課題を解決するための手段】
前記目的を達成するため、本発明の強誘電体メモリ素子は、ゲート電極と絶縁膜との間に強誘電体膜を配置し、前記強誘電体膜と前記絶縁膜との界面に接するソース電極とドレイン電極とを互いに離間して形成したことを特徴とする。
【0011】
本発明では、情報の読み出しは強誘電体膜と絶縁膜との間に流れる界面電流を利用するため、強誘電体膜を形成する際に下部の基板がダメージを受けても、メモリ素子の動作機能に影響は少ない。さらに、情報の非破壊読み出しが可能で、情報の再度の書き込みが必要なく、分極疲労やメモリ保持劣化等の問題点も解消でき、メモリセルも小さくできるという従来のMFSFET型強誘電体メモリの特徴をも維持することができる。
【0012】
また、本発明の強誘電体メモリ素子の製造方法は、基板の上に導電膜と絶縁膜とを形成した後、前記絶縁膜の上に強誘電体膜と、ソース電極と、ドレイン電極とを、前記ソース電極および前記ドレイン電極が互いに離間し、かつそれぞれが前記強誘電体膜と前記絶縁膜との界面に接するように形成し、その後、前記強誘電体膜の上にゲート電極を形成することを特徴とする。
【0013】
本発明では、基板の上に形成された絶縁膜の上に強誘電体膜を設け、情報の読み出しは強誘電体膜と絶縁膜との間に流れる界面電流を利用するため、強誘電体膜を形成する際に下部の基板がダメージを受けても、メモリ素子の動作機能に影響は少ない。さらに、情報の非破壊読み出しが可能で、情報の再度の書き込みが必要なく、分極疲労やメモリ保持劣化等の問題点も解消でき、メモリセルも小さくできるという従来のMFSFET型強誘電体メモリの特徴をも維持することができる。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づき説明する。
【0015】
(実施形態1)
図1は、本発明の実施形態1の強誘電体メモリ素子の断面図である。本発明の強誘電体メモリ素子10は、基板11の上に導電膜17と絶縁膜16とを備え、絶縁膜16の上に強誘電体膜12と、ソース電極13と、ドレイン電極14とが配置され、強誘電体膜12はソース電極13とドレイン電極14との間に位置し、強誘電体膜12の上にはゲート電極15が配置されている。即ち、ゲート電極15と絶縁膜16との間に強誘電体膜12を配置し、前記強誘電体膜12を用いてソース電極13とドレイン電極14とを相互に接続している。
【0016】
本発明に用いる基板11の材質としては特に限定されないが、例えば、半導体基板としてはシリコン等、絶縁体基板としては石英、ポリイミド、ガラス等を用いることができ、この中で特にシリコンを用いた半導体基板が高集積回路を実現できる点で好ましい。
【0017】
本発明に用いる導電膜17の材質としては特に限定されないが、例えば、Pt、Al、Ir、IrO2、SrRuO3、RuO4等を用いることができ、この中で特にPt、Irは、導電性、強誘電体膜の結晶性向上の点で好ましい。
【0018】
本発明に用いる絶縁膜16の材質としては特に限定されないが、例えば、SiO2、SiOxNy、PGS(Phospho-Silicate-Glass)、BPSG(Boro-Phospho-Silicate-Glass)等を用いることができ、この中で特にSiO2は、高絶縁性、高被覆性の点で好ましい。
【0019】
本発明に用いる強誘電体膜12の材質としては、例えば、PbTiO3、PZT(Pb(ZrxTi1-x)O3)、PLZT((PbxLa1-x)(ZryTi1-y)O3)、BaTiO3、LiNbO3、SrTiO3、SrBi2Ta2O9、BaMgF4等を用いることができ、この中で特にPZTは、残留分極量が大きく、電流のオン(ON)/オフ(OFF)比を大きくできる点で好ましい。
【0020】
また、本発明に用いるソース電極、ドレイン電極、ゲート電極の材質としても特に限定されないが、白金、金、銀、銅、アルミニウム等の金属が使用できる。
【0021】
次に、本発明の強誘電体メモリ素子の製造方法を説明する。先ず、基板11の上に導電膜17と絶縁膜16とをスパッタリング等により形成する。さらに、絶縁膜16の上にソース電極13とドレイン電極14とをスパッタリング等により形成する。その後、ソース電極13とドレイン電極14との間に強誘電体膜12を成膜する。強誘電体膜12の成膜方法は、スパッタリング法、MOCVD法、ゾルゲル法、レーザアブレーション法等を用いることができるが、中でも特にMOCVD法が、表面平滑性及び量産性の点で好ましい。続いて、強誘電体膜12の上にゲート電極15をスパッタリング等により形成する。これにより、本発明の強誘電体メモリ素子10を得ることができる。
【0022】
ここで、本発明の強誘電体メモリ素子の動作について説明する。先ず、情報の書き込みは、ゲート電極15と導電膜17との間に正又は負の電圧を印加して、強誘電体膜12の分極方向を定めることにより行う。
【0023】
次に、情報の読み出しは、強誘電体膜12の分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すことができる。即ち、強誘電体膜12が分極されたとき(情報が入力されたとき)、強誘電体膜12と絶縁膜16との界面には電子又は正孔の自由電荷が発生する。その自由電荷は強誘電体膜12の分極の向きにより大きく変化する。分極が上を向いているときは、強誘電体膜12と絶縁膜16との界面には電子は少ないので、チャネルの電気伝導度は小さくなる。逆に、分極が下を向いているときは、強誘電体膜12と絶縁膜16との界面には電子は多いので、チャネルの電気伝導度は大きくなり、絶縁膜16と強誘電体膜12との間に界面電流が流れる。このように、この界面電流の有無を検出することにより情報を読み出すことができる。
【0024】
(実施形態2)
図3は、本発明の実施形態2の強誘電体メモリ素子の断面図である。図3に示すように、Siからなる基板31の上にSiO2からなる絶縁膜39、Tiからなる膜38、Ptからなる導電膜(ゲート電極)35、PZTからなる強誘電体膜32をMOCVD法で積層する。続いて、強誘電体膜32の上にPtからなるソース電極33と、Ptからなるドレイン電極34をスパッタリングにより形成する。さらに、ソース電極33とドレイン電極34との上及びその間にZrO2からなる絶縁膜36をスパッタリングにより形成して、パターニングする。最後に、絶縁膜36の上にAuからなる導電膜(電極)37をスパッタリングにより形成する。以上により、本発明の強誘電体メモリ素子30が完成する。
【0025】
図4は、本実施形態の強誘電体メモリ素子のゲート電圧(VG)を変化させた場合のドレイン電流(ID)の変化を示した図である。図4から明らかなように、1つのゲート電圧(VG)に対して、2つのドレイン電流(ID)を示すことが分かる。これが強誘電体膜に正又は負の電圧を印加した履歴によって異なるメモリ効果であり、これを利用してメモリ素子として機能する。
【0026】
【発明の効果】
以上説明したように、本発明では、絶縁体基板の上に強誘電体膜を設け、情報の読み出しは強誘電体膜と絶縁体基板との間に流れる界面電流を利用するため、強誘電体膜を形成する際に下部の絶縁体基板がダメージを受けても問題はない。さらに、情報の非破壊読み出しが可能で、情報の再度の書き込みが必要なく、分極疲労やメモリ保持劣化等の問題点も解消でき、メモリセルも小さくできるという従来のMFSFET型強誘電体メモリの特徴をも維持することができる。
【図面の簡単な説明】
【図1】本発明の実施形態1の強誘電体メモリ素子の断面図である。
【図2】従来の強誘電体メモリ素子の断面図である。
【図3】本発明の実施形態2の強誘電体メモリ素子の断面図である。
【図4】本発明の実施形態2で用いた強誘電体メモリ素子のゲート電圧とドレイン電流との関係を示す図である。
【符号の説明】
10 本発明の強誘電体メモリ素子
11 基板
12 強誘電体膜
13 ソース電極
14 ドレイン電極
15 ゲート電極
16 絶縁膜
17 導電膜
20 シリコン基板
21 ソース領域
22 ドレイン領域
23 ソース電極
24 ドレイン電極
25 強誘電体膜
26 ゲート電極
30 強誘電体メモリ素子
31 基板
32 強誘電体膜
33 ソース電極
34 ドレイン電極
35 導電膜(ゲート電極)
36 絶縁膜
37 導電膜(電極)
38 Ti膜
39 絶縁膜
Claims (5)
- ゲート電極と絶縁膜との間に強誘電体膜を配置し、前記強誘電体膜と前記絶縁膜との界面に接するソース電極とドレイン電極とを互いに離間して形成したことを特徴とする強誘電体メモリ素子。
- 前記絶縁膜が、酸化シリコン、酸化ジルコニウム、酸化タンタル及びチタン酸バリウムストロンチウムからなる群より選択される1つからなる請求項1に記載の強誘電体メモリ素子。
- 前記強誘電体膜が、ジルコン酸チタン酸鉛(Pb(ZrxTi1-x)O3)からなる請求項1に記載の強誘電体メモリ素子。
- 基板の上に導電膜と絶縁膜とを形成した後、前記絶縁膜の上に強誘電体膜と、ソース電極と、ドレイン電極とを、前記ソース電極および前記ドレイン電極が互いに離間し、かつそれぞれが前記強誘電体膜と前記絶縁膜との界面に接するように形成し、その後、前記強誘電体膜の上にゲート電極を形成することを特徴とする強誘電体メモリ素子の製造方法。
- 前記基板が、絶縁体又は半導体からなる請求項4に記載の強誘電体メモリ素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002141814A JP4100958B2 (ja) | 2002-05-16 | 2002-05-16 | 強誘電体メモリ素子とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002141814A JP4100958B2 (ja) | 2002-05-16 | 2002-05-16 | 強誘電体メモリ素子とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003332538A JP2003332538A (ja) | 2003-11-21 |
JP4100958B2 true JP4100958B2 (ja) | 2008-06-11 |
Family
ID=29702295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002141814A Expired - Lifetime JP4100958B2 (ja) | 2002-05-16 | 2002-05-16 | 強誘電体メモリ素子とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4100958B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007110068A (ja) | 2005-09-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3460095B2 (ja) * | 1994-06-01 | 2003-10-27 | 富士通株式会社 | 強誘電体メモリ |
JP3664785B2 (ja) * | 1995-11-01 | 2005-06-29 | 株式会社東芝 | スイッチング素子 |
JP3730840B2 (ja) * | 1999-08-20 | 2006-01-05 | 松下電器産業株式会社 | 誘電体膜及びその製造方法 |
-
2002
- 2002-05-16 JP JP2002141814A patent/JP4100958B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003332538A (ja) | 2003-11-21 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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