JP4100958B2

JP4100958B2 - 強誘電体メモリ素子とその製造方法

Info

Publication number: JP4100958B2
Application number: JP2002141814A
Authority: JP
Inventors: 雅則奥山
Original assignee: OSAKA FOUNDATION FOR TRADE AND INDUSTRY; Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: OSAKA FOUNDATION FOR TRADE AND INDUSTRY; Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-05-16
Filing date: 2002-05-16
Publication date: 2008-06-11
Anticipated expiration: 2022-05-16
Also published as: JP2003332538A

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜をゲート絶縁膜として用いた強誘電体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
最近、強誘電体を用いた不揮発性メモリが注目を浴びている。強誘電体を用いた不揮発性メモリには、キャパシタ型とＭＦＳＦＥＴ（Metal-Ferroelectric-Semiconductor Field Effect Transistor）型との２種類がある。
【０００３】
キャパシタ型は、強誘電体薄膜キャパシタにパルス電流を印加して分極反転電流の有無を検出して、情報の読み出しを行うものである。このキャパシタ型では、情報を読み出す際に記憶されていた情報を破壊してしまうので、再び情報を書き込む動作が必要であり、また読み出すごとに分極反転させることになり、分極疲労等の問題もある。
【０００４】
一方、ＭＦＳＦＥＴ型は、通常のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor FET）のゲート絶縁膜をシリコン酸化膜から強誘電体膜に置き換えたものである。図２に従来のＭＦＳＦＥＴ型強誘電体メモリ素子の断面図を示す。図２において、シリコン基板２０の表面にソース領域２１とドレイン領域２２が形成され、ソース領域２１の上にはソース電極２３が形成され、ドレイン領域２２の上にはドレイン電極２４が形成されている。また、ソース電極２３とドレイン電極２４との間のシリコン基板２０の上には強誘電体膜２５が形成され、その強誘電体膜２５の上にはゲート電極２６が形成されている。
【０００５】
このＭＦＳＦＥＴ型では、情報の書き込みは、ゲート電極とシリコン基板との間に電圧を印加して、強誘電体膜の分極方向を定めることにより行い、情報の読み出しは、強誘電体膜の分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すものである。
【０００６】
【発明が解決しようとする課題】
このように、ＭＦＳＦＥＴ型は、非破壊読み出しが可能で、キャパシタ型のように再び情報を書き込む動作が必要なく、分極疲労等の問題点も解消できる。また、メモリセルもキャパシタ型に比べて小さくでき、超高集積化半導体メモリとしても注目される。
【０００７】
しかし、ＭＦＳＦＥＴ型は、シリコン基板の上に強誘電体膜を形成する必要があるが、シリコン基板上に強誘電体膜を形成することは容易ではなく、強誘電体膜を形成する際に下部のシリコン基板がダメージを受けやすいという問題がある。また、シリコン基板と強誘電体膜とが直に触れ合うため、シリコン基板表面でのトラップ準位などの制御ができずトランジスタの安定動作上多くの問題がある。
【０００８】
上記ダメージを防ぐために強誘電体膜とシリコン基板の間に薄い絶縁膜を配置したＭＦＩＳＦＥＴも提案されているが、まだフラットバンドシフトやメモリ保持に問題がある。
【０００９】
本発明は前記従来の問題を解決するためになされたものであり、シリコン基板等の半導体基板を電流路として用いない新規な構造の強誘電体メモリ素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明の強誘電体メモリ素子は、ゲート電極と絶縁膜との間に強誘電体膜を配置し、前記強誘電体膜と前記絶縁膜との界面に接するソース電極とドレイン電極とを互いに離間して形成したことを特徴とする。
【００１１】
本発明では、情報の読み出しは強誘電体膜と絶縁膜との間に流れる界面電流を利用するため、強誘電体膜を形成する際に下部の基板がダメージを受けても、メモリ素子の動作機能に影響は少ない。さらに、情報の非破壊読み出しが可能で、情報の再度の書き込みが必要なく、分極疲労やメモリ保持劣化等の問題点も解消でき、メモリセルも小さくできるという従来のＭＦＳＦＥＴ型強誘電体メモリの特徴をも維持することができる。
【００１２】
また、本発明の強誘電体メモリ素子の製造方法は、基板の上に導電膜と絶縁膜とを形成した後、前記絶縁膜の上に強誘電体膜と、ソース電極と、ドレイン電極とを、前記ソース電極および前記ドレイン電極が互いに離間し、かつそれぞれが前記強誘電体膜と前記絶縁膜との界面に接するように形成し、その後、前記強誘電体膜の上にゲート電極を形成することを特徴とする。
【００１３】
本発明では、基板の上に形成された絶縁膜の上に強誘電体膜を設け、情報の読み出しは強誘電体膜と絶縁膜との間に流れる界面電流を利用するため、強誘電体膜を形成する際に下部の基板がダメージを受けても、メモリ素子の動作機能に影響は少ない。さらに、情報の非破壊読み出しが可能で、情報の再度の書き込みが必要なく、分極疲労やメモリ保持劣化等の問題点も解消でき、メモリセルも小さくできるという従来のＭＦＳＦＥＴ型強誘電体メモリの特徴をも維持することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づき説明する。
【００１５】
（実施形態１）
図１は、本発明の実施形態１の強誘電体メモリ素子の断面図である。本発明の強誘電体メモリ素子１０は、基板１１の上に導電膜１７と絶縁膜１６とを備え、絶縁膜１６の上に強誘電体膜１２と、ソース電極１３と、ドレイン電極１４とが配置され、強誘電体膜１２はソース電極１３とドレイン電極１４との間に位置し、強誘電体膜１２の上にはゲート電極１５が配置されている。即ち、ゲート電極１５と絶縁膜１６との間に強誘電体膜１２を配置し、前記強誘電体膜１２を用いてソース電極１３とドレイン電極１４とを相互に接続している。
【００１６】
本発明に用いる基板１１の材質としては特に限定されないが、例えば、半導体基板としてはシリコン等、絶縁体基板としては石英、ポリイミド、ガラス等を用いることができ、この中で特にシリコンを用いた半導体基板が高集積回路を実現できる点で好ましい。
【００１７】
本発明に用いる導電膜１７の材質としては特に限定されないが、例えば、Ｐｔ、Ａｌ、Ｉｒ、ＩｒＯ₂、ＳｒＲｕＯ₃、ＲｕＯ₄等を用いることができ、この中で特にＰｔ、Ｉｒは、導電性、強誘電体膜の結晶性向上の点で好ましい。
【００１８】
本発明に用いる絶縁膜１６の材質としては特に限定されないが、例えば、ＳｉＯ₂、ＳｉＯ_xＮ_y、ＰＧＳ（Phospho-Silicate-Glass）、ＢＰＳＧ（Boro-Phospho-Silicate-Glass）等を用いることができ、この中で特にＳｉＯ₂は、高絶縁性、高被覆性の点で好ましい。
【００１９】
本発明に用いる強誘電体膜１２の材質としては、例えば、ＰｂＴｉＯ₃、ＰＺＴ（Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃）、ＰＬＺＴ（（Ｐｂ_xＬａ_1-x）（Ｚｒ_yＴｉ_1-y）Ｏ₃）、ＢａＴｉＯ₃、ＬｉＮｂＯ₃、ＳｒＴｉＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＢａＭｇＦ₄等を用いることができ、この中で特にＰＺＴは、残留分極量が大きく、電流のオン（ＯＮ）／オフ（ＯＦＦ）比を大きくできる点で好ましい。
【００２０】
また、本発明に用いるソース電極、ドレイン電極、ゲート電極の材質としても特に限定されないが、白金、金、銀、銅、アルミニウム等の金属が使用できる。
【００２１】
次に、本発明の強誘電体メモリ素子の製造方法を説明する。先ず、基板１１の上に導電膜１７と絶縁膜１６とをスパッタリング等により形成する。さらに、絶縁膜１６の上にソース電極１３とドレイン電極１４とをスパッタリング等により形成する。その後、ソース電極１３とドレイン電極１４との間に強誘電体膜１２を成膜する。強誘電体膜１２の成膜方法は、スパッタリング法、ＭＯＣＶＤ法、ゾルゲル法、レーザアブレーション法等を用いることができるが、中でも特にＭＯＣＶＤ法が、表面平滑性及び量産性の点で好ましい。続いて、強誘電体膜１２の上にゲート電極１５をスパッタリング等により形成する。これにより、本発明の強誘電体メモリ素子１０を得ることができる。
【００２２】
ここで、本発明の強誘電体メモリ素子の動作について説明する。先ず、情報の書き込みは、ゲート電極１５と導電膜１７との間に正又は負の電圧を印加して、強誘電体膜１２の分極方向を定めることにより行う。
【００２３】
次に、情報の読み出しは、強誘電体膜１２の分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すことができる。即ち、強誘電体膜１２が分極されたとき（情報が入力されたとき）、強誘電体膜１２と絶縁膜１６との界面には電子又は正孔の自由電荷が発生する。その自由電荷は強誘電体膜１２の分極の向きにより大きく変化する。分極が上を向いているときは、強誘電体膜１２と絶縁膜１６との界面には電子は少ないので、チャネルの電気伝導度は小さくなる。逆に、分極が下を向いているときは、強誘電体膜１２と絶縁膜１６との界面には電子は多いので、チャネルの電気伝導度は大きくなり、絶縁膜１６と強誘電体膜１２との間に界面電流が流れる。このように、この界面電流の有無を検出することにより情報を読み出すことができる。
【００２４】
（実施形態２）
図３は、本発明の実施形態２の強誘電体メモリ素子の断面図である。図３に示すように、Ｓｉからなる基板３１の上にＳｉＯ₂からなる絶縁膜３９、Ｔｉからなる膜３８、Ｐｔからなる導電膜（ゲート電極）３５、ＰＺＴからなる強誘電体膜３２をＭＯＣＶＤ法で積層する。続いて、強誘電体膜３２の上にＰｔからなるソース電極３３と、Ｐｔからなるドレイン電極３４をスパッタリングにより形成する。さらに、ソース電極３３とドレイン電極３４との上及びその間にＺｒＯ₂からなる絶縁膜３６をスパッタリングにより形成して、パターニングする。最後に、絶縁膜３６の上にＡｕからなる導電膜（電極）３７をスパッタリングにより形成する。以上により、本発明の強誘電体メモリ素子３０が完成する。
【００２５】
図４は、本実施形態の強誘電体メモリ素子のゲート電圧（Ｖ_G）を変化させた場合のドレイン電流（Ｉ_D）の変化を示した図である。図４から明らかなように、１つのゲート電圧（Ｖ_G）に対して、２つのドレイン電流（Ｉ_D）を示すことが分かる。これが強誘電体膜に正又は負の電圧を印加した履歴によって異なるメモリ効果であり、これを利用してメモリ素子として機能する。
【００２６】
【発明の効果】
以上説明したように、本発明では、絶縁体基板の上に強誘電体膜を設け、情報の読み出しは強誘電体膜と絶縁体基板との間に流れる界面電流を利用するため、強誘電体膜を形成する際に下部の絶縁体基板がダメージを受けても問題はない。さらに、情報の非破壊読み出しが可能で、情報の再度の書き込みが必要なく、分極疲労やメモリ保持劣化等の問題点も解消でき、メモリセルも小さくできるという従来のＭＦＳＦＥＴ型強誘電体メモリの特徴をも維持することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の強誘電体メモリ素子の断面図である。
【図２】従来の強誘電体メモリ素子の断面図である。
【図３】本発明の実施形態２の強誘電体メモリ素子の断面図である。
【図４】本発明の実施形態２で用いた強誘電体メモリ素子のゲート電圧とドレイン電流との関係を示す図である。
【符号の説明】
１０本発明の強誘電体メモリ素子
１１基板
１２強誘電体膜
１３ソース電極
１４ドレイン電極
１５ゲート電極
１６絶縁膜
１７導電膜
２０シリコン基板
２１ソース領域
２２ドレイン領域
２３ソース電極
２４ドレイン電極
２５強誘電体膜
２６ゲート電極
３０強誘電体メモリ素子
３１基板
３２強誘電体膜
３３ソース電極
３４ドレイン電極
３５導電膜（ゲート電極）
３６絶縁膜
３７導電膜（電極）
３８Ｔｉ膜
３９絶縁膜

Claims

ゲート電極と絶縁膜との間に強誘電体膜を配置し、前記強誘電体膜と前記絶縁膜との界面に接するソース電極とドレイン電極とを互いに離間して形成したことを特徴とする強誘電体メモリ素子。
前記絶縁膜が、酸化シリコン、酸化ジルコニウム、酸化タンタル及びチタン酸バリウムストロンチウムからなる群より選択される１つからなる請求項１に記載の強誘電体メモリ素子。
前記強誘電体膜が、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃）からなる請求項１に記載の強誘電体メモリ素子。
基板の上に導電膜と絶縁膜とを形成した後、前記絶縁膜の上に強誘電体膜と、ソース電極と、ドレイン電極とを、前記ソース電極および前記ドレイン電極が互いに離間し、かつそれぞれが前記強誘電体膜と前記絶縁膜との界面に接するように形成し、その後、前記強誘電体膜の上にゲート電極を形成することを特徴とする強誘電体メモリ素子の製造方法。
前記基板が、絶縁体又は半導体からなる請求項４に記載の強誘電体メモリ素子の製造方法。