JP2007194392A

JP2007194392A - 半導体記憶装置及びその動作方法

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Publication number: JP2007194392A
Application number: JP2006010797A
Authority: JP
Inventors: Shinzo Kayama; 信三香山; Takehisa Kato; 剛久加藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-01-19
Filing date: 2006-01-19
Publication date: 2007-08-02

Abstract

【課題】浮遊電極を用いることで、従来例に比べて１端子削減された３端子で情報の書き込み及び読み出し動作を行うことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、強誘電体膜（１０７）と絶縁膜（１０６）との積層構造を有し、強誘電体膜（１０７）と絶縁膜（１０６）との界面に接するように互いに間隔を置いて形成され、界面に流れる電流を検知する第１の電極（１０３）及び第２の電極（１０４）と、第１の電極（１０３）と第２の電極（１０４）との間に位置している強誘電体膜と絶縁膜とを挟むように形成された第３の電極（１０５）及び第４の電極（１０８）とを備える。第３の電極（１０５）及び第４の電極（１０８）のうちのいずれか一方は浮遊電極である。
【選択図】図１

Description

本発明は、強誘電体膜を用いた半導体記憶装置に関し、特に、絶縁膜と強誘電体膜との界面における抵抗変化を利用した不揮発性メモリ素子に関する。

従来、絶縁膜と強誘電体膜との界面における抵抗変化を利用した不揮発性メモリ素子では、一般に、強誘電体膜の分極の向きによって変化する絶縁膜と強誘電体膜との界面に流れる電流を利用して、情報の書き込み及び読み出しが行われている。このように、従来の不揮発性メモリ素子では、分極の反転を伴うことなく情報の読み出しが行われ、非破壊で情報の読み出しが可能である（以上、例えば特許文献１における図１参照）
特開２００３―３３２５３８号公報

ところで、従来の不揮発性メモリ素子において、情報の読み出し及び書き込みを行うためには、ソース電極、ドレイン電極、ゲート電極、及び書き込み電極の４端子が必要であった。

そこで、前記に鑑み、本発明の目的は、情報の読み出し及び書き込みを３端子で実現できる、絶縁膜と強誘電体膜との界面に流れる電流を利用した半導体記憶装置を提供することである。

前記の目的を達成するために、本発明の一側面に係る半導体記憶装置は、強誘電体膜と絶縁膜との積層構造を有し、強誘電体膜と絶縁膜との界面に接するように互いに間隔を置いて形成され、界面に流れる電流を検知する第１の電極及び第２の電極と、第１の電極と第２の電極との間に位置する強誘電体膜及び絶縁膜を挟むように形成された第３の電極及び第４の電極とを備え、第３の電極及び第４の電極のうちのいずれか一方は浮遊電極である。

本発明の一側面に係る半導体記憶装置によると、例えばゲート電極となる第３の電極及び第４の電極のうち、例えばソース電極又はドレイン電極となる第１の電極と第２の電極との間に形成されている電極を浮遊電極としているので、書き込み時に必要な端子を浮遊電極となる金属で代行することができる。したがって、従来例よりも１端子削減された３端子で動作する高密度化メモリを実現することができる。

本発明の一側面に係る半導体記憶装置において、絶縁膜を介し、浮遊電極と第１の電極とを有してなる第１の容量と、絶縁膜を介し、浮遊電極と第２の電極とを有してなる第２の容量とは、互いに異なる容量値を有していることが好ましく、例えば、浮遊電極は、第１の電極からの第１の距離と第２の電極からの第２の距離とが異なるように配置されている構造が望ましい。

このようにすると、例えばソース電極又はドレイン電極となる第１の電極と第２の電極との間に印加する電圧を小さく抑えながら浮遊電極に印加する電圧を大きくすることができる。

本発明の一側面に係る半導体記憶装置によると、浮遊電極を用いることで、従来例に比べて１端子削減し、３端子で情報の書き込み及び読み出しを行うことができる半導体記憶装置を実現することができる。

以下、本発明の一実施形態に係る半導体記憶装置について、図面を参照しながら説明する。

図１は、本発明の一実施形態に係る半導体記憶装置の構造を示す断面図である。

図１に示すように、例えばシリコンよりなる半導体基板１０１上には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第１の絶縁膜１０２が形成されている。第１の絶縁膜１０２の上には、ソース電極となる第１の導電膜１０３とドレイン電極となる第２の導電膜１０４とが互いに間隔を置いて形成されており、第１の導電膜１０３と第２の導電膜１０４との間には、電気的に接続されない浮遊電極となる第３の導電膜１０５が形成されている。なお、浮遊電極となる第３の導電膜１０５は、後述するように、ソース電極１０３とドレイン電極１０４との間で非対称となる位置に配置されるように形成されていることが望ましい。

また、第１の絶縁膜１０２の上には、第１の導電膜１０３及び第２の導電膜１０４の上部が突き出ると共に第３の導電膜１０５が覆われるように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第２の絶縁膜１０６が形成されている。第２の絶縁膜１０６の上には、第１の導電膜１０３及び第２の導電膜１０４を覆うように、強誘電体膜１０７が形成されている。ここで、強誘電体膜１０７としては、例えば、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）、ＳＢＴＮ（ＳｒＢｉ₂（Ｔａ，Ｎｂ）₂Ｏ₉ ）、ＢＬＴ（（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂）、ＢｉＦｅＯ₃、ＰｂＴｉＯ₃、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ ）、ＢａＴｉＯ₃ 、ＬｉＮｂＯ₃ 、又はＳｒＴｉＯ₃ などの分極を有する強誘電体材料を用いるとよい。

また、強誘電体膜１０７の上には、第１の導電膜１０３と第２の導電膜１０４との間に存在し、第２の絶縁膜１０６と強誘電体膜１０７との界面を介して第３の導電膜１０５と対向するように、ゲート電極となる第４の導電膜１０８が形成されている。

ここで、以上で説明した第１の導電膜１０３、第２の導電膜１０４、第３の導電膜１０５、及び第４の導電膜１０８としては、白金、金、銀、銅、又はアルミニウム等の金属材料を用いるとよい。

次に、以上の構成を有する本発明の一実施形態に係る半導体記憶装置の動作について説明する。

＜書き込み動作＞
まず最初に、ソース電極（第１の導電膜１０３）を接地した状態で、ドレイン電極（第２の導電膜１０４）に対して、書き込み入力データに対応する電圧Ｖｄを印加する。次に、書き込み入力データに対応する電圧Ｖｄがドレイン電極に印加された状態で、ゲート電極（第４の導電膜１０８）に対してパルス電圧を印加する。このとき、書き込み入力データがデータハイに対応する高電圧であれば、強誘電体膜１０７は、膜厚方向における上方向へ分極反転する一方、書き込み入力データがデータロウに対応する低電圧であれば、強誘電体膜１０７は、膜厚方向における下方向へ分極反転する。

このように、書き込み時に必要な端子の代わりに浮遊電極となる金属（第３の導電膜１０５）を用いることにより、ソース電極とドレイン電極との間に位置する第２の絶縁膜１０６と強誘電体膜１０７との界面上の領域で分極反転を生じさせて、情報の書き込みを行うことができる。

ここで、浮遊電極（第３の導電膜１０５）の電圧Ｖｆとしては、ソース電極と浮遊電極との間の第１の容量Ｃｆｓと、浮遊電極とドレイン電極との間の第２の容量Ｃｆｄとの容量結合によって、電圧Ｖｆ＝（Ｃｆｄ／（Ｃｆｄ＋Ｃｆｓ））×Ｖｓｄ（但し、Ｖｓｄはソース電極とドレイン電極間のソース・ドレイン間電圧（書き込み電圧））と表される。このため、浮遊電極が、ソース電極とドレイン電極との間において非対称な位置になるように配置することにより、ソース・ドレイン間電圧Ｖｓｄを小さく抑えながら電圧Ｖｆを大きくすることが可能になる。例えば、膜厚をソース電極と浮遊電極との間隔を１０ｎｍとし、ドレイン電極と浮遊電極との間隔を５０ｎｍとすると共に、ソース・ドレイン間電圧Ｖｓｄを１２Ｖとした場合には、浮遊電極の電圧Ｖｆは１０Ｖになる。このとき、第２の絶縁膜１０６における浮遊電極上に存在する部分の膜厚を５ｎｍ、強誘電体膜１０７の膜厚を１００ｎｍとすると共に、第２の絶縁膜１０６の比誘電率を５とし、強誘電体膜１０７の比誘電率を３００とすると、強誘電体膜１０７に印加される電圧として２．５Ｖを得ることできる。したがって、膜厚が１００ｎｍの強誘電体膜１０７の分極を反転させるために十分な電圧を強誘電体膜１０７に対して印加することができる。このように、第１の容量Ｃｆｄ、第２の容量Ｃｆｓ、及び、浮遊電極１０７と強誘電体膜１０７との間の容量を慎重に設計することにより、強誘電体膜１０７への印加電圧を制御することができる。

＜読み出し動作＞
まず最初に、ソース電極（第１の導電膜１０３）を接地する。次に、ドレイン電極（第２の導電膜１０４）に対して読み出し電圧を印加する。このとき、強誘電体膜１０７の分極の向きにより、ソース電極とドレイン電極との間に位置する第２の絶縁膜１０６と強誘電体膜１０７との界面に流れる電流が異なるので、例えばソース電極とドレイン電極との間に接続した電流計（図示せず）などを用いて、この界面電流を検出することによって情報の読み出しを行うことができる。

以上のように、本発明の一実施形態に係る半導体装置によると、電気的に接続されていない浮遊電極（第３の導電膜１０５）を用いることにより、書き込み用端子を必要としていた従来の半導体記憶装置と比べて１端子削減された３端子で、情報の書き込み及び読み出し動作を行うことができる。

本発明に係る半導体記憶装置は、高密度混載メモリとして有用である。また、フラッシュメモリを超える高密度スタンドアローンメモリの用途にも応用できる。

本発明の一実施形態に係る半導体記憶装置の構造を示す断面図である。

符号の説明

１０１半導体基板
１０２第１の絶縁膜
１０３第１の導電膜（ソース電極）
１０４第２の導電膜（ドレイン電極）
１０５第３の導電膜（浮遊電極）
１０６第２の絶縁膜
１０７強誘電体膜
１０８第４の導電膜（ゲート電極）

Claims

強誘電体膜と絶縁膜との積層構造を有し、
前記強誘電体膜と前記絶縁膜との界面に接するように互いに間隔を置いて形成され、前記界面に流れる電流を検知する第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間に位置する前記強誘電体膜及び前記絶縁膜を挟むように形成された第３の電極及び第４の電極とを備え、
前記第３の電極及び前記第４の電極のうちのいずれか一方は浮遊電極であることを特徴とする半導体記憶装置。
前記絶縁膜を介し、前記浮遊電極と前記第１の電極とを有してなる第１の容量と、前記絶縁膜を介し、前記浮遊電極と前記第２の電極とを有してなる第２の容量とは、互いに異なる容量値を有していることを特徴とする請求項１に記載の半導体記憶装置。
前記浮遊電極は、前記第１の電極からの第１の距離と前記第２の電極からの第２の距離とが異なるように配置されていることを特徴とする請求項１に記載の半導体装置。