JPH118354A - 強誘電体容量および強誘電体メモリ - Google Patents
強誘電体容量および強誘電体メモリInfo
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- JPH118354A JPH118354A JP9156983A JP15698397A JPH118354A JP H118354 A JPH118354 A JP H118354A JP 9156983 A JP9156983 A JP 9156983A JP 15698397 A JP15698397 A JP 15698397A JP H118354 A JPH118354 A JP H118354A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 残留分極値の経時変化に印加電圧極性依存性
のない強誘電体容量およびメモリを提供する。 【解決手段】 強誘電体メモリで用いられる強誘電体容
量として、偶数個の強誘電体容量Ｃｆ１，Ｃｆ２のう
ち、半数の上部電極６と残りの半数の下部電極４を電気
的に短絡させた構造を有する容量を用いる。製造時に極
性依存性について評価作業の必要がなく、コストが低減
し、信頼性が向上する。
のない強誘電体容量およびメモリを提供する。 【解決手段】 強誘電体メモリで用いられる強誘電体容
量として、偶数個の強誘電体容量Ｃｆ１，Ｃｆ２のう
ち、半数の上部電極６と残りの半数の下部電極４を電気
的に短絡させた構造を有する容量を用いる。製造時に極
性依存性について評価作業の必要がなく、コストが低減
し、信頼性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に強誘電体メモリおよびその構成要素となる強誘
電体容量に関する。
し、特に強誘電体メモリおよびその構成要素となる強誘
電体容量に関する。
【０００２】
【従来の技術】従来、半導体基板上に形成された強誘電
体素子の分極状態を利用することで情報を記憶すること
を特徴とした強誘電体メモリが知られている。
体素子の分極状態を利用することで情報を記憶すること
を特徴とした強誘電体メモリが知られている。
【０００３】図７はこの種強誘電体メモリを構成する単
位メモリセルの断面図である。同図に示すように、ｐ型
シリコン基板１０の表面領域内にソース・ドレインｎ＋
拡散層１１が形成され、ｐ型シリコン基板１０上にゲー
ト絶縁膜を介してゲート電極１２が形成され、これによ
りセルトランジスタである電界効果トランジスタが構成
されている。ビット線１３は電界効果トランジスタの一
方のソース・ドレイン拡散層１１に接続されている。電
界効果トランジスタ上には層間絶縁膜を挟んで、下部電
極１４、強誘電体膜１５、上部電極１６によって構成さ
れる強誘電体容量素子が形成され、上部電極１６は配線
層１７によって電界効果トランジスタの他方のソース・
ドレイン拡散層１１に接続されている。
位メモリセルの断面図である。同図に示すように、ｐ型
シリコン基板１０の表面領域内にソース・ドレインｎ＋
拡散層１１が形成され、ｐ型シリコン基板１０上にゲー
ト絶縁膜を介してゲート電極１２が形成され、これによ
りセルトランジスタである電界効果トランジスタが構成
されている。ビット線１３は電界効果トランジスタの一
方のソース・ドレイン拡散層１１に接続されている。電
界効果トランジスタ上には層間絶縁膜を挟んで、下部電
極１４、強誘電体膜１５、上部電極１６によって構成さ
れる強誘電体容量素子が形成され、上部電極１６は配線
層１７によって電界効果トランジスタの他方のソース・
ドレイン拡散層１１に接続されている。
【０００４】このメモリセルの等価回路を図８に示す。
電界効果トランジスタＴｒと強誘電体容量素子Ｃｆとの
直列接続によってメモリセルＭＣが構成されている。電
界効果トランジスタＴｒのゲート電極はワード線ＷＬ
に、ソース・ドレインの一方はビット線ＢＬに、ソース
・ドレインの他方は強誘電体容量素子Ｃｆの一方の電極
に接続されている。強誘電体容量素子Ｃｆの他方の電極
はプレート線ＰＬに接続されている。なお、通常、ワー
ド線ＷＬは図７に示す電界効果トランジスタのゲート電
極を兼ねており、プレート線ＰＬは、強誘電体容量素子
の下部電極を兼ねている。
電界効果トランジスタＴｒと強誘電体容量素子Ｃｆとの
直列接続によってメモリセルＭＣが構成されている。電
界効果トランジスタＴｒのゲート電極はワード線ＷＬ
に、ソース・ドレインの一方はビット線ＢＬに、ソース
・ドレインの他方は強誘電体容量素子Ｃｆの一方の電極
に接続されている。強誘電体容量素子Ｃｆの他方の電極
はプレート線ＰＬに接続されている。なお、通常、ワー
ド線ＷＬは図７に示す電界効果トランジスタのゲート電
極を兼ねており、プレート線ＰＬは、強誘電体容量素子
の下部電極を兼ねている。
【０００５】図８に示すメモリセルＭＣは図９に示すよ
うにマトリックス状に配列され、大規模不揮発性メモリ
を構成する。
うにマトリックス状に配列され、大規模不揮発性メモリ
を構成する。
【０００６】強誘電体膜はＰＺＴ（ＰｂＺｒx Ｔｉ1-X
Ｏ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ2Ｏ9 ）等を用いて形
成されており、これらの材料は図１０に示すような印加
電界の履歴に依存した分極値を示す。
Ｏ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ2Ｏ9 ）等を用いて形
成されており、これらの材料は図１０に示すような印加
電界の履歴に依存した分極値を示す。
【０００７】いま、図８に示すメモリセルにおいて、ワ
ード線ＷＬとビット線ＢＬとに電圧Ｖｃｃ（例えば５
Ｖ）を印加し、プレート線ＰＬに０Ｖを印加すると、強
誘電体容量素子のＣｆの分極状態はＡとなる。ただし図
１０ではプレート線側を正（＋）の方向とした。この状
態で、ビット線ＢＬの電圧のみを０Ｖに落すと強誘電体
容量素子Ｃｆの分極状態はＢとなる。この状態を例えば
“１”に対応させるとメモリセルＭＣには“１”が書き
込まれたことになる。また、ワード線ＷＬとプレート線
ＰＬとに電圧Ｖｃｃを印加し、ビット線ＢＬに０Ｖを印
加すると、強誘電体容量素子Ｃｆの分極状態はＣとな
る。この状態からプレート線ＰＬの電圧を０Ｖに落すと
強誘電体容量素子Ｃｆの分極状態は“Ｄ”となる。これ
によりメモリセルには例えば“０”が書き込まれたこと
になる。
ード線ＷＬとビット線ＢＬとに電圧Ｖｃｃ（例えば５
Ｖ）を印加し、プレート線ＰＬに０Ｖを印加すると、強
誘電体容量素子のＣｆの分極状態はＡとなる。ただし図
１０ではプレート線側を正（＋）の方向とした。この状
態で、ビット線ＢＬの電圧のみを０Ｖに落すと強誘電体
容量素子Ｃｆの分極状態はＢとなる。この状態を例えば
“１”に対応させるとメモリセルＭＣには“１”が書き
込まれたことになる。また、ワード線ＷＬとプレート線
ＰＬとに電圧Ｖｃｃを印加し、ビット線ＢＬに０Ｖを印
加すると、強誘電体容量素子Ｃｆの分極状態はＣとな
る。この状態からプレート線ＰＬの電圧を０Ｖに落すと
強誘電体容量素子Ｃｆの分極状態は“Ｄ”となる。これ
によりメモリセルには例えば“０”が書き込まれたこと
になる。
【０００８】書き込んだデータの１，０を判定するには
以下のようにする。
以下のようにする。
【０００９】まず、読み出し動作時の等価回路を図１１
に示す。ビット線ＢＬはある容量値をもっているので、
その値をＣｂとした。ワード線ＷＬに電圧Ｖｃｃを印加
し、電界効果トランジスタＴｒを導通状態としてプレー
ト線ＰＬに電圧Ｖｃｃを加える。プレート線ＰＬ側を正
の方向とすると、強誘電体容量に正電圧が加わり、分極
値が増加すとともに、ビット線電圧が上昇する。プレー
ト線ＰＬにＶｃｃを印加したとき強誘電体容量に加わる
電圧をＶｆ、強誘電体容量の分極値の増加をΔＰとする
と、ビット線容量に加わる電圧Ｖｂは（Ｖｃｃ−Ｖｆ）
であるので、電荷保存の関係から、ΔＰは次式で表され
る。
に示す。ビット線ＢＬはある容量値をもっているので、
その値をＣｂとした。ワード線ＷＬに電圧Ｖｃｃを印加
し、電界効果トランジスタＴｒを導通状態としてプレー
ト線ＰＬに電圧Ｖｃｃを加える。プレート線ＰＬ側を正
の方向とすると、強誘電体容量に正電圧が加わり、分極
値が増加すとともに、ビット線電圧が上昇する。プレー
ト線ＰＬにＶｃｃを印加したとき強誘電体容量に加わる
電圧をＶｆ、強誘電体容量の分極値の増加をΔＰとする
と、ビット線容量に加わる電圧Ｖｂは（Ｖｃｃ−Ｖｆ）
であるので、電荷保存の関係から、ΔＰは次式で表され
る。
【００１０】 ΔＰ＝Ｃｂ（Ｖｃｃ−Ｖｆ）／Ｓ （１） ただし、Ｓは強誘電体容量の面積である。ΔＰが強誘電
体に加えた電圧Ｖｆの増加に対してどのように変化する
かは、読み出し動作前の強誘電体容量の分極状態によっ
て異なる。図１２にその概略を示すように、分極状態が
図１０のＤにあるときは、正極性の電圧を加えても、分
極値の増加率はＢの状態にあるときよりも小さくなる。
分極状態Ｂにあるときに正電圧を加えたときの強誘電体
の分極増加量をΔＰｓｗ、分極状態Ｄにあるときに正電
圧を加えたときの強誘電体の分極増加量をΔＰｎｓと
し、横軸にＶｆをとって電圧印加によるΔＰｓｗ，ΔＰ
ｎｓの変化の様子を描くと概ね図１３のようになる。一
方、ΔＰｓｗ，ΔＰｎｓはともに（１）式を満たすか
ら、（１）式右辺をＶｆを横軸にとって描いた直線と、
ΔＰｓｗ，ΔＰｎｓ曲線との交点の横軸における値（そ
れぞれＶｓｗ，Ｖｎｓとする；Ｖｓｗ＜Ｖｎｓ）が、読
み出し動作のときに強誘電体容量に加わる電圧を与え
る。
体に加えた電圧Ｖｆの増加に対してどのように変化する
かは、読み出し動作前の強誘電体容量の分極状態によっ
て異なる。図１２にその概略を示すように、分極状態が
図１０のＤにあるときは、正極性の電圧を加えても、分
極値の増加率はＢの状態にあるときよりも小さくなる。
分極状態Ｂにあるときに正電圧を加えたときの強誘電体
の分極増加量をΔＰｓｗ、分極状態Ｄにあるときに正電
圧を加えたときの強誘電体の分極増加量をΔＰｎｓと
し、横軸にＶｆをとって電圧印加によるΔＰｓｗ，ΔＰ
ｎｓの変化の様子を描くと概ね図１３のようになる。一
方、ΔＰｓｗ，ΔＰｎｓはともに（１）式を満たすか
ら、（１）式右辺をＶｆを横軸にとって描いた直線と、
ΔＰｓｗ，ΔＰｎｓ曲線との交点の横軸における値（そ
れぞれＶｓｗ，Ｖｎｓとする；Ｖｓｗ＜Ｖｎｓ）が、読
み出し動作のときに強誘電体容量に加わる電圧を与え
る。
【００１１】強誘電体容量の分極状態に依存して、プレ
ート線ＰＬにＶｃｃを印加したときのビット線電圧の値
はそれぞれ（Ｖｃｃ−Ｖｓｗ），（Ｖｃｃ−Ｖｎｓ）と
なって両者異なる値を示す（それぞれＶｂｓｗ，Ｖｂｎ
ｓとおく）。そこである基準電圧Ｖｒｅｆ（Ｖｂｓｗ＞
Ｖｒｅｆ＞Ｖｂｎｓ）を決め、プレート線ＰＬにＶｃｃ
を加えたときに現れるビット線電圧をＶｒｅｆと電気的
に比較することで、強誘電体容量に書き込まれているデ
ータが「１」であるか「０」であるかを判定することが
できる。すなわち、ビット線電圧がＶｒｅｆよりも大き
ければ「１」であり、小さければ「０」であり、これら
を利用した記憶素子を構成できる。
ート線ＰＬにＶｃｃを印加したときのビット線電圧の値
はそれぞれ（Ｖｃｃ−Ｖｓｗ），（Ｖｃｃ−Ｖｎｓ）と
なって両者異なる値を示す（それぞれＶｂｓｗ，Ｖｂｎ
ｓとおく）。そこである基準電圧Ｖｒｅｆ（Ｖｂｓｗ＞
Ｖｒｅｆ＞Ｖｂｎｓ）を決め、プレート線ＰＬにＶｃｃ
を加えたときに現れるビット線電圧をＶｒｅｆと電気的
に比較することで、強誘電体容量に書き込まれているデ
ータが「１」であるか「０」であるかを判定することが
できる。すなわち、ビット線電圧がＶｒｅｆよりも大き
ければ「１」であり、小さければ「０」であり、これら
を利用した記憶素子を構成できる。
【００１２】Ｖｂｓｗ，Ｖｂｎｓの値はデータを書き込
んでから読み出すまでの時間（retention 時間）に依存
して変動することが知られている。この現象は分極状態
Ｂ，Ｄにおける残留分極値（強誘電体に加えた電圧が０
Ｖのときの強誘電体容量の分極値）の絶対値が時間的に
減衰することに起因していると理解できる。
んでから読み出すまでの時間（retention 時間）に依存
して変動することが知られている。この現象は分極状態
Ｂ，Ｄにおける残留分極値（強誘電体に加えた電圧が０
Ｖのときの強誘電体容量の分極値）の絶対値が時間的に
減衰することに起因していると理解できる。
【００１３】図１０のＢの状態のときの強誘電体容量の
残留分極値の絶対分極値をＰｂ、Ｄの状態のときの残留
分極値の絶対値をＰｄとすると、Ｐｂ，Ｐｄは図１４の
ように、時間経過とともに減衰する傾向が見られる場合
がある。残留分極値Ｐｂ，Ｐｄが時間経過とともに減衰
すると、ΔＰｓｗ，ΔＰｎｓの読み出し動作時の電圧依
存性も時間経過とともに図１５のように変化する。した
がって、読み出し電圧動作時のビット線に現れる電圧Ｖ
ｂｓｗ，Ｖｂｎｓも時間とともに変化し、図１６からわ
かるように、Ｖｂｓｗは減少し、Ｖｂｎｓは増加するの
で、Ｖｂｓｗ，Ｖｂｎｓはともに書き込みデータ判定の
際に比較対象となる基準電圧Ｖｒｅｆに近づく。時間経
過によるＶｂｓｗ，Ｖｂｎｓの変動に起因する誤動作を
防ぐために通常ＶｒｅｆはＶｂｓｗとＶｂｎｓの中間電
圧（Ｖｂｓｗ＋Ｖｂｎｓ）／２）に設定され、Ｖｂｓ
ｗ，Ｖｒｅｆ，Ｖｂｎｓの間隔をほぼ等しくする。
残留分極値の絶対分極値をＰｂ、Ｄの状態のときの残留
分極値の絶対値をＰｄとすると、Ｐｂ，Ｐｄは図１４の
ように、時間経過とともに減衰する傾向が見られる場合
がある。残留分極値Ｐｂ，Ｐｄが時間経過とともに減衰
すると、ΔＰｓｗ，ΔＰｎｓの読み出し動作時の電圧依
存性も時間経過とともに図１５のように変化する。した
がって、読み出し電圧動作時のビット線に現れる電圧Ｖ
ｂｓｗ，Ｖｂｎｓも時間とともに変化し、図１６からわ
かるように、Ｖｂｓｗは減少し、Ｖｂｎｓは増加するの
で、Ｖｂｓｗ，Ｖｂｎｓはともに書き込みデータ判定の
際に比較対象となる基準電圧Ｖｒｅｆに近づく。時間経
過によるＶｂｓｗ，Ｖｂｎｓの変動に起因する誤動作を
防ぐために通常ＶｒｅｆはＶｂｓｗとＶｂｎｓの中間電
圧（Ｖｂｓｗ＋Ｖｂｎｓ）／２）に設定され、Ｖｂｓ
ｗ，Ｖｒｅｆ，Ｖｂｎｓの間隔をほぼ等しくする。
【００１４】
【発明が解決しようとする課題】上述した従来の強誘電
体メモリでは、半導体基板上に形成された強誘電体メモ
リの容量絶縁膜として用いられる強誘電体薄膜はその成
膜法等に起因した多結晶粒構造の不均一性等により、残
留分極値の経時変化の特性が印加電圧極性（正極性と負
極性）に依存した異方性を示すことがしばしば見られ
る。この異方性は、上部電極と下部電極で異なる材料を
用いた場合に特にしばしば見られる。上部電極と下部電
極で異なる材料を用いる理由は、上部電極と下部電極で
は導電率、加工のしやすさ等の点で求められる性質が異
なるためである。
体メモリでは、半導体基板上に形成された強誘電体メモ
リの容量絶縁膜として用いられる強誘電体薄膜はその成
膜法等に起因した多結晶粒構造の不均一性等により、残
留分極値の経時変化の特性が印加電圧極性（正極性と負
極性）に依存した異方性を示すことがしばしば見られ
る。この異方性は、上部電極と下部電極で異なる材料を
用いた場合に特にしばしば見られる。上部電極と下部電
極で異なる材料を用いる理由は、上部電極と下部電極で
は導電率、加工のしやすさ等の点で求められる性質が異
なるためである。
【００１５】残留分極値の経時変化の異方性とはすなわ
ち、Ｐｂ，Ｐｄの経時変化が図１７のように例えばＰｂ
の方が、Ｐｄより時間とともにより著しく減衰しやすい
といった傾向を指す。この傾向が生じるとΔＰｓｗ，Δ
Ｐｎｓの経時変化は図１８のようにΔＰｓｗの方がΔＰ
ｎｓよりも時間とともに著しく変化し、したがってＶｂ
ｓｗはＶｂｎｓよりも時間経過とともにＶｒｅｆに近づ
く傾向が強く現れる。もしＶｂｓｗの方がＶｂｎｓより
も時間とともにＶｒｅｆに近づく傾向が強ければ、基準
電圧Ｖｒｅｆは、ＶｂｓｗとＶｂｎｓの中間電圧より
も、変動の小さいＶｂｎｓに近い方が誤動作の可能性を
小さくすることができる。したがって残留分極値の経時
変化の極性異方性をもつ強誘電体容量をメモリセル容量
とする場合には、Ｖｓｗ，Ｖｎｓのうち経時変化の大き
いのはどちらで、どの程度の量の経時変化が存在するの
かについて評価し、注意深くＶｒｅｆを設定しなければ
ならない。しかしもし強誘電体容量の残留分極値が極性
異方性をもたなければ、Ｖｂｓｗ，Ｖｂｎｓの経時変化
について詳しく評価する作業は必要でなく、Ｖｒｅｆは
ＶｂｓｗとＶｂｎｓの中間電圧とすればよく、Ｖｒｅｆ
の設定が容易となる。残留分極値の経時変化を評価する
作業を省くことができるため、この種強誘電体メモリの
製造コストを低減できる。また、書き込まれたデータ読
み出し時の信号電圧と基準電圧とのマージン（Ｖｂｓｗ
−ＶｒｅｆとＶｒｅｆ−Ｖｂｎｓ）の経時変化を同等に
できるため、誤動作の可能性の低減にもつながり、製品
の信頼性を向上させることができる。
ち、Ｐｂ，Ｐｄの経時変化が図１７のように例えばＰｂ
の方が、Ｐｄより時間とともにより著しく減衰しやすい
といった傾向を指す。この傾向が生じるとΔＰｓｗ，Δ
Ｐｎｓの経時変化は図１８のようにΔＰｓｗの方がΔＰ
ｎｓよりも時間とともに著しく変化し、したがってＶｂ
ｓｗはＶｂｎｓよりも時間経過とともにＶｒｅｆに近づ
く傾向が強く現れる。もしＶｂｓｗの方がＶｂｎｓより
も時間とともにＶｒｅｆに近づく傾向が強ければ、基準
電圧Ｖｒｅｆは、ＶｂｓｗとＶｂｎｓの中間電圧より
も、変動の小さいＶｂｎｓに近い方が誤動作の可能性を
小さくすることができる。したがって残留分極値の経時
変化の極性異方性をもつ強誘電体容量をメモリセル容量
とする場合には、Ｖｓｗ，Ｖｎｓのうち経時変化の大き
いのはどちらで、どの程度の量の経時変化が存在するの
かについて評価し、注意深くＶｒｅｆを設定しなければ
ならない。しかしもし強誘電体容量の残留分極値が極性
異方性をもたなければ、Ｖｂｓｗ，Ｖｂｎｓの経時変化
について詳しく評価する作業は必要でなく、Ｖｒｅｆは
ＶｂｓｗとＶｂｎｓの中間電圧とすればよく、Ｖｒｅｆ
の設定が容易となる。残留分極値の経時変化を評価する
作業を省くことができるため、この種強誘電体メモリの
製造コストを低減できる。また、書き込まれたデータ読
み出し時の信号電圧と基準電圧とのマージン（Ｖｂｓｗ
−ＶｒｅｆとＶｒｅｆ−Ｖｂｎｓ）の経時変化を同等に
できるため、誤動作の可能性の低減にもつながり、製品
の信頼性を向上させることができる。
【００１６】したがって、本発明の解決すべき課題は、
残留分極値の経時変化に極性異方性のない強誘電体容量
を、容量の高集積化を阻害することなく作製することで
ある。
残留分極値の経時変化に極性異方性のない強誘電体容量
を、容量の高集積化を阻害することなく作製することで
ある。
【００１７】なお、残留分極値の経時変化の極性異方性
については述べられていないが、集積化マルチバイブレ
ータにおいて、浮遊容量の存在に伴う容量値の非対称性
を回避するための本発明と類似の手段として、２つの同
質の容量の一方の容量の上部電極および他方の下部電極
を第１のトランジスタ、残りの電極を第２のトランジス
タに接続する方法が公開特許公報（Ａ）昭和５８−１３
２４に記載されているが、概念が記載されるのみで、メ
モリの高集積化にとって重要である構造上の工夫につい
ては何ら開示されていない。
については述べられていないが、集積化マルチバイブレ
ータにおいて、浮遊容量の存在に伴う容量値の非対称性
を回避するための本発明と類似の手段として、２つの同
質の容量の一方の容量の上部電極および他方の下部電極
を第１のトランジスタ、残りの電極を第２のトランジス
タに接続する方法が公開特許公報（Ａ）昭和５８−１３
２４に記載されているが、概念が記載されるのみで、メ
モリの高集積化にとって重要である構造上の工夫につい
ては何ら開示されていない。
【００１８】本発明の目的は、高集積化メモリであって
も容量素子の残留分極値の経時変化の極性異方性のない
強誘電体容量および強誘電体メモリを提供することであ
る。
も容量素子の残留分極値の経時変化の極性異方性のない
強誘電体容量および強誘電体メモリを提供することであ
る。
【００１９】
【課題を解決するための手段】本発明の強誘電体容量
は、強誘電体膜の一主面と対向する裏面の両面に電極が
配されてなる偶数個の強誘電体容量において、半数の前
記強誘電体容量の前記一主面に配された電極と残りの半
数の強誘電体容量の対向裏面に配された電極がショート
された構造を有する。
は、強誘電体膜の一主面と対向する裏面の両面に電極が
配されてなる偶数個の強誘電体容量において、半数の前
記強誘電体容量の前記一主面に配された電極と残りの半
数の強誘電体容量の対向裏面に配された電極がショート
された構造を有する。
【００２０】前記強誘電体容量の一主面に配された電極
は、対向裏面に配された電極よりも小さい構造であっ
て、前記強誘電体容量の一主面に配された電極と他の容
量の対向裏面の電極との接続は、前記一主面と対向裏面
の重なりのない部分に形成されたコンタクトホールを通
じた配線層によって行われていてもよい。
は、対向裏面に配された電極よりも小さい構造であっ
て、前記強誘電体容量の一主面に配された電極と他の容
量の対向裏面の電極との接続は、前記一主面と対向裏面
の重なりのない部分に形成されたコンタクトホールを通
じた配線層によって行われていてもよい。
【００２１】本発明の強誘電体メモリは、半導体基板上
に、複数のワード線、複数のビット線および複数のプレ
ート線が形成され、セルトランジスタと強誘電体容量素
子とからなる複数のメモリセルが、いずれかのワード
線、ビット線、プレート線に接続されて形成されている
強誘電体メモリにおいて、前記メモリセルの強誘電体容
量素子を構成する強誘電体容量として、前記構造の強誘
電体容量が用いられている。
に、複数のワード線、複数のビット線および複数のプレ
ート線が形成され、セルトランジスタと強誘電体容量素
子とからなる複数のメモリセルが、いずれかのワード
線、ビット線、プレート線に接続されて形成されている
強誘電体メモリにおいて、前記メモリセルの強誘電体容
量素子を構成する強誘電体容量として、前記構造の強誘
電体容量が用いられている。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２３】図１は本発明の強誘電体容量の一実施形態
の等価回路図、図２は図１の強誘電体容量を示す単位メ
モリセルの等価回路図である。
の等価回路図、図２は図１の強誘電体容量を示す単位メ
モリセルの等価回路図である。
【００２４】本実施形態の強誘電体メモリは、図１に示
すように、半導体基板上に形成された１つの電界効果ト
ランジスタＴｒに強誘電体容量素子Ｃｆを接続した構造
を単位メモリセルＭＣとしたもので、強誘電体容量素子
Ｃｆは、図２に示すように、大きさ、構造が同等の２つ
の強誘電体容量Ｃｆ１，Ｃｆ２の一方の上部電極６を他
方の下部電極４に接続した構造となっている。上部電極
６は下部電極４よりも小さくし、上部電極６と下部電極
４の接続は後述する実施例に示すように、上部電極６と
下部電極４の重なりのない部分に形成したコンタクトホ
ールを通じた配線層で接続される。この強誘電体容量素
子Ｃｆでは一方の強誘電体容量の上部電極と他方の強誘
電体容量の下部電極を短絡させて１つの組とし、一方の
組を電界効果トランジスタＴｒに接続し、他方はプレー
ト線ＰＬに接続する。また４個以上の偶数個の強誘電体
容量の半数の上部電極と残りの半数の下部電極を電気的
に短絡させ、短絡させた一方の電極の組を電界効果トラ
ンジスタＴｒに接続し、もう一方の組をプレート線ＰＬ
に接続してもよい。
すように、半導体基板上に形成された１つの電界効果ト
ランジスタＴｒに強誘電体容量素子Ｃｆを接続した構造
を単位メモリセルＭＣとしたもので、強誘電体容量素子
Ｃｆは、図２に示すように、大きさ、構造が同等の２つ
の強誘電体容量Ｃｆ１，Ｃｆ２の一方の上部電極６を他
方の下部電極４に接続した構造となっている。上部電極
６は下部電極４よりも小さくし、上部電極６と下部電極
４の接続は後述する実施例に示すように、上部電極６と
下部電極４の重なりのない部分に形成したコンタクトホ
ールを通じた配線層で接続される。この強誘電体容量素
子Ｃｆでは一方の強誘電体容量の上部電極と他方の強誘
電体容量の下部電極を短絡させて１つの組とし、一方の
組を電界効果トランジスタＴｒに接続し、他方はプレー
ト線ＰＬに接続する。また４個以上の偶数個の強誘電体
容量の半数の上部電極と残りの半数の下部電極を電気的
に短絡させ、短絡させた一方の電極の組を電界効果トラ
ンジスタＴｒに接続し、もう一方の組をプレート線ＰＬ
に接続してもよい。
【００２５】図１に示すような構造の強誘電体容量素子
Ｃｆでは残留分極値の経時変化には極性依存性が存在し
ない。それは以下のように説明される。
Ｃｆでは残留分極値の経時変化には極性依存性が存在し
ない。それは以下のように説明される。
【００２６】図１の強誘電体容量素子Ｃｆは２つの強誘
電体容量によって構成されており、図２のように上部電
極が電界効果トランジスタＴｒに接続されている容量を
Ｃｆ１、下部電極が電界効果トランジスタに接続されて
いる容量をＣｆ２と名付ける。
電体容量によって構成されており、図２のように上部電
極が電界効果トランジスタＴｒに接続されている容量を
Ｃｆ１、下部電極が電界効果トランジスタに接続されて
いる容量をＣｆ２と名付ける。
【００２７】強誘電体容量素子Ｃｆに“１”を書き込む
ときには前述のように、ワード線ＷＬにＶｃｃを印加
し、プレート線ＰＬを接地し、ビット線ＢＬに電圧Ｖｃ
ｃを印加してから０Ｖにする。この操作により、Ｃｆ１
の上部電極側にＶｃｃが加わるため、Ｃｆ１は残留分極
の絶対値Ｐｂをもつ。一方、Ｃｆ２にはこの操作によ
り、下部電極側にＶｃｃが加わることになるので、Ｃｆ
２は残留分極の絶対値Ｐｄをもつ。Ｃｆ１とＣｆ２の容
量を構成する面積が等しければ、Ｃｆ１とＣｆ２の上下
電極を交差接続した容量Ｃｆの残留分極値の絶対値はＰ
ｂとＰｄの平均値、すなわち、（Ｐｂ＋Ｐｄ）／２と考
えてよい。
ときには前述のように、ワード線ＷＬにＶｃｃを印加
し、プレート線ＰＬを接地し、ビット線ＢＬに電圧Ｖｃ
ｃを印加してから０Ｖにする。この操作により、Ｃｆ１
の上部電極側にＶｃｃが加わるため、Ｃｆ１は残留分極
の絶対値Ｐｂをもつ。一方、Ｃｆ２にはこの操作によ
り、下部電極側にＶｃｃが加わることになるので、Ｃｆ
２は残留分極の絶対値Ｐｄをもつ。Ｃｆ１とＣｆ２の容
量を構成する面積が等しければ、Ｃｆ１とＣｆ２の上下
電極を交差接続した容量Ｃｆの残留分極値の絶対値はＰ
ｂとＰｄの平均値、すなわち、（Ｐｂ＋Ｐｄ）／２と考
えてよい。
【００２８】強誘電体容量素子Ｃｆに“０”を書き込む
ときにはワード線ＷＬにＶｃｃを印加し、ビット線ＢＬ
を接地し、プレート線ＰＬにＶｃｃを印加してから０Ｖ
にする。この操作により、Ｃｆ１の下部電極側にＶｃｃ
が加わることになるので、Ｃｆ１は残留分極値の絶対値
Ｐｄをもつ。一方、Ｃｆ２にはこの操作により上部電極
側にＶｃｃが加わることになるので、Ｃｆ２は残留分極
値の絶対値Ｐｂをもつ。したがって“０”を書き込むと
きには、Ｃｆの残留分極値の絶対値はＰｂとＰｄの平
均、すなわち（Ｐｂ＋Ｐｄ）／２と考えてよい。
ときにはワード線ＷＬにＶｃｃを印加し、ビット線ＢＬ
を接地し、プレート線ＰＬにＶｃｃを印加してから０Ｖ
にする。この操作により、Ｃｆ１の下部電極側にＶｃｃ
が加わることになるので、Ｃｆ１は残留分極値の絶対値
Ｐｄをもつ。一方、Ｃｆ２にはこの操作により上部電極
側にＶｃｃが加わることになるので、Ｃｆ２は残留分極
値の絶対値Ｐｂをもつ。したがって“０”を書き込むと
きには、Ｃｆの残留分極値の絶対値はＰｂとＰｄの平
均、すなわち（Ｐｂ＋Ｐｄ）／２と考えてよい。
【００２９】以上から、強誘電体容量素子Ｃｆに“１”
を書き込んだ場合でも、“０”を書き込んだ場合でも、
残留分極値の絶対値は（Ｐｂ＋Ｐｄ）／２と考えてよ
く、強誘電体薄膜の不均質性等に起因して、ＰｂとＰｄ
の経時変化が異なっていたとしても、Ｃｆの残留分極値
の絶対値の平均値は印加電圧極性依存性をもたない。こ
のため、書き込まれたデータの“１”，“０”を判定す
る際の基準電圧Ｖｅｒｆの設定にあたり、残留分極値の
経時変化の極性依存性の評価を行う必要がなく、Ｖｅｒ
ｆの設定が容易となる。
を書き込んだ場合でも、“０”を書き込んだ場合でも、
残留分極値の絶対値は（Ｐｂ＋Ｐｄ）／２と考えてよ
く、強誘電体薄膜の不均質性等に起因して、ＰｂとＰｄ
の経時変化が異なっていたとしても、Ｃｆの残留分極値
の絶対値の平均値は印加電圧極性依存性をもたない。こ
のため、書き込まれたデータの“１”，“０”を判定す
る際の基準電圧Ｖｅｒｆの設定にあたり、残留分極値の
経時変化の極性依存性の評価を行う必要がなく、Ｖｅｒ
ｆの設定が容易となる。
【００３０】図１では、２個の強誘電体容量の一方の上
部電極と他方の下部電極を電気的に短絡させた構造の強
誘電体容量を示したが、４個以上の偶数個の強誘電体容
量の半数の上部電極と残りの半数の下部電極を電気的に
短絡させた構造の強誘電体容量を用いても、同じ作用が
得られる。
部電極と他方の下部電極を電気的に短絡させた構造の強
誘電体容量を示したが、４個以上の偶数個の強誘電体容
量の半数の上部電極と残りの半数の下部電極を電気的に
短絡させた構造の強誘電体容量を用いても、同じ作用が
得られる。
【００３１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３２】図３は本発明の強誘電体容量の第１実施例
の等価回路図、図４は図３の強誘電体容量の一部断面平
面図、図５（ａ）は図４のＡ−Ａ線縦断面図、図５
（ｂ）は図４のＢ−Ｂ線縦断面図である。
の等価回路図、図４は図３の強誘電体容量の一部断面平
面図、図５（ａ）は図４のＡ−Ａ線縦断面図、図５
（ｂ）は図４のＢ−Ｂ線縦断面図である。
【００３３】図３に示すように、単位メモリセルＭＣは
電界効果トランジスタＴｒと強誘電体容量Ｃｆで構成さ
れ、強誘電体容量Ｃｆは２つの強誘電体容量Ｃｆ１，Ｃ
ｆ２で構成され、強誘電体容量Ｃｆ１の上部電極と強誘
電体容量Ｃｆ２の下部電極、強誘電体Ｃｆ１の下部電極
と強誘電体容量Ｃｆ２の上部電極はそれぞれ接続されて
いる。強誘電体容量Ｃｆ１の下部電極はプレート線ＰＬ
に接続され、電界効果トランジスタＴｒはビット線ＢＬ
に接続され、電界効果トランジスタＴｒのゲートはワー
ド線ＷＬに接続されている。
電界効果トランジスタＴｒと強誘電体容量Ｃｆで構成さ
れ、強誘電体容量Ｃｆは２つの強誘電体容量Ｃｆ１，Ｃ
ｆ２で構成され、強誘電体容量Ｃｆ１の上部電極と強誘
電体容量Ｃｆ２の下部電極、強誘電体Ｃｆ１の下部電極
と強誘電体容量Ｃｆ２の上部電極はそれぞれ接続されて
いる。強誘電体容量Ｃｆ１の下部電極はプレート線ＰＬ
に接続され、電界効果トランジスタＴｒはビット線ＢＬ
に接続され、電界効果トランジスタＴｒのゲートはワー
ド線ＷＬに接続されている。
【００３４】図４および図５（ａ），（ｂ）は図３の等
価回路を半導体基板上で実現するレイアウトを示してい
る。強誘電体容量Ｃｆ１の下部電極４と強誘電体容量Ｃ
ｆ２の上部電極６はコンタクトホール２を通じてＡｌ配
線３により接続されており、強誘電体容量Ｃｆ１の上部
電極６と強誘電体容量Ｃｆ２の下部電極４はコンタクト
ホール２を通じてＡｌ配線３により接続されている。ま
た。強誘電体容量Ｃｆ１の上部電極６および強誘電体容
量Ｃｆ２の下部電極４はコンタクトホール２を通じて、
電界効果トランジスタの拡散層１とＡｌ配線３により接
続されている。強誘電体容量の上部電極６、下部電極４
はＰｔで構成されている。強誘電体薄膜５としては、Ｐ
ＺＴ（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）が用いられている。
価回路を半導体基板上で実現するレイアウトを示してい
る。強誘電体容量Ｃｆ１の下部電極４と強誘電体容量Ｃ
ｆ２の上部電極６はコンタクトホール２を通じてＡｌ配
線３により接続されており、強誘電体容量Ｃｆ１の上部
電極６と強誘電体容量Ｃｆ２の下部電極４はコンタクト
ホール２を通じてＡｌ配線３により接続されている。ま
た。強誘電体容量Ｃｆ１の上部電極６および強誘電体容
量Ｃｆ２の下部電極４はコンタクトホール２を通じて、
電界効果トランジスタの拡散層１とＡｌ配線３により接
続されている。強誘電体容量の上部電極６、下部電極４
はＰｔで構成されている。強誘電体薄膜５としては、Ｐ
ＺＴ（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）が用いられている。
【００３５】次に、図４，５に示す構造のメモリセルの
製造工程を説明する。
製造工程を説明する。
【００３６】半導体基板１０上に電界効果トランジスタ
を作製し、この電界効果トランジスタ上に絶縁膜として
ＳｉＯ2 膜８を堆積させる。その上に下部電極４として
Ｐｔを成膜してからゾル−ゲル法により、強誘電体膜５
としてＰＺＴ薄膜を成膜する。そしてイオンミリング法
によってＰＺＴと下部電極４を加工したのち、その上に
上部電極６としてＰｔを成膜し、さらにイオンミリング
法により、Ｐｔ／ＰＺＴ／Ｐｔをエッチングして、Ｐｔ
／ＰＺＴ／Ｐｔで構成される強誘電体容量Ｃｆ１，Ｃｆ
２を作製する。強誘電体容量作製後、絶縁膜としてＳｉ
Ｏ2 膜を堆積させた後、このＳｉＯ2 膜にコンタクトホ
ール２を形成してから、配線層３のＡｌを堆積させ、配
線加工を行う。
を作製し、この電界効果トランジスタ上に絶縁膜として
ＳｉＯ2 膜８を堆積させる。その上に下部電極４として
Ｐｔを成膜してからゾル−ゲル法により、強誘電体膜５
としてＰＺＴ薄膜を成膜する。そしてイオンミリング法
によってＰＺＴと下部電極４を加工したのち、その上に
上部電極６としてＰｔを成膜し、さらにイオンミリング
法により、Ｐｔ／ＰＺＴ／Ｐｔをエッチングして、Ｐｔ
／ＰＺＴ／Ｐｔで構成される強誘電体容量Ｃｆ１，Ｃｆ
２を作製する。強誘電体容量作製後、絶縁膜としてＳｉ
Ｏ2 膜を堆積させた後、このＳｉＯ2 膜にコンタクトホ
ール２を形成してから、配線層３のＡｌを堆積させ、配
線加工を行う。
【００３７】図５（ａ）に示すように、強誘電体容量Ｃ
ｆ１と強誘電体容量Ｃｆ２の上下電極６，４、強誘電体
薄膜５は同一面内に存在しており、Ｃｆ１，Ｃｆ２の上
下電極形成プロセス、強誘電体薄膜の成膜プロセスは同
時に行われている。このため、強誘電体容量Ｃｆ１と強
誘電体容量Ｃｆ２の面積を同一とすれば、両者の分極特
性は全く同一であると考えられ、一方の上部電極６と他
方の下部電極４を電気的に短絡させれば、合成された容
量の残留分極値の平均値の経時変化に印加電圧極性依存
性は見られない。
ｆ１と強誘電体容量Ｃｆ２の上下電極６，４、強誘電体
薄膜５は同一面内に存在しており、Ｃｆ１，Ｃｆ２の上
下電極形成プロセス、強誘電体薄膜の成膜プロセスは同
時に行われている。このため、強誘電体容量Ｃｆ１と強
誘電体容量Ｃｆ２の面積を同一とすれば、両者の分極特
性は全く同一であると考えられ、一方の上部電極６と他
方の下部電極４を電気的に短絡させれば、合成された容
量の残留分極値の平均値の経時変化に印加電圧極性依存
性は見られない。
【００３８】図６は本発明の強誘電体容量の第２実施例
の縦断面図を示している。
の縦断面図を示している。
【００３９】この強誘電体Ｃｆ１1 およびＣｆ２1 で
は、上部電極６の材料としてＰｔではなく、ＲｕＯ2 を
用い、また強誘電体容量Ｃｆ１1 およびＣｆ２1 と電界
効果トランジスタ拡散層１との接続を、拡散層１上に形
成したコンタクトプラグ（材料はｐｏｌｙ−Ｓｉ）７を
通じて下部電極４に対して行っている点が、上部電極６
に対して行っている第１実施例と異なっている。上部電
極６と下部電極４との接続関係は第１実施例と同様であ
り、作用効果も同様である。
は、上部電極６の材料としてＰｔではなく、ＲｕＯ2 を
用い、また強誘電体容量Ｃｆ１1 およびＣｆ２1 と電界
効果トランジスタ拡散層１との接続を、拡散層１上に形
成したコンタクトプラグ（材料はｐｏｌｙ−Ｓｉ）７を
通じて下部電極４に対して行っている点が、上部電極６
に対して行っている第１実施例と異なっている。上部電
極６と下部電極４との接続関係は第１実施例と同様であ
り、作用効果も同様である。
【００４０】本実施形態の強誘電体容量およびこれを構
造要素とした強誘電体メモリは、強誘電体容量の一方の
上部電極と他方の下部電極を電気的に短絡させているの
で、残留分極値の経時変化の極性依存性がなく、製作時
の極性依存性の評価作業の必要性がなくなり、製造コス
トが低減するとともに、メモリの誤動作のおそれが少な
くなり、信頼性が向上する。
造要素とした強誘電体メモリは、強誘電体容量の一方の
上部電極と他方の下部電極を電気的に短絡させているの
で、残留分極値の経時変化の極性依存性がなく、製作時
の極性依存性の評価作業の必要性がなくなり、製造コス
トが低減するとともに、メモリの誤動作のおそれが少な
くなり、信頼性が向上する。
【００４１】
【発明の効果】以上説明したように本発明は、強誘導体
容量の一方の上部電極と他方の下部電極を電気的にショ
ートすることにより、強誘電体メモリの製造時に、読み
出したデータ判定のための基準電圧設定に当たって利用
する２つの記憶状態の経時変化の特性の違いを評価する
作業の必要がなくなって、製造コストが低減するととも
に、２つの記憶状態の経時変化の特性が同等にできるの
で、読み出し時の信号電圧マージンの経時変化を同等に
できるため、強誘電体メモリの誤動作の可能性が低減
し、製品の信頼性が向上するという効果がある。
容量の一方の上部電極と他方の下部電極を電気的にショ
ートすることにより、強誘電体メモリの製造時に、読み
出したデータ判定のための基準電圧設定に当たって利用
する２つの記憶状態の経時変化の特性の違いを評価する
作業の必要がなくなって、製造コストが低減するととも
に、２つの記憶状態の経時変化の特性が同等にできるの
で、読み出し時の信号電圧マージンの経時変化を同等に
できるため、強誘電体メモリの誤動作の可能性が低減
し、製品の信頼性が向上するという効果がある。
【図１】本発明の強誘電体容量の一実施形態の等価回路
図である。
図である。
【図２】図１の強誘電体容量を示す単位メモリセルの等
価回路図である。
価回路図である。
【図３】本発明の強誘電体容量の第１実施例の等価回路
図である。
図である。
【図４】図３の強誘電体容量の一部断面平面図である。
【図５】（ａ）は図４のＡ−Ａ線縦断面図。（ｂ）は図
４のＢ−Ｂ線縦断面図。
４のＢ−Ｂ線縦断面図。
【図６】本発明の強誘電体容量の第２実施例の縦断面図
である。
である。
【図７】強誘電体単位メモリの従来例の縦断面図であ
る。
る。
【図８】図７の単位メモリセルの等価回路図である。
【図９】強誘電体メモリの等価回路図である。
【図１０】強誘電体の分極特性の説明図である。
【図１１】本発明が解決しようとする課題を説明するた
めの回路図である。
めの回路図である。
【図１２】強誘電体の分極特性の説明図である。
【図１３】強誘電体の分極特性の説明図である。
【図１４】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図１５】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図１６】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図１７】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図１８】強誘電体の分極特性の経時変化を説明する図
である。
である。
１ 拡散層 ２ コンタクトホール ３ Ａｌ配線 ４ 下部電極 ５ 強誘電体薄膜 ６ 上部電極 ７ コンタクトプラグ ８ ＳｉＯ2 膜 １０ ｐ型Ｓｉ基板 ＢＬ ビット線 Ｃｆ 強誘電体容量素子 Ｃｆ１，Ｃｆ２，Ｃｆ１1 ，Ｃｆ２1 強誘電体容量 ＭＣ 単位メモリセル Ｔｒ 電界効果トランジスタ ＰＬ プレート線 ＷＬ ワード線
Claims (3)
- 【請求項１】 強誘電体膜の一主面と対向する裏面の両
面に電極が配されてなる偶数個の強誘電体容量におい
て、半数の前記強誘電体容量の前記一主面に配された電
極と残りの半数の強誘電体容量の対向裏面に配された電
極がショートされた構造を有する強誘電体容量。 - 【請求項２】 前記強誘電体容量の一主面に配された電
極は、対向裏面に配された電極よりも小さい構造であっ
て、前記強誘電体容量の一主面に配された電極と他の容
量の対向裏面の電極との接続は、前記一主面と対向裏面
の重なりのない部分に形成されたコンタクトホールを通
じた配線層によって行われている請求項１記載の強誘電
体容量。 - 【請求項３】 半導体基板上に、複数のワード線、複数
のビット線および複数のプレート線が形成され、セルト
ランジスタと強誘電体容量素子とからなる複数のメモリ
セルが、いずれかのワード線、ビット線、プレート線に
接続されて形成されている強誘電体メモリにおいて、前
記メモリセルの強誘電体容量素子を構成する強誘電体容
量として、前記請求項１または請求項２の強誘電体容量
が用いられたことを特徴とする強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156983A JPH118354A (ja) | 1997-06-13 | 1997-06-13 | 強誘電体容量および強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156983A JPH118354A (ja) | 1997-06-13 | 1997-06-13 | 強誘電体容量および強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118354A true JPH118354A (ja) | 1999-01-12 |
Family
ID=15639615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156983A Pending JPH118354A (ja) | 1997-06-13 | 1997-06-13 | 強誘電体容量および強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118354A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000058768A (ja) * | 1998-08-04 | 2000-02-25 | Matsushita Electron Corp | 強誘電体メモリ装置 |
| US6433377B1 (en) | 2001-09-07 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Chain RAM and method for fabricating the same |
| KR100349687B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 및 그의 제조 방법 |
| JP2004200637A (ja) * | 2002-12-18 | 2004-07-15 | Corban Concepts Inc | 強誘電体メモリ |
| JP2006522464A (ja) * | 2003-04-09 | 2006-09-28 | ニューポート・ファブ・リミテッド・ライアビリティ・カンパニー・ドゥーイング・ビジネス・アズ・ジャズ・セミコンダクター | 半導体ダイにおける、電圧依存性が低減した高密度複合ｍｉｍキャパシタ |
| JP2015049919A (ja) * | 2013-09-03 | 2015-03-16 | 富士通セミコンダクター株式会社 | メモリセル、メモリ及び半導体装置 |
| CN104759547A (zh) * | 2014-01-07 | 2015-07-08 | 江苏大洋精锻有限公司 | 一种冲头喷淋装置 |
-
1997
- 1997-06-13 JP JP9156983A patent/JPH118354A/ja active Pending
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