JPH118354A - 強誘電体容量および強誘電体メモリ - Google Patents
強誘電体容量および強誘電体メモリInfo
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- JPH118354A JPH118354A JP9156983A JP15698397A JPH118354A JP H118354 A JPH118354 A JP H118354A JP 9156983 A JP9156983 A JP 9156983A JP 15698397 A JP15698397 A JP 15698397A JP H118354 A JPH118354 A JP H118354A
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 残留分極値の経時変化に印加電圧極性依存性
のない強誘電体容量およびメモリを提供する。 【解決手段】 強誘電体メモリで用いられる強誘電体容
量として、偶数個の強誘電体容量Cf1,Cf2のう
ち、半数の上部電極6と残りの半数の下部電極4を電気
的に短絡させた構造を有する容量を用いる。製造時に極
性依存性について評価作業の必要がなく、コストが低減
し、信頼性が向上する。
のない強誘電体容量およびメモリを提供する。 【解決手段】 強誘電体メモリで用いられる強誘電体容
量として、偶数個の強誘電体容量Cf1,Cf2のう
ち、半数の上部電極6と残りの半数の下部電極4を電気
的に短絡させた構造を有する容量を用いる。製造時に極
性依存性について評価作業の必要がなく、コストが低減
し、信頼性が向上する。
Description
【0001】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に強誘電体メモリおよびその構成要素となる強誘
電体容量に関する。
し、特に強誘電体メモリおよびその構成要素となる強誘
電体容量に関する。
【0002】
【従来の技術】従来、半導体基板上に形成された強誘電
体素子の分極状態を利用することで情報を記憶すること
を特徴とした強誘電体メモリが知られている。
体素子の分極状態を利用することで情報を記憶すること
を特徴とした強誘電体メモリが知られている。
【0003】図7はこの種強誘電体メモリを構成する単
位メモリセルの断面図である。同図に示すように、p型
シリコン基板10の表面領域内にソース・ドレインn+
拡散層11が形成され、p型シリコン基板10上にゲー
ト絶縁膜を介してゲート電極12が形成され、これによ
りセルトランジスタである電界効果トランジスタが構成
されている。ビット線13は電界効果トランジスタの一
方のソース・ドレイン拡散層11に接続されている。電
界効果トランジスタ上には層間絶縁膜を挟んで、下部電
極14、強誘電体膜15、上部電極16によって構成さ
れる強誘電体容量素子が形成され、上部電極16は配線
層17によって電界効果トランジスタの他方のソース・
ドレイン拡散層11に接続されている。
位メモリセルの断面図である。同図に示すように、p型
シリコン基板10の表面領域内にソース・ドレインn+
拡散層11が形成され、p型シリコン基板10上にゲー
ト絶縁膜を介してゲート電極12が形成され、これによ
りセルトランジスタである電界効果トランジスタが構成
されている。ビット線13は電界効果トランジスタの一
方のソース・ドレイン拡散層11に接続されている。電
界効果トランジスタ上には層間絶縁膜を挟んで、下部電
極14、強誘電体膜15、上部電極16によって構成さ
れる強誘電体容量素子が形成され、上部電極16は配線
層17によって電界効果トランジスタの他方のソース・
ドレイン拡散層11に接続されている。
【0004】このメモリセルの等価回路を図8に示す。
電界効果トランジスタTrと強誘電体容量素子Cfとの
直列接続によってメモリセルMCが構成されている。電
界効果トランジスタTrのゲート電極はワード線WL
に、ソース・ドレインの一方はビット線BLに、ソース
・ドレインの他方は強誘電体容量素子Cfの一方の電極
に接続されている。強誘電体容量素子Cfの他方の電極
はプレート線PLに接続されている。なお、通常、ワー
ド線WLは図7に示す電界効果トランジスタのゲート電
極を兼ねており、プレート線PLは、強誘電体容量素子
の下部電極を兼ねている。
電界効果トランジスタTrと強誘電体容量素子Cfとの
直列接続によってメモリセルMCが構成されている。電
界効果トランジスタTrのゲート電極はワード線WL
に、ソース・ドレインの一方はビット線BLに、ソース
・ドレインの他方は強誘電体容量素子Cfの一方の電極
に接続されている。強誘電体容量素子Cfの他方の電極
はプレート線PLに接続されている。なお、通常、ワー
ド線WLは図7に示す電界効果トランジスタのゲート電
極を兼ねており、プレート線PLは、強誘電体容量素子
の下部電極を兼ねている。
【0005】図8に示すメモリセルMCは図9に示すよ
うにマトリックス状に配列され、大規模不揮発性メモリ
を構成する。
うにマトリックス状に配列され、大規模不揮発性メモリ
を構成する。
【0006】強誘電体膜はPZT(PbZrx Ti1-X
O3 ),SBT(SrBi2 Ta2O9 )等を用いて形
成されており、これらの材料は図10に示すような印加
電界の履歴に依存した分極値を示す。
O3 ),SBT(SrBi2 Ta2O9 )等を用いて形
成されており、これらの材料は図10に示すような印加
電界の履歴に依存した分極値を示す。
【0007】いま、図8に示すメモリセルにおいて、ワ
ード線WLとビット線BLとに電圧Vcc(例えば5
V)を印加し、プレート線PLに0Vを印加すると、強
誘電体容量素子のCfの分極状態はAとなる。ただし図
10ではプレート線側を正(+)の方向とした。この状
態で、ビット線BLの電圧のみを0Vに落すと強誘電体
容量素子Cfの分極状態はBとなる。この状態を例えば
“1”に対応させるとメモリセルMCには“1”が書き
込まれたことになる。また、ワード線WLとプレート線
PLとに電圧Vccを印加し、ビット線BLに0Vを印
加すると、強誘電体容量素子Cfの分極状態はCとな
る。この状態からプレート線PLの電圧を0Vに落すと
強誘電体容量素子Cfの分極状態は“D”となる。これ
によりメモリセルには例えば“0”が書き込まれたこと
になる。
ード線WLとビット線BLとに電圧Vcc(例えば5
V)を印加し、プレート線PLに0Vを印加すると、強
誘電体容量素子のCfの分極状態はAとなる。ただし図
10ではプレート線側を正(+)の方向とした。この状
態で、ビット線BLの電圧のみを0Vに落すと強誘電体
容量素子Cfの分極状態はBとなる。この状態を例えば
“1”に対応させるとメモリセルMCには“1”が書き
込まれたことになる。また、ワード線WLとプレート線
PLとに電圧Vccを印加し、ビット線BLに0Vを印
加すると、強誘電体容量素子Cfの分極状態はCとな
る。この状態からプレート線PLの電圧を0Vに落すと
強誘電体容量素子Cfの分極状態は“D”となる。これ
によりメモリセルには例えば“0”が書き込まれたこと
になる。
【0008】書き込んだデータの1,0を判定するには
以下のようにする。
以下のようにする。
【0009】まず、読み出し動作時の等価回路を図11
に示す。ビット線BLはある容量値をもっているので、
その値をCbとした。ワード線WLに電圧Vccを印加
し、電界効果トランジスタTrを導通状態としてプレー
ト線PLに電圧Vccを加える。プレート線PL側を正
の方向とすると、強誘電体容量に正電圧が加わり、分極
値が増加すとともに、ビット線電圧が上昇する。プレー
ト線PLにVccを印加したとき強誘電体容量に加わる
電圧をVf、強誘電体容量の分極値の増加をΔPとする
と、ビット線容量に加わる電圧Vbは(Vcc−Vf)
であるので、電荷保存の関係から、ΔPは次式で表され
る。
に示す。ビット線BLはある容量値をもっているので、
その値をCbとした。ワード線WLに電圧Vccを印加
し、電界効果トランジスタTrを導通状態としてプレー
ト線PLに電圧Vccを加える。プレート線PL側を正
の方向とすると、強誘電体容量に正電圧が加わり、分極
値が増加すとともに、ビット線電圧が上昇する。プレー
ト線PLにVccを印加したとき強誘電体容量に加わる
電圧をVf、強誘電体容量の分極値の増加をΔPとする
と、ビット線容量に加わる電圧Vbは(Vcc−Vf)
であるので、電荷保存の関係から、ΔPは次式で表され
る。
【0010】 ΔP=Cb(Vcc−Vf)/S (1) ただし、Sは強誘電体容量の面積である。ΔPが強誘電
体に加えた電圧Vfの増加に対してどのように変化する
かは、読み出し動作前の強誘電体容量の分極状態によっ
て異なる。図12にその概略を示すように、分極状態が
図10のDにあるときは、正極性の電圧を加えても、分
極値の増加率はBの状態にあるときよりも小さくなる。
分極状態Bにあるときに正電圧を加えたときの強誘電体
の分極増加量をΔPsw、分極状態Dにあるときに正電
圧を加えたときの強誘電体の分極増加量をΔPnsと
し、横軸にVfをとって電圧印加によるΔPsw,ΔP
nsの変化の様子を描くと概ね図13のようになる。一
方、ΔPsw,ΔPnsはともに(1)式を満たすか
ら、(1)式右辺をVfを横軸にとって描いた直線と、
ΔPsw,ΔPns曲線との交点の横軸における値(そ
れぞれVsw,Vnsとする;Vsw<Vns)が、読
み出し動作のときに強誘電体容量に加わる電圧を与え
る。
体に加えた電圧Vfの増加に対してどのように変化する
かは、読み出し動作前の強誘電体容量の分極状態によっ
て異なる。図12にその概略を示すように、分極状態が
図10のDにあるときは、正極性の電圧を加えても、分
極値の増加率はBの状態にあるときよりも小さくなる。
分極状態Bにあるときに正電圧を加えたときの強誘電体
の分極増加量をΔPsw、分極状態Dにあるときに正電
圧を加えたときの強誘電体の分極増加量をΔPnsと
し、横軸にVfをとって電圧印加によるΔPsw,ΔP
nsの変化の様子を描くと概ね図13のようになる。一
方、ΔPsw,ΔPnsはともに(1)式を満たすか
ら、(1)式右辺をVfを横軸にとって描いた直線と、
ΔPsw,ΔPns曲線との交点の横軸における値(そ
れぞれVsw,Vnsとする;Vsw<Vns)が、読
み出し動作のときに強誘電体容量に加わる電圧を与え
る。
【0011】強誘電体容量の分極状態に依存して、プレ
ート線PLにVccを印加したときのビット線電圧の値
はそれぞれ(Vcc−Vsw),(Vcc−Vns)と
なって両者異なる値を示す(それぞれVbsw,Vbn
sとおく)。そこである基準電圧Vref(Vbsw>
Vref>Vbns)を決め、プレート線PLにVcc
を加えたときに現れるビット線電圧をVrefと電気的
に比較することで、強誘電体容量に書き込まれているデ
ータが「1」であるか「0」であるかを判定することが
できる。すなわち、ビット線電圧がVrefよりも大き
ければ「1」であり、小さければ「0」であり、これら
を利用した記憶素子を構成できる。
ート線PLにVccを印加したときのビット線電圧の値
はそれぞれ(Vcc−Vsw),(Vcc−Vns)と
なって両者異なる値を示す(それぞれVbsw,Vbn
sとおく)。そこである基準電圧Vref(Vbsw>
Vref>Vbns)を決め、プレート線PLにVcc
を加えたときに現れるビット線電圧をVrefと電気的
に比較することで、強誘電体容量に書き込まれているデ
ータが「1」であるか「0」であるかを判定することが
できる。すなわち、ビット線電圧がVrefよりも大き
ければ「1」であり、小さければ「0」であり、これら
を利用した記憶素子を構成できる。
【0012】Vbsw,Vbnsの値はデータを書き込
んでから読み出すまでの時間(retention 時間)に依存
して変動することが知られている。この現象は分極状態
B,Dにおける残留分極値(強誘電体に加えた電圧が0
Vのときの強誘電体容量の分極値)の絶対値が時間的に
減衰することに起因していると理解できる。
んでから読み出すまでの時間(retention 時間)に依存
して変動することが知られている。この現象は分極状態
B,Dにおける残留分極値(強誘電体に加えた電圧が0
Vのときの強誘電体容量の分極値)の絶対値が時間的に
減衰することに起因していると理解できる。
【0013】図10のBの状態のときの強誘電体容量の
残留分極値の絶対分極値をPb、Dの状態のときの残留
分極値の絶対値をPdとすると、Pb,Pdは図14の
ように、時間経過とともに減衰する傾向が見られる場合
がある。残留分極値Pb,Pdが時間経過とともに減衰
すると、ΔPsw,ΔPnsの読み出し動作時の電圧依
存性も時間経過とともに図15のように変化する。した
がって、読み出し電圧動作時のビット線に現れる電圧V
bsw,Vbnsも時間とともに変化し、図16からわ
かるように、Vbswは減少し、Vbnsは増加するの
で、Vbsw,Vbnsはともに書き込みデータ判定の
際に比較対象となる基準電圧Vrefに近づく。時間経
過によるVbsw,Vbnsの変動に起因する誤動作を
防ぐために通常VrefはVbswとVbnsの中間電
圧(Vbsw+Vbns)/2)に設定され、Vbs
w,Vref,Vbnsの間隔をほぼ等しくする。
残留分極値の絶対分極値をPb、Dの状態のときの残留
分極値の絶対値をPdとすると、Pb,Pdは図14の
ように、時間経過とともに減衰する傾向が見られる場合
がある。残留分極値Pb,Pdが時間経過とともに減衰
すると、ΔPsw,ΔPnsの読み出し動作時の電圧依
存性も時間経過とともに図15のように変化する。した
がって、読み出し電圧動作時のビット線に現れる電圧V
bsw,Vbnsも時間とともに変化し、図16からわ
かるように、Vbswは減少し、Vbnsは増加するの
で、Vbsw,Vbnsはともに書き込みデータ判定の
際に比較対象となる基準電圧Vrefに近づく。時間経
過によるVbsw,Vbnsの変動に起因する誤動作を
防ぐために通常VrefはVbswとVbnsの中間電
圧(Vbsw+Vbns)/2)に設定され、Vbs
w,Vref,Vbnsの間隔をほぼ等しくする。
【0014】
【発明が解決しようとする課題】上述した従来の強誘電
体メモリでは、半導体基板上に形成された強誘電体メモ
リの容量絶縁膜として用いられる強誘電体薄膜はその成
膜法等に起因した多結晶粒構造の不均一性等により、残
留分極値の経時変化の特性が印加電圧極性(正極性と負
極性)に依存した異方性を示すことがしばしば見られ
る。この異方性は、上部電極と下部電極で異なる材料を
用いた場合に特にしばしば見られる。上部電極と下部電
極で異なる材料を用いる理由は、上部電極と下部電極で
は導電率、加工のしやすさ等の点で求められる性質が異
なるためである。
体メモリでは、半導体基板上に形成された強誘電体メモ
リの容量絶縁膜として用いられる強誘電体薄膜はその成
膜法等に起因した多結晶粒構造の不均一性等により、残
留分極値の経時変化の特性が印加電圧極性(正極性と負
極性)に依存した異方性を示すことがしばしば見られ
る。この異方性は、上部電極と下部電極で異なる材料を
用いた場合に特にしばしば見られる。上部電極と下部電
極で異なる材料を用いる理由は、上部電極と下部電極で
は導電率、加工のしやすさ等の点で求められる性質が異
なるためである。
【0015】残留分極値の経時変化の異方性とはすなわ
ち、Pb,Pdの経時変化が図17のように例えばPb
の方が、Pdより時間とともにより著しく減衰しやすい
といった傾向を指す。この傾向が生じるとΔPsw,Δ
Pnsの経時変化は図18のようにΔPswの方がΔP
nsよりも時間とともに著しく変化し、したがってVb
swはVbnsよりも時間経過とともにVrefに近づ
く傾向が強く現れる。もしVbswの方がVbnsより
も時間とともにVrefに近づく傾向が強ければ、基準
電圧Vrefは、VbswとVbnsの中間電圧より
も、変動の小さいVbnsに近い方が誤動作の可能性を
小さくすることができる。したがって残留分極値の経時
変化の極性異方性をもつ強誘電体容量をメモリセル容量
とする場合には、Vsw,Vnsのうち経時変化の大き
いのはどちらで、どの程度の量の経時変化が存在するの
かについて評価し、注意深くVrefを設定しなければ
ならない。しかしもし強誘電体容量の残留分極値が極性
異方性をもたなければ、Vbsw,Vbnsの経時変化
について詳しく評価する作業は必要でなく、Vrefは
VbswとVbnsの中間電圧とすればよく、Vref
の設定が容易となる。残留分極値の経時変化を評価する
作業を省くことができるため、この種強誘電体メモリの
製造コストを低減できる。また、書き込まれたデータ読
み出し時の信号電圧と基準電圧とのマージン(Vbsw
−VrefとVref−Vbns)の経時変化を同等に
できるため、誤動作の可能性の低減にもつながり、製品
の信頼性を向上させることができる。
ち、Pb,Pdの経時変化が図17のように例えばPb
の方が、Pdより時間とともにより著しく減衰しやすい
といった傾向を指す。この傾向が生じるとΔPsw,Δ
Pnsの経時変化は図18のようにΔPswの方がΔP
nsよりも時間とともに著しく変化し、したがってVb
swはVbnsよりも時間経過とともにVrefに近づ
く傾向が強く現れる。もしVbswの方がVbnsより
も時間とともにVrefに近づく傾向が強ければ、基準
電圧Vrefは、VbswとVbnsの中間電圧より
も、変動の小さいVbnsに近い方が誤動作の可能性を
小さくすることができる。したがって残留分極値の経時
変化の極性異方性をもつ強誘電体容量をメモリセル容量
とする場合には、Vsw,Vnsのうち経時変化の大き
いのはどちらで、どの程度の量の経時変化が存在するの
かについて評価し、注意深くVrefを設定しなければ
ならない。しかしもし強誘電体容量の残留分極値が極性
異方性をもたなければ、Vbsw,Vbnsの経時変化
について詳しく評価する作業は必要でなく、Vrefは
VbswとVbnsの中間電圧とすればよく、Vref
の設定が容易となる。残留分極値の経時変化を評価する
作業を省くことができるため、この種強誘電体メモリの
製造コストを低減できる。また、書き込まれたデータ読
み出し時の信号電圧と基準電圧とのマージン(Vbsw
−VrefとVref−Vbns)の経時変化を同等に
できるため、誤動作の可能性の低減にもつながり、製品
の信頼性を向上させることができる。
【0016】したがって、本発明の解決すべき課題は、
残留分極値の経時変化に極性異方性のない強誘電体容量
を、容量の高集積化を阻害することなく作製することで
ある。
残留分極値の経時変化に極性異方性のない強誘電体容量
を、容量の高集積化を阻害することなく作製することで
ある。
【0017】なお、残留分極値の経時変化の極性異方性
については述べられていないが、集積化マルチバイブレ
ータにおいて、浮遊容量の存在に伴う容量値の非対称性
を回避するための本発明と類似の手段として、2つの同
質の容量の一方の容量の上部電極および他方の下部電極
を第1のトランジスタ、残りの電極を第2のトランジス
タに接続する方法が公開特許公報(A)昭和58−13
24に記載されているが、概念が記載されるのみで、メ
モリの高集積化にとって重要である構造上の工夫につい
ては何ら開示されていない。
については述べられていないが、集積化マルチバイブレ
ータにおいて、浮遊容量の存在に伴う容量値の非対称性
を回避するための本発明と類似の手段として、2つの同
質の容量の一方の容量の上部電極および他方の下部電極
を第1のトランジスタ、残りの電極を第2のトランジス
タに接続する方法が公開特許公報(A)昭和58−13
24に記載されているが、概念が記載されるのみで、メ
モリの高集積化にとって重要である構造上の工夫につい
ては何ら開示されていない。
【0018】本発明の目的は、高集積化メモリであって
も容量素子の残留分極値の経時変化の極性異方性のない
強誘電体容量および強誘電体メモリを提供することであ
る。
も容量素子の残留分極値の経時変化の極性異方性のない
強誘電体容量および強誘電体メモリを提供することであ
る。
【0019】
【課題を解決するための手段】本発明の強誘電体容量
は、強誘電体膜の一主面と対向する裏面の両面に電極が
配されてなる偶数個の強誘電体容量において、半数の前
記強誘電体容量の前記一主面に配された電極と残りの半
数の強誘電体容量の対向裏面に配された電極がショート
された構造を有する。
は、強誘電体膜の一主面と対向する裏面の両面に電極が
配されてなる偶数個の強誘電体容量において、半数の前
記強誘電体容量の前記一主面に配された電極と残りの半
数の強誘電体容量の対向裏面に配された電極がショート
された構造を有する。
【0020】前記強誘電体容量の一主面に配された電極
は、対向裏面に配された電極よりも小さい構造であっ
て、前記強誘電体容量の一主面に配された電極と他の容
量の対向裏面の電極との接続は、前記一主面と対向裏面
の重なりのない部分に形成されたコンタクトホールを通
じた配線層によって行われていてもよい。
は、対向裏面に配された電極よりも小さい構造であっ
て、前記強誘電体容量の一主面に配された電極と他の容
量の対向裏面の電極との接続は、前記一主面と対向裏面
の重なりのない部分に形成されたコンタクトホールを通
じた配線層によって行われていてもよい。
【0021】本発明の強誘電体メモリは、半導体基板上
に、複数のワード線、複数のビット線および複数のプレ
ート線が形成され、セルトランジスタと強誘電体容量素
子とからなる複数のメモリセルが、いずれかのワード
線、ビット線、プレート線に接続されて形成されている
強誘電体メモリにおいて、前記メモリセルの強誘電体容
量素子を構成する強誘電体容量として、前記構造の強誘
電体容量が用いられている。
に、複数のワード線、複数のビット線および複数のプレ
ート線が形成され、セルトランジスタと強誘電体容量素
子とからなる複数のメモリセルが、いずれかのワード
線、ビット線、プレート線に接続されて形成されている
強誘電体メモリにおいて、前記メモリセルの強誘電体容
量素子を構成する強誘電体容量として、前記構造の強誘
電体容量が用いられている。
【0022】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0023】図1は本発明の強誘電体容量の一実施形態
の等価回路図、図2は図1の強誘電体容量を示す単位メ
モリセルの等価回路図である。
の等価回路図、図2は図1の強誘電体容量を示す単位メ
モリセルの等価回路図である。
【0024】本実施形態の強誘電体メモリは、図1に示
すように、半導体基板上に形成された1つの電界効果ト
ランジスタTrに強誘電体容量素子Cfを接続した構造
を単位メモリセルMCとしたもので、強誘電体容量素子
Cfは、図2に示すように、大きさ、構造が同等の2つ
の強誘電体容量Cf1,Cf2の一方の上部電極6を他
方の下部電極4に接続した構造となっている。上部電極
6は下部電極4よりも小さくし、上部電極6と下部電極
4の接続は後述する実施例に示すように、上部電極6と
下部電極4の重なりのない部分に形成したコンタクトホ
ールを通じた配線層で接続される。この強誘電体容量素
子Cfでは一方の強誘電体容量の上部電極と他方の強誘
電体容量の下部電極を短絡させて1つの組とし、一方の
組を電界効果トランジスタTrに接続し、他方はプレー
ト線PLに接続する。また4個以上の偶数個の強誘電体
容量の半数の上部電極と残りの半数の下部電極を電気的
に短絡させ、短絡させた一方の電極の組を電界効果トラ
ンジスタTrに接続し、もう一方の組をプレート線PL
に接続してもよい。
すように、半導体基板上に形成された1つの電界効果ト
ランジスタTrに強誘電体容量素子Cfを接続した構造
を単位メモリセルMCとしたもので、強誘電体容量素子
Cfは、図2に示すように、大きさ、構造が同等の2つ
の強誘電体容量Cf1,Cf2の一方の上部電極6を他
方の下部電極4に接続した構造となっている。上部電極
6は下部電極4よりも小さくし、上部電極6と下部電極
4の接続は後述する実施例に示すように、上部電極6と
下部電極4の重なりのない部分に形成したコンタクトホ
ールを通じた配線層で接続される。この強誘電体容量素
子Cfでは一方の強誘電体容量の上部電極と他方の強誘
電体容量の下部電極を短絡させて1つの組とし、一方の
組を電界効果トランジスタTrに接続し、他方はプレー
ト線PLに接続する。また4個以上の偶数個の強誘電体
容量の半数の上部電極と残りの半数の下部電極を電気的
に短絡させ、短絡させた一方の電極の組を電界効果トラ
ンジスタTrに接続し、もう一方の組をプレート線PL
に接続してもよい。
【0025】図1に示すような構造の強誘電体容量素子
Cfでは残留分極値の経時変化には極性依存性が存在し
ない。それは以下のように説明される。
Cfでは残留分極値の経時変化には極性依存性が存在し
ない。それは以下のように説明される。
【0026】図1の強誘電体容量素子Cfは2つの強誘
電体容量によって構成されており、図2のように上部電
極が電界効果トランジスタTrに接続されている容量を
Cf1、下部電極が電界効果トランジスタに接続されて
いる容量をCf2と名付ける。
電体容量によって構成されており、図2のように上部電
極が電界効果トランジスタTrに接続されている容量を
Cf1、下部電極が電界効果トランジスタに接続されて
いる容量をCf2と名付ける。
【0027】強誘電体容量素子Cfに“1”を書き込む
ときには前述のように、ワード線WLにVccを印加
し、プレート線PLを接地し、ビット線BLに電圧Vc
cを印加してから0Vにする。この操作により、Cf1
の上部電極側にVccが加わるため、Cf1は残留分極
の絶対値Pbをもつ。一方、Cf2にはこの操作によ
り、下部電極側にVccが加わることになるので、Cf
2は残留分極の絶対値Pdをもつ。Cf1とCf2の容
量を構成する面積が等しければ、Cf1とCf2の上下
電極を交差接続した容量Cfの残留分極値の絶対値はP
bとPdの平均値、すなわち、(Pb+Pd)/2と考
えてよい。
ときには前述のように、ワード線WLにVccを印加
し、プレート線PLを接地し、ビット線BLに電圧Vc
cを印加してから0Vにする。この操作により、Cf1
の上部電極側にVccが加わるため、Cf1は残留分極
の絶対値Pbをもつ。一方、Cf2にはこの操作によ
り、下部電極側にVccが加わることになるので、Cf
2は残留分極の絶対値Pdをもつ。Cf1とCf2の容
量を構成する面積が等しければ、Cf1とCf2の上下
電極を交差接続した容量Cfの残留分極値の絶対値はP
bとPdの平均値、すなわち、(Pb+Pd)/2と考
えてよい。
【0028】強誘電体容量素子Cfに“0”を書き込む
ときにはワード線WLにVccを印加し、ビット線BL
を接地し、プレート線PLにVccを印加してから0V
にする。この操作により、Cf1の下部電極側にVcc
が加わることになるので、Cf1は残留分極値の絶対値
Pdをもつ。一方、Cf2にはこの操作により上部電極
側にVccが加わることになるので、Cf2は残留分極
値の絶対値Pbをもつ。したがって“0”を書き込むと
きには、Cfの残留分極値の絶対値はPbとPdの平
均、すなわち(Pb+Pd)/2と考えてよい。
ときにはワード線WLにVccを印加し、ビット線BL
を接地し、プレート線PLにVccを印加してから0V
にする。この操作により、Cf1の下部電極側にVcc
が加わることになるので、Cf1は残留分極値の絶対値
Pdをもつ。一方、Cf2にはこの操作により上部電極
側にVccが加わることになるので、Cf2は残留分極
値の絶対値Pbをもつ。したがって“0”を書き込むと
きには、Cfの残留分極値の絶対値はPbとPdの平
均、すなわち(Pb+Pd)/2と考えてよい。
【0029】以上から、強誘電体容量素子Cfに“1”
を書き込んだ場合でも、“0”を書き込んだ場合でも、
残留分極値の絶対値は(Pb+Pd)/2と考えてよ
く、強誘電体薄膜の不均質性等に起因して、PbとPd
の経時変化が異なっていたとしても、Cfの残留分極値
の絶対値の平均値は印加電圧極性依存性をもたない。こ
のため、書き込まれたデータの“1”,“0”を判定す
る際の基準電圧Verfの設定にあたり、残留分極値の
経時変化の極性依存性の評価を行う必要がなく、Ver
fの設定が容易となる。
を書き込んだ場合でも、“0”を書き込んだ場合でも、
残留分極値の絶対値は(Pb+Pd)/2と考えてよ
く、強誘電体薄膜の不均質性等に起因して、PbとPd
の経時変化が異なっていたとしても、Cfの残留分極値
の絶対値の平均値は印加電圧極性依存性をもたない。こ
のため、書き込まれたデータの“1”,“0”を判定す
る際の基準電圧Verfの設定にあたり、残留分極値の
経時変化の極性依存性の評価を行う必要がなく、Ver
fの設定が容易となる。
【0030】図1では、2個の強誘電体容量の一方の上
部電極と他方の下部電極を電気的に短絡させた構造の強
誘電体容量を示したが、4個以上の偶数個の強誘電体容
量の半数の上部電極と残りの半数の下部電極を電気的に
短絡させた構造の強誘電体容量を用いても、同じ作用が
得られる。
部電極と他方の下部電極を電気的に短絡させた構造の強
誘電体容量を示したが、4個以上の偶数個の強誘電体容
量の半数の上部電極と残りの半数の下部電極を電気的に
短絡させた構造の強誘電体容量を用いても、同じ作用が
得られる。
【0031】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0032】図3は本発明の強誘電体容量の第1実施例
の等価回路図、図4は図3の強誘電体容量の一部断面平
面図、図5(a)は図4のA−A線縦断面図、図5
(b)は図4のB−B線縦断面図である。
の等価回路図、図4は図3の強誘電体容量の一部断面平
面図、図5(a)は図4のA−A線縦断面図、図5
(b)は図4のB−B線縦断面図である。
【0033】図3に示すように、単位メモリセルMCは
電界効果トランジスタTrと強誘電体容量Cfで構成さ
れ、強誘電体容量Cfは2つの強誘電体容量Cf1,C
f2で構成され、強誘電体容量Cf1の上部電極と強誘
電体容量Cf2の下部電極、強誘電体Cf1の下部電極
と強誘電体容量Cf2の上部電極はそれぞれ接続されて
いる。強誘電体容量Cf1の下部電極はプレート線PL
に接続され、電界効果トランジスタTrはビット線BL
に接続され、電界効果トランジスタTrのゲートはワー
ド線WLに接続されている。
電界効果トランジスタTrと強誘電体容量Cfで構成さ
れ、強誘電体容量Cfは2つの強誘電体容量Cf1,C
f2で構成され、強誘電体容量Cf1の上部電極と強誘
電体容量Cf2の下部電極、強誘電体Cf1の下部電極
と強誘電体容量Cf2の上部電極はそれぞれ接続されて
いる。強誘電体容量Cf1の下部電極はプレート線PL
に接続され、電界効果トランジスタTrはビット線BL
に接続され、電界効果トランジスタTrのゲートはワー
ド線WLに接続されている。
【0034】図4および図5(a),(b)は図3の等
価回路を半導体基板上で実現するレイアウトを示してい
る。強誘電体容量Cf1の下部電極4と強誘電体容量C
f2の上部電極6はコンタクトホール2を通じてAl配
線3により接続されており、強誘電体容量Cf1の上部
電極6と強誘電体容量Cf2の下部電極4はコンタクト
ホール2を通じてAl配線3により接続されている。ま
た。強誘電体容量Cf1の上部電極6および強誘電体容
量Cf2の下部電極4はコンタクトホール2を通じて、
電界効果トランジスタの拡散層1とAl配線3により接
続されている。強誘電体容量の上部電極6、下部電極4
はPtで構成されている。強誘電体薄膜5としては、P
ZT(PbZrx Ti(1-x) O3 )が用いられている。
価回路を半導体基板上で実現するレイアウトを示してい
る。強誘電体容量Cf1の下部電極4と強誘電体容量C
f2の上部電極6はコンタクトホール2を通じてAl配
線3により接続されており、強誘電体容量Cf1の上部
電極6と強誘電体容量Cf2の下部電極4はコンタクト
ホール2を通じてAl配線3により接続されている。ま
た。強誘電体容量Cf1の上部電極6および強誘電体容
量Cf2の下部電極4はコンタクトホール2を通じて、
電界効果トランジスタの拡散層1とAl配線3により接
続されている。強誘電体容量の上部電極6、下部電極4
はPtで構成されている。強誘電体薄膜5としては、P
ZT(PbZrx Ti(1-x) O3 )が用いられている。
【0035】次に、図4,5に示す構造のメモリセルの
製造工程を説明する。
製造工程を説明する。
【0036】半導体基板10上に電界効果トランジスタ
を作製し、この電界効果トランジスタ上に絶縁膜として
SiO2 膜8を堆積させる。その上に下部電極4として
Ptを成膜してからゾル−ゲル法により、強誘電体膜5
としてPZT薄膜を成膜する。そしてイオンミリング法
によってPZTと下部電極4を加工したのち、その上に
上部電極6としてPtを成膜し、さらにイオンミリング
法により、Pt/PZT/Ptをエッチングして、Pt
/PZT/Ptで構成される強誘電体容量Cf1,Cf
2を作製する。強誘電体容量作製後、絶縁膜としてSi
O2 膜を堆積させた後、このSiO2 膜にコンタクトホ
ール2を形成してから、配線層3のAlを堆積させ、配
線加工を行う。
を作製し、この電界効果トランジスタ上に絶縁膜として
SiO2 膜8を堆積させる。その上に下部電極4として
Ptを成膜してからゾル−ゲル法により、強誘電体膜5
としてPZT薄膜を成膜する。そしてイオンミリング法
によってPZTと下部電極4を加工したのち、その上に
上部電極6としてPtを成膜し、さらにイオンミリング
法により、Pt/PZT/Ptをエッチングして、Pt
/PZT/Ptで構成される強誘電体容量Cf1,Cf
2を作製する。強誘電体容量作製後、絶縁膜としてSi
O2 膜を堆積させた後、このSiO2 膜にコンタクトホ
ール2を形成してから、配線層3のAlを堆積させ、配
線加工を行う。
【0037】図5(a)に示すように、強誘電体容量C
f1と強誘電体容量Cf2の上下電極6,4、強誘電体
薄膜5は同一面内に存在しており、Cf1,Cf2の上
下電極形成プロセス、強誘電体薄膜の成膜プロセスは同
時に行われている。このため、強誘電体容量Cf1と強
誘電体容量Cf2の面積を同一とすれば、両者の分極特
性は全く同一であると考えられ、一方の上部電極6と他
方の下部電極4を電気的に短絡させれば、合成された容
量の残留分極値の平均値の経時変化に印加電圧極性依存
性は見られない。
f1と強誘電体容量Cf2の上下電極6,4、強誘電体
薄膜5は同一面内に存在しており、Cf1,Cf2の上
下電極形成プロセス、強誘電体薄膜の成膜プロセスは同
時に行われている。このため、強誘電体容量Cf1と強
誘電体容量Cf2の面積を同一とすれば、両者の分極特
性は全く同一であると考えられ、一方の上部電極6と他
方の下部電極4を電気的に短絡させれば、合成された容
量の残留分極値の平均値の経時変化に印加電圧極性依存
性は見られない。
【0038】図6は本発明の強誘電体容量の第2実施例
の縦断面図を示している。
の縦断面図を示している。
【0039】この強誘電体Cf11 およびCf21 で
は、上部電極6の材料としてPtではなく、RuO2 を
用い、また強誘電体容量Cf11 およびCf21 と電界
効果トランジスタ拡散層1との接続を、拡散層1上に形
成したコンタクトプラグ(材料はpoly−Si)7を
通じて下部電極4に対して行っている点が、上部電極6
に対して行っている第1実施例と異なっている。上部電
極6と下部電極4との接続関係は第1実施例と同様であ
り、作用効果も同様である。
は、上部電極6の材料としてPtではなく、RuO2 を
用い、また強誘電体容量Cf11 およびCf21 と電界
効果トランジスタ拡散層1との接続を、拡散層1上に形
成したコンタクトプラグ(材料はpoly−Si)7を
通じて下部電極4に対して行っている点が、上部電極6
に対して行っている第1実施例と異なっている。上部電
極6と下部電極4との接続関係は第1実施例と同様であ
り、作用効果も同様である。
【0040】本実施形態の強誘電体容量およびこれを構
造要素とした強誘電体メモリは、強誘電体容量の一方の
上部電極と他方の下部電極を電気的に短絡させているの
で、残留分極値の経時変化の極性依存性がなく、製作時
の極性依存性の評価作業の必要性がなくなり、製造コス
トが低減するとともに、メモリの誤動作のおそれが少な
くなり、信頼性が向上する。
造要素とした強誘電体メモリは、強誘電体容量の一方の
上部電極と他方の下部電極を電気的に短絡させているの
で、残留分極値の経時変化の極性依存性がなく、製作時
の極性依存性の評価作業の必要性がなくなり、製造コス
トが低減するとともに、メモリの誤動作のおそれが少な
くなり、信頼性が向上する。
【0041】
【発明の効果】以上説明したように本発明は、強誘導体
容量の一方の上部電極と他方の下部電極を電気的にショ
ートすることにより、強誘電体メモリの製造時に、読み
出したデータ判定のための基準電圧設定に当たって利用
する2つの記憶状態の経時変化の特性の違いを評価する
作業の必要がなくなって、製造コストが低減するととも
に、2つの記憶状態の経時変化の特性が同等にできるの
で、読み出し時の信号電圧マージンの経時変化を同等に
できるため、強誘電体メモリの誤動作の可能性が低減
し、製品の信頼性が向上するという効果がある。
容量の一方の上部電極と他方の下部電極を電気的にショ
ートすることにより、強誘電体メモリの製造時に、読み
出したデータ判定のための基準電圧設定に当たって利用
する2つの記憶状態の経時変化の特性の違いを評価する
作業の必要がなくなって、製造コストが低減するととも
に、2つの記憶状態の経時変化の特性が同等にできるの
で、読み出し時の信号電圧マージンの経時変化を同等に
できるため、強誘電体メモリの誤動作の可能性が低減
し、製品の信頼性が向上するという効果がある。
【図1】本発明の強誘電体容量の一実施形態の等価回路
図である。
図である。
【図2】図1の強誘電体容量を示す単位メモリセルの等
価回路図である。
価回路図である。
【図3】本発明の強誘電体容量の第1実施例の等価回路
図である。
図である。
【図4】図3の強誘電体容量の一部断面平面図である。
【図5】(a)は図4のA−A線縦断面図。(b)は図
4のB−B線縦断面図。
4のB−B線縦断面図。
【図6】本発明の強誘電体容量の第2実施例の縦断面図
である。
である。
【図7】強誘電体単位メモリの従来例の縦断面図であ
る。
る。
【図8】図7の単位メモリセルの等価回路図である。
【図9】強誘電体メモリの等価回路図である。
【図10】強誘電体の分極特性の説明図である。
【図11】本発明が解決しようとする課題を説明するた
めの回路図である。
めの回路図である。
【図12】強誘電体の分極特性の説明図である。
【図13】強誘電体の分極特性の説明図である。
【図14】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図15】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図16】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図17】強誘電体の分極特性の経時変化を説明する図
である。
である。
【図18】強誘電体の分極特性の経時変化を説明する図
である。
である。
1 拡散層 2 コンタクトホール 3 Al配線 4 下部電極 5 強誘電体薄膜 6 上部電極 7 コンタクトプラグ 8 SiO2 膜 10 p型Si基板 BL ビット線 Cf 強誘電体容量素子 Cf1,Cf2,Cf11 ,Cf21 強誘電体容量 MC 単位メモリセル Tr 電界効果トランジスタ PL プレート線 WL ワード線
Claims (3)
- 【請求項1】 強誘電体膜の一主面と対向する裏面の両
面に電極が配されてなる偶数個の強誘電体容量におい
て、半数の前記強誘電体容量の前記一主面に配された電
極と残りの半数の強誘電体容量の対向裏面に配された電
極がショートされた構造を有する強誘電体容量。 - 【請求項2】 前記強誘電体容量の一主面に配された電
極は、対向裏面に配された電極よりも小さい構造であっ
て、前記強誘電体容量の一主面に配された電極と他の容
量の対向裏面の電極との接続は、前記一主面と対向裏面
の重なりのない部分に形成されたコンタクトホールを通
じた配線層によって行われている請求項1記載の強誘電
体容量。 - 【請求項3】 半導体基板上に、複数のワード線、複数
のビット線および複数のプレート線が形成され、セルト
ランジスタと強誘電体容量素子とからなる複数のメモリ
セルが、いずれかのワード線、ビット線、プレート線に
接続されて形成されている強誘電体メモリにおいて、前
記メモリセルの強誘電体容量素子を構成する強誘電体容
量として、前記請求項1または請求項2の強誘電体容量
が用いられたことを特徴とする強誘電体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9156983A JPH118354A (ja) | 1997-06-13 | 1997-06-13 | 強誘電体容量および強誘電体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9156983A JPH118354A (ja) | 1997-06-13 | 1997-06-13 | 強誘電体容量および強誘電体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH118354A true JPH118354A (ja) | 1999-01-12 |
Family
ID=15639615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9156983A Pending JPH118354A (ja) | 1997-06-13 | 1997-06-13 | 強誘電体容量および強誘電体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH118354A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000058768A (ja) * | 1998-08-04 | 2000-02-25 | Matsushita Electron Corp | 強誘電体メモリ装置 |
US6433377B1 (en) | 2001-09-07 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Chain RAM and method for fabricating the same |
KR100349687B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 및 그의 제조 방법 |
JP2004200637A (ja) * | 2002-12-18 | 2004-07-15 | Corban Concepts Inc | 強誘電体メモリ |
JP2006522464A (ja) * | 2003-04-09 | 2006-09-28 | ニューポート・ファブ・リミテッド・ライアビリティ・カンパニー・ドゥーイング・ビジネス・アズ・ジャズ・セミコンダクター | 半導体ダイにおける、電圧依存性が低減した高密度複合mimキャパシタ |
JP2015049919A (ja) * | 2013-09-03 | 2015-03-16 | 富士通セミコンダクター株式会社 | メモリセル、メモリ及び半導体装置 |
CN104759547A (zh) * | 2014-01-07 | 2015-07-08 | 江苏大洋精锻有限公司 | 一种冲头喷淋装置 |
-
1997
- 1997-06-13 JP JP9156983A patent/JPH118354A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000058768A (ja) * | 1998-08-04 | 2000-02-25 | Matsushita Electron Corp | 強誘電体メモリ装置 |
KR100349687B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 및 그의 제조 방법 |
US6433377B1 (en) | 2001-09-07 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Chain RAM and method for fabricating the same |
JP2004200637A (ja) * | 2002-12-18 | 2004-07-15 | Corban Concepts Inc | 強誘電体メモリ |
JP2006522464A (ja) * | 2003-04-09 | 2006-09-28 | ニューポート・ファブ・リミテッド・ライアビリティ・カンパニー・ドゥーイング・ビジネス・アズ・ジャズ・セミコンダクター | 半導体ダイにおける、電圧依存性が低減した高密度複合mimキャパシタ |
JP2015049919A (ja) * | 2013-09-03 | 2015-03-16 | 富士通セミコンダクター株式会社 | メモリセル、メモリ及び半導体装置 |
CN104759547A (zh) * | 2014-01-07 | 2015-07-08 | 江苏大洋精锻有限公司 | 一种冲头喷淋装置 |
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