JP3526854B1 - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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Abstract
【要約】
【課題】 一部に書き換えのできないメモリ素子の群を
備えた強誘電体メモリ装置を提供することにある。 【解決手段】 インプリント特性が大きい第１種の強誘
電体メモリ素子ＭＣ１の群と、インプリント特性が小さ
い第２種の強誘電体メモリ素子ＭＣ２の群とを備える。
第１種の強誘電体メモリ素子ＭＣ１は、例えば下部電極
２４の下面に接触する密着層２５が酸化チタンで形成さ
れており、第２種の強誘電体メモリ素子ＭＣ２は、下部
電極２４の下面に接触する密着層２６が酸化タンタルで
形成されている。
備えた強誘電体メモリ装置を提供することにある。 【解決手段】 インプリント特性が大きい第１種の強誘
電体メモリ素子ＭＣ１の群と、インプリント特性が小さ
い第２種の強誘電体メモリ素子ＭＣ２の群とを備える。
第１種の強誘電体メモリ素子ＭＣ１は、例えば下部電極
２４の下面に接触する密着層２５が酸化チタンで形成さ
れており、第２種の強誘電体メモリ素子ＭＣ２は、下部
電極２４の下面に接触する密着層２６が酸化タンタルで
形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体メモリ
装置に関し、特に通常の電圧では書き換えができない状
態にし得るメモリ素子の群を含む強誘電体メモリ装置に
関する。この発明はまたそのような強誘電体メモリ装置
の製造方法に関する。
装置に関し、特に通常の電圧では書き換えができない状
態にし得るメモリ素子の群を含む強誘電体メモリ装置に
関する。この発明はまたそのような強誘電体メモリ装置
の製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリ装置として下記の特許文
献１に記載されたものが知られている。また強誘電体メ
モリ素子の特性については、下記の非特許文献１に記載
されている。
献１に記載されたものが知られている。また強誘電体メ
モリ素子の特性については、下記の非特許文献１に記載
されている。
【０００３】
【特許文献１】特開２００１−９４０６５号公報
【非特許文献１】日本応用物理論文誌、第３４巻（１９
９５）、第５０９６乃至５０９９頁、パート１、第９Ｂ
号、１９９５年９月（Jpn.J.Appl.Phys.Vol.34(1995) p
p.5096-5099, Part 1, No. 9B, September 1995）
９５）、第５０９６乃至５０９９頁、パート１、第９Ｂ
号、１９９５年９月（Jpn.J.Appl.Phys.Vol.34(1995) p
p.5096-5099, Part 1, No. 9B, September 1995）
【０００４】強誘電体材料は、電界によって反転可能で
あること、電界をゼロに戻しても、一定の値（残留分
極）を持つことから、強誘電体材料をキャパシタの誘電
体として用いた強誘電体メモリが不揮発性メモリとして
実用化されている。
あること、電界をゼロに戻しても、一定の値（残留分
極）を持つことから、強誘電体材料をキャパシタの誘電
体として用いた強誘電体メモリが不揮発性メモリとして
実用化されている。
【０００５】
【発明が解決しようとする課題】強誘電体メモリは、一
般には、書き換え可能なメモリとして、ユーザデータな
ど可変のデータの記憶のために用いられる。しかし、マ
イクロコントローラに内蔵して用いられるメモリの場
合、コンピュータプログラムのような固定データの保存
のために、書き換えのできないメモリも必要であり、一
部に書き換えの可能な領域を有するとともに、他の一部
に書き換えのできない領域を有する強誘電体メモリが望
まれていた。
般には、書き換え可能なメモリとして、ユーザデータな
ど可変のデータの記憶のために用いられる。しかし、マ
イクロコントローラに内蔵して用いられるメモリの場
合、コンピュータプログラムのような固定データの保存
のために、書き換えのできないメモリも必要であり、一
部に書き換えの可能な領域を有するとともに、他の一部
に書き換えのできない領域を有する強誘電体メモリが望
まれていた。
【０００６】そこで、本発明の目的は、一部に書き換え
のできないメモリ素子の群を備えた強誘電体メモリ装置
を提供することにある。
のできないメモリ素子の群を備えた強誘電体メモリ装置
を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、所定のインプ
リント特性を有する第１強誘電体膜を用いた第１強誘電
体メモリ素子と、前記第１強誘電体膜が有するインプリ
ント特性よりも小さいインプリント特性を有する第２強
誘電体膜を用いた第２強誘電体メモリ素子とを備えた強
誘電体メモリ装置であって、前記第１強誘電体メモリ素
子は、該第１強誘電体メモリ素子の下部電極の下面に接
触し、前記第１強誘電体膜を構成する元素以外の元素を
含んでなる第１密着層を有し、前記第２強誘電体メモリ
素子は、該第２強誘電体メモリ素子の下部電極の下面に
接触し、前記第２強誘電体膜を構成する元素を含んでな
る第２密着層を有することを特徴とする強誘電体メモリ
装置を提供するものである。
リント特性を有する第１強誘電体膜を用いた第１強誘電
体メモリ素子と、前記第１強誘電体膜が有するインプリ
ント特性よりも小さいインプリント特性を有する第２強
誘電体膜を用いた第２強誘電体メモリ素子とを備えた強
誘電体メモリ装置であって、前記第１強誘電体メモリ素
子は、該第１強誘電体メモリ素子の下部電極の下面に接
触し、前記第１強誘電体膜を構成する元素以外の元素を
含んでなる第１密着層を有し、前記第２強誘電体メモリ
素子は、該第２強誘電体メモリ素子の下部電極の下面に
接触し、前記第２強誘電体膜を構成する元素を含んでな
る第２密着層を有することを特徴とする強誘電体メモリ
装置を提供するものである。
【０００８】
【発明の実施の形態】図１は、本発明の一実施の形態の
強誘電体メモリ装置のメモリセルアレイの全体的構成を
示す平面図である。図示のようにこの実施の形態のメモ
リ装置のメモリセルアレイＭＡは、第１の領域Ｒ１と第
２の領域Ｒ２とを有する。第１の領域Ｒ１には、複数の
第１種の強誘電体メモリ素子の群が形成されており、第
２の領域Ｒ２には、複数の第２の強誘電体メモリ素子の
群が形成されている。
強誘電体メモリ装置のメモリセルアレイの全体的構成を
示す平面図である。図示のようにこの実施の形態のメモ
リ装置のメモリセルアレイＭＡは、第１の領域Ｒ１と第
２の領域Ｒ２とを有する。第１の領域Ｒ１には、複数の
第１種の強誘電体メモリ素子の群が形成されており、第
２の領域Ｒ２には、複数の第２の強誘電体メモリ素子の
群が形成されている。
【０００９】図２は、第１の領域Ｒ１に形成された第１
種の強誘電体メモリ素子ＭＣ１の断面図であり、図３
は、第２の領域Ｒ２に形成された第２種の強誘電体メモ
リ素子ＭＣ２の断面図である。
種の強誘電体メモリ素子ＭＣ１の断面図であり、図３
は、第２の領域Ｒ２に形成された第２種の強誘電体メモ
リ素子ＭＣ２の断面図である。
【００１０】図２に示すように、第１種の強誘電体メモ
リ素子ＭＣ１は、強誘電体キャパシタ２０と、ＭＯＳＦ
ＥＴ３０とを含む。強誘電体キャパシタ２０は、強誘電
体膜２２と、その上に位置する上部電極２３と、その下
に位置する下部電極２４とを含む。
リ素子ＭＣ１は、強誘電体キャパシタ２０と、ＭＯＳＦ
ＥＴ３０とを含む。強誘電体キャパシタ２０は、強誘電
体膜２２と、その上に位置する上部電極２３と、その下
に位置する下部電極２４とを含む。
【００１１】ＭＯＳＦＥＴ３０は、シリコン基板１０の
表面に形成されたドレイン３２及びソース３３と、これ
らの間に位置するチャンネル領域３４と、チャンネル領
域３４の上に順次配置されたゲート絶縁膜３５及びチャ
ンネル電極３６とを含む。ＭＯＳＦＥＴ３０は、他の素
子例えば同様のＭＯＳＦＥＴから素子分離膜３８により
分離されている。
表面に形成されたドレイン３２及びソース３３と、これ
らの間に位置するチャンネル領域３４と、チャンネル領
域３４の上に順次配置されたゲート絶縁膜３５及びチャ
ンネル電極３６とを含む。ＭＯＳＦＥＴ３０は、他の素
子例えば同様のＭＯＳＦＥＴから素子分離膜３８により
分離されている。
【００１２】基板１０、素子分離膜３８、ゲート電極３
６を覆うように第１の層間絶縁膜４１が配置され、その
上に例えばシリコン酸化膜（ＳｉＯ２）で構成される第
２の層間絶縁膜４４が配置されている。第２の層間絶縁
膜４４は例えばシリコン酸化膜（ＳｉＯ２）で形成され
ている。第１の層間絶縁層４１を貫通するように形成さ
れたコンタクトプラグ４２及び４３の下端がそれぞれド
レイン３２及びソース３３に接続されている。コンタク
トプラグ４２及び４３は例えばタングステンで形成され
ている。
６を覆うように第１の層間絶縁膜４１が配置され、その
上に例えばシリコン酸化膜（ＳｉＯ２）で構成される第
２の層間絶縁膜４４が配置されている。第２の層間絶縁
膜４４は例えばシリコン酸化膜（ＳｉＯ２）で形成され
ている。第１の層間絶縁層４１を貫通するように形成さ
れたコンタクトプラグ４２及び４３の下端がそれぞれド
レイン３２及びソース３３に接続されている。コンタク
トプラグ４２及び４３は例えばタングステンで形成され
ている。
【００１３】第２の層間絶縁膜４４に上に第１の密着層
２５が形成されており、この第１の密着層２５の上に、
上記した強誘電体キャパシタ２０の下部電極２４が形成
されている。上部電極２３の上には、第３の層間絶縁膜
４５が配置され、その上に第１メタル配線層４６が配置
され、その上にメタル層間絶縁膜４７が配置され、その
上に図示しない第２メタル配線層が配置されている。
２５が形成されており、この第１の密着層２５の上に、
上記した強誘電体キャパシタ２０の下部電極２４が形成
されている。上部電極２３の上には、第３の層間絶縁膜
４５が配置され、その上に第１メタル配線層４６が配置
され、その上にメタル層間絶縁膜４７が配置され、その
上に図示しない第２メタル配線層が配置されている。
【００１４】第１のメタル配線層４６は一部が絶縁膜４
４及び４５を貫通してコンタクトプラグ４２及び４３の
上端に接続されている。第１のメタル配線層４６は、ま
た、強誘電体膜２２を貫通するコンタクトホール２８
（図８（ｂ））を介して延び、下部電極２４にコンタク
トしている。第１のメタル配線層４６のうち、コンタク
トプラグ４２を介してドレイン１２に接続された部分が
ビットライン（ＢＬ）を構成する。第１のメタル配線層
４６のうち、下部電極２４に接続された部分がプレート
ライン（ＰＬ）を構成する。ゲート電極３６は図示しな
い第２のメタル配線層に接続されている。この第２のメ
タル配線層が、後述の図５のワードラインＷＬを構成す
る。
４及び４５を貫通してコンタクトプラグ４２及び４３の
上端に接続されている。第１のメタル配線層４６は、ま
た、強誘電体膜２２を貫通するコンタクトホール２８
（図８（ｂ））を介して延び、下部電極２４にコンタク
トしている。第１のメタル配線層４６のうち、コンタク
トプラグ４２を介してドレイン１２に接続された部分が
ビットライン（ＢＬ）を構成する。第１のメタル配線層
４６のうち、下部電極２４に接続された部分がプレート
ライン（ＰＬ）を構成する。ゲート電極３６は図示しな
い第２のメタル配線層に接続されている。この第２のメ
タル配線層が、後述の図５のワードラインＷＬを構成す
る。
【００１５】強誘電体膜２２は、例えばＳｒＢｉ２Ｔａ
２Ｏ９で形成されており、その厚さは例えば２５０乃至
３００ｎｍ程度である。上部電極２３は、白金（Ｐｔ）
で形成されており、その厚さは例えば２００ｎｍ程度で
ある。下部電極２４も同様に、白金（Ｐｔ）で形成され
ており、その厚さは例えば２００ｎｍ程度である。
２Ｏ９で形成されており、その厚さは例えば２５０乃至
３００ｎｍ程度である。上部電極２３は、白金（Ｐｔ）
で形成されており、その厚さは例えば２００ｎｍ程度で
ある。下部電極２４も同様に、白金（Ｐｔ）で形成され
ており、その厚さは例えば２００ｎｍ程度である。
【００１６】第１の密着層（第１の下地層）２５は、例
えば酸化チタン（ＴｉＯｘ（ＴｉＯ ２、ＴｉＯ３な
ど））で形成されており、その厚さは約４０乃至１００
ｎｍであるのが好ましく、例えば約８０ｎｍとされる。
第１の密着層２５は、下部電極２４を絶縁膜４４に密着
させるため、絶縁膜４４と下部電極２４との間に介在し
て設けられている。これは、下部電極２４を構成する白
金（Ｐｔ）が高温でも安定であり、通常その下に位置す
る絶縁膜４４を構成する酸化シリコンとの密着性が悪い
ためである。本実施の形態では、第１の密着層２５はま
た、後述するようにインプリント特性を大きくするため
に用いられている。ここで、本実施形態における第１の
密着層（第１の下地層）２５は、例えば、第１の密着層
２５上に形成される第１種の強誘電体キャパシタＭＣ１
の強誘電体膜２２（ＳＢＴ）を構成する元素（タンタル
（Ｔａ））以外の元素（チタン（Ｔｉ））を有する膜
（酸化チタン（ＴｉＯｘ））により形成されている。
えば酸化チタン（ＴｉＯｘ（ＴｉＯ ２、ＴｉＯ３な
ど））で形成されており、その厚さは約４０乃至１００
ｎｍであるのが好ましく、例えば約８０ｎｍとされる。
第１の密着層２５は、下部電極２４を絶縁膜４４に密着
させるため、絶縁膜４４と下部電極２４との間に介在し
て設けられている。これは、下部電極２４を構成する白
金（Ｐｔ）が高温でも安定であり、通常その下に位置す
る絶縁膜４４を構成する酸化シリコンとの密着性が悪い
ためである。本実施の形態では、第１の密着層２５はま
た、後述するようにインプリント特性を大きくするため
に用いられている。ここで、本実施形態における第１の
密着層（第１の下地層）２５は、例えば、第１の密着層
２５上に形成される第１種の強誘電体キャパシタＭＣ１
の強誘電体膜２２（ＳＢＴ）を構成する元素（タンタル
（Ｔａ））以外の元素（チタン（Ｔｉ））を有する膜
（酸化チタン（ＴｉＯｘ））により形成されている。
【００１７】図３に示すように、第２種の強誘電体メモ
リ素子ＭＣ２は、第１種の強誘電体メモリ素子ＭＣ１と
略同様に構成されているが、第１の密着層２５と、下部
電極２４との間に第２の密着層（第２の下地層）２６が
介在している点で異なる。第２の密着層２６は例えば酸
化タンタル（ＴａＯｘ（ＴａＯ２、Ｔａ２Ｏ５など））
で形成され、その厚さは約２０乃至１００ｎｍであるの
が好ましく、例えば約５０ｎｍとされる。第２の密着層
２６も、第１の密着層２５と同様、下部電極２４を密着
させる働きがあるが、本実施の形態では後述のように、
第１の密着層２５の、インプリント特性を大きくする作
用が強誘電体膜２２に及ぶのを防ぐために設けられてい
る。
リ素子ＭＣ２は、第１種の強誘電体メモリ素子ＭＣ１と
略同様に構成されているが、第１の密着層２５と、下部
電極２４との間に第２の密着層（第２の下地層）２６が
介在している点で異なる。第２の密着層２６は例えば酸
化タンタル（ＴａＯｘ（ＴａＯ２、Ｔａ２Ｏ５など））
で形成され、その厚さは約２０乃至１００ｎｍであるの
が好ましく、例えば約５０ｎｍとされる。第２の密着層
２６も、第１の密着層２５と同様、下部電極２４を密着
させる働きがあるが、本実施の形態では後述のように、
第１の密着層２５の、インプリント特性を大きくする作
用が強誘電体膜２２に及ぶのを防ぐために設けられてい
る。
【００１８】本実施形態において、第１の密着層２５
は、例えば、第１の密着層２５上に形成される第１種の
強誘電体キャパシタＭＣ１の強誘電体膜２２（ＳＢＴ）
を構成する元素（タンタル（Ｔａ））以外の元素（チタ
ン（Ｔｉ））を有する膜（酸化チタン（ＴｉＯｘ））に
より形成され、第２の密着層２６は、例えば、第２の密
着層２６上に形成される第２種の強誘電体キャパシタＭ
Ｃ２の強誘電体膜２２（ＳＢＴ）を構成する元素（タン
タル（Ｔａ））を含有する膜（酸化タンタル（Ｔａ
Ｏｘ））により形成されている。第１の密着層２５に直
接接した第１種の強誘電体キャパシタＭＣ１の強誘電体
膜２２には、強誘電体キャパシタ形成工程において、第
１の密着層２５に含まれていたＴｉが強誘電体膜２２中
に拡散される。結果として、例えば、ＳＢＴ等により構
成された強誘電体膜中に構成元素とは異なるＴｉが含有
されることとなり、ＳＢＴの強誘電体膜の分極特性は劣
化する。この第１種の強誘電体メモリの強誘電体膜にお
ける分極特性の劣化に伴い、第１種の強誘電体メモリの
インプリント特性は大きくなり、データ書込み後の分極
方向も反転し難くなる。
は、例えば、第１の密着層２５上に形成される第１種の
強誘電体キャパシタＭＣ１の強誘電体膜２２（ＳＢＴ）
を構成する元素（タンタル（Ｔａ））以外の元素（チタ
ン（Ｔｉ））を有する膜（酸化チタン（ＴｉＯｘ））に
より形成され、第２の密着層２６は、例えば、第２の密
着層２６上に形成される第２種の強誘電体キャパシタＭ
Ｃ２の強誘電体膜２２（ＳＢＴ）を構成する元素（タン
タル（Ｔａ））を含有する膜（酸化タンタル（Ｔａ
Ｏｘ））により形成されている。第１の密着層２５に直
接接した第１種の強誘電体キャパシタＭＣ１の強誘電体
膜２２には、強誘電体キャパシタ形成工程において、第
１の密着層２５に含まれていたＴｉが強誘電体膜２２中
に拡散される。結果として、例えば、ＳＢＴ等により構
成された強誘電体膜中に構成元素とは異なるＴｉが含有
されることとなり、ＳＢＴの強誘電体膜の分極特性は劣
化する。この第１種の強誘電体メモリの強誘電体膜にお
ける分極特性の劣化に伴い、第１種の強誘電体メモリの
インプリント特性は大きくなり、データ書込み後の分極
方向も反転し難くなる。
【００１９】これに対し、第２種の強誘電体キャパシタ
ＭＣ２は、強誘電体膜２２（ＳＢＴ）を構成する元素
（タンタル（Ｔａ））を含有する膜により形成された第
２の密着層２６を介して、第１の密着層２５上に形成さ
れている。そのため、強誘電体キャパシタ形成工程にお
いて、第２の密着層２６を構成する元素であるＴａが、
接触している第２種の強誘電体キャパシタＭＣ２の強誘
電体膜２２へ拡散されるものの、ＳＢＴよりなる強誘電
体膜に予め含有されている元素であるため、第２種の強
誘電体メモリの強誘電体膜の分極特性を劣化させる恐れ
は少ない。つまり、第２の密着層２６は、下層の第１の
密着層２５による強誘電体膜の分極特性の劣化を防ぐ働
きをしている。
ＭＣ２は、強誘電体膜２２（ＳＢＴ）を構成する元素
（タンタル（Ｔａ））を含有する膜により形成された第
２の密着層２６を介して、第１の密着層２５上に形成さ
れている。そのため、強誘電体キャパシタ形成工程にお
いて、第２の密着層２６を構成する元素であるＴａが、
接触している第２種の強誘電体キャパシタＭＣ２の強誘
電体膜２２へ拡散されるものの、ＳＢＴよりなる強誘電
体膜に予め含有されている元素であるため、第２種の強
誘電体メモリの強誘電体膜の分極特性を劣化させる恐れ
は少ない。つまり、第２の密着層２６は、下層の第１の
密着層２５による強誘電体膜の分極特性の劣化を防ぐ働
きをしている。
【００２０】上記のように、第２種の強誘電体メモリ素
子ＭＣ２においては、下部電極２４に第２の密着層２６
を構成するＴａＯｘが直接接触しているのに対し、第１
種の強誘電体メモリ素子ＭＣ１においては、下部電極２
４に第１の密着層２５を構成するＴｉＯｘが直接接触し
ている。この結果、第２種のメモリ素子ＭＣ２は、略通
常のインプリント特性を有する。即ち、インプリント特
性が比較的小さく、従ってインプリント寿命が長く、書
き換え可能なメモリ素子として用いうる。結果として、
第２種の強誘電体キャパシタＭＣ２は、読み出し書込み
メモリ（ＲＡＭ）として利用することが可能となる。
子ＭＣ２においては、下部電極２４に第２の密着層２６
を構成するＴａＯｘが直接接触しているのに対し、第１
種の強誘電体メモリ素子ＭＣ１においては、下部電極２
４に第１の密着層２５を構成するＴｉＯｘが直接接触し
ている。この結果、第２種のメモリ素子ＭＣ２は、略通
常のインプリント特性を有する。即ち、インプリント特
性が比較的小さく、従ってインプリント寿命が長く、書
き換え可能なメモリ素子として用いうる。結果として、
第２種の強誘電体キャパシタＭＣ２は、読み出し書込み
メモリ（ＲＡＭ）として利用することが可能となる。
【００２１】一方、第１種のメモリ素子ＭＣ１は、イン
プリント特性が比較的大きく、例えば繰り返し同じデー
タを書込んだり、データを書込んで長時間高温状態に保
ったりすると、通常の電圧では書き換えが不可能とな
る。即ち、書き換えには、通常の電圧よりも高い電圧が
必要となる。従って、第１種の強誘電体キャパシタＭＣ
１は、読み出し専用メモリ（ＲＯＭ）として利用するこ
とが可能となる。
プリント特性が比較的大きく、例えば繰り返し同じデー
タを書込んだり、データを書込んで長時間高温状態に保
ったりすると、通常の電圧では書き換えが不可能とな
る。即ち、書き換えには、通常の電圧よりも高い電圧が
必要となる。従って、第１種の強誘電体キャパシタＭＣ
１は、読み出し専用メモリ（ＲＯＭ）として利用するこ
とが可能となる。
【００２２】一般にインプリント（刷り込み）特性と
は、強誘電体キャパシタの強誘電体膜を一方向に分極さ
せた状態で、高温保存したり、同一方向に書き込みを連
続して行なうと、逆方向に分極反転しにくくなる現象で
あり、このような現象が起き易い場合に、インプリント
特性が大きい（強い）と言う。このインプリントは図４
に示すように、ヒステリシス曲線の電圧軸に沿うシフト
として表現され、例えば、図４（ａ）で元々曲線Ｈ１で
表されるヒステリシス特性を有する強誘電体に、繰り返
し同じ方向の電圧、例えば正電圧を印加して上方向に分
極させた結果、ヒステリシス曲線が左方向にずれて図４
（ｂ）に示す曲線Ｈ２となり、分極方向を反転させるに
は、曲線Ｈ１の場合の−Ｖｃ１ではなく、−Ｖｃ２
（｜−Ｖｃ２｜＞｜−Ｖｃ１｜）の電圧印加が必要とな
る。
は、強誘電体キャパシタの強誘電体膜を一方向に分極さ
せた状態で、高温保存したり、同一方向に書き込みを連
続して行なうと、逆方向に分極反転しにくくなる現象で
あり、このような現象が起き易い場合に、インプリント
特性が大きい（強い）と言う。このインプリントは図４
に示すように、ヒステリシス曲線の電圧軸に沿うシフト
として表現され、例えば、図４（ａ）で元々曲線Ｈ１で
表されるヒステリシス特性を有する強誘電体に、繰り返
し同じ方向の電圧、例えば正電圧を印加して上方向に分
極させた結果、ヒステリシス曲線が左方向にずれて図４
（ｂ）に示す曲線Ｈ２となり、分極方向を反転させるに
は、曲線Ｈ１の場合の−Ｖｃ１ではなく、−Ｖｃ２
（｜−Ｖｃ２｜＞｜−Ｖｃ１｜）の電圧印加が必要とな
る。
【００２３】このインプリントは、膜内部の欠陥に起因
する空間電荷が自発分極によってトラップされるためと
推定されている。また、強誘電体キャパシタの電極材料
や、電極との界面状態を含めた強誘電体の膜質が関係し
ていることが分かっている。
する空間電荷が自発分極によってトラップされるためと
推定されている。また、強誘電体キャパシタの電極材料
や、電極との界面状態を含めた強誘電体の膜質が関係し
ていることが分かっている。
【００２４】上記の非特許文献１に示されるように、強
誘電体材料ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）の組成比
や、下部電極下の密着層材料によって、自発分極量が異
なり、さらにインプリント特性も下部電極下の密着層材
料が関係している。これは下部電極下の密着層の材料
が、アニール工程中に下部電極を突き抜けて強誘電体膜
中に拡散するためと考えられ、下部電極が白金で構成さ
れ、その下に直接接触する密着層がＴｉＯｘで構成され
ている場合、上記のようにインプリント特性を変える傾
向が強い。ＴｉＯｘの場合、酸化が不完全であり、不安
定なＴｉＯｘであれば、ＴｉがＯから分離して、Ｐｔを
突き抜けて強誘電体膜に達しやすいからである。一方、
下部電極下にＴａＯｘが直接接触している場合には、こ
のようにインプリント特性を大きくする作用は殆どな
い。
誘電体材料ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）の組成比
や、下部電極下の密着層材料によって、自発分極量が異
なり、さらにインプリント特性も下部電極下の密着層材
料が関係している。これは下部電極下の密着層の材料
が、アニール工程中に下部電極を突き抜けて強誘電体膜
中に拡散するためと考えられ、下部電極が白金で構成さ
れ、その下に直接接触する密着層がＴｉＯｘで構成され
ている場合、上記のようにインプリント特性を変える傾
向が強い。ＴｉＯｘの場合、酸化が不完全であり、不安
定なＴｉＯｘであれば、ＴｉがＯから分離して、Ｐｔを
突き抜けて強誘電体膜に達しやすいからである。一方、
下部電極下にＴａＯｘが直接接触している場合には、こ
のようにインプリント特性を大きくする作用は殆どな
い。
【００２５】図５は、強誘電体メモリ装置のメモリセル
アレイＭＡ及びその駆動回路ＭＤなどを示す。メモリセ
ルアレイＭＡ内の一つのメモリセルＭＣのみが図示さ
れ、他は省略されている。図５のメモリセルＭＣは、図
２に示される第１種のメモリセルＭC１であるととも
に、図３に示される第２種のメモリセルMＣ２でもあ
る。即ち、第１種のメモリセルＭＣ１及び第２種のメモ
リセルＭＣ２の配線は互いに同じであり、図５では両者
を区別することなく、符号ＭCで代表させている。図示
のメモリセルＭＣは、１Ｔ１Ｃセルと呼ばれるもので、
１個のＭＯＳＦＥＴ３０と１個の強誘電体キャパシタ２
０とで構成されたものであるが、本発明は、２個のＭＯ
ＳＦＥＴと２個の強誘電体キャパシタとで構成され、２
個の強誘電体キャパシタが互いに反対向きに分極され、
相反する値のデータを記憶する２Ｔ２Ｃセルにも適用可
能である。
アレイＭＡ及びその駆動回路ＭＤなどを示す。メモリセ
ルアレイＭＡ内の一つのメモリセルＭＣのみが図示さ
れ、他は省略されている。図５のメモリセルＭＣは、図
２に示される第１種のメモリセルＭC１であるととも
に、図３に示される第２種のメモリセルMＣ２でもあ
る。即ち、第１種のメモリセルＭＣ１及び第２種のメモ
リセルＭＣ２の配線は互いに同じであり、図５では両者
を区別することなく、符号ＭCで代表させている。図示
のメモリセルＭＣは、１Ｔ１Ｃセルと呼ばれるもので、
１個のＭＯＳＦＥＴ３０と１個の強誘電体キャパシタ２
０とで構成されたものであるが、本発明は、２個のＭＯ
ＳＦＥＴと２個の強誘電体キャパシタとで構成され、２
個の強誘電体キャパシタが互いに反対向きに分極され、
相反する値のデータを記憶する２Ｔ２Ｃセルにも適用可
能である。
【００２６】強誘電体キャパシタ２０の一方の電極（下
部電極）２４はプレートラインＰＬに接続され、強誘電
体キャパシタ２０の他方の電極（上部電極）２３はＭＯ
ＳＦＥＴ３０のソース３３に接続され、ＭＯＳＦＥＴ３
０のドレイン３２がビットラインＢＬに接続され、ＭＯ
ＳＦＥＴ３０のゲート電極３６がワードラインＷＬに接
続されている。ワードラインＷＬ及びプレートラインＰ
Ｌは行デコーダＲＤに接続されている。ビットラインＢ
ＬはセンスアンプＳＡを介して列デコーダＣＤに接続さ
れている。１つのメモリセルＭＣのみが図示され、これ
に伴い、１本のワードラインＷＬ、１本のプレートライ
ンＰＬ、１本のビットラインＢＬのみが図示されている
が、実際には複数のワードラインＷＬ、複数のプレート
ラインＰＬ、複数のビットラインＢＬが設けられてお
り、これらが、行デコーダＲＤ、列デコーダＣＤにより
選択される。
部電極）２４はプレートラインＰＬに接続され、強誘電
体キャパシタ２０の他方の電極（上部電極）２３はＭＯ
ＳＦＥＴ３０のソース３３に接続され、ＭＯＳＦＥＴ３
０のドレイン３２がビットラインＢＬに接続され、ＭＯ
ＳＦＥＴ３０のゲート電極３６がワードラインＷＬに接
続されている。ワードラインＷＬ及びプレートラインＰ
Ｌは行デコーダＲＤに接続されている。ビットラインＢ
ＬはセンスアンプＳＡを介して列デコーダＣＤに接続さ
れている。１つのメモリセルＭＣのみが図示され、これ
に伴い、１本のワードラインＷＬ、１本のプレートライ
ンＰＬ、１本のビットラインＢＬのみが図示されている
が、実際には複数のワードラインＷＬ、複数のプレート
ラインＰＬ、複数のビットラインＢＬが設けられてお
り、これらが、行デコーダＲＤ、列デコーダＣＤにより
選択される。
【００２７】強誘電体キャパシタ２０を一方向の分極さ
せて、ある値のデータ例えば“１”を記憶させるとき
は、ビットラインＢＬ及びワードラインＷＬに正電圧を
供給し、プレートラインにゼロ電圧を供給する。強誘電
体キャパシタ２０を他方向に分極させて、異なるデータ
例えば“０”を記憶させるときは、プレートラインＰＬ
及びワードラインＷＬに正電圧を供給し、ビットライン
ＢＬにゼロ電圧を供給する。
せて、ある値のデータ例えば“１”を記憶させるとき
は、ビットラインＢＬ及びワードラインＷＬに正電圧を
供給し、プレートラインにゼロ電圧を供給する。強誘電
体キャパシタ２０を他方向に分極させて、異なるデータ
例えば“０”を記憶させるときは、プレートラインＰＬ
及びワードラインＷＬに正電圧を供給し、ビットライン
ＢＬにゼロ電圧を供給する。
【００２８】本発明の一つの態様では、強誘電体メモリ
装置の製造中に領域Ｒ１（図１）内のメモリセルＭＣに
データを書込む。そのために、外部接続用のデータパッ
ドＤＰ及びアドレスパッドＡＰが設けられている。これ
らは図示しないプローブにより接触可能なものである。
装置の製造中に領域Ｒ１（図１）内のメモリセルＭＣに
データを書込む。そのために、外部接続用のデータパッ
ドＤＰ及びアドレスパッドＡＰが設けられている。これ
らは図示しないプローブにより接触可能なものである。
【００２９】データパッドＤＰから入力されるデータ
は、列デコーダＣＤで選択されたビットラインＢＬを介
して、メモリセルＭＣのＭＯＳＦＥＴ３０のドレイン３
２に供給される。列デコーダＣＤ及び行デコーダＲＤ
は、アドレスパッドＡＰを介して供給されるアドレスデ
ータに応じて選択されたメモリセルＭＣに接続されたワ
ードラインＷＬ、プレートラインＰＬ、ビットラインＢ
Ｌを駆動する。即ち、特定のメモリセルＭＣに所望のデ
ータを書込むには、そのデータに応じた値の電圧をデー
タパッドＰＤに供給するとともに、そのメモリセルＭＣ
を選択するためのアドレスをアドレスパッドＡＤに供給
する。
は、列デコーダＣＤで選択されたビットラインＢＬを介
して、メモリセルＭＣのＭＯＳＦＥＴ３０のドレイン３
２に供給される。列デコーダＣＤ及び行デコーダＲＤ
は、アドレスパッドＡＰを介して供給されるアドレスデ
ータに応じて選択されたメモリセルＭＣに接続されたワ
ードラインＷＬ、プレートラインＰＬ、ビットラインＢ
Ｌを駆動する。即ち、特定のメモリセルＭＣに所望のデ
ータを書込むには、そのデータに応じた値の電圧をデー
タパッドＰＤに供給するとともに、そのメモリセルＭＣ
を選択するためのアドレスをアドレスパッドＡＤに供給
する。
【００３０】以下図６（ａ）乃至図８図（ｃ）を参照し
て製法について説明する。これらの図では、便宜上、１
つの第１種のメモリセルＭＣ１と１つの第２種のメモリ
セルＭＣ２が互いに隣接して描かれている。実際には、
これらのメモリセルＭＣ１及びＭＣ２はそれぞれメモリ
セルエリアＭＡ内の異なる領域Ｒ１及びＲ２内に位置し
ている。
て製法について説明する。これらの図では、便宜上、１
つの第１種のメモリセルＭＣ１と１つの第２種のメモリ
セルＭＣ２が互いに隣接して描かれている。実際には、
これらのメモリセルＭＣ１及びＭＣ２はそれぞれメモリ
セルエリアＭＡ内の異なる領域Ｒ１及びＲ２内に位置し
ている。
【００３１】まず、図６（ａ）に示すように、ゲート電
極３６を含むＭＯＳＦＥＴ３０を形成するプロセスを経
たシリコン半導体基板を用意する。この基板は、タング
ステン等導電性材料のプラグ４２、４３を備えたもので
ある。
極３６を含むＭＯＳＦＥＴ３０を形成するプロセスを経
たシリコン半導体基板を用意する。この基板は、タング
ステン等導電性材料のプラグ４２、４３を備えたもので
ある。
【００３２】次に、この基板上に第２の絶縁膜４４を形
成し、次に、第１の密着層ＴｉＯｘ２５を形成する（図
６（ｂ））。このＴｉＯｘ２５は、Ｔｉをスパッタリン
グした後、酸素雰囲気中でアニ−ルすることで得られ
る。その厚さは例えば８０ｎｍ程度とされる。
成し、次に、第１の密着層ＴｉＯｘ２５を形成する（図
６（ｂ））。このＴｉＯｘ２５は、Ｔｉをスパッタリン
グした後、酸素雰囲気中でアニ−ルすることで得られ
る。その厚さは例えば８０ｎｍ程度とされる。
【００３３】次に、第２の領域Ｒ２（図１）内に位置す
る第１の密着層ＴｉＯｘの上に、第２の密着層ＴａＯｘ
２６を形成する（図６（ｃ）、図６（ｄ））。これは、
Ｔａの層２６ａを例えばスパッタ法で形成し（図６
（ｃ））、Ｃｌ２系雰囲気でパターンエッチングした
後、酸素雰囲気中でアニ−ルすることにより得られる
（図６（ｄ））。ＴａＯｘ層２６の厚さは例えば５０ｎ
ｍ程度とされる。
る第１の密着層ＴｉＯｘの上に、第２の密着層ＴａＯｘ
２６を形成する（図６（ｃ）、図６（ｄ））。これは、
Ｔａの層２６ａを例えばスパッタ法で形成し（図６
（ｃ））、Ｃｌ２系雰囲気でパターンエッチングした
後、酸素雰囲気中でアニ−ルすることにより得られる
（図６（ｄ））。ＴａＯｘ層２６の厚さは例えば５０ｎ
ｍ程度とされる。
【００３４】ここでのＴａＯｘ層２６のパターンは、
（図８（ａ）を参照して）後述する、強誘電体膜２２、
下部電極２４、及び第１の密着層２５の一括加工で形成
されるパターンよりも小さいことが望ましい。仮にＴａ
Ｏｘ層２６のパターンが一括加工のパターンよりも大き
いと、一括加工の際、ＴａＯｘ層２６も加工され、Ｔａ
Ｏｘ層２６がある部分とない部分とで、ＴｉＯｘ膜２５
の加工が始まるタイミングがずれ、同じような加工がで
きなくなって問題であるが、上記のようにＴａＯ ｘ膜２
６のパターンを小さくしておくことにより、そのような
問題が生じない。
（図８（ａ）を参照して）後述する、強誘電体膜２２、
下部電極２４、及び第１の密着層２５の一括加工で形成
されるパターンよりも小さいことが望ましい。仮にＴａ
Ｏｘ層２６のパターンが一括加工のパターンよりも大き
いと、一括加工の際、ＴａＯｘ層２６も加工され、Ｔａ
Ｏｘ層２６がある部分とない部分とで、ＴｉＯｘ膜２５
の加工が始まるタイミングがずれ、同じような加工がで
きなくなって問題であるが、上記のようにＴａＯ ｘ膜２
６のパターンを小さくしておくことにより、そのような
問題が生じない。
【００３５】ＴａＯｘ層２６を形成した後、下部電極と
なる白金（Ｐｔ）の層２４をスパッタで形成する（図７
（ａ））。その厚さは例えば２００ｎｍ程度とされる。
なる白金（Ｐｔ）の層２４をスパッタで形成する（図７
（ａ））。その厚さは例えば２００ｎｍ程度とされる。
【００３６】次に、強誘電体（ＳＢＴ:ＳｒＢｉ２Ｔａ
２Ｏ９）を例えばゾルゲル溶液で回転塗布して形成し、
酸素雰囲気中で７５０乃至８００℃に加熱することによ
り、アニ−ルを行なって強誘電体を結晶化させ、強誘電
体膜となる層２２を形成する（図７（ｂ））。その厚さ
は例えば２５０乃至３００ｎｍ程度とされる。
２Ｏ９）を例えばゾルゲル溶液で回転塗布して形成し、
酸素雰囲気中で７５０乃至８００℃に加熱することによ
り、アニ−ルを行なって強誘電体を結晶化させ、強誘電
体膜となる層２２を形成する（図７（ｂ））。その厚さ
は例えば２５０乃至３００ｎｍ程度とされる。
【００３７】その後、上部電極となる白金（Ｐｔ）の層
２３を形成する（図７（ｂ））。その厚さは例えば２０
０ｎｍ程度とされる。これにより、強誘電体キャパシタ
（２０）積層構造を得る（図７（ｂ））。次に上部電極
となる層２３をＣｌ２系雰囲気でパターンエッチングし
て上部電極２３を形成する（図７（ｃ））。
２３を形成する（図７（ｂ））。その厚さは例えば２０
０ｎｍ程度とされる。これにより、強誘電体キャパシタ
（２０）積層構造を得る（図７（ｂ））。次に上部電極
となる層２３をＣｌ２系雰囲気でパターンエッチングし
て上部電極２３を形成する（図７（ｃ））。
【００３８】次に、強誘電体膜となる層２２、下部電極
となる層２４、及び第１の密着層となる層２５を一括加
工（パターンエッチング）し、強誘電体膜２２、下部電
極２４及び第１の密着層２５を形成する（図８
（ａ））。
となる層２４、及び第１の密着層となる層２５を一括加
工（パターンエッチング）し、強誘電体膜２２、下部電
極２４及び第１の密着層２５を形成する（図８
（ａ））。
【００３９】その後、下部電極２４をエッチングしてコ
ンタクトホール２８を形成する（図８（ｂ））。このコ
ンタクトホール２８は、第１のメタル配線層４６を下部
電極２４に接続するためのものである。以上により、強
誘電体キャパシタ２０が得られる（図８（ｂ））。
ンタクトホール２８を形成する（図８（ｂ））。このコ
ンタクトホール２８は、第１のメタル配線層４６を下部
電極２４に接続するためのものである。以上により、強
誘電体キャパシタ２０が得られる（図８（ｂ））。
【００４０】領域Ｒ１内のメモリセルＭＣ１において
は、下部電極２４がＴｉＯｘで形成された第１の密着層
２５に直接接触しており、領域Ｒ２内のメモリセルＭＣ
２においては、下部電極２４がＴａＯｘで形成された第
２の密着層２６に直接接触している。
は、下部電極２４がＴｉＯｘで形成された第１の密着層
２５に直接接触しており、領域Ｒ２内のメモリセルＭＣ
２においては、下部電極２４がＴａＯｘで形成された第
２の密着層２６に直接接触している。
【００４１】その後、キャパシタ上層間絶縁膜４５を形
成する（図８（ｃ））。次に、第１メタル配線層４６を
形成して、第１層の配線構造を得る（図９（ａ）。さら
にメタル層間絶縁膜４７及び図示しない第２メタル配線
層を形成する（図９（ｂ））。
成する（図８（ｃ））。次に、第１メタル配線層４６を
形成して、第１層の配線構造を得る（図９（ａ）。さら
にメタル層間絶縁膜４７及び図示しない第２メタル配線
層を形成する（図９（ｂ））。
【００４２】次に、第１の領域Ｒ１内のメモリ素子に所
望のデータ、例えばコンピュータプログラムを構成する
データを記憶させる。これは、以下のいずれかの方法で
行われる。
望のデータ、例えばコンピュータプログラムを構成する
データを記憶させる。これは、以下のいずれかの方法で
行われる。
【００４３】第１の方法においては、各強誘電体メモリ
素子ＭＣ１の強誘電体キャパシタ２０に、所望のデータ
に応じた電圧を印加して、その強誘電体膜２２を分極さ
せ、その後強誘電体メモリ素子ＭＣ１を高温に、例えば
約８５℃に、数時間程度維持する。このようにすること
で、加熱を止めた後も、分極状態が維持されるだけでな
く、ヒステリシス曲線が図４（ｂ）に示すようにシフト
し、通常の電圧では逆方向への書込みができなくなる。
この方法におけるデータの書込みは、ウエーハ状態で
（即ちメモリ装置の形成に用いられるＩＣチップへのリ
ードの取りつけが行なわれる前に）行われる。そのた
め、図５に示すようにデータパッドＤＰ及びアドレスパ
ッドＡＰを形成しておき、プローブを接触させて、外部
から書込むべきデータ及びメモリセルを選択するための
アドレスを供給する。
素子ＭＣ１の強誘電体キャパシタ２０に、所望のデータ
に応じた電圧を印加して、その強誘電体膜２２を分極さ
せ、その後強誘電体メモリ素子ＭＣ１を高温に、例えば
約８５℃に、数時間程度維持する。このようにすること
で、加熱を止めた後も、分極状態が維持されるだけでな
く、ヒステリシス曲線が図４（ｂ）に示すようにシフト
し、通常の電圧では逆方向への書込みができなくなる。
この方法におけるデータの書込みは、ウエーハ状態で
（即ちメモリ装置の形成に用いられるＩＣチップへのリ
ードの取りつけが行なわれる前に）行われる。そのた
め、図５に示すようにデータパッドＤＰ及びアドレスパ
ッドＡＰを形成しておき、プローブを接触させて、外部
から書込むべきデータ及びメモリセルを選択するための
アドレスを供給する。
【００４４】第２の方法では、各強誘電体メモリ素子Ｍ
Ｃ１の強誘電体キャパシタ２０に、繰り返し例えば１０
０回程度或いはそれ以上同じ極性の電圧を印加する。こ
のようにすることで、繰り返しの書込みを止めた後に、
分極状態が維持されるだけでなく、ヒステリシス曲線が
図４（ｂ）に示すようにシフトし、通常の電圧では逆方
向への書込みができなくなる。この方法におけるデータ
の書込みは、ウエーハ状態で行っても良く、またメモリ
装置が完成した後に行なっても良い。ウエーハ状態で行
なう場合には、上記の第１の方法と同じく、図５に示す
ようにデータパッドＤＰ及びアドレスパッドＡＰを形成
しておき、プローブを接触させて、外部から書込むべき
データ及びメモリセルを選択するためのアドレスを供給
する。
Ｃ１の強誘電体キャパシタ２０に、繰り返し例えば１０
０回程度或いはそれ以上同じ極性の電圧を印加する。こ
のようにすることで、繰り返しの書込みを止めた後に、
分極状態が維持されるだけでなく、ヒステリシス曲線が
図４（ｂ）に示すようにシフトし、通常の電圧では逆方
向への書込みができなくなる。この方法におけるデータ
の書込みは、ウエーハ状態で行っても良く、またメモリ
装置が完成した後に行なっても良い。ウエーハ状態で行
なう場合には、上記の第１の方法と同じく、図５に示す
ようにデータパッドＤＰ及びアドレスパッドＡＰを形成
しておき、プローブを接触させて、外部から書込むべき
データ及びメモリセルを選択するためのアドレスを供給
する。
【００４５】メモリ装置が完成した後、例えばパッケー
ジングが終わった後に行なう場合には、リードなどの外
部接続端子を介しての他の回路と接続して、他の回路か
ら必要なデータやアドレスの供給を受けるようにしても
良く、同じ集積回路内にそのようなデータやアドレスの
一部又は全部を、外部から供給される制御信号などに応
じて発生する回路を形成しておき、外部から制御信号な
どを供給し、内部で発生されたデータやアドレスを用い
て書込みを行なうようにしても良い。メモリ装置が完成
した後に書込み行なう場合には、図５に示すデータパッ
ドＤＰ及びアドレスパッドＡＰを省くことができる。
ジングが終わった後に行なう場合には、リードなどの外
部接続端子を介しての他の回路と接続して、他の回路か
ら必要なデータやアドレスの供給を受けるようにしても
良く、同じ集積回路内にそのようなデータやアドレスの
一部又は全部を、外部から供給される制御信号などに応
じて発生する回路を形成しておき、外部から制御信号な
どを供給し、内部で発生されたデータやアドレスを用い
て書込みを行なうようにしても良い。メモリ装置が完成
した後に書込み行なう場合には、図５に示すデータパッ
ドＤＰ及びアドレスパッドＡＰを省くことができる。
【００４６】以上のように、第１の領域Ｒ１内のメモリ
素子ＭＣ１の群は、ＲＯＭとして用いられ、コンピュー
タプログラムなどの一般に消去すべきでないデータ（固
定データ）の保存に適している。一方、第２の領域Ｒ２
内のメモリ素子ＭＣ２の群は、ユーザデータなどの可変
データの記憶に用いられ、書き換えが自由である。
素子ＭＣ１の群は、ＲＯＭとして用いられ、コンピュー
タプログラムなどの一般に消去すべきでないデータ（固
定データ）の保存に適している。一方、第２の領域Ｒ２
内のメモリ素子ＭＣ２の群は、ユーザデータなどの可変
データの記憶に用いられ、書き換えが自由である。
【００４７】なお、上記の実施の形態では、第２のメモ
リ領域Ｒ２内において、第１の密着層２５の上に第２の
密着層２６を設けているが、第２の密着層２６を設ける
部分、即ち第２の領域Ｒ２内には、その下に第１の密着
層２５を設けず、例えば第２の密着層２６を直接絶縁膜
４１の上に形成しても良い。
リ領域Ｒ２内において、第１の密着層２５の上に第２の
密着層２６を設けているが、第２の密着層２６を設ける
部分、即ち第２の領域Ｒ２内には、その下に第１の密着
層２５を設けず、例えば第２の密着層２６を直接絶縁膜
４１の上に形成しても良い。
【００４８】上記の実施の形態では、互いに異なるイン
プリント特性を有する第１種のメモリ素子ＭＣ１と第２
種のメモリ素子ＭＣ２を形成するために、下部電極２４
の下に位置するＴｉＯｘ膜２５及びＴａＯｘ膜２６を用
いた。しかし、本発明における強誘電体メモリの密着層
としては、これらの膜に限られるものではなく、強誘電
体メモリを構成する強誘電体膜に対して、強誘電体膜を
構成する元素を含有する膜および強誘電体膜を構成する
元素以外の元素を含有する膜を組み合わせて用いること
が可能である。
プリント特性を有する第１種のメモリ素子ＭＣ１と第２
種のメモリ素子ＭＣ２を形成するために、下部電極２４
の下に位置するＴｉＯｘ膜２５及びＴａＯｘ膜２６を用
いた。しかし、本発明における強誘電体メモリの密着層
としては、これらの膜に限られるものではなく、強誘電
体メモリを構成する強誘電体膜に対して、強誘電体膜を
構成する元素を含有する膜および強誘電体膜を構成する
元素以外の元素を含有する膜を組み合わせて用いること
が可能である。
【００４９】
【発明の効果】以上のように、本発明の強誘電体メモリ
装置は、インプリント特性の比較的大きいメモリ素子の
群を有するので、これらを分極させて通常の電圧では書
き換えのできない状態にすることができる。従って、こ
のようなメモリ素子を、ＲＯＭとして用い、コンピュー
タプログラムなどの固定データの保存に利用することが
でき、マイクロコントローラに内蔵して用いるのに好適
である。
装置は、インプリント特性の比較的大きいメモリ素子の
群を有するので、これらを分極させて通常の電圧では書
き換えのできない状態にすることができる。従って、こ
のようなメモリ素子を、ＲＯＭとして用い、コンピュー
タプログラムなどの固定データの保存に利用することが
でき、マイクロコントローラに内蔵して用いるのに好適
である。
【図１】 本発明の一実施の形態のメモリ装置のメモリ
セルアレイの概要を示す図である。
セルアレイの概要を示す図である。
【図２】 メモリセルアレイ内の第１の領域内のメモリ
セルの構造を示す断面図である。
セルの構造を示す断面図である。
【図３】 メモリセルアレイ内の第２の領域内のメモリ
セルの構造を示す断面図である。
セルの構造を示す断面図である。
【図４】 強誘電体膜の分極特性を示す図である。
【図５】 メモリセルアレイ及び駆動回路を示す概略図
である。
である。
【図６】 メモリ装置の製造工程を示す図である。
【図７】 メモリ装置の製造工程を示す図である。
【図８】 メモリ装置の製造工程を示す図である。
【図９】 メモリ装置の製造工程を示す図である。
ＭＡ メモリセルエリア、 ＭＣ１ 第１種のメモリセ
ル、 ＭＣ２ 第２種のメモリセル、 Ｒ１ 第１の領
域、 Ｒ２ 第２の領域、 ２０ 強誘電体キャパシ
タ、 ２２ 強誘電体膜、 ２３ 上部電極、 ２４
下部電極、 ２５第１の密着層、 ２６ 第２の密着
層。
ル、 ＭＣ２ 第２種のメモリセル、 Ｒ１ 第１の領
域、 Ｒ２ 第２の領域、 ２０ 強誘電体キャパシ
タ、 ２２ 強誘電体膜、 ２３ 上部電極、 ２４
下部電極、 ２５第１の密着層、 ２６ 第２の密着
層。
Claims (4)
- 【請求項１】 所定のインプリント特性を有する第１強
誘電体膜を用いた第１強誘電体メモリ素子と、前記第１
強誘電体膜が有するインプリント特性よりも小さいイン
プリント特性を有する第２強誘電体膜を用いた第２強誘
電体メモリ素子とを備えた強誘電体メモリ装置におい
て、 前記第１強誘電体メモリ素子は、該第１強誘電体メモリ
素子の下部電極の下面に接触し、前記第１強誘電体膜を
構成する元素以外の元素を含んでなる第１密着層を有
し、 前記第２強誘電体メモリ素子は、該第２強誘電体メモリ
素子の下部電極の下面に接触し、前記第２強誘電体膜を
構成する元素を含んでなる第２密着層を有する ことを特
徴とする強誘電体メモリ装置。 - 【請求項２】 上記第１強誘電体メモリ素子は、所望の
データが書込まれ、通常の電圧では書き換えができない
ものであることを特徴とする請求項１に記載の強誘電体
メモリ装置。 - 【請求項３】 上記第１強誘電体膜及び上記第２強誘電
体膜はＳｒＢｉ ２Ｔａ ２Ｏ ９で形成され、上記第１密着
層は酸化チタン層であり、上記第２密着層は酸化タンタ
ル層であることを特徴とする請求項１に記載の強誘電体
メモリ装置。 - 【請求項４】 さらに、複数の前記第１強誘電体メモリ
素子が形成された第１の領域と、複数の前記第２強誘電
体メモリ素子が形成された第２の領域とを有することを
特徴とする請求項１に記載の強誘電体メモリ装置。
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