JPH08264665A

JPH08264665A - 不揮発性ランダムアクセスメモリ

Info

Publication number: JPH08264665A
Application number: JP7061115A
Authority: JP
Inventors: Shigeo Onishi; 茂夫大西
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-03-20
Filing date: 1995-03-20
Publication date: 1996-10-11
Anticipated expiration: 2017-04-30
Also published as: JP3279453B2; US5708284A

Abstract

(57)【要約】（修正有）【構成】半導体基板１上に形成されたゲート絶縁膜
２、ゲート電極５０及び一対の不純物拡散層６ａ，６ｂ
を有するＭＯＳ型トランジスタと、下部ゲート電極５
ｂ、強誘電体膜９、上部電極１０及び一方の不純物拡散
層を前記ＭＯＳ型トランジスタと共有する一対の不純物
拡散層を有し、一方の不純物拡散層６ａに下部ゲート電
極５ｂの一部が接続されているＭＦＳ型トランジスタと
からなるメモリセルであり、ＭＯＳ型トランジスタがビ
ット線１１及びワード線に接続され、ＭＦＳ型トランジ
スタがドライブ線及び共通線に接続されて構成されてい
る不揮発性ランダムアクセスメモリ。【効果】ＤＲＡＭ並の高集積度、ＳＦＡＭ並の低消費
電力化、高速化及び非破壊のデータ読みだしが可能であ
るため、インプリント及び膜疲労耐性の影響の少ない、
高信頼性のデバイスを提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性ランダムア
クセスメモリに関し、より詳細には、強誘電体膜を用い
た低消費電力・高速型不揮発性ランダムアクセスメモリ
（ＲＡＭ）に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】ランダ
ムアクセス可能なメモリ素子としては、従来からＳＲＡ
Ｍ（スタティク・ラム）及びＤＲＡＭ（ダイナミック・
ラム）が代表的である。しかし、これらはいずれも揮発
性であるとともに、特に前者は１メモリセル当たり６個
のトランジスタ素子を要するため高集積化の点で限界が
あった。また、後者はデータ保持のために周期的にキャ
パシタをリフレッシュする必要があるため、消費電力が
大きくなるという問題点があった。

【０００３】ランダムアクセス可能でかつ不揮発性のメ
モリ素子として、最近、強誘電体膜をキャパシタとして
用いたいわゆるＦ（Ferroelectric)ＲＡＭが注目を集め
ている。かかるＦＲＡＭの代表的な断面図及び回路構成
を図１４及び図１５に示す。図１４に示すように、この
ＦＲＡＭは、主として選択トランジスタＳＴｒと強誘電
体キャパシタＦＣｐとにより構成されるメモリセルから
なる。選択トランジスタＳＴｒは、半導体基板２１上に
形成されたゲート電極２２及び一対の不純物拡散層２２
ａ、２２ｂからなり、強誘電体キャパシタＦＣｐは、Ｐ
ｔ膜２５ａとＴｉＮ／Ｔｉ膜２５ｂとの積層膜で構成さ
れる下部電極２５、強誘電体膜であるＰＺＴ膜２６及び
上部電極２７からなる。選択トランジスタＳＴｒの一方
の不純物拡散層２３ａは、ビット線に接続され、他方の
不純物拡散層２３ｂは、ポリシリコンからなるコンタク
トプラグ２４を介して強誘電体キャパシタの下部電極２
５に接続されている。

【０００４】このような構成を有するＦＲＡＭの単位メ
モリセルは、図１５に示したように、１個の選択トラン
ジスタＳＴｒとこの選択トランジスタＳＴｒに接続され
た１個の強誘電体キャパシタＦＣｐとの簡単な構造から
なるため、ＤＲＡＭなみの高集積度が期待できる。上記
ＦＲＡＭの動作原理を図１６を用いて説明する。

【０００５】データの書き込み時においては、ビット線
をＶｃｃレベル（電源電圧レベル）または接地レベルに
するとともに選択トランジスタＳＴｒをオンし、ドライ
ブ線にパルスを入力することにより、キャパシタには分
極の異なった２個の状態が存在することになる。即ち、
データ“０”又はデータ“１”がメモリセルに書き込ま
れることになる。

【０００６】スタンバイ時には、ビット線及びドライブ
線を接地レベルに保持する。次に、読みだし時には、ビ
ット線を接地状態にするとともに選択トランジスタＳＴ
ｒをオンし、ドライブ線にパルスを入力することによ
り、データ“０”のキャパシタは分極反転するが、デー
タ“１”のキャパシタは分極反転しない。従って、その
時に発生する電荷量の差をセンスすることにより、デー
タを識別することができる。

【０００７】しかし、上記ＦＲＡＭにおいては、読みだ
し時においてデータが破壊されるために、再書き込みが
必要になる。また、データ書き込み／読みだし時のいず
れの場合においてもキャパシタの分極反転が生じるた
め、消費電力も大きく、データアクセスのタイミングも
複雑になる。さらに、アクセスタイムも１００ｎｓｅ
ｃ．以下の高速動作が困難になる。

【０００８】メガビットクラスのＦＲＡＭを考えた場
合、メモリセル１２８〜２５６に対してダミーセル１個
が必要になり、さらなるメモリの高集積化にとって問題
となる。また、メモリとしては１０¹³回以上の読みだし
／書き込みが要求されるため、ダミーセルキャパシタに
は１０¹⁵回以上のデータの書き換えが必要になる。現状
の強誘電体キャパシタに通常用いられているＰＺＴ（Zi
rconate Titanate Lead)は、１０¹²−１０¹³回以上の書
き換えで特性が大きく劣化し、膜の疲労耐性が問題とな
る。よって、ダミーセルの特性劣化を防止するためには
メモリセルの書き換えの制限を１０¹⁰回以下にしなけれ
ばならないという問題を生じる。同様に、ダミーセルの
インプリント耐性も大きな問題になる。

【０００９】これに対し、例えば、特開平３−３２０６
６号公報や特開平５−１４５０７７号公報には、非破壊
読出しが可能なメモリセルが提案されている。これらの
メモリセルは、図１７に示したように、強誘電体素子部
及びＭＯＳ型トランジスタ部とにより構成されている。
強誘電体素子部は、半導体基板３１上に、絶縁膜３３を
介して、下部電極３４、強誘電体膜３５及び制御電極３
６からなり、ＭＯＳ型トランジスタ部は、半導体基板３
１に形成された一対のソース／ドレイン領域３２と、強
誘電体素子部の下部電極３４を共有するゲート電極とか
らなる。

【００１０】上記メモリセルは、半導体基板３１と制御
電極３６とに印加する電圧による電位差によって強誘電
体膜３５を分極させ、この分極によって、下部電極３４
をゲートとしてＭＯＳ型トランジスタを導通又は非導通
とさせることによりデータを記憶している。しかし、上
記のメモリセルにおいては、下部電極３４と半導体基板
３１間にも容量が存在するため、半導体基板３１と制御
電極３６とに大きな電圧を印加しないと、強誘電体膜３
５を充分に分極させることができないという問題があ
る。

【００１１】さらに、非破壊読み出しが可能な強誘電体
を用いた別の不揮発性記憶装置が提案されている。この
不揮発性記憶装置は、図１８に示したように、強誘電体
をゲート膜として有するＭＦＳ（Metal Ferroelectric
semiconductor)電界効果トランジスタであり、ｐ型半導
体基板４１上に強誘電体ゲート膜４３を介して形成され
たゲート電極４４となる導電性薄膜から構成されてい
る。また、このＭＦＳＥＦＴは、半導体基板４１表面層
に、ゲート電極４４を介して一対のｎ型の不純物拡散層
４２を有しており、半導体基板４１上全面には、層間絶
縁膜４５が形成され、層間絶縁膜４５の不純物拡散層４
２上にコンタクトホールを通して接続されたソース／ド
レイン電極４６が形成されている。

【００１２】上記ＭＦＳＦＥＴのデータの書き込み方法
及び読み出し方法を、図１９に示した等価回路を用いて
説明する。各メモリセルＭＡ，ＭＢ，ＭＣ及びＭＤ，Ｍ
Ｅ，ＭＦは、それぞれＭＦＳＦＥＴを有しており、これ
らＭＦＳＦＥＴのゲート電極がぞれぞれワード線ＷＬ１
及びＷＬ２に接続されている。また、これらＭＦＳＦＥ
Ｔのソース／ドレイン電極がビット線ＢＬ１，ＢＬ２，
ＢＬ３，ＢＬ４にそれぞれ接続されている。

【００１３】例えば、メモリセルＭＤが記憶するデータ
の読み出しを行う場合、ワード線ＷＬ２をハイレベル、
ビット線ＢＬ１，ＢＬ２をそれぞれＨＩＧＨレベル、Ｌ
ＯＷレベルとする。さらに、ワード線ＷＬ１，ビット線
ＢＬ３，ビット線ＢＬ４をＯＰＥＮにする。メモリセル
ＭＤの記憶しているデータが“０”の場合（図２０のヒ
ステリシスにおいてＡの状態）、ソース−ドレイン間が
導通しチャネルを形成するため、ビット線ＢＬ１はＨＩ
ＧＨレベルからＬＯＷレベルに減衰する。また、メモリ
セルＭＤの記憶しているデータが“１”の場合（図２０
のヒステリシスにおいてＢの状態）、ソース−ドレイン
間は非導通でありチャネルが形成されない。よって、ビ
ット線ＢＬ１はＨＩＧＨレベルを維持する。このような
ビット線ＢＬ１の電位を、図示していないセンスアンプ
においてセンスすることにより、メモリセルＭＤが記憶
するデータを非破壊に読み出すことができる。

【００１４】メモリセルＭＤにデータの書き込みを行う
場合、ワード線ＷＬ２をＨＩＧＨレベル、ビット線ＢＬ
１，ＢＬ２をＬＯＷレベルとする。さらに、ワード線Ｗ
Ｌ１をＬＯＷレベル、ビット線ＢＬ３を書き込み禁止電
位であるＨＩＧＨレベル、ビット線ＢＬ４をＯＰＥＮに
する。メモリセルＭＤのゲート−ドレイン間に電位差が
生じ、強誘電体ゲート膜の分極に至る。しかし、メモリ
セルＭＢにおいてワード線ＷＬ１がＬＯＷレベル、ビッ
ト線ＢＬ３が書き込み禁止電圧であるＨＩＧＨレベルで
あることからメモリセルＭＤ同様、ゲート−ドレイン間
に電位差を生じ、強誘電体ゲート膜の分極状態に変化が
生じる場合がある。

【００１５】さらに、上記の構成を有するＭＦＳＦＥＴ
のソース／ドレインとビット線との間にそれぞれスイッ
チング用ＭＯＳＦＥＴを直列に接続するものも提案され
ているが、１つのメモリセルあたり３つのトランジスタ
が必要で、セルサイズが大きくなり、高集積化できな
い。また、特開平５−９０５３２号公報や特開平５−９
０６０７号公報において、非破壊読みだしが可能な半導
体記憶素子が提案されている。このような半導体記憶素
子のメモリセルは、１個の電界効果型トランジスタと１
個の強誘電体キャパシタとからなり、電界効果型トラン
ジスタのゲート電極が強誘電体キャパシタの下部電極と
接続されている。また、キャパシタの上部電極にはワー
ド線、強誘電体キャパシタの下部電極とゲート電極との
間にはビット線が接続されている。

【００１６】上記半導体素子のデータ読み出し方法を図
２１に基づいて説明する。メモリセルＭ１に記憶されて
いるデータを読み出す場合、ワード線ＷＬ１，ＷＬ２を
ＬＯＷレベル、またビット線ＢＬ１，ＢＬ２をＯＰＥＮ
とする。さらに、ドレインＤＬ１をＨＩＧＨレベル、Ｄ
Ｌ２をＬＯＷレベルとし、ソースＳＬ１をＬＯＷレベ
ル、ＳＬ２をＬＯＷレベルとする。ここで、ドレインＤ
Ｌ１の電位をセンスアンプにおいてセンスすることによ
り、メモリセルＭ１及びＭ３に記憶されているデータの
非破壊読みだしが行われ、メモリセルＭ１の記憶されて
いたデータを確定することは困難である。

【００１７】また、この半導体素子においては、データ
の書き換えを行う場合、強誘電体キャパシタには抗電界
以上の電圧が加わるため、所望の残留電荷より低い値で
分極状態となる。このため、本公報においてはデータの
書き換えに際しディスターブが生じる。つまり、図２１
のメモリセルにおいて、Ｍ１に“１”、Ｍ２に“１”、
Ｍ３に“１”、Ｍ４に“０”が書き込まれており、Ｍ１
を“０”に書き換える場合、選択セルＭ１のワード線Ｗ
Ｌ１に５Ｖ、ビット線ＢＬ１に０Ｖを印加し、その他の
ワード線ＷＬ２及びビット線ＢＬをＶ_CC／２に固定す
る。この際、メモリセルＭ２及びＭ３のワード線の電位
はそれぞれビット線に比較してＶ_CC／２電位高いことに
なる。

【００１８】通常安定な分極反転を得るためには、電源
電圧Ｖ_CCは、抗電界Ｅｃの約２．５倍にする必要があ
る。すなわち、メモリセルＭ２及びＭ３には抗電界Ｅｃ
以上の電圧（５Ｅｃ／４）が加わり、分極反転し、図２
２においてＢからＡ′に移ることとなり、ディスターブ
が問題となる。この発明はかかる状況下でなされたもの
であり、ことに低消費電力、高速、高信頼性、かつシン
プルな周辺回路、低電圧動作を実現することができる不
揮発性ランダムアクセスメモリを提供することを目的と
している。

【００１９】

【課題を解決するための手段】かくしてこの発明によれ
ば、半導体基板上に形成されたゲート絶縁膜、ゲート電
極及び一対の不純物拡散層を有するＭＯＳ型トランジス
タと、少なくとも下部ゲート電極、強誘電体膜、上部電
極及び一方の不純物拡散層を前記ＭＯＳ型トランジスタ
と共有する一対の不純物拡散層を有し、前記一方の不純
物拡散層に下部ゲート電極の一部が接続されているＭＦ
Ｓ型トランジスタとからなるメモリセルであって、前記
ＭＯＳ型トランジスタがビット線及びワード線に接続さ
れ、前記ＭＦＳ型トランジスタがドライブ線及び共通線
に接続されて構成されている不揮発性ランダムアクセス
メモリが提供される。

【００２０】つまり、この発明のＦＲＡＭは、主として
半導体基板上に形成されたＭＯＳ型トランジスタ及びＭ
ＦＳ型トランジスタによりメモリセルが構成されてい
る。本発明における半導体基板としては、通常メモリセ
ルが形成される半導体基板であれば特に限定されるもの
ではないが、シリコン基板が好ましい。本発明のＦＲＡ
Ｍにおいては、選択トランジスタとして１個のＭＯＳ型
トランジスタを有する。ＭＯＳ型トランジスタは、半導
体基板上にゲート絶縁膜を介してゲート電極及び不純物
拡散層を有している。ゲート絶縁膜としては、通常ＭＯ
Ｓ型トランジスタを形成するために用いられる材料及び
膜厚で形成することができる。例えば、膜厚５０〜２０
０Å程度のＳｉＯ₂膜を挙げることができる。ゲート電
極としては、特に限定されるものではないが、例えば、
ポリシリコン、又はＷ、Ｔａ、Ｔｉ、Ｃｏ、Ｎｉ等のシ
リサイドもしくはこれらシリサイドとポリシリコンとか
らなるポリサイド等の積層膜等を挙げることができる。
その際の膜厚は、ポリシリコン単層の場合は２０００〜
４０００Å程度が好ましく、積層膜を用いる場合は２０
００〜４０００Å程度が好ましい。不純物拡散層は、用
いる半導体基板と異なる導電型の不純物イオン、例えば
ＡｓもしくはＰ、又はボロン等のイオンを１〜５×１０
¹⁵ｉｏｎｓ／ｃｍ²程度の濃度、１０〜８０ＫｅＶの注
入エネルギーで注入して形成することができる。

【００２１】また、本発明のＦＲＡＭにおけるＭＦＳ型
トランジスタは、主としてＭＯＳトランジスタ部と強誘
電体キャパシタ部とからなる。ＭＯＳトランジスタ部
は、半導体基板上にゲート絶縁膜を介してゲート下部電
極と、一対の不純物拡散層を有している。これらゲート
絶縁膜及びゲート下部電極としては特に限定されるもの
ではなく、例えば、上記の選択トランジスタであるＭＯ
Ｓ型トランジスタのゲート絶縁膜及びゲート電極と同様
のものを用いることができる。一対の不純物拡散層も、
上記の選択トランジスタであるＭＯＳ型トランジスタの
不純物拡散層と同様に形成することができる。ＭＦＳ型
トランジスタにおける一方の不純物拡散層は、上記の選
択トランジスタであるＭＯＳ型トランジスタの一方の不
純物拡散層と共有しており、さらに、その共有している
不純物拡散層には、ゲート下部電極の一部が直接接続さ
れている。

【００２２】上記ＭＯＳトランジスタ部上には、強誘電
体キャパシタ部が形成されている。強誘電体キャパシタ
部は、ＭＯＳトランジスタ部を構成するゲート下部電極
を下部電極とし、その上に強誘電体膜及び上部電極が順
次形成されて構成されるか、ゲート下部電極上にさらに
下部電極となる導電膜を形成し、その上に強誘電体膜及
び上部電極が順次形成されて構成されてなる。下部電極
となる導電膜としては特に限定されるものではなく、例
えば、Ｔｉ、Ｔａ、Ｗ、Ａｌ、これらのシリサイド、Ｔ
ｉＮ、Ｐｔ、Ａｕ、Ａｇ、Ａｌ、Ｎｉ、Ｐｄ、Ｒｕ、Ｉ
ｒ、導電性酸化物等の単層又は２種以上の導電体膜から
なる積層膜が挙げられる。具体的には、導電膜として、
Ｐｔ／ＴｉＮ／Ｔｉ、ＲｕＯ₂／Ｒｕ、ＩｒＯ₂／Ｉｒ
等が挙げられる。導電膜の膜厚としては、単層として用
いる場合は５００〜２０００Å程度、２種以上の積層膜
として用いる場合は、用いる材料により異なるが５００
〜２０００Å程度が好ましい。具体的には、Ｐｔ／Ｔｉ
Ｎ／Ｔｉを用いる場合には５００〜１０００Å／５００
〜２０００Å／２００〜５００Å程度、ＲｕＯ₂／Ｒｕ
を用いる場合には、５００〜１０００Å／２００〜５０
０Å程度、ＩｒＯ₂／Ｉｒを用いる場合には、５００〜
１０００Å／２００〜５００Å程度が好ましい。強誘電
体膜としては、ＰＺＴ，ＰＬＺＴ，ＰＮＺＴ，ＢｉＳｒ
₂Ｔａ₂Ｏ₉，ＢｉＳｒ₂Ｔａ_xＮ_yＯ₉等が挙げられ
る。これら強誘電体膜の膜厚は用いる材料により適宜調
整することができるが、１０００〜２０００Å程度が好
ましい。また、上部電極としては、下部電極の材料と同
じもの、あるいは下部電極材料として例示したものから
任意に選択して用いることができる。この際の膜厚は、
単層の場合には５００〜２０００Å程度、２種以上の材
料の積層膜の場合には全体の膜厚が５００〜２０００Å
程度が好ましい。

【００２３】このように構成された選択トランジスタで
あるＭＯＳ型トランジスタとＭＦＳ型トランジスタは、
上述したように、一方の不純物拡散層を共有することに
より互いに接続されている。また、ＭＯＳ型トランジス
タの他方の不純物拡散層はビット線と接続され、ゲート
電極はワード線と接続され、ＭＦＳ型トランジスタの他
方の不純物拡散層が共通線に接続され、キャパシタ部の
上部電極はドライブ線と接続されてメモリセルを構成し
ている。

【００２４】また、別の観点から、本願発明によれば、
少なくともゲート絶縁膜、下部ゲート電極、強誘電体
膜、上部電極及び一対の不純物拡散層を有するＭＦＳ型
トランジスタからなるメモリセルであって、前記下部ゲ
ート電極が、一方の不純物拡散層と接続されている不揮
発性ランダムアクセスメモリが提供される。このメモリ
セルは、上記で説明したメモリセルの選択トランジスタ
を有していないメモリセルと一致する。つまり、主とし
てＭＯＳトランジスタ部と強誘電体キャパシタ部とから
なるＭＦＳ型トランジスタによりメモリセルを構成して
いる。このメモリセルにおいては、ＭＯＳトランジスタ
部の一方の不純物拡散層がビット線と接続され、他方の
不純物拡散層が共通線に接続され、キャパシタ部の上部
電極がドライブ線と接続されている。

【００２５】

【作用】本発明によれば、１個のＭＯＳ型トランジスタ
と１個のＭＦＳ型トランジスター素子によって１個のＦ
ＲＡＭセルが構成されているため、書き換え時のディス
ターブを防止することが可能となるとともに、読み出し
時には非破壊読み出しが可能となる。しかも、ＤＲＡＭ
並の高集積度が実現されるとともに、ＳＦＡＭ並の低消
費電力化、高速化が可能となる。

【００２６】また、低電圧で非破壊のデータ読みだしが
可能であるため、従来のＦＲＡＭに比べてインプリント
および膜疲労耐性の影響が少ない高信頼性のデバイスが
提供される。

【００２７】

【実施例】本発明の不揮発性ＲＡＭとしてＡＦＲＡＭ
（Advanced FRAM)の実施例及びその製造方法、ならびに
動作原理について説明する。本発明のＦＲＡＭの一実施
例を図１〜図３に示す。ＦＲＡＭは、図３に示したよう
に、主としてＭＯＳ型トランジスタ及びＭＦＳ型トラン
ジスタとからなるメモリセルを有している。ＭＯＳ型ト
ランジスタは、図１に示したように、半導体基板１上の
活性領域１ａにゲート絶縁膜２を介して形成されたゲー
ト電極５ａと不純物拡散層６ａ、６ｂとからなる。ま
た、ＭＯＳ型トランジスタの一方の不純物拡散層６ａを
共有して、ＭＦＳ型トランジスタが形成されている。こ
のＭＦＳ型トランジスタは、ＭＯＳ型トランジスタと共
有する一方の不純物拡散層６ａと、不純物拡散層６ａの
一部と直接接続Ｃを有し、その接続部以外の部分ではゲ
ート絶縁膜２を介して形成されたゲート下部電極５ｂ
と、他方の不純物拡散層６ｃとからなる。さらに、ＭＦ
Ｓ型トランジスタのゲート下部電極５ｂ上にキャパシタ
部が形成されている。このキャパシタ部は、ゲート下部
電極５ｂに直接接続されたＴｉＮ／Ｔｉ膜８ａとＴｉＮ
／Ｔｉ膜８ａ上に形成されたＰｔ膜８ｂとで構成された
下部電極８、その上に形成されたＰＺＴ膜９及びその上
に形成されたＰｔ膜１０からなる。このように形成され
たメモリセルにおいては、図２に示したように、ＭＯＳ
型トランジスタの他方の不純物拡散層６ｂがビットコン
タクトＢＣにおいてビット線１１と接続され、ゲート電
極５ａはワード線Ｗと接続され、ＭＦＳ型トランジスタ
の他方の不純物拡散層６ｃが共通線ＣＳに接続され、キ
ャパシタ部の上部電極１０がドライブ線ＤＬと接続され
ている。なお、この実施例においては、共通線ＣＳを不
純物拡散層で形成しているが、ＲＣ時定数が大きくなる
ため、電圧立ちあげ時に時間がかかる可能性があるた
め、これを防止する方法として不純物拡散層をシリサイ
ド（TiSix, CoSix）化するか、Ａ１配線に接続させる方
法がある。

【００２８】以下に、不揮発性ＲＡＭの製造方法を図４
〜図７に基づいて説明する。まず、図４に示したよう
に、Ｐ型シリコン基板１上全面にゲート絶縁膜２を形成
する。その後、ゲート絶縁膜２の所望の領域に、レジス
トマスク３を用いてコンタクトホール４を形成する。次
いで、図５に示したように、ｎ⁺−ポリシリコン層又は
Ｗポリサイド層を半導体基板１上全面に形成し、所望の
形状にパターニングしてゲート電極５ａ及びゲート下部
電極５ｂを形成する。この際、ｎ⁺−ポリシリコンは、
Ｐの熱拡散又はイオン注入により形成する。また、コン
タクト４内に形成されたゲート下部電極５ｂからＰが半
導体基板１内に拡散することにより、オーミックコンタ
クトが形成されることになる。そして、これらゲート電
極５ａ及びゲート下部電極５ｂをマスクとして不純物イ
オンを注入し、アニールすることにより不純物拡散層６
ａ、６ｂ及び６ｃを形成する。

【００２９】その後、図６に示したように、ゲート電極
５ａ及びゲート下部電極５ｂを含む半導体基板１上全面
にＮＳＧで層間膜７を形成する。さらに、ゲート下部電
極５ｂ上であって、層間膜７にコンタクトホールを形成
し、層間膜７上全面にTiN/Ti膜８ａ及びPt膜８ｂを、ス
パッタまたはＣＶＤ法で堆積する。さらに、Pt膜８ｂ上
にゾルゲル法、ＭＯＣＶＤ法又はスパッタ法等により、
強誘電体膜であるＰＺＴ膜９を形成する。この際のＰＺ
Ｔ膜９の膜厚は、２０００Å程度が好ましい。その後、
ＰＺＴ膜９／Pt膜８ｂ／TiN/Ti膜８ａの積層膜をＲＩＥ
により連続的に所望の形状にエッチングする。

【００３０】次いで、図７に示したように、これら積層
膜上に、ＮＳＧによる層間膜７を形成し、ＰＺＴ膜９上
の層間膜７にコンタクトホールを形成する。続いて、層
間膜７上にPt膜を形成し、所望の形状にパターニングし
て上部電極１０を形成する。さらに、上部電極１０上に
層間膜７を形成し、不純物拡散層６ｂ上の層間膜７にコ
ンタクトホールを形成する。コンタクトホールを含む層
間膜７上にアルミニウム系材料によるビット線１１を形
成して、図１に示すメモリセルを完成する。

【００３１】以下に、本発明のＦＲＡＭのＭＦＳ型トラ
ンジスタのＩ_D−Ｖ_G（ドレイン電流−ゲート電圧）特
性を示す。ここで重要なことは、キャパシタの下部電極
８が不純物拡散層６ａであるドレインの端部に接続され
ているために、上部電極１０とドレイン間に加わった電
圧は、キャパシタ部にも十分印加されることである。図
８に示したように、ゲート電圧Ｖ_Gとして上部電極１０
に−５Ｖを印加した場合には、電子がシリコン基板１表
面のチャネル部に誘起され、その部分に反転層が形成さ
れることになる。その結果、ソース／ドレイン間に大電
流が流れることになる。一方、上部電極１０に＋５Ｖを
印加した場合には、正孔がチャネル部に蓄積された状態
になる。そのため、ソース／ドレイン間に電流が流れな
くなる。これらの場合においては、上部電極１０への電
圧の印加を止めてもキャパシタ絶縁膜であるＰＺＴ膜９
の分極状態は保持される。すなわち、ＭＦＳ型トランジ
スタがＯＦＦの状態でもチャネル部の反転／蓄積状態が
保持されるため、チャネル部を抵抗とみなせば、分極状
態により、低抵抗／高抵抗の２値状態が形成されること
になる。

【００３２】例えば、ＰＺＴが０．２μｍの膜厚を有す
るキャパシタ部の上部電極に約５Ｖの電圧を印加した場
合、膜中には２０μｃ／ｃｍ²の残留分極電荷が形成さ
れることになる。ゲート絶縁膜厚を０．１μｍとした場
合、ゲート絶縁膜には約２０Ｖの電圧が加わることにな
り、シリコン基板表面のチャネル部は完全な反転層／蓄
積層が形成されることになる。ＭＦＳ型トランジスタの
チャンネル長／幅を１μｍ／１μｍとした場合には、チ
ャネル部に反転層が形成された低抵抗状態で１０〜１０
０ＫΩ、蓄積層が形成された高抵抗状態で１〜１０ＴΩ
の値が得られる。なお、抵抗値が高すぎると書き込み時
のスピードが遅くなるため、チャネル部の不純物イオン
のドープ量を調整し、高抵抗側を１ＭΩ以下に制御する
必要がある。

【００３３】図９に本発明のＡＦＲＡＭの動作原理を示
す。書き込み時において、ビット線に電源電圧（Ｖｃ
ｃ）または接地電圧（０Ｖ）を加えた状態で、選択トラ
ンジスタをオンにし、ドライブ線に０Ｖ→５Ｖ→０Ｖの
パルス電圧を加える。ビット線にＶｃｃが印加されてい
る場合、ドライブ線が０Ｖとなった時にＭＦＳ型トラン
ジスタのチャネル部に反転層が形成され、低抵抗層が形
成されることになる。一方、ビット線に０Ｖが印加され
ている場合、ドライブ線が５Ｖとなった時にチャネル部
に蓄積層が形成され、高抵抗層が形成されることにな
る。

【００３４】すなわち、ＭＦＳ型トランジスタの低抵抗
および高抵抗状態の区別により、データ“０”及びデー
タ“１”が書き込まれることになる。この場合、キャパ
シタ部の下部電極でもあるＭＦＳ型トランジスタのゲー
ト下部電極が直接ＭＦＳ型トランジスタの不純物拡散層
と接続されているため、キャパシタにも十分な電圧（約
Ｖｃｃ）が加わり、キャパシタの強誘電体膜は容易に飽
和分極に達する。その結果、ＭＦＳ型トランジスタのチ
ャネル部には明確に低抵抗層／高抵抗層が形成されるこ
とになる。

【００３５】スタンバイ時においては、ビット線及びド
ライブ線はともに接地電圧（０Ｖ）を印加した状態とす
る。読みだし時において、ＭＦＳ型トランジスタのソー
ス側を接地し、ビット線を０．４Ｖにプリチャージす
る。この後選択トランジスタをオンすると、データ
“０”の場合、ＭＦＳ型トランジスタが低抵抗であるた
め、電流が流れ、ビット線の電位が低下する。一方、デ
ータ“１”の場合、ＭＦＳ型トランジスタが高抵抗であ
るため、電流が流れにくく、ビット線の電位が低下しに
くい。

【００３６】図１０に、上記シミュレーションにおける
読み出し時のビット線の電位変化を示す。これによる
と、１０ｎｓｅｃ．後にはデータ“０”と“１”の状態
で約２００ｍＶの電位差が生ずることになる。レファレ
ンス（ダミーセル）を中間電位に設定した場合、レファ
レンスとデータ“０”又はレファレンスとデータ“１”
との間でそれぞれ約１００ｍＶの電位差が生ずることに
なり、通常のカレントミラー型のセンスアンプで十分信
号をセンスできることとなる。また、シミュレーション
によれば、高抵抗／低抵抗比が１０以上で上記のセンシ
ングが可能になる。なお、ビット線に０．４Ｖの低電圧
を発生させることは困難であるため、例えば、ビット線
を１．６Ｖ、共通線（ソース線）を１．２Ｖ程度にし、
メモリーセル間に電位差を発生させることが考えられ
る。また、電位差が大きいほど、信号を検出する時間が
短くなるが、分極状態が不安定になる恐れがあるため、
電位差は０．２〜０．８Ｖ程度とすることが好ましい。

【００３７】図１１に、本発明のＦＲＡＭの動作タイミ
ングチャートの一例を示す。この例では、読みだし時に
おいて、ビット線ＢＬに１．６Ｖ、共通線ＣＳに１．２
Ｖのパルスを加え、０．４Ｖの電位差を発生させてい
る。以上に説明した読みだし動作より、データを破壊せ
ず、分極状態を保持したままデータを読み出すことがで
きる。そのため、通常のＦＲＡＭのように再書き込みの
必要がなく、回路も簡単にできる。また、読みだし時に
ビット線、ドライブ線に加わる電圧が低く、分極反転に
よる過渡電流がないため、消費電流が大きく低減でき
る。さらに、ＳＲＡＭレベルの高速読みだしが可能とな
る。非破壊読みだしであるため、ＦＲＡＭに比べ強誘電
膜の膜疲労に対するスペックが半減されることになる。

【００３８】図１２に、本発明のＦＲＡＭの等価回路を
示す。基本的にはオープンビット方式により構成されて
いる。このＦＲＡＭは、通常のＦＲＡＭに比べ１〜１．
２倍のセルサイズになるが、周辺回路がシンプルになる
ため、チップサイズはＦＲＡＭより縮小化されることと
なる。ドライブ線ＢＬ、ワード線ＷＬ、共通線ＣＳは行
デコーダーに接続されている。センスアンプに対してビ
ット線対が扇を広げたような状態になっており、メモリ
ーセルアレイの反対側には、ダミーセルが配列されてい
る。ダミーセルは、データ“０”・“１”に対し中間の
レベルをつくる必要があるため、高抵抗セル及び低抵抗
セルを短絡するか又は中間の抵抗値を示すセルを設計し
て用いる必要がある。なお、メガビットクラスのメモリ
では、１ビット線に１２８〜２５６個のメモリーセルが
接続されることになる。

【００３９】上記のように、本発明のＦＲＡＭにおいて
は、通常のＦＲＡＭでの破壊読みだしをすることなく、
さらに、キャパシタ部に高電圧を印加する必要がないた
め、ダミーセルの膜疲労及びインプリントの問題が防止
されることとなり、非破壊読みだしが可能となり、読み
だし時の印加電圧を低減させて膜疲労による劣化が防止
され、インプリント耐性が向上する。

【００４０】また、本発明のＦＲＡＭの第２の実施例を
図１３に示す。このＦＲＡＭは、主としてＭＦＳ型トラ
ンジスタからなるメモリセルを有している。ＭＦＳ型ト
ランジスタは、不純物拡散層６と、不純物拡散層６の一
部と直接接続Ｃを有し、その接続部以外の部分ではゲー
ト絶縁膜２を介して形成されたゲート下部電極５とから
なる。さらに、ＭＦＳ型トランジスタのゲート下部電極
５上にキャパシタ部が形成されている。このキャパシタ
部は、ゲート下部電極５に直接接続されたＴｉＮ／Ｔｉ
膜８ａとＴｉＮ／Ｔｉ膜８ａ上に形成されたＰｔ膜８ｂ
とで構成された下部電極８、その上に形成されたＰＺＴ
膜９及びその上に形成されたＰｔ膜１０からなる。この
ように形成されたメモリセルにおいては、ＭＦＳ型トラ
ンジスタの一方の不純物拡散層６がビット線（図示せ
ず）と接続され、他方の不純物拡散層６が共通線ＣＳに
接続され、キャパシタ部の上部電極１０がドライブ線Ｄ
Ｌと接続されている。

【００４１】このようなＦＲＡＭにおいては、キャパシ
タ部の下部電極でもあるＭＦＳ型トランジスタのゲート
下部電極が直接ＭＦＳ型トランジスタの不純物拡散層と
接続されているため、キャパシタにも十分な電圧が加わ
り、キャパシタの強誘電体膜は容易に飽和分極に達し、
消費電流が大きく低減できる。

【００４２】

【発明の効果】この発明によれば、１個のＭＯＳ型トラ
ンジスタと１個のＭＦＳ型トランジスター素子によって
１個のＦＲＡＭセルが構成されているため、ＤＲＡＭ並
の高集積度で、ＳＦＡＭ並の低消費電力化、高速化が可
能な不揮発性メモリを実現することが可能となる。

【００４３】また、低電圧で非破壊のデータ読みだしが
可能であるため、従来のＦＲＡＭに比べてインプリント
および膜疲労耐性の影響の少ない、高信頼性のデバイス
を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明のＦＲＡＭのメモリセルの一実施例を示
す概略断面図である。

【図２】本発明のＦＲＡＭのメモリセルの配線を説明す
るための平面図である。

【図３】本発明のＦＲＡＭのメモリセルの等価回路図で
ある。

【図４】本発明のＦＲＡＭのメモリセルの製造方法を示
す概略断面図である。

【図５】本発明のＦＲＡＭのメモリセルの製造方法を示
す概略断面図である。

【図６】本発明のＦＲＡＭのメモリセルの製造方法を示
す概略断面図である。

【図７】本発明のＦＲＡＭのメモリセルの製造方法を示
す概略断面図である。

【図８】本発明のＦＲＡＭにおけるＭＦＳトランジスタ
ーのＩ_D−Ｖ_G特性を示すグラフである。

【図９】本発明のＦＲＡＭの動作を説明するため等価回
路図である。

【図１０】本発明のＦＲＡＭの読み出し時のデータごと
のビット線電圧と放電時間との関係を示すグラフであ
る。

【図１１】本発明のＦＲＡＭの動作タイミングチャート
である。

【図１２】本発明のＦＲＡＭの等価回路図である。

【図１３】本発明のＦＲＡＭのメモリセルの他の実施例
を示す概略断面図である。

【図１４】従来のＦＲＡＭのメモリセルを示す概略断面
図である。

【図１５】従来のＦＲＡＭのメモリセルの等価回路図で
ある。

【図１６】従来のＦＲＡＭの動作を説明するため等価回
路図である。

【図１７】従来の半導体装置の他の実施例を示す概略断
面図である。

【図１８】従来の強誘電体メモリのさらに他の実施例を
示す概略断面図である。

【図１９】図１８の強誘電体メモリの等価回路図であ
る。

【図２０】強誘電体の分極状態を示す図である。

【図２１】従来の強誘電体メモリのさらに他の実施例を
示す等価回路図である。

【図２２】図２１の強誘電体メモリの分極状態を説明す
るための図である。

【符号の説明】

１半導体基板１ａ活性領域２ゲート絶縁膜３レジスト４コンタクトホール５ゲート電極５ａゲート電極５ｂゲート下部電極６、６ａ、６ｂ、６ｃ不純物拡散層７層間絶縁膜８下部電極８ａＴｉＮ／Ｔｉ膜８ｂＰｔ膜９ＰＺＴ膜１０Ｐｔ膜（上部電極）１１ビット線ＷＬワード線ＢＣビットコンタクトＣコンタクトＤＬドライブ線ＣＳ共通線ＢＬビット線

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４５１

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたゲート絶縁
膜、ゲート電極及び一対の不純物拡散層を有するＭＯＳ
型トランジスタと、少なくとも下部ゲート電極、強誘電体膜、上部電極及び
一方の不純物拡散層を前記ＭＯＳ型トランジスタと共有
する一対の不純物拡散層を有し、前記一方の不純物拡散
層に下部ゲート電極の一部が接続されているＭＦＳ型ト
ランジスタとからなるメモリセルであって、前記ＭＯＳ型トランジスタがビット線及びワード線に接
続され、前記ＭＦＳ型トランジスタがドライブ線及び共
通線に接続されて構成されていることを特徴とする不揮
発性ランダムアクセスメモリ。
【請求項２】少なくともゲート絶縁膜、下部ゲート電
極、強誘電体膜、上部電極及び一対の不純物拡散層を有
するＭＦＳ型トランジスタからなるメモリセルであっ
て、前記下部ゲート電極が、一方の不純物拡散層と接続され
ていることを特徴とする不揮発性ランダムアクセスメモ
リ。