JP2002076281A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 正確な分圧比を有し、抵抗値の温度係数の小
さい高精度のブリーダー抵抗回路、及び、このようなブ
リーダー抵抗回路を用いた高精度で温度係数の小さい半
導体装置例えばボルテージディテクタ、ボルテージレギ
ュレータ等の半導体装置を提供することを目的とする。 【解決手段】 薄膜抵抗体を使用したブリーダー抵抗回
路の、薄膜抵抗体上の導電体及び薄膜抵抗体下部の導電
体の電位を各薄膜抵抗体の電位と略等しくなるようにし
たこと。および、薄膜抵抗体にポリシリコンを用いる場
合、ポリシリコン薄膜抵抗体の膜厚を薄くし、ポリシリ
コン薄膜抵抗体に導入した不純物をＰ型にしたことによ
り抵抗値バラツキを抑え、かつ抵抗値の温度依存性を小
さくしたことを特徴とする。
さい高精度のブリーダー抵抗回路、及び、このようなブ
リーダー抵抗回路を用いた高精度で温度係数の小さい半
導体装置例えばボルテージディテクタ、ボルテージレギ
ュレータ等の半導体装置を提供することを目的とする。 【解決手段】 薄膜抵抗体を使用したブリーダー抵抗回
路の、薄膜抵抗体上の導電体及び薄膜抵抗体下部の導電
体の電位を各薄膜抵抗体の電位と略等しくなるようにし
たこと。および、薄膜抵抗体にポリシリコンを用いる場
合、ポリシリコン薄膜抵抗体の膜厚を薄くし、ポリシリ
コン薄膜抵抗体に導入した不純物をＰ型にしたことによ
り抵抗値バラツキを抑え、かつ抵抗値の温度依存性を小
さくしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に薄
膜抵抗体を使用したブリーダー抵抗回路及び該ブリーダ
ー抵抗回路を有する半導体装置及びその製造方法に関す
る。
膜抵抗体を使用したブリーダー抵抗回路及び該ブリーダ
ー抵抗回路を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】従来、薄膜抵抗体を使用したブリーダー
抵抗回路は数多く使用されているが、薄膜抵抗体上の配
線や薄膜抵抗体下部の導電体の電位については注意され
ておらず、様々な配置がなされたものが知られていた。
また、薄膜抵抗体材料としてポリシリコンがよく用いら
れているが、その膜厚は同一チップ内にＭＯＳ型トラン
ジスタを混載する場合には、ＭＯＳ型トランジスタのゲ
ート電極と同一の膜厚とされたものが知られていた。
抵抗回路は数多く使用されているが、薄膜抵抗体上の配
線や薄膜抵抗体下部の導電体の電位については注意され
ておらず、様々な配置がなされたものが知られていた。
また、薄膜抵抗体材料としてポリシリコンがよく用いら
れているが、その膜厚は同一チップ内にＭＯＳ型トラン
ジスタを混載する場合には、ＭＯＳ型トランジスタのゲ
ート電極と同一の膜厚とされたものが知られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
薄膜抵抗体を用いたブリーダー抵抗回路では、しばしば
分圧比が不正確になるという問題点があった。またＭＯ
Ｓ型トランジスタを同一チップ内に混載した従来のブリ
ーダー抵抗回路では、１キロオーム／□以上の高いシー
ト抵抗値の領域ではポリシリコン薄膜抵抗体の温度によ
る抵抗値変化（抵抗値の温度係数）が大きく、広い温度
範囲で高い分圧精度を得るためにはシート抵抗値を小さ
く設定しなければならず、従って、全体としてメガオー
ムオーダー以上の高い抵抗値を必要とするブリーダー抵
抗回路領域が占める面積が大きくなってしまうという問
題点があった。
薄膜抵抗体を用いたブリーダー抵抗回路では、しばしば
分圧比が不正確になるという問題点があった。またＭＯ
Ｓ型トランジスタを同一チップ内に混載した従来のブリ
ーダー抵抗回路では、１キロオーム／□以上の高いシー
ト抵抗値の領域ではポリシリコン薄膜抵抗体の温度によ
る抵抗値変化（抵抗値の温度係数）が大きく、広い温度
範囲で高い分圧精度を得るためにはシート抵抗値を小さ
く設定しなければならず、従って、全体としてメガオー
ムオーダー以上の高い抵抗値を必要とするブリーダー抵
抗回路領域が占める面積が大きくなってしまうという問
題点があった。
【０００４】本発明は、上記課題を解消して、正確な分
圧比を有し、抵抗値の温度係数の小さい高精度のブリー
ダー抵抗回路、及び、このようなブリーダー抵抗回路を
用いた高精度で温度係数の小さい半導体装置例えばボル
テージディテクタ、ボルテージレギュレータ等の半導体
装置を提供することを目的とする。
圧比を有し、抵抗値の温度係数の小さい高精度のブリー
ダー抵抗回路、及び、このようなブリーダー抵抗回路を
用いた高精度で温度係数の小さい半導体装置例えばボル
テージディテクタ、ボルテージレギュレータ等の半導体
装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置が上
記目的を達成するために採用した第一の手段は、薄膜抵
抗体を使用したブリーダー抵抗回路の、薄膜抵抗体上の
配線及び薄膜抵抗体下部の導電体の電位を各抵抗体の電
位と略等しくなるようにしたことを特徴とする。これ
は、本発明者の実験により、薄膜抵抗体（特にポリシリ
コン薄膜抵抗体）を使用したブリーダー抵抗回路上の配
線及び下部の導電体電位により、薄膜抵抗体の抵抗値が
変化するという事実が明らかになったことによる。
記目的を達成するために採用した第一の手段は、薄膜抵
抗体を使用したブリーダー抵抗回路の、薄膜抵抗体上の
配線及び薄膜抵抗体下部の導電体の電位を各抵抗体の電
位と略等しくなるようにしたことを特徴とする。これ
は、本発明者の実験により、薄膜抵抗体（特にポリシリ
コン薄膜抵抗体）を使用したブリーダー抵抗回路上の配
線及び下部の導電体電位により、薄膜抵抗体の抵抗値が
変化するという事実が明らかになったことによる。
【０００６】本発明の半導体装置が上記目的を達成する
ために採用した第二の手段は、ブリーダー抵抗回路のポ
リシリコン薄膜抵抗体を同一チップ内に混載されたＭＯ
Ｓ型トランジスタのゲート電極よりも薄い膜厚としたこ
とを特徴とする。これは、本発明者の実験により、薄膜
抵抗体（特にポリシリコン薄膜抵抗体）の膜厚が薄い
程、抵抗値のバラツキが小さくなり、また、抵抗値の温
度依存性が同一のシート抵抗においても小さくなるとい
う事実が明らかになったことによる。
ために採用した第二の手段は、ブリーダー抵抗回路のポ
リシリコン薄膜抵抗体を同一チップ内に混載されたＭＯ
Ｓ型トランジスタのゲート電極よりも薄い膜厚としたこ
とを特徴とする。これは、本発明者の実験により、薄膜
抵抗体（特にポリシリコン薄膜抵抗体）の膜厚が薄い
程、抵抗値のバラツキが小さくなり、また、抵抗値の温
度依存性が同一のシート抵抗においても小さくなるとい
う事実が明らかになったことによる。
【０００７】本発明の半導体装置が上記目的を達成する
ために採用した第三の手段は、ブリーダー抵抗回路のポ
リシリコン薄膜抵抗体に導入する不純物をＰ型にしたこ
とを特徴とする。これは、本発明者の実験により、薄膜
抵抗体に導入する不純物がＰ型だと、抵抗値のバラツキ
が小さくなり、また、抵抗値の温度依存性が同一のシー
ト抵抗においても小さくなるという事実が明らかになっ
たことによる。
ために採用した第三の手段は、ブリーダー抵抗回路のポ
リシリコン薄膜抵抗体に導入する不純物をＰ型にしたこ
とを特徴とする。これは、本発明者の実験により、薄膜
抵抗体に導入する不純物がＰ型だと、抵抗値のバラツキ
が小さくなり、また、抵抗値の温度依存性が同一のシー
ト抵抗においても小さくなるという事実が明らかになっ
たことによる。
【０００８】本発明の半導体装置は、薄膜抵抗体を使用
したブリーダー抵抗回路の、薄膜抵抗体上の配線及び薄
膜抵抗体下部の導電体の電位を各抵抗体の電位と略等し
くなるようにしたことにより正確な分圧比を有する高精
度なブリーダー抵抗回路を実現する事ができる。特に薄
膜抵抗体にポリシリコンを用いる場合、本発明の半導体
装置は、ブリーダー抵抗回路のポリシリコン薄膜抵抗体
の膜厚を薄くし、更にポリシリコンにＰ型の不純物を導
入したことにより抵抗値バラツキを抑え、かつ抵抗値の
温度依存性を小さくすることができる。
したブリーダー抵抗回路の、薄膜抵抗体上の配線及び薄
膜抵抗体下部の導電体の電位を各抵抗体の電位と略等し
くなるようにしたことにより正確な分圧比を有する高精
度なブリーダー抵抗回路を実現する事ができる。特に薄
膜抵抗体にポリシリコンを用いる場合、本発明の半導体
装置は、ブリーダー抵抗回路のポリシリコン薄膜抵抗体
の膜厚を薄くし、更にポリシリコンにＰ型の不純物を導
入したことにより抵抗値バラツキを抑え、かつ抵抗値の
温度依存性を小さくすることができる。
【０００９】このようなブリーダー抵抗回路を用いて高
精度で温度係数の小さい半導体装置例えばボルテージデ
ィテクタ、ボルテージレギュレータ等の半導体装置を得
ることができる。
精度で温度係数の小さい半導体装置例えばボルテージデ
ィテクタ、ボルテージレギュレータ等の半導体装置を得
ることができる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の好
適な実施例を説明する。図１は本発明の半導体装置のブ
リーダー抵抗回路領域の一実施例を示す模式的断面図で
ある。
適な実施例を説明する。図１は本発明の半導体装置のブ
リーダー抵抗回路領域の一実施例を示す模式的断面図で
ある。
【００１１】薄いＮ型の不純物濃度を有するシリコン半
導体基板１０１中には分割されたＰ型のウエル領域３０
１、３０２、３０３が形成される。ウエル領域３０１、
３０２、３０３の不純物濃度は、シリコン半導体基板１
０１の空乏化を防止する観点からシリコン半導体基板１
０１表面においておおむね１Ｅ１６ａｔｍｓ／ｃｍ３以
上あることが望ましく、ウエル領域とは言っても、濃い
不純物濃度を与えて良い。シリコン半導体基板１０１上
にはシリコン酸化膜１０２が形成され、シリコン酸化膜
１０２上には配線とのコンタクトを行うための濃いＰ型
の不純物領域１０３に挟まれた高抵抗領域１０４を有す
るポリシリコン抵抗体１０５、１０６、１０７が形成さ
れる。また、濃いＰ型の不純物領域１０３にはそれぞれ
アルミニウムからなる配線２０１、２０２、２０３、２
０４が接続される。ここで、図示しないがウエル領域３
０１は配線２０２と、ウエル領域３０２は配線２０３
と、そしてウエル領域３０３は配線２０４と電気的に接
続され同電位とされている。従ってポリシリコン抵抗体
１０５の高抵抗領域１０４の電位と上部にある配線２０
２の電位と、下部にあるウエル領域３０１の電位とは略
等しい状態にある。ポリシリコン抵抗体１０６、１０７
とそれぞれ上部に配置された配線１０６、１０７及び下
部に配置されたウエル領域３０２、３０３との電位の関
係も同様である。このようにそれぞれのポリシリコン抵
抗体自身とその上下に位置する配線及びウエル領域との
電位を等しくすることにより、各ポリシリコン抵抗体１
０５、１０６、１０７の抵抗値は正しく保たれる。なお
シリコン酸化膜１０２を薄く形成したい場合は、これに
代えてシリコン窒化膜を有する複合膜を用いることによ
り、シリコン半導体基板１０１とポリシリコン抵抗体１
０５、１０６、１０７との間の絶縁性を高く保つことが
出きる。またシリコン半導体基板１０１の電導型はＰ型
でもよく、そのときはウエル領域３０１、３０２、３０
３はＮ型にする。またポリシリコン抵抗体の個数に制限
はなく、ブリーダー抵抗回路に要求される分圧個数に応
じて設定すれば良い。また、図示しないが、ブリーダー
抵抗回路の高集積化を最優先させるために、ウエル領域
をそれぞれの抵抗体毎に分割して配置することが困難な
ときには、ウエル領域３０１、３０２、３０３をいくつ
かの抵抗体毎にまとめたり、分割せずに一括で形成する
と良い。この時は、やや分圧精度が犠牲になるが図１の
実施例の次善の策と言える。また図１ではシリコン半導
体基板１０１をＮ型、ウエル領域３０１、３０２、３０
３をＰ型として説明したが、シリコン半導体基板１０１
をＰ型、ウエル領域３０１、３０２、３０３をＮ型とし
てもかまわない。また、図1では配線はアルミニウムか
らなるとあるが、配線はバリアメタルとシリサイド膜の
積層膜でもかまわない。バリアメタルとは、半導体装置
の信頼性維持や長寿命化を確保するために、配線の下に
成膜する耐食性や耐環境性の優れた保護皮膜の事であ
る。本発明では、TiN及びTiの積層膜をバリアメタルと
して、Al-Si-Cuをシリサイド膜として使用した。しか
し、シリサイド膜はAl-Siでもかまわない。
導体基板１０１中には分割されたＰ型のウエル領域３０
１、３０２、３０３が形成される。ウエル領域３０１、
３０２、３０３の不純物濃度は、シリコン半導体基板１
０１の空乏化を防止する観点からシリコン半導体基板１
０１表面においておおむね１Ｅ１６ａｔｍｓ／ｃｍ３以
上あることが望ましく、ウエル領域とは言っても、濃い
不純物濃度を与えて良い。シリコン半導体基板１０１上
にはシリコン酸化膜１０２が形成され、シリコン酸化膜
１０２上には配線とのコンタクトを行うための濃いＰ型
の不純物領域１０３に挟まれた高抵抗領域１０４を有す
るポリシリコン抵抗体１０５、１０６、１０７が形成さ
れる。また、濃いＰ型の不純物領域１０３にはそれぞれ
アルミニウムからなる配線２０１、２０２、２０３、２
０４が接続される。ここで、図示しないがウエル領域３
０１は配線２０２と、ウエル領域３０２は配線２０３
と、そしてウエル領域３０３は配線２０４と電気的に接
続され同電位とされている。従ってポリシリコン抵抗体
１０５の高抵抗領域１０４の電位と上部にある配線２０
２の電位と、下部にあるウエル領域３０１の電位とは略
等しい状態にある。ポリシリコン抵抗体１０６、１０７
とそれぞれ上部に配置された配線１０６、１０７及び下
部に配置されたウエル領域３０２、３０３との電位の関
係も同様である。このようにそれぞれのポリシリコン抵
抗体自身とその上下に位置する配線及びウエル領域との
電位を等しくすることにより、各ポリシリコン抵抗体１
０５、１０６、１０７の抵抗値は正しく保たれる。なお
シリコン酸化膜１０２を薄く形成したい場合は、これに
代えてシリコン窒化膜を有する複合膜を用いることによ
り、シリコン半導体基板１０１とポリシリコン抵抗体１
０５、１０６、１０７との間の絶縁性を高く保つことが
出きる。またシリコン半導体基板１０１の電導型はＰ型
でもよく、そのときはウエル領域３０１、３０２、３０
３はＮ型にする。またポリシリコン抵抗体の個数に制限
はなく、ブリーダー抵抗回路に要求される分圧個数に応
じて設定すれば良い。また、図示しないが、ブリーダー
抵抗回路の高集積化を最優先させるために、ウエル領域
をそれぞれの抵抗体毎に分割して配置することが困難な
ときには、ウエル領域３０１、３０２、３０３をいくつ
かの抵抗体毎にまとめたり、分割せずに一括で形成する
と良い。この時は、やや分圧精度が犠牲になるが図１の
実施例の次善の策と言える。また図１ではシリコン半導
体基板１０１をＮ型、ウエル領域３０１、３０２、３０
３をＰ型として説明したが、シリコン半導体基板１０１
をＰ型、ウエル領域３０１、３０２、３０３をＮ型とし
てもかまわない。また、図1では配線はアルミニウムか
らなるとあるが、配線はバリアメタルとシリサイド膜の
積層膜でもかまわない。バリアメタルとは、半導体装置
の信頼性維持や長寿命化を確保するために、配線の下に
成膜する耐食性や耐環境性の優れた保護皮膜の事であ
る。本発明では、TiN及びTiの積層膜をバリアメタルと
して、Al-Si-Cuをシリサイド膜として使用した。しか
し、シリサイド膜はAl-Siでもかまわない。
【００１２】図２は本発明の半導体装置のブリーダー抵
抗回路領域の他の実施例を示す模式的断面図である。
抗回路領域の他の実施例を示す模式的断面図である。
【００１３】シリコン半導体基板１０１上にはシリコン
酸化膜１０２が形成され、シリコン酸化膜１０２上には
濃いＮ型のポリシリコン薄膜４０１、４０２、４０３が
形成される。濃いＮ型のポリシリコン薄膜４０１、４０
２、４０３上にはシリコン酸化膜などからなる第１絶縁
膜４０４を介して配線とのコンタクトを行うための濃い
Ｐ型の不純物領域１０３に挟まれた高抵抗領域１０４を
有するポリシリコン抵抗体１０５、１０６、１０７が形
成される。また、ポリシリコン抵抗体１０５、１０６、
１０７上にはシリコン酸化膜などからなる第２絶縁膜４
０５を介してアルミニウム配線２０１、２０２、２０３
が形成され、ポリシリコン抵抗体１０５、１０６、１０
７の濃いＰ型の不純物領域１０３及び濃いＮ型のポリシ
リコン薄膜４０１、４０２、４０３にコンタクトホール
５０６、６０６を介してそれぞれが接続される。従って
ポリシリコン抵抗体１０５の高抵抗領域１０４の電位と
上部にある配線２０２の電位と、下部にある濃いＮ型の
ポリシリコン薄膜４０１の電位とは略等しい状態にあ
る。ポリシリコン抵抗体１０６、１０７とそれぞれ上部
に配置された配線２０３、２０４、及び下部に配置され
た濃いＮ型のポリシリコン薄膜４０２、４０３との電位
の関係も同様である。このようにそれぞれのポリシリコ
ン抵抗体自身とその上下に位置する配線及び濃いＮ型の
ポリシリコン薄膜との電位を等しくすることにより、各
ポリシリコン抵抗体１０５、１０６、１０７の抵抗値は
正しく保たれる。なお図示しないがブリーダー抵抗回路
と同一チップ上にＭＯＳ型トランジスタを形成する場
合、濃いＮ型のポリシリコン薄膜４０１、４０２、４０
３と同一の膜によりゲート電極を形成することにより製
造工程の簡略化が図れる。また図１の例で述べたように
信頼性の観点から第１絶縁膜４０４と第２絶縁膜４０５
の両方もしくは一方をシリコン窒化膜を有する複合膜と
することも有効である。そしてポリシリコン抵抗体の個
数に制限はなく、ブリーダー抵抗回路に要求される分圧
個数に応じて設定すれば良い。また、図２では配線はア
ルミニウムからなるとあるが、配線はバリアメタルとシ
リサイド膜の積層膜でもかまわない。本発明では、TiN
及びTiの積層膜をバリアメタルとして、Al-Si-Cuをシリ
サイド膜として使用した。しかし、シリサイド膜はAl-S
iでもかまわない。
酸化膜１０２が形成され、シリコン酸化膜１０２上には
濃いＮ型のポリシリコン薄膜４０１、４０２、４０３が
形成される。濃いＮ型のポリシリコン薄膜４０１、４０
２、４０３上にはシリコン酸化膜などからなる第１絶縁
膜４０４を介して配線とのコンタクトを行うための濃い
Ｐ型の不純物領域１０３に挟まれた高抵抗領域１０４を
有するポリシリコン抵抗体１０５、１０６、１０７が形
成される。また、ポリシリコン抵抗体１０５、１０６、
１０７上にはシリコン酸化膜などからなる第２絶縁膜４
０５を介してアルミニウム配線２０１、２０２、２０３
が形成され、ポリシリコン抵抗体１０５、１０６、１０
７の濃いＰ型の不純物領域１０３及び濃いＮ型のポリシ
リコン薄膜４０１、４０２、４０３にコンタクトホール
５０６、６０６を介してそれぞれが接続される。従って
ポリシリコン抵抗体１０５の高抵抗領域１０４の電位と
上部にある配線２０２の電位と、下部にある濃いＮ型の
ポリシリコン薄膜４０１の電位とは略等しい状態にあ
る。ポリシリコン抵抗体１０６、１０７とそれぞれ上部
に配置された配線２０３、２０４、及び下部に配置され
た濃いＮ型のポリシリコン薄膜４０２、４０３との電位
の関係も同様である。このようにそれぞれのポリシリコ
ン抵抗体自身とその上下に位置する配線及び濃いＮ型の
ポリシリコン薄膜との電位を等しくすることにより、各
ポリシリコン抵抗体１０５、１０６、１０７の抵抗値は
正しく保たれる。なお図示しないがブリーダー抵抗回路
と同一チップ上にＭＯＳ型トランジスタを形成する場
合、濃いＮ型のポリシリコン薄膜４０１、４０２、４０
３と同一の膜によりゲート電極を形成することにより製
造工程の簡略化が図れる。また図１の例で述べたように
信頼性の観点から第１絶縁膜４０４と第２絶縁膜４０５
の両方もしくは一方をシリコン窒化膜を有する複合膜と
することも有効である。そしてポリシリコン抵抗体の個
数に制限はなく、ブリーダー抵抗回路に要求される分圧
個数に応じて設定すれば良い。また、図２では配線はア
ルミニウムからなるとあるが、配線はバリアメタルとシ
リサイド膜の積層膜でもかまわない。本発明では、TiN
及びTiの積層膜をバリアメタルとして、Al-Si-Cuをシリ
サイド膜として使用した。しかし、シリサイド膜はAl-S
iでもかまわない。
【００１４】図３は本発明の半導体装置のブリーダー抵
抗回路領域の一部を拡大した一実施例を示す模式的断面
図である。
抗回路領域の一部を拡大した一実施例を示す模式的断面
図である。
【００１５】図２に示した例と異なる点は、同一の電位
としたいアルミニウム配線２０３と、ポリシリコン抵抗
体１０６の濃いＰ型の不純物領域１０３及び濃いＮ型の
ポリシリコン薄膜４０２との接続を一つのコンタクトホ
ール７０１を介して行っている点である。これによりコ
ンタクトホール形成領域の占める面積を縮小する事がで
き、ブリーダー抵抗回路領域全体の面積縮小に効果があ
る。その他の部分については図２と同一の符号を添記す
ることで説明に代える。
としたいアルミニウム配線２０３と、ポリシリコン抵抗
体１０６の濃いＰ型の不純物領域１０３及び濃いＮ型の
ポリシリコン薄膜４０２との接続を一つのコンタクトホ
ール７０１を介して行っている点である。これによりコ
ンタクトホール形成領域の占める面積を縮小する事がで
き、ブリーダー抵抗回路領域全体の面積縮小に効果があ
る。その他の部分については図２と同一の符号を添記す
ることで説明に代える。
【００１６】図４はシート抵抗１０キロオームのポリシ
リコン抵抗体の上部のアルミニウム配線に０ボルトから
５ボルトの電位を印加した場合のポリシリコン抵抗体の
抵抗値のズレ（バラツキ）とポリシリコン抵抗体膜厚の
関係を示した図である。
リコン抵抗体の上部のアルミニウム配線に０ボルトから
５ボルトの電位を印加した場合のポリシリコン抵抗体の
抵抗値のズレ（バラツキ）とポリシリコン抵抗体膜厚の
関係を示した図である。
【００１７】図４から明らかに、ポリシリコン抵抗体膜
厚が薄いほど配線の電位の影響を受けにくくなる。特に
ポリシリコン抵抗体膜厚を数１０〜２０００Å程度とす
ることにより、抵抗値のばらつきを小さく抑えることが
できる。この時ポリシリコン抵抗体を均一な連続膜で形
成するためには現在の製造方法（ＣＶＤ法等）ではおよ
そ１００Å以上の膜圧とする事が望ましい。不連続な膜
になるとかえって抵抗値にバラツキを生じてしまう。
厚が薄いほど配線の電位の影響を受けにくくなる。特に
ポリシリコン抵抗体膜厚を数１０〜２０００Å程度とす
ることにより、抵抗値のばらつきを小さく抑えることが
できる。この時ポリシリコン抵抗体を均一な連続膜で形
成するためには現在の製造方法（ＣＶＤ法等）ではおよ
そ１００Å以上の膜圧とする事が望ましい。不連続な膜
になるとかえって抵抗値にバラツキを生じてしまう。
【００１８】本発明の半導体装置は、小さな占有面積で
分圧電圧出力誤差が小さい、高精度なブリーダー抵抗回
路をP型の不純物を導入したポリシリコン薄膜抵抗体を
用いて実現する事ができる。以下、図面を参照して本発
明の好適な実施例を説明する。
分圧電圧出力誤差が小さい、高精度なブリーダー抵抗回
路をP型の不純物を導入したポリシリコン薄膜抵抗体を
用いて実現する事ができる。以下、図面を参照して本発
明の好適な実施例を説明する。
【００１９】図５は本発明の半導体装置の一実施例を示
すブリーダー抵抗回路の回路図である。
すブリーダー抵抗回路の回路図である。
【００２０】端子Ａ11と端子Ｂ12との間に印加された電
圧Ｖを各々の抵抗R1、及びR2により端子C13から分圧電
圧Voを得る。その分圧電圧Voは次式の様に表せる。 Vo=(R2／(R1＋R2))＊Ｖ ・・・ 式の分圧電圧Voを理論値とし、その理論値と実測値の
差を分圧電圧出力誤差とする。分圧電圧出力誤差は次式
で表せる。 分圧電圧出力誤差＝((｜理論値Vo−実測値Vo|)／理論値Vo)＊100 ・・・ ここでポリシリコン薄膜抵抗体に導入する不純物をＮ型
からＰ型に変えることにより分圧電圧出力誤差を小さく
できることをデーターに基ずき説明する。
圧Ｖを各々の抵抗R1、及びR2により端子C13から分圧電
圧Voを得る。その分圧電圧Voは次式の様に表せる。 Vo=(R2／(R1＋R2))＊Ｖ ・・・ 式の分圧電圧Voを理論値とし、その理論値と実測値の
差を分圧電圧出力誤差とする。分圧電圧出力誤差は次式
で表せる。 分圧電圧出力誤差＝((｜理論値Vo−実測値Vo|)／理論値Vo)＊100 ・・・ ここでポリシリコン薄膜抵抗体に導入する不純物をＮ型
からＰ型に変えることにより分圧電圧出力誤差を小さく
できることをデーターに基ずき説明する。
【００２１】ラダー回路を構成するポリシリコン薄膜抵
抗体に要求される特性として、ブリーダー回路の分圧電
圧出力誤差が小さくかつ集積面積が小さいことが上げら
れる。一般にポリシリコン膜厚を薄くすると、低濃度不
純物の濃度ばらつきが低減されるため、ブリーダー回路
の分圧電圧出力誤差が小さくなり、高精度のブリーダー
回路を作成することができる。しかし、ポリシリコン膜
厚を薄くしてもＮ型の不純物を導入したポリシリコン薄
膜抵抗体(以下Ｎ型ポリシリコン薄膜抵抗体と呼ぶ)の長
さを短くすると分圧電圧出力誤差が大きくなってしま
い、集積面積を小さくすることが困難であった。しか
し、Ｐ型ポリシリコン薄膜抵抗体を用いることで同抵抗
体の長さを短くし、集積面積を小さくすることができ
る。例として、図３を用いて説明する。
抗体に要求される特性として、ブリーダー回路の分圧電
圧出力誤差が小さくかつ集積面積が小さいことが上げら
れる。一般にポリシリコン膜厚を薄くすると、低濃度不
純物の濃度ばらつきが低減されるため、ブリーダー回路
の分圧電圧出力誤差が小さくなり、高精度のブリーダー
回路を作成することができる。しかし、ポリシリコン膜
厚を薄くしてもＮ型の不純物を導入したポリシリコン薄
膜抵抗体(以下Ｎ型ポリシリコン薄膜抵抗体と呼ぶ)の長
さを短くすると分圧電圧出力誤差が大きくなってしま
い、集積面積を小さくすることが困難であった。しか
し、Ｐ型ポリシリコン薄膜抵抗体を用いることで同抵抗
体の長さを短くし、集積面積を小さくすることができ
る。例として、図３を用いて説明する。
【００２２】図６は膜厚1000Å、シート抵抗10kΩ／□
のブリーダー回路を構成するＰ型及びＮ型ポリシリコン
薄膜抵抗体の長さと分圧電圧出力誤差の関係を示した図
である。Ｐ型ポリシリコン薄膜抵抗体に導入したＰ型の
不純物としてBF2イオン、Ｎ型ポリシリコン薄膜抵抗体
に導入したＮ型の不純物としてリンを用いた例を示して
ある。
のブリーダー回路を構成するＰ型及びＮ型ポリシリコン
薄膜抵抗体の長さと分圧電圧出力誤差の関係を示した図
である。Ｐ型ポリシリコン薄膜抵抗体に導入したＰ型の
不純物としてBF2イオン、Ｎ型ポリシリコン薄膜抵抗体
に導入したＮ型の不純物としてリンを用いた例を示して
ある。
【００２３】図６より、Ｎ型ポリシリコン薄膜抵抗体に
より構成されたブリーダー回路のポリシリコン膜厚を10
00Åに薄くしても、ポリシリコン薄膜抵抗体の長さが30
um以下になると分圧電圧出力誤差0.5％以下を確保でき
なくなってしまう。しかし、Ｐ型ポリシリコン薄膜抵抗
体により構成されたブリーダー回路ではポリシリコン薄
膜抵抗体の長さが１０umでも分圧電圧出力誤差0.5％以
下を確保することができる。
より構成されたブリーダー回路のポリシリコン膜厚を10
00Åに薄くしても、ポリシリコン薄膜抵抗体の長さが30
um以下になると分圧電圧出力誤差0.5％以下を確保でき
なくなってしまう。しかし、Ｐ型ポリシリコン薄膜抵抗
体により構成されたブリーダー回路ではポリシリコン薄
膜抵抗体の長さが１０umでも分圧電圧出力誤差0.5％以
下を確保することができる。
【００２４】図７は本発明の半導体装置の他の実施例を
示す模式的断面図である。
示す模式的断面図である。
【００２５】シリコン半導体基板１０１上に一対のソー
ス領域１３１とドレイン領域１３２およびポリシリコン
ゲート電極１３３とを有するＭＯＳ型トランジスタ１３
４が形成される。一方、フィールド酸化膜１３５上には
アルミニウム配線１３６とのコンタクトのための高濃度
の不純物領域１３７に挟まれた高抵抗領域１３８を有す
るポリシリコン薄膜抵抗体１３９が形成される。図７で
は簡単のためポリシリコン薄膜抵抗体は一つしか描かな
かったが、実際のブリーダー抵抗回路領域は多数のポリ
シリコン薄膜抵抗体より形成されている。
ス領域１３１とドレイン領域１３２およびポリシリコン
ゲート電極１３３とを有するＭＯＳ型トランジスタ１３
４が形成される。一方、フィールド酸化膜１３５上には
アルミニウム配線１３６とのコンタクトのための高濃度
の不純物領域１３７に挟まれた高抵抗領域１３８を有す
るポリシリコン薄膜抵抗体１３９が形成される。図７で
は簡単のためポリシリコン薄膜抵抗体は一つしか描かな
かったが、実際のブリーダー抵抗回路領域は多数のポリ
シリコン薄膜抵抗体より形成されている。
【００２６】図７において、ＭＯＳ型トランジスタ１３
４のポリシリコンゲート電極１３３とＰ型の不純物を導
入したポリシリコン薄膜抵抗体１３９の膜厚は異なり、
ポリシリコン薄膜抵抗体１３９の膜厚のほうが薄く形成
されている。例えばポリシリコンゲート電極１３３の膜
厚は４０００オングストローム、ポリシリコン薄膜抵抗
体１３９の膜厚は１０００オングストロームに設定され
る。ポリシリコンゲート電極１３３は、一部で配線の役
割を果たす必要があり、できるだけ低いシート抵抗が望
ましい。これに対し、ポリシリコン薄膜抵抗体１３９に
は、できるだけ高く正確なシート抵抗値と小さな抵抗値
の温度係数が求められる。従って、ＭＯＳ型トランジス
タ１３４のポリシリコンゲート電極１３３とポリシリコ
ン薄膜抵抗体１３９の膜厚を目的に合わせて変化させる
ことは自然かつ有効な手段となる。ここで、ポリシリコ
ン薄膜抵抗体１３９の抵抗値の温度係数を小さくする方
法として膜厚を薄くすることおよびＰ型の不純物を導入
することが簡便で効果が大きい。以下に発明者の実験デ
ータに基き説明する。
４のポリシリコンゲート電極１３３とＰ型の不純物を導
入したポリシリコン薄膜抵抗体１３９の膜厚は異なり、
ポリシリコン薄膜抵抗体１３９の膜厚のほうが薄く形成
されている。例えばポリシリコンゲート電極１３３の膜
厚は４０００オングストローム、ポリシリコン薄膜抵抗
体１３９の膜厚は１０００オングストロームに設定され
る。ポリシリコンゲート電極１３３は、一部で配線の役
割を果たす必要があり、できるだけ低いシート抵抗が望
ましい。これに対し、ポリシリコン薄膜抵抗体１３９に
は、できるだけ高く正確なシート抵抗値と小さな抵抗値
の温度係数が求められる。従って、ＭＯＳ型トランジス
タ１３４のポリシリコンゲート電極１３３とポリシリコ
ン薄膜抵抗体１３９の膜厚を目的に合わせて変化させる
ことは自然かつ有効な手段となる。ここで、ポリシリコ
ン薄膜抵抗体１３９の抵抗値の温度係数を小さくする方
法として膜厚を薄くすることおよびＰ型の不純物を導入
することが簡便で効果が大きい。以下に発明者の実験デ
ータに基き説明する。
【００２７】図８は、ブリーダー抵抗回路用のシート抵
抗１０キロオームのポリシリコン薄膜抵抗体の抵抗値の
温度係数（ＴＣ）とポリシリコン薄膜抵抗体膜厚の関係
を示した図である。
抗１０キロオームのポリシリコン薄膜抵抗体の抵抗値の
温度係数（ＴＣ）とポリシリコン薄膜抵抗体膜厚の関係
を示した図である。
【００２８】ポリシリコン薄膜抵抗体の抵抗値の温度係
数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くする
ことにより著しく低減できることがわかる。特に１００
０オングストローム以下の膜厚ではＴＣは−３０００Ｐ
ＰＭ／℃以下と極めて小さくすることが可能である。
数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くする
ことにより著しく低減できることがわかる。特に１００
０オングストローム以下の膜厚ではＴＣは−３０００Ｐ
ＰＭ／℃以下と極めて小さくすることが可能である。
【００２９】図８は、シート抵抗１０キロオームのポリ
シリコン薄膜抵抗体についての例であるが、本発明者の
実験によると少なくともシート抵抗１〜５００キロオー
ムの範囲内でポリシリコン薄膜抵抗体の抵抗値の温度係
数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くする
ことにより低減できることが明らかになっている。
シリコン薄膜抵抗体についての例であるが、本発明者の
実験によると少なくともシート抵抗１〜５００キロオー
ムの範囲内でポリシリコン薄膜抵抗体の抵抗値の温度係
数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くする
ことにより低減できることが明らかになっている。
【００３０】図９は膜厚1000Åのポリシリコン膜に不純
物としてＰ型はBF2、Ｎ型はリンを用いた時のシート抵
抗値と温度係数(ＴＣ)の関係を示した図で、Ｎ型ポリシ
リコン薄膜抵抗体に比べＰ型ポリシリコン薄膜抵抗体の
温度に対する抵抗値変動が小さいことを示している。
物としてＰ型はBF2、Ｎ型はリンを用いた時のシート抵
抗値と温度係数(ＴＣ)の関係を示した図で、Ｎ型ポリシ
リコン薄膜抵抗体に比べＰ型ポリシリコン薄膜抵抗体の
温度に対する抵抗値変動が小さいことを示している。
【００３１】シート抵抗値を大きくすると低濃度不純物
の濃度バラツキが大きくなり分圧電圧出力誤差が大きく
なってしまう。さらに、温度に対する抵抗値変動も大き
くなってしまうため、シート抵抗値は25kΩ／□以下が
望ましい。また、抵抗値が小さいとグレインサイズのバ
ラツキが無視できなくなるのでシート抵抗値は1kΩ／□
以上が望ましい。つまり、Ｐ型ポリシリコン薄膜抵抗体
のシート抵抗値は1kΩ／□から25kΩ／□が望ましく、
そのときのＰ型ポリシリコン薄膜抵抗体の温度に対する
抵抗値変動は-4000ppm／℃以下である。
の濃度バラツキが大きくなり分圧電圧出力誤差が大きく
なってしまう。さらに、温度に対する抵抗値変動も大き
くなってしまうため、シート抵抗値は25kΩ／□以下が
望ましい。また、抵抗値が小さいとグレインサイズのバ
ラツキが無視できなくなるのでシート抵抗値は1kΩ／□
以上が望ましい。つまり、Ｐ型ポリシリコン薄膜抵抗体
のシート抵抗値は1kΩ／□から25kΩ／□が望ましく、
そのときのＰ型ポリシリコン薄膜抵抗体の温度に対する
抵抗値変動は-4000ppm／℃以下である。
【００３２】図１０は本発明の半導体装置の他の実施例
を示す模式的断面図である。
を示す模式的断面図である。
【００３３】シリコン半導体基板１０１上に二酸化シリ
コン等からなる第一の絶縁膜１５１が形成される。第一
の絶縁膜１５１上の平坦な面上にはアルミニウムなどの
金属配線１５２とのコンタクトのための不純物濃度の高
い低抵抗領域１５３に挟まれた高抵抗領域１５４を有す
るポリシリコン薄膜抵抗体１５５が形成される。Ｐ型の
不純物を導入したポリシリコン薄膜抵抗体１５５及び第
一の絶縁膜１５１上にはＰＳＧやＢＰＳＧなどからなる
第二の絶縁膜１５６が形成され、第二の絶縁膜１５６に
はコンタクトホール１５７が設けられて金属配線１５２
と不純物濃度の高い低抵抗領域１５３とが電気的に接続
される。ここでポリシリコン薄膜抵抗体１５５内の高抵
抗領域１５４の膜厚は低抵抗領域１５３よりも小さくし
てある。高抵抗領域１５４の膜厚を薄くすることで高い
シート抵抗値を得て占有面積を縮小しつつ小さな温度係
数を確保している。一方、低抵抗領域１５３は、金属配
線１５２と接続するためのコンタクトホール１５７形成
時にポリシリコン膜の突き抜けが生じないように厚く形
成した。本発明者の実験では、約１０キロオーム／□の
シート抵抗値の場合に高抵抗領域１５４の膜厚を１００
０オングストローム以下にすることで抵抗値の温度係数
を―３０００ＰＰＭ／℃以下と極めて小さくできること
がわかっている。また最近のＩＣプロセスでは、微細化
のためにコンタクトホールをドライエッチングにより形
成するのが一般的である。第二の絶縁膜１５６にコンタ
クトホール１５７を形成する際、エッチング残りを生じ
させないためにオーバーエッチングを行うが、その間ポ
リシリコン薄膜抵抗体１５５内の低抵抗領域１５３もエ
ッチングされてしまう。そこで低抵抗領域１５３の膜厚
を厚くすることによりコンタクトホール１５７の突き抜
けを防止した。第二の絶縁膜１５６がＰＳＧまたはＢＰ
ＳＧにより形成され、その膜厚が１ミクロン以下の場
合、低抵抗領域１５３の膜厚はおおむね２０００オング
ストローム以上であれば突き抜けを防止することができ
た。
コン等からなる第一の絶縁膜１５１が形成される。第一
の絶縁膜１５１上の平坦な面上にはアルミニウムなどの
金属配線１５２とのコンタクトのための不純物濃度の高
い低抵抗領域１５３に挟まれた高抵抗領域１５４を有す
るポリシリコン薄膜抵抗体１５５が形成される。Ｐ型の
不純物を導入したポリシリコン薄膜抵抗体１５５及び第
一の絶縁膜１５１上にはＰＳＧやＢＰＳＧなどからなる
第二の絶縁膜１５６が形成され、第二の絶縁膜１５６に
はコンタクトホール１５７が設けられて金属配線１５２
と不純物濃度の高い低抵抗領域１５３とが電気的に接続
される。ここでポリシリコン薄膜抵抗体１５５内の高抵
抗領域１５４の膜厚は低抵抗領域１５３よりも小さくし
てある。高抵抗領域１５４の膜厚を薄くすることで高い
シート抵抗値を得て占有面積を縮小しつつ小さな温度係
数を確保している。一方、低抵抗領域１５３は、金属配
線１５２と接続するためのコンタクトホール１５７形成
時にポリシリコン膜の突き抜けが生じないように厚く形
成した。本発明者の実験では、約１０キロオーム／□の
シート抵抗値の場合に高抵抗領域１５４の膜厚を１００
０オングストローム以下にすることで抵抗値の温度係数
を―３０００ＰＰＭ／℃以下と極めて小さくできること
がわかっている。また最近のＩＣプロセスでは、微細化
のためにコンタクトホールをドライエッチングにより形
成するのが一般的である。第二の絶縁膜１５６にコンタ
クトホール１５７を形成する際、エッチング残りを生じ
させないためにオーバーエッチングを行うが、その間ポ
リシリコン薄膜抵抗体１５５内の低抵抗領域１５３もエ
ッチングされてしまう。そこで低抵抗領域１５３の膜厚
を厚くすることによりコンタクトホール１５７の突き抜
けを防止した。第二の絶縁膜１５６がＰＳＧまたはＢＰ
ＳＧにより形成され、その膜厚が１ミクロン以下の場
合、低抵抗領域１５３の膜厚はおおむね２０００オング
ストローム以上であれば突き抜けを防止することができ
た。
【００３４】図１１は本発明の半導体装置の他の実施例
を示す模式的断面図である。
を示す模式的断面図である。
【００３５】図９の例と異なる点は、第一の絶縁膜１５
１の膜厚が部分的に異なり、膜厚の薄い領域の上にポリ
シリコン薄膜抵抗体１５５の低抵抗領域１５３が形成さ
れ、膜厚の厚い領域の上に高抵抗領域１５４が形成され
ており、低抵抗領域１５３と高抵抗領域１５４との上面
はほぼ平坦な同一面を形成している点である。これによ
って、高抵抗領域１５４の膜厚を薄く、一方、低抵抗領
域１５３は厚く形成できるので、図１０の例で説明した
効果が得られる。他の部分の説明に付いては、図１０と
同一の符号を添記することにより説明に替える。
１の膜厚が部分的に異なり、膜厚の薄い領域の上にポリ
シリコン薄膜抵抗体１５５の低抵抗領域１５３が形成さ
れ、膜厚の厚い領域の上に高抵抗領域１５４が形成され
ており、低抵抗領域１５３と高抵抗領域１５４との上面
はほぼ平坦な同一面を形成している点である。これによ
って、高抵抗領域１５４の膜厚を薄く、一方、低抵抗領
域１５３は厚く形成できるので、図１０の例で説明した
効果が得られる。他の部分の説明に付いては、図１０と
同一の符号を添記することにより説明に替える。
【００３６】図１０及び図１１では簡単のためポリシリ
コン薄膜抵抗体は一つしか描かなかったが、実際の抵抗
回路領域は多数のポリシリコン薄膜抵抗体より形成され
ている。また、図１０及び図１１では配線はアルミニウ
ムからなるとあるが、配線はバリアメタルとシリサイド
膜の積層膜でもかまわない。例えば、本発明では、TiN
及びTiをバリアメタルとして、Al-Si-Cuをシリサイド膜
として使用した。しかし、シリサイド膜はAl-Siでもか
まわない。
コン薄膜抵抗体は一つしか描かなかったが、実際の抵抗
回路領域は多数のポリシリコン薄膜抵抗体より形成され
ている。また、図１０及び図１１では配線はアルミニウ
ムからなるとあるが、配線はバリアメタルとシリサイド
膜の積層膜でもかまわない。例えば、本発明では、TiN
及びTiをバリアメタルとして、Al-Si-Cuをシリサイド膜
として使用した。しかし、シリサイド膜はAl-Siでもか
まわない。
【００３７】図１２は本発明によるブリーダ抵抗回路を
用いたボルテージディテクタの一実施例のブロック図で
ある。
用いたボルテージディテクタの一実施例のブロック図で
ある。
【００３８】簡単のため単純な回路の例を示したが、実
際の製品には必要に応じて機能を追加すればよい。
際の製品には必要に応じて機能を追加すればよい。
【００３９】ボルテージディテクタの基本的な回路構成
要素は電流源７０３、基準電圧回路７０１、ブリーダー
抵抗回路７０２、誤差増幅器７０４であり他にインバー
タ７０６、Ｎ型トランジスタ７０５および７０８、Ｐ型
トランジスタ７０７などが付加されている。以下に簡単
に動作の一部を説明をする。
要素は電流源７０３、基準電圧回路７０１、ブリーダー
抵抗回路７０２、誤差増幅器７０４であり他にインバー
タ７０６、Ｎ型トランジスタ７０５および７０８、Ｐ型
トランジスタ７０７などが付加されている。以下に簡単
に動作の一部を説明をする。
【００４０】ＶＤＤが所定の解除電圧以上のときはＮ型
トランジスタ７０５、７０８がＯＦＦし、Ｐ型トランジ
スタ７０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力さ
れる。このとき誤差増幅器７０４の入力電圧は（ＲＢ＋
ＲＣ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
トランジスタ７０５、７０８がＯＦＦし、Ｐ型トランジ
スタ７０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力さ
れる。このとき誤差増幅器７０４の入力電圧は（ＲＢ＋
ＲＣ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
【００４１】ＶＤＤが低下し検出電圧以下になると出力
ＯＵＴにはＶＳＳが出力される。このときＮ型トランジ
スタ７０５はＯＮで、誤差増幅器７０４の入力電圧はＲ
Ｂ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。
ＯＵＴにはＶＳＳが出力される。このときＮ型トランジ
スタ７０５はＯＮで、誤差増幅器７０４の入力電圧はＲ
Ｂ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。
【００４２】このように、基本的な動作は、基準電圧回
路７０１で発生した基準電圧とブリーダー抵抗回路７０
２で分圧された電圧とを誤差増幅器７０４で比較するこ
とにより行われる。従ってブリーダー抵抗回路７０２で
分圧された電圧の精度がきわめて重要となる。ブリーダ
ー抵抗回路７０２の分圧精度が悪いと誤差増幅器７０４
への入力電圧がバラツキ、所定の解除あるいは検出電圧
が得られなくなってしまう。本発明によるブリーダー抵
抗回路を用いることにより高精度の分圧が可能となるた
めＩＣとしての製品歩留まりが向上したり、より高精度
なボルテージディテクタを製造する事が可能となる。ま
たＩＣの消費電流を抑えるために、ブリーダー抵抗回路
７０２全体の抵抗値はメガオームオーダ以上の高抵抗と
する場合が多く、このとき、一定の精度を保つために非
常に細長い形状の抵抗体を組み合わせて構成するため広
い面積を必要とする。ボルテージディテクタではＩＣチ
ップ面積全体の半分以上もの面積をブリーダー抵抗回路
が占めることも珍しくない。本発明によるブリーダー抵
抗回路は各抵抗体の抵抗値バラツキが小さいため、短い
形状で一定の精度を得ることができる。従って、ブリー
ダー抵抗回路の占有面積を小さくでき、ＩＣチップ全体
の面積縮小に大きく貢献する。
路７０１で発生した基準電圧とブリーダー抵抗回路７０
２で分圧された電圧とを誤差増幅器７０４で比較するこ
とにより行われる。従ってブリーダー抵抗回路７０２で
分圧された電圧の精度がきわめて重要となる。ブリーダ
ー抵抗回路７０２の分圧精度が悪いと誤差増幅器７０４
への入力電圧がバラツキ、所定の解除あるいは検出電圧
が得られなくなってしまう。本発明によるブリーダー抵
抗回路を用いることにより高精度の分圧が可能となるた
めＩＣとしての製品歩留まりが向上したり、より高精度
なボルテージディテクタを製造する事が可能となる。ま
たＩＣの消費電流を抑えるために、ブリーダー抵抗回路
７０２全体の抵抗値はメガオームオーダ以上の高抵抗と
する場合が多く、このとき、一定の精度を保つために非
常に細長い形状の抵抗体を組み合わせて構成するため広
い面積を必要とする。ボルテージディテクタではＩＣチ
ップ面積全体の半分以上もの面積をブリーダー抵抗回路
が占めることも珍しくない。本発明によるブリーダー抵
抗回路は各抵抗体の抵抗値バラツキが小さいため、短い
形状で一定の精度を得ることができる。従って、ブリー
ダー抵抗回路の占有面積を小さくでき、ＩＣチップ全体
の面積縮小に大きく貢献する。
【００４３】図１３は本発明によるブリーダ抵抗回路を
用いたボルテージレギュレータの一実施例ののブロック
図である。
用いたボルテージレギュレータの一実施例ののブロック
図である。
【００４４】簡単のため単純な回路の例を示したが、実
際の製品には必要に応じて機能を追加すればよい。
際の製品には必要に応じて機能を追加すればよい。
【００４５】ボルテージレギュレータの基本的な回路構
成要素は電流源７０３、基準電圧回路７０１、ブリーダ
ー抵抗回路７０２、誤差増幅器７０４そして電流制御ト
ランジスタとして働くＰ型トランジスタ７１０などであ
る。以下に簡単に動作の一部を説明をする。
成要素は電流源７０３、基準電圧回路７０１、ブリーダ
ー抵抗回路７０２、誤差増幅器７０４そして電流制御ト
ランジスタとして働くＰ型トランジスタ７１０などであ
る。以下に簡単に動作の一部を説明をする。
【００４６】誤差増幅器７０４は、ブリーダー抵抗回路
７０２によって分圧された電圧と基準電圧回路７０１で
発生した基準電圧とを比較し、入力電圧ＶＩＮや温度変
化の影響を受けない一定の出力電圧ＶＯＵＴを得るため
に必要なゲート電圧をＰ型トランジスタ７１０に供給す
る。ボルテージレギュレータにおいても図１２で説明し
たボルテージディテクタの場合と同様に、基本的な動作
は、基準電圧回路７０１で発生した基準電圧とブリーダ
ー抵抗回路７０２で分圧された電圧とを誤差増幅器７０
４で比較することにより行われる。従ってブリーダー抵
抗回路７０２で分圧された電圧の精度がきわめて重要と
なる。ブリーダー抵抗回路７０２の分圧精度が悪いと誤
差増幅器７０４への入力電圧がバラツキ、所定の出力電
圧ＶＯＵＴが得られなくなってしまう。本発明によるブ
リーダー抵抗回路を用いることにより高精度の分圧が可
能となるためＩＣとしての製品歩留まりが向上したり、
より高精度なボルテージレギュレータを製造する事が可
能となる。
７０２によって分圧された電圧と基準電圧回路７０１で
発生した基準電圧とを比較し、入力電圧ＶＩＮや温度変
化の影響を受けない一定の出力電圧ＶＯＵＴを得るため
に必要なゲート電圧をＰ型トランジスタ７１０に供給す
る。ボルテージレギュレータにおいても図１２で説明し
たボルテージディテクタの場合と同様に、基本的な動作
は、基準電圧回路７０１で発生した基準電圧とブリーダ
ー抵抗回路７０２で分圧された電圧とを誤差増幅器７０
４で比較することにより行われる。従ってブリーダー抵
抗回路７０２で分圧された電圧の精度がきわめて重要と
なる。ブリーダー抵抗回路７０２の分圧精度が悪いと誤
差増幅器７０４への入力電圧がバラツキ、所定の出力電
圧ＶＯＵＴが得られなくなってしまう。本発明によるブ
リーダー抵抗回路を用いることにより高精度の分圧が可
能となるためＩＣとしての製品歩留まりが向上したり、
より高精度なボルテージレギュレータを製造する事が可
能となる。
【００４７】次に本発明による半導体装置の製造方法を
図１４および図１５を用いて説明する。
図１４および図１５を用いて説明する。
【００４８】図１４（ａ）〜（ｆ）は、本発明による半
導体装置の製造方法の一実施例を示す模式的断面図であ
る。
導体装置の製造方法の一実施例を示す模式的断面図であ
る。
【００４９】図１４（ａ）で、薄いＮ型のシリコン基板
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。そしてＬＯ
ＣＯＳ法で選択的に約８０００Å厚さを有するフィール
ド酸化膜８０３を形成する。次に図１４（ｂ）に示すよ
うに、ゲート酸化膜８０４を形成した後、所定のしきい
値制御用のチャネルドープを行い、ＣＶＤ法によりポリ
シリコン層８０５を約４０００Åの厚さで堆積し所定の
シート抵抗値となるようにイオン注入法によりリン等の
不純物を導入する。次に図１４（ｃ）に示すように所定
の領域が所定のシート抵抗値となるように選択的にイオ
ン注入法によりＢＦ2等の不純物を導入し、ポリシリコ
ン層８０５の所定の領域が低抵抗になるように選択的に
高濃度のリンなどの不純物を導入した後、所定の形状に
エッチング加工して低抵抗のゲート電極８０６と高抵抗
領域８０９を有するポリシリコン抵抗体８０７を形成す
る。それぞれのポリシリコン抵抗体８０７は前の工程で
形成したＰウェル領域８０２と整合するように配置す
る。そしてイオン注入法によりＢＦ2などＰ型の不純物
を導入して、Ｐ型トランジスタのソース領域８１０とド
レイン領域８１１及びポリシリコン抵抗体の低抵抗領域
８０８を形成する。ここでＮ型トランジスタは図示しな
いが、Ｐ型トランジスタと同様にイオン注入法によりリ
ンなどＮ型の不純物を導入して、トランジスタのソース
領域とドレイン領域を形成する。次に図１４（ｄ）に示
すように、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜８１
２を約８０００Å堆積し、続いてコンタクトホール８１
３を形成する。次に図１４（ｅ）に示すように、スパッ
タ法により配線となる約１ミクロンの厚さのアルミニウ
ム層８１４をデポし、所定の形状にパターニングする。
この時各ポリシリコン抵抗体８０７上には各ポリシリコ
ン抵抗体８０７の一端の低抵抗領域８０８と接続したア
ルミニウム層８１４が配置されるようにする。また図示
しないが、このアルミニウム層８１４は各ポリシリコン
抵抗体８０７の下部にフィールド酸化膜８０３を介して
配置されたＰウェル領域８０２とも接続する。次に図１
４（ｆ）に示すように、シリコン窒化膜からなる約８０
００Å厚さを有する保護膜８１５を形成する。そして図
示しないがボンディングパッドなどの領域の保護膜８１
５を除去する。以上の工程によって本発明によるポリシ
リコン抵抗体を有する半導体装置が完成する。
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。そしてＬＯ
ＣＯＳ法で選択的に約８０００Å厚さを有するフィール
ド酸化膜８０３を形成する。次に図１４（ｂ）に示すよ
うに、ゲート酸化膜８０４を形成した後、所定のしきい
値制御用のチャネルドープを行い、ＣＶＤ法によりポリ
シリコン層８０５を約４０００Åの厚さで堆積し所定の
シート抵抗値となるようにイオン注入法によりリン等の
不純物を導入する。次に図１４（ｃ）に示すように所定
の領域が所定のシート抵抗値となるように選択的にイオ
ン注入法によりＢＦ2等の不純物を導入し、ポリシリコ
ン層８０５の所定の領域が低抵抗になるように選択的に
高濃度のリンなどの不純物を導入した後、所定の形状に
エッチング加工して低抵抗のゲート電極８０６と高抵抗
領域８０９を有するポリシリコン抵抗体８０７を形成す
る。それぞれのポリシリコン抵抗体８０７は前の工程で
形成したＰウェル領域８０２と整合するように配置す
る。そしてイオン注入法によりＢＦ2などＰ型の不純物
を導入して、Ｐ型トランジスタのソース領域８１０とド
レイン領域８１１及びポリシリコン抵抗体の低抵抗領域
８０８を形成する。ここでＮ型トランジスタは図示しな
いが、Ｐ型トランジスタと同様にイオン注入法によりリ
ンなどＮ型の不純物を導入して、トランジスタのソース
領域とドレイン領域を形成する。次に図１４（ｄ）に示
すように、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜８１
２を約８０００Å堆積し、続いてコンタクトホール８１
３を形成する。次に図１４（ｅ）に示すように、スパッ
タ法により配線となる約１ミクロンの厚さのアルミニウ
ム層８１４をデポし、所定の形状にパターニングする。
この時各ポリシリコン抵抗体８０７上には各ポリシリコ
ン抵抗体８０７の一端の低抵抗領域８０８と接続したア
ルミニウム層８１４が配置されるようにする。また図示
しないが、このアルミニウム層８１４は各ポリシリコン
抵抗体８０７の下部にフィールド酸化膜８０３を介して
配置されたＰウェル領域８０２とも接続する。次に図１
４（ｆ）に示すように、シリコン窒化膜からなる約８０
００Å厚さを有する保護膜８１５を形成する。そして図
示しないがボンディングパッドなどの領域の保護膜８１
５を除去する。以上の工程によって本発明によるポリシ
リコン抵抗体を有する半導体装置が完成する。
【００５０】図１５（ａ）〜（ｆ）は、本発明による半
導体装置の製造方法の他の実施例を示す模式的断面図で
ある。
導体装置の製造方法の他の実施例を示す模式的断面図で
ある。
【００５１】図１５（ａ）で、薄いＮ型のシリコン基板
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。図１４で説
明した例と異なり、Ｐウェル領域８０２は後にポリシリ
コン抵抗体を形成する領域には必ずしも形成する必要は
ない。次にＬＯＣＯＳ法で選択的に約８０００Å厚さを
有するフィールド酸化膜８０３を形成する。次にゲート
酸化膜８０４を形成した後、所定のしきい値制御用のチ
ャネルドープを行い、ＣＶＤ法によりポリシリコン層８
０５を約４０００Åの厚さで堆積する。そしてポリシリ
コン層８０５が低抵抗となるように高濃度のリンなどの
不純物を導入する。次に図１５（ｂ）に示すように、ポ
リシリコン層８０５を所定の形状にエッチング加工して
低抵抗のゲート電極８０６と低抵抗ポリシリコン層９０
１を形成する。次に図１５（ｃ）に示すように第一の絶
縁膜９０２を熱酸化法あるいはＣＶＤ法などにより形成
する。第一の絶縁膜９０２はシリコン酸化膜またはシリ
コン窒化膜を含む多層膜からなる。次に図１５（ｄ）に
示すようにポリシリコンを１０００Åの厚さで堆積し所
定のシート抵抗値となるようにイオン注入法によりＢＦ
2等の不純物を導入する。続いて所定の形状にパターニ
ングした後、イオン注入法によりＢＦ2などＰ型の不純
物を導入して、低抵抗領域８０８とＰ型トランジスタの
ソース領域８１０とドレイン領域８１１を同時に形成す
る。これで低抵抗領域８０８に挟まれた高抵抗領域８０
９を有するポリシリコン抵抗体８０７ができあがる。こ
こで各ポリシリコン抵抗体８０７は第一の絶縁膜９０２
を介して独立した低抵抗ポリシリコン層９０１の上に形
成されている。また、Ｎ型トランジスタ領域は図示しな
いが、Ｐ型トランジスタと同様にイオン注入法によりリ
ンなどのＮ型の不純物を導入して、トランジスタのソー
ス領域とドレイン領域を形成する。次に図１５（ｅ）に
示すように、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜８
１２を約８０００Å堆積し、続いてコンタクトホール８
１３を形成する。この時ポリシリコン抵抗体８０７の低
抵抗領域８０８と低抵抗ポリシリコン層９０１とは共通
のコンタクトホール９０３で接続できるようにする。次
に図１５（ｆ）に示すように、スパッタ法によりバリア
メタルとなるTi/TiNの積層膜を約１５００Åデポし、そ
の後配線となる約１ミクロンの厚さのアルミニウム層８
１４をデポし、所定の形状にパターニングする。この時
各ポリシリコン抵抗体８０７上には各ポリシリコン抵抗
体８０７の一端の低抵抗領域８０８とその下部に第一の
絶縁膜９０２を介して配置された低抵抗ポリシリコン層
９０１とを共通のコンタクトホール９０３で接続したア
ルミニウム層８１４が配置されるようにする。次にシリ
コン窒化膜からなる約８０００Å厚さを有する保護膜８
１５を形成する。そして図示しないがボンディングパッ
ドなどの領域の保護膜８１５を除去する。以上の工程に
よって本発明によるポリシリコン抵抗体を有する半導体
装置が完成する。
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。図１４で説
明した例と異なり、Ｐウェル領域８０２は後にポリシリ
コン抵抗体を形成する領域には必ずしも形成する必要は
ない。次にＬＯＣＯＳ法で選択的に約８０００Å厚さを
有するフィールド酸化膜８０３を形成する。次にゲート
酸化膜８０４を形成した後、所定のしきい値制御用のチ
ャネルドープを行い、ＣＶＤ法によりポリシリコン層８
０５を約４０００Åの厚さで堆積する。そしてポリシリ
コン層８０５が低抵抗となるように高濃度のリンなどの
不純物を導入する。次に図１５（ｂ）に示すように、ポ
リシリコン層８０５を所定の形状にエッチング加工して
低抵抗のゲート電極８０６と低抵抗ポリシリコン層９０
１を形成する。次に図１５（ｃ）に示すように第一の絶
縁膜９０２を熱酸化法あるいはＣＶＤ法などにより形成
する。第一の絶縁膜９０２はシリコン酸化膜またはシリ
コン窒化膜を含む多層膜からなる。次に図１５（ｄ）に
示すようにポリシリコンを１０００Åの厚さで堆積し所
定のシート抵抗値となるようにイオン注入法によりＢＦ
2等の不純物を導入する。続いて所定の形状にパターニ
ングした後、イオン注入法によりＢＦ2などＰ型の不純
物を導入して、低抵抗領域８０８とＰ型トランジスタの
ソース領域８１０とドレイン領域８１１を同時に形成す
る。これで低抵抗領域８０８に挟まれた高抵抗領域８０
９を有するポリシリコン抵抗体８０７ができあがる。こ
こで各ポリシリコン抵抗体８０７は第一の絶縁膜９０２
を介して独立した低抵抗ポリシリコン層９０１の上に形
成されている。また、Ｎ型トランジスタ領域は図示しな
いが、Ｐ型トランジスタと同様にイオン注入法によりリ
ンなどのＮ型の不純物を導入して、トランジスタのソー
ス領域とドレイン領域を形成する。次に図１５（ｅ）に
示すように、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜８
１２を約８０００Å堆積し、続いてコンタクトホール８
１３を形成する。この時ポリシリコン抵抗体８０７の低
抵抗領域８０８と低抵抗ポリシリコン層９０１とは共通
のコンタクトホール９０３で接続できるようにする。次
に図１５（ｆ）に示すように、スパッタ法によりバリア
メタルとなるTi/TiNの積層膜を約１５００Åデポし、そ
の後配線となる約１ミクロンの厚さのアルミニウム層８
１４をデポし、所定の形状にパターニングする。この時
各ポリシリコン抵抗体８０７上には各ポリシリコン抵抗
体８０７の一端の低抵抗領域８０８とその下部に第一の
絶縁膜９０２を介して配置された低抵抗ポリシリコン層
９０１とを共通のコンタクトホール９０３で接続したア
ルミニウム層８１４が配置されるようにする。次にシリ
コン窒化膜からなる約８０００Å厚さを有する保護膜８
１５を形成する。そして図示しないがボンディングパッ
ドなどの領域の保護膜８１５を除去する。以上の工程に
よって本発明によるポリシリコン抵抗体を有する半導体
装置が完成する。
【００５２】
【発明の効果】上述したように本発明によれば、ブリー
ダー抵抗回路における各ポリシリコン抵抗体自身とその
上下に位置する導電体との電位を等しくすることによ
り、各ポリシリコン抵抗体の抵抗値は正しく保たれる。
従って正確な分圧比を有する高精度なブリーダー抵抗回
路を実現する事ができる。この時ポリシリコン抵抗体の
膜厚を２０００Å以下およびポリシリコン抵抗体に導入
する不純物をＰ型にすることで各ポリシリコン抵抗体の
抵抗値のバラツキを低減させ、より高精度なブリーダー
抵抗回路を実現する事ができる。また、ブリーダー抵抗
回路におけるポリシリコン抵抗体の膜厚を薄くすること
により抵抗値の温度係数を小さくすることができる。特
に１０００Å以下の膜厚とすると約１０ｋΩ／□のシー
ト抵抗値で３０００ｐｐｍ／℃以下というきわめて小さ
い温度係数を得ることができる。従って広い温度範囲で
高い分圧精度を保証できるブリーダー抵抗回路を従来方
法による占有面積よりも小さな面積で形成することがで
きるという効果がある。
ダー抵抗回路における各ポリシリコン抵抗体自身とその
上下に位置する導電体との電位を等しくすることによ
り、各ポリシリコン抵抗体の抵抗値は正しく保たれる。
従って正確な分圧比を有する高精度なブリーダー抵抗回
路を実現する事ができる。この時ポリシリコン抵抗体の
膜厚を２０００Å以下およびポリシリコン抵抗体に導入
する不純物をＰ型にすることで各ポリシリコン抵抗体の
抵抗値のバラツキを低減させ、より高精度なブリーダー
抵抗回路を実現する事ができる。また、ブリーダー抵抗
回路におけるポリシリコン抵抗体の膜厚を薄くすること
により抵抗値の温度係数を小さくすることができる。特
に１０００Å以下の膜厚とすると約１０ｋΩ／□のシー
ト抵抗値で３０００ｐｐｍ／℃以下というきわめて小さ
い温度係数を得ることができる。従って広い温度範囲で
高い分圧精度を保証できるブリーダー抵抗回路を従来方
法による占有面積よりも小さな面積で形成することがで
きるという効果がある。
【００５３】本発明によるボルテージディテクタやボル
テージレギュレーターにおいては、高精度の分圧が可能
となるためＩＣとしての製品歩留まりが向上したり、よ
り高精度な製品を製造する事が可能となる。またＩＣの
消費電流を抑えるために、ブリーダー抵抗回路全体の抵
抗値はメガオームオーダ以上の高抵抗とする場合が多
く、このとき、一定の精度を保つために非常に細長い形
状の抵抗体を組み合わせて構成するため広い面積を必要
とする。ボルテージディテクタではＩＣチップ面積全体
の半分以上もの面積をブリーダー抵抗回路が占めること
も珍しくない。本発明によるブリーダー抵抗回路は各抵
抗体の抵抗値バラツキが小さいため、短い形状で一定の
精度を得ることができる。従って、ブリーダー抵抗回路
の占有面積を小さくでき、ＩＣチップ全体の面積縮小に
大きく貢献する。
テージレギュレーターにおいては、高精度の分圧が可能
となるためＩＣとしての製品歩留まりが向上したり、よ
り高精度な製品を製造する事が可能となる。またＩＣの
消費電流を抑えるために、ブリーダー抵抗回路全体の抵
抗値はメガオームオーダ以上の高抵抗とする場合が多
く、このとき、一定の精度を保つために非常に細長い形
状の抵抗体を組み合わせて構成するため広い面積を必要
とする。ボルテージディテクタではＩＣチップ面積全体
の半分以上もの面積をブリーダー抵抗回路が占めること
も珍しくない。本発明によるブリーダー抵抗回路は各抵
抗体の抵抗値バラツキが小さいため、短い形状で一定の
精度を得ることができる。従って、ブリーダー抵抗回路
の占有面積を小さくでき、ＩＣチップ全体の面積縮小に
大きく貢献する。
【００５４】本発明による半導体装置の製造方法をとる
ことにより、特殊な工程や大幅な工程増加を必要とせず
に上述の半導体装置を形成することができるという効果
がある。
ことにより、特殊な工程や大幅な工程増加を必要とせず
に上述の半導体装置を形成することができるという効果
がある。
【図１】本発明の半導体装置のブリーダー抵抗回路領域
の一実施例を示す模式的断面図である。
の一実施例を示す模式的断面図である。
【図２】本発明の半導体装置のブリーダー抵抗回路領域
の他の実施例を示す模式的断面図である。
の他の実施例を示す模式的断面図である。
【図３】本発明の半導体装置のブリーダー抵抗回路領域
の一部を拡大した一実施例を示す模式的断面図である。
の一部を拡大した一実施例を示す模式的断面図である。
【図４】シート抵抗１０キロオームのポリシリコン抵抗
体の上部のアルミニウム配線に５ボルトの電位を印加し
た場合のポリシリコン抵抗体の抵抗値のズレとポリシリ
コン抵抗体膜厚の関係を示した図である。
体の上部のアルミニウム配線に５ボルトの電位を印加し
た場合のポリシリコン抵抗体の抵抗値のズレとポリシリ
コン抵抗体膜厚の関係を示した図である。
【図５】本発明の半導体装置の一実施例を示すブリーダ
ー抵抗回路の回路図である。
ー抵抗回路の回路図である。
【図６】膜厚1000Å、シート抵抗10kΩ／□のブリーダ
ー回路を構成するP型及びN型ポリシリコン薄膜抵抗体の
長さと分圧電圧出力誤差の関係を示した図である。
ー回路を構成するP型及びN型ポリシリコン薄膜抵抗体の
長さと分圧電圧出力誤差の関係を示した図である。
【図７】本発明の半導体装置の他の実施例を示す模式的
断面図である。
断面図である。
【図８】ブリーダー抵抗回路用のシート抵抗１０キロオ
ームのポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）とポリシリコン薄膜抵抗体膜厚の関係を示した図で
ある。
ームのポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）とポリシリコン薄膜抵抗体膜厚の関係を示した図で
ある。
【図９】膜厚1000Åのポリシリコン膜に不純物としてP
型はBF2、Ｎ型はリンを用いた時のシート抵抗値と温度
係数の関係を示した図である。
型はBF2、Ｎ型はリンを用いた時のシート抵抗値と温度
係数の関係を示した図である。
【図１０】本発明の半導体装置の他の実施例を示す模式
的断面図である。
的断面図である。
【図１１】本発明の半導体装置の他の実施例を示す模式
的断面図である。
的断面図である。
【図１２】本発明によるブリーダ抵抗回路を用いたボル
テージディテクタの一実施例のブロック図である。
テージディテクタの一実施例のブロック図である。
【図１３】本発明によるブリーダ抵抗回路を用いたボル
テージレギュレータの一実施例ののブロック図である。
テージレギュレータの一実施例ののブロック図である。
【図１４】本発明による半導体装置の製造方法の一実施
例を示す模式的断面図である。
例を示す模式的断面図である。
【図１５】本発明による半導体装置の製造方法の他の実
施例を示す模式的断面図である。
施例を示す模式的断面図である。
１０１ シリコン半導体基板 １０２ シリコン酸化膜 １０３ 濃いＮ型の不純物領域 １０４ 高抵抗領域 １０５ ポリシリコン抵抗体 １０６ ポリシリコン抵抗体 １０７ ポリシリコン抵抗体 １３１ ソース領域 １３２ ドレイン領域 １３３ ポリシリコンゲート電極 １３４ ＭＯＳ型トランジスタ １３５ フィールド酸化膜 １３６ アルミニウム配線 １３７ 高濃度の不純物領域 １３８ 高抵抗領域 １３９ ポリシリコン薄膜抵抗体 １４０ 中間絶縁膜 １５１ 第一の絶縁膜 １５２ 金属配線 １５３ 低抵抗領域 １５４ 高抵抗領域 １５５ ポリシリコン薄膜抵抗体 １５６ 第二の絶縁膜 １５７ コンタクトホール ２０１ 配線 ２０２ 配線 ２０３ 配線 ２０４ 配線 ３０１ ウエル領域 ３０２ ウエル領域 ３０３ ウエル領域 ４０１ 濃いＮ型のポリシリコン薄膜 ４０２ 濃いＮ型のポリシリコン薄膜 ４０３ 濃いＮ型のポリシリコン薄膜 ４０４ 第１絶縁膜 ４０５ 第２絶縁膜 ５０６ 配線とポリシリコン抵抗体の濃いＰ型の不純物
領域との接続用のコンタクトホール ６０６ 配線と濃いＮ型のポリシリコンとの接続用のコ
ンタクトホール ７００ 配線とポリシリコン抵抗体の濃いＰ型の不純物
領域及び濃いＮ型のポリシリコンとの接続用コンタクト
ホール ７０１ 基準電圧回路 ７０２ ブリーダー抵抗回路 ７０３ 電流源 ７０４ 誤差増幅器 ７０５ Ｎ型トランジスタ ７０６ インバータ ７０７ Ｐ型トランジスタ ７０８ Ｎ型トランジスタ ７０９ 寄生ダイオード ７１０ Ｐ型トランジスタ ８０１ シリコン基板 ８０２ Ｐウェル領域 ８０３ フィールド酸化膜 ８０４ ゲート酸化膜 ８０５ ポリシリコン層 ８０６ ゲート電極 ８０７ ポリシリコン抵抗体 ８０８ 低抵抗領域 ８０９ 高抵抗領域 ８１０ ソース領域 ８１１ ドレイン領域 ８１２ 中間絶縁膜 ８１３ コンタクトホール ８１４ アルミニウム層 ８１５ 保護膜 ９０１ 低抵抗ポリシリコン層 ９０２ 第一の絶縁膜 ９０３ 共通のコンタクトホール
領域との接続用のコンタクトホール ６０６ 配線と濃いＮ型のポリシリコンとの接続用のコ
ンタクトホール ７００ 配線とポリシリコン抵抗体の濃いＰ型の不純物
領域及び濃いＮ型のポリシリコンとの接続用コンタクト
ホール ７０１ 基準電圧回路 ７０２ ブリーダー抵抗回路 ７０３ 電流源 ７０４ 誤差増幅器 ７０５ Ｎ型トランジスタ ７０６ インバータ ７０７ Ｐ型トランジスタ ７０８ Ｎ型トランジスタ ７０９ 寄生ダイオード ７１０ Ｐ型トランジスタ ８０１ シリコン基板 ８０２ Ｐウェル領域 ８０３ フィールド酸化膜 ８０４ ゲート酸化膜 ８０５ ポリシリコン層 ８０６ ゲート電極 ８０７ ポリシリコン抵抗体 ８０８ 低抵抗領域 ８０９ 高抵抗領域 ８１０ ソース領域 ８１１ ドレイン領域 ８１２ 中間絶縁膜 ８１３ コンタクトホール ８１４ アルミニウム層 ８１５ 保護膜 ９０１ 低抵抗ポリシリコン層 ９０２ 第一の絶縁膜 ９０３ 共通のコンタクトホール
Claims (33)
- 【請求項１】 第一の導電体の上に第一の絶縁膜を介し
て複数の薄膜抵抗体を構成したブリーダー抵抗回路を有
する半導体装置において、前記薄膜抵抗体の下部の第一
の導電体と前記薄膜抵抗体とを概ね同電位にすることを
特徴とする半導体装置。 - 【請求項２】 前記薄膜抵抗体の上に第二の絶縁膜を形
成し、前記第二の絶縁膜の上であって前記薄膜抵抗体の
上部の位置に第二の導電体を形成し、前記薄膜抵抗体と
前記第二の導電体とを概ね同電位にすることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記複数の薄膜抵抗体のおのおのに対応
する前記第一の導電体の電位は、前記複数の薄膜抵抗体
のおのおのの電位と概ね同電位であることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記複数の薄膜抵抗体のおのおのに対応
する前記第二の導電体の電位は、前記複数の薄膜抵抗体
のおのおのの電位と概ね同電位であることを特徴とする
請求項２記載の半導体装置。 - 【請求項５】 前記薄膜抵抗体はポリシリコンよりなる
ことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記薄膜抵抗体はポリシリコンよりなる
ことを特徴とする請求項２記載の半導体装置。 - 【請求項７】 前記薄膜抵抗体に導入する不純物がＰ型
であることを特徴とする請求項５および６記載の半導体
装置。 - 【請求項８】 前記薄膜抵抗体に導入するＰ型の不純物
がＢＦ2であることを特徴とする請求項７記載の半導体
装置。 - 【請求項９】 前記薄膜抵抗体に導入するＰ型の不純物
がボロンであることを特徴とする請求項７記載の半導体
装置。 - 【請求項１０】 前記薄膜抵抗体の膜厚は数１０から２
０００オングストロームであることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項１１】 前記薄膜抵抗体の膜厚は数１０から１
０００オングストロームであることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項１２】 前記第一の導電体はシリコン基板中に
形成されたウエル領域からなることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項１３】 前記第一の導電体はポリシリコンから
なることを特徴とする請求項５および６記載の半導体装
置。 - 【請求項１４】 記第二の導電体はポリシリコンからな
ることを特徴とする請求項６記載の半導体装置。 - 【請求項１５】 記第二の導電体はアルミニウムからな
ることを特徴とする請求項６記載の半導体装置。 - 【請求項１６】 前記第二の導電体はバリアメタル及び
シリサイド膜の積層からなることを特徴とする請求項６
記載の半導体装置。 - 【請求項１７】 前記第一の導電体は前記複数の薄膜抵
抗体と同一チップ上に形成されるＭＯＳ型トランジスタ
のゲート電極を構成する材料からなることを特徴とする
請求項６記載の半導体装置。 - 【請求項１８】 前記複数の薄膜抵抗体のおのおのと、
それらに対応する前記第一の導電体の電位は、共通のコ
ンタクトホールを介して金属配線材料により固定される
ことを特徴とする請求項５または６記載の半導体装置。 - 【請求項１９】 前記複数の薄膜抵抗体を使用したブリ
ーダー抵抗回路および少なくとも一つのＭＯＳ型トラン
ジスタを有する半導体装置において、前記ブリーダー抵
抗回路の前記薄膜抵抗体の膜厚は、前記ＭＯＳ型トラン
ジスタのゲート電極の膜厚よりも薄く形成されているこ
とを特徴とする請求項５および６記載の半導体装置。 - 【請求項２０】 前記薄膜抵抗体の膜厚は数１０から１
０００オングストロームであることを特徴とする請求項
１９記載の半導体装置。 - 【請求項２１】 前記薄膜抵抗体に導入する不純物がＰ
型であることを特徴とする請求項１９記載の半導体装
置。 - 【請求項２２】 前記薄膜抵抗体に導入するＰ型の不純
物がＢＦ2であることを特徴とする請求項２１記載の半
導体装置。 - 【請求項２３】 前記薄膜抵抗体に導入するＰ型の不純
物がボロンであることを特徴とする請求項２１記載の半
導体装置。 - 【請求項２４】 前記薄膜抵抗体の抵抗値の温度依存性
は−４０００ｐｐｍ／℃以下であることを特徴とする請
求項１９記載の半導体装置。 - 【請求項２５】 前記薄膜抵抗体を有する半導体装置に
おいて、前記薄膜抵抗体は、金属配線と接続するための
不純物濃度の高い低抵抗領域と高抵抗領域とからなり、
前記低抵抗領域に比べて前記高抵抗領域の膜厚が小さい
ことを特徴とする請求項５および６記載の半導体装置。 - 【請求項２６】 前記高抵抗領域の膜厚は数１０から１
０００オングストロームであり、前記低抵抗領域の膜厚
は２０００オングストロームから１００００オングスト
ロームであることを特徴とする請求項２５記載の半導体
装置。 - 【請求項２７】 前記薄膜抵抗体の前記低抵抗領域と前
記高抵抗領域とは平坦な同一面上に形成されていること
を特徴とする請求項２５記載の半導体装置。 - 【請求項２８】 前記薄膜抵抗体の前記低抵抗領域と前
記高抵抗領域との上面は平坦な同一面を形成しているこ
とを特徴とする請求項２５記載の半導体装置。 - 【請求項２９】 前記第一の絶縁膜および前記第二の絶
縁膜はシリコン酸化膜よりなることを特徴とする請求項
５または６記載の半導体装置。 - 【請求項３０】 前記第一の絶縁膜および前記第二の絶
縁膜の一方または両方はシリコン窒化膜を含む多層膜よ
りなることを特徴とする請求項５または６記載の半導体
装置。 - 【請求項３１】 前記複数の薄膜抵抗体を使用したブリ
ーダー抵抗回路全体の抵抗値は１メガオームから１００
メガオームであることを特徴とする請求項５または６記
載の半導体装置。 - 【請求項３２】 シリコン基板を用意し、選択的にイオ
ン注入法により分離、独立したウェル領域を形成する工
程と、ＬＯＣＯＳ法で選択的にフィールド酸化膜を形成
する工程と、その後、ゲート酸化膜を形成し、所定のし
きい値制御用のチャネルドープを行い、ＣＶＤ法により
ポリシリコン層堆積し、所定のシート抵抗値となるよう
に選択的にイオン注入法によりＢＦ2等の不純物を導入
する工程と、前記ポリシリコン層の所定の領域が低抵抗
になるように選択的に高濃度のリンなどの不純物を導入
した後、低抵抗のゲート電極と高抵抗領域を有するポリ
シリコン抵抗体が、前記ウェル領域と整合するように所
定の形状にエッチング加工して配置する工程と、イオン
注入法によりリンなどＮ型の不純物を導入して、Ｎ型ト
ランジスタのソース領域とドレイン領域を形成する工程
と、イオン注入法によりボロンなどＰ型の不純物を導入
して、Ｐ型トランジスタのソース領域とドレイン領域お
よび前記ポリシリコン抵抗体の低抵抗領域を形成する工
程と、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜を堆積
し、続いてコンタクトホールを形成する工程と、スパッ
タ法により配線となるアルミニウム層をデポし、それぞ
れの前記ポリシリコン抵抗体上にはそれぞれの前記ポリ
シリコン抵抗体の一端の低抵抗領域およびそれぞれの前
記ウェル領域と接続したそれぞれの前記アルミニウム層
が配置されるようにパターニングする工程と、保護膜を
形成し、ボンディングパッドなどの領域の保護膜を除去
する工程とからなることを特徴とする半導体装置の製造
方法。 - 【請求項３３】 シリコン基板を用意し、選択的にイオ
ン注入法により分離、独立したウェル領域を形成し、Ｌ
ＯＣＯＳ法で選択的にフィールド酸化膜を形成する工程
と、ゲート酸化膜を形成した後、所定のしきい値制御用
のチャネルドープを行い、ＣＶＤ法により第一のポリシ
リコン層を堆積し、前記第一のポリシリコン層が低抵抗
となるように高濃度のリンなどの不純物を導入する工程
と、前記第一のポリシリコン層を所定の形状にエッチン
グ加工して低抵抗のゲート電極と低抵抗ポリシリコン層
を形成する工程と、第一の絶縁膜を熱酸化法あるいはＣ
ＶＤ法などにより形成する工程と、前記第一のポリシリ
コン層よりも薄い膜厚の第二のポリシリコン層を堆積し
所定のシート抵抗値となるようにイオン注入法によりＢ
Ｆ2等の不純物を導入する工程と、第二のポリシリコン
層を使用したポリシリコン抵抗体は第一の絶縁膜を介し
て独立した低抵抗ポリシリコン層の上に配置形成される
ようにパターニングする工程と、イオン注入法によりリ
ンなどＮ型の不純物を導入して、Ｎ型トランジスタのソ
ース領域とドレイン領域を形成する工程と、イオン注入
法によりＢＦ2などＰ型の不純物を導入して、前記ポリ
シリコン抵抗体の一部に低抵抗領域を形成すると同時に
Ｐ型トランジスタのソース領域とドレイン領域を形成す
る工程と、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜を堆
積し、前記ポリシリコン抵抗体の前記低抵抗領域と前記
低抵抗ポリシリコン層とは共通のコンタクトホールで接
続できるように前記コンタクトホールを形成する工程
と、スパッタ法により配線となるアルミニウム層をデポ
し、各々の前記ポリシリコン抵抗体上には各々の前記ポ
リシリコン抵抗体の一端の前記低抵抗領域とその下部に
前記第一の絶縁膜を介して配置されたそれぞれの前記低
抵抗ポリシリコン層とを共通のコンタクトホールで接続
した各々のアルミニウム層が配置されるようにされるよ
うにパターニングする工程と、保護膜を形成し、ボンデ
ィングパッドなどの領域の保護膜を除去する工程とから
なることを特徴とする半導体装置の製造方法。
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