KR100382836B1

KR100382836B1 - 전류조절반도체집적회로장치및그제조방법

Info

Publication number: KR100382836B1
Application number: KR1019940025266A
Authority: KR
Inventors: 사이토유타카; 오사나이준; 코지마요시카즈; 이시이카즈토시
Original assignee: 세이코 인스트루먼트 가부시키가이샤
Priority date: 1993-09-29
Filing date: 1994-09-29
Publication date: 2003-07-16
Also published as: KR950010064A; TW247368B; JPH07169846A; US5663589A; CN1105783A

Abstract

본 발명은 소형 칩 사이즈이면서 전류값의 변동을 줄일 수 있는 저렴한 CRD(전류 조절용 다이오드)에 관한 것이다. 반도체 집적회로장치용 CRD는 게이트, 소오스, 기판이 전기적으로 접속되어 있는 공핍형 N채널 MOS트랜지스터에 의해서 구성된다. 게이트 절연막은 500옹스트롬 이하로 설정되고, 게이트의 채널 길이( L 길이)는 8 μm 보다 큰 값으로 설정된다. 이는 소망하는 IP에 미치지않는 IP에 해당하는 제1 W폭의 채널을 가진 드레인 영역과, 제1드레인 영역에 병렬로 접속되어 필요한 만큼 선택되는 다수 종류의 W폭의 채널이 있는 것을 특징으로 하는 제2 W폭의 채널을 가진 제2드레인 영역을 가진다.

Description

전류 조절 반도체 집적회로장치 및 그 제조방법

본 발명은 전류 조절 다이오드(이하, CRD로 약칭함)로 사용되는 반도체 집적회로장치의 구조 및 그 제조방법에 관한 것으로서, 특히, 게이트, 소오스, 기판이전기적으로 접속(케이블)되어 있는 공핍형(표면 반전형, 노말-온 타입) N채널 MOS(NMOS)트랜지스터의 전류 조절 다이오드등으로서 적합한 전기 특성을 실현시키기 위한 반도체 집적회로장치의 구성 및 제조 방법에 관한 것이다.

제58도는 접합형 전계 효과 트랜지스터(이하, JFET로 언급한다)가 흔히 사용되는 종래 CRD의 전기적 기능을 도시한 설명도이다. 상기 JFET는 드레인(18002), 게이트(18001), 소오스(18003)으로 구성되며, 게이트 전극(18001)은 상기 소오스 전극(18003)에 접속되어 있다.

제59도는 CRD의 전기적 기능을 도시한 설명도이다. 양극(18004) 및 음극(18005)은 조절된 전류의 방향(18009)를 표시한다.

제60도는 종래의 CRD의 외관도이다. CRD칩(18008)은 길이가 수 mm이고 직경이 약 1mm인 실린더형 유리 몰드 타입 외장 케이스(패키지)(18007)내에 설치되어 있고, 각각 양극 전극 및 음극 전극으로서 전극용 단자선(이하, 액셜리이드라 언급한다)(18006)이 양쪽에 설치되어 있다.

종래의 CRD는 상기한 바와 같은 구조로 되어 있으므로 아래와 같은 문제점을 가진다.

제61도는 종래의 JFET CRD의 전류-전압 특성을 도시한 그래프이다. 그래프에 도시한 바와 같이, 소정의 조절된 전류치를 얻는 데에 필요한 최저 전압(V_L)은 5V 이상의 전압값이다. V_L은 전류값에 따라 7V 또는 10V까지 상승한다. 이는 JFET를 사용하고 있고 또한 채널의 핀치 오프 전압이 높기 때문이다. 상기 고전압은 최근의전자 회로 표준값인 5V 또는 3V 또는 1.5V의 파워 전압을 가진 회로에서는 사용할 수 없다. 이와 대조적으로, JFET이기 때문에 브레이크다운 전압(V_B)은 약 100V정도로 상당히 높게 되어 있으므로, 작동 최대 전압(V_H)은 용이하게 24V 또는 26V로 설정될 수 있다. 그러나, 기본적으로 JFET CRD는 이극성 소자(소수 캐리어 소자)이므로 OFF측상에서의 시간 응답성(소수 캐리어의 축적)이 매우 느리며, 이로 인해 통상 소음이 많이 발생한다.

또한, 제조상의 문제로는, 소정값(정격값)의 I_p를 목표로 하여 제조되지만 (제품으로 공급할 경우의 전류 조절 다이오드의 정격값은 예를들면 10mA ±10%와 같은 식으로 보정하여 공급할 때의 값이다. I_P는 표준 전압값 VP에서의 조절 전류값을 나타내며 V_L은 그 ±허용범위내에 있는 최저 전압을 표시한다.), 실제로 완제품의 I_P가 약 ±20% 정도 벗어나는 문제점이 있다.

따라서, 실제로는 선별적으로 출하하거나, 또는 제조과정에서 여러 전류값을 가진 제품의 변동 폭을 설정해서, 라인 업(LINE UP)하고 있으므로, 그 생산수율(우수 생산품의 비율)은 떨어지고, 재고는 증가하며 생산비는 증가하게 된다.

한편, 게이트, 소오스, 전극이 전기적으로 접속되어 있는 공핍형 N채널 MOS 트랜지스터로 만들어진 CRD는 제조과정에서 더 높은 편차를 갖는다. 편차는 ±30%를 초과하며, 또한 V_H를 높게 하면 편차도 더욱 증가한다. 이는 채널의 공핍상태(한계 전압 : V_TH)의 편차가 제조과정에서 어쩔 수 없이 증가하기 때문이다.

또한, V_L은 낮게 설정할 수 있는 반면에, V_H는 기껏해야 7V 또는 최대 10V로 설정할 수 있다. 전자회로의 표준 전원 전압이 5V 미만으로 될지라도 여전히 12V 시스템 또는 24V 시스템은 전원을 요하는 구동 시스템에 대해서 표준으로 사용되며, 이러한 목적의 CRD는 약 24V의 최고 전압(V_H)를 필요로 한다. 여기에서, V_H를 증가시키기 위해서는 게이트 절연막(게이트 TOX)을 두껍게 해야한다. 이로 인해, V_TH의 편차가 더욱 크게 되는 문제점이 있다. 두께가 두꺼워질수록 편차는 더욱 커진다. 그외에, 게이트 절연막을 두껍게 하면 MOS 트랜지스터의 트랜스-콘덕턴스(gm)는 떨어지며, 필요한 드레인 전류(I_D), 즉, I_P를 얻기 위한 채널 폭 이른바 W폭은 확장되어야 하므로, 칩사이즈가 증가한다. 이와같이, 종래의 CRD에는 생산성이 저하되며, 칩 사이즈는 대형화되고 생산비는 증가하는 문제점이 있었다.

상기 문제점을 해결하기 위하여, 본 발명에서는 다음의 수단들을 채택하였다.

제1수단으로서, 전류 경로의 회로 소자의 전류값 또는 전류경로의 전류값을 조절하기 위해 회로에 용장도가 주어지며, 또한 조절된 전류를 얻기 위해 필요시 선택이 행해지는 트림 수단이 채택되었다.

제2수단으로서, 전류 경로를 위하여 MOS 트랜지스터가 사용되고 있다.

제3수단으로서, 소정의 I_P에 미치지 못한 I_P에 상당하는 제1W폭의 채널을 가지는 드레인 영역(제1드레인 영역이라 칭한다)과, 다수 종류 채널의 W폭을 가지고 있고, 이 중에서 필요한 만큼 선택되어서 상기 제1드레인 영역에 병렬로 접속되며, 제2W폭의 채널을 가지는 제2드레인 영역을 구비하고 있다. 여기에서, 다수 종류의 W폭은 Xⁿ의 치수 비율을 취한다. X는 1.0보다 큰 수치로 설정되며, n은 제로로부터 시작되는 W폭의 종류의 갯수에 해당하는 숫자로서 설정된다. 여기에서 설정된 제2드레인 폭의 종류의 갯수는 비트라고 해도 된다. 통상적으로, 정수 n은 X = 2 내지 4일 때에 n=0,1,2,3,4, ...와 같은 등차 수열이면서 무한 번호일 수 있다. 즉, 다수 종류의 W폭은 지수 비율이다.

제2 및 제3구성에 관련되는 제4수단으로서, 제2드레인 폭 선택을 위한 접속선은 폴리 실리콘(이하, 폴리 실리콘 퓨즈 또는 퓨즈라고 언급한다)으로 형성되어 있다.

상기 제4구성에 관련되는 제5수단으로서, 다수의 폴리 실리콘은 한 종류의 드레인 폭에 대해 병렬로 접속된다.

상기 제3 및 제4구성에 관련되는 제6수단으로서, 최종 보호막(SiN, 질화 실리콘막, 패시베이션 막이라 한다)은 폴리 실리콘상에서 제거되어 있다.

상기 제1 및 제2구성에 관련되는 제7수단으로서, 적어도 하나의 드레인(또는 소오스)은 DDD (N^-타입 층을 가진 이중 확산 드레인)라고 불리우는 층을 취한다.

상기 제7구성에 관련되는 제8수단으로서, DDD구조내의 N^-타입 층을 형성하는 불순물은 동일 반도체 기판의 표면상의 또다른 P⁺타입 층내에도 마찬가지로 첨가되어 있다.

상기 제1및 제2구성에 관련되는 제9수단으로서, NMOS의 소오스와 게이트와 기판사이에 접속되어 기판 포텐셜을 얻기 위한 반도체 기판 표면 상의 P⁺타입 층은 소오스, 드레인 쌍을 다수 회에 걸쳐 반복할 때에 있어서 한 회의 비율(매번 형성되는 것은 아니다.)로 형성된다. 그외에, 기판 포텐셜은 반도체 집적회로장치의 외주 한바퀴에 끊김없이 형성된다.

제10수단으로서, 게이트, 소오스, 기판을 전기적으로 접속한 공핍형(표면 반전형, 노말-온 형) N채널 MOS 트랜지스터에 의한 반도체 집적회로장치의 CRD를 구성하고, 게이트 절연막을 500 옹스트롬(Å) 이하로 설정하며, 게이트의 채널 길이(L 길이)를 8μm 이상으로 설정한다. 채널의 공핍의 V_TH(이는 불포화 측정에서의 정의이며, V_TND라고 한다.)를 어떤 수치 미만으로, 예를 들면 V_L= 1.5V 미만으로 감소하고자 할 때에는 -0.9V 이하로 설정하고, V_L=1.0V 이하로 감소하고자 할 때에는 -0.8V 미만으로 설정한다.

상기 제2구성에 관련되는 제11 수단으로서, 기판과 소오스는 공유되어 있고, 상기 제1 및 제2드레인의 구성과 유사한 제3 및 제4드레인을 구비하고 있다.

상기 제1 및 제2구성과 관련되는 제12수단으로서, 공통의 금속 전극에 대한 접속 홀(선별적으로 에칭되고 제거된 반도체 기판 표면의 절연막층의 일부, 이하,콘택트 홀이라 한다)은 NMOS의 소오스 및 게이트의 접속시에 평평한 형상으로 접속된다.

제1 및 제2구성에 관련되는 제13수단으로서, 공통의 금속 전극에 대한 콘택트 홀은 NMOS의 기판 포텐셜과 게이트와 소오스의 접속시에 평평한 형상으로 접속된다.

상기 제1 및 제2 구성에 관련되는 제14수단으로서, P^-타입의 기판에 N타입의 불순물을 첨가하여 형성된, 드레인에 접속되어 있는 N⁺타입 층은 PN접합(다이오드)을 구성한다. 이 때에, 다이오드의 브레이크 다운 전압은 드레인의 게이트 단에서의 브레이크 다운 전압 또는 NMOS의 스냅 백 전압보다 더 낮게 설정되며, 불순물의 농도(N⁺타입 층과 P±타입층 주변에서의 불순물의 농도)는 설정된 값이다.

상기 제1 및 제2구성에 관련되는 제15수단으로서, 반도체 기판은 P^-타입층과 P⁺타입 층의 두개의 층으로 구성된다. 즉, NMOS는 P⁺타입 층 상에 P^-타입 에피택셜 성장층을 가지는 기판상에 형성된다. 또한, 이들을 적층함으로써 형성하여도 된다. 또한, NMOS가 음극으로 형성되는 면과 반대측인 면(P⁺타입 층의 면)상에 전극을 형성하고 있다.

상기 제15수단에 관련되는 제16수단으로서, 융해점이 높은 금속 규소화합물을 게이트 전극 및 양극 전극으로 사용한다.

제17수단으로서, 더욱 낮은 V_TND값을 가진 트랜지스터가 직렬로 연결되어 있다.

제18수단으로서, 조절된 전류를 ON/OFF 전환시키는 기능을 구비하고 있다.

제19수단으로서, 기준 전압을 공급하고, 전류 경로내의 MOS 트랜지스터를 이 전압에 의해 구동시킨다.

상기 제19수단에 관련되는 제20수단으로서, 드레인 폭의 선택은 게이트 전극에 접속되어 있는 폴리 실리콘 퓨즈에 의해 행해진다.

상기 제19 및 제20수단에 관련되는 제21수단으로서, 별도의 전원(Vdd)단자를 기준 전압 회로에 대해 구비하고 있다.

상기 제2수단에 관련되는 제22수단으로서, 폴리 실리콘 저항 성분을 직렬로 MOS 트랜지스터에 접속하고, 상기 저항 성분과 MOS 트랜지스터 사이의 전압을 피드 백하여 MOS 트랜지스터를 제어하는 미분 증폭기를 구비하고 있다.

상기 제21 및 제22 수단에 관련된 제23수단으로서, 전류를 조절하는 트리밍은 전류 조절 경로상에서 행하지 않으나, 전류 조절 회로부내의 트랜지스터의 드레인 폭상에서 행한다.(구동가능성).

상기 제19 내지 제23수단에 관련된 제24수단으로서, 조절된 전류를 ON/OFF 전환시키는 기능을 구비하고 있다.

상기 제1 내지 제24수단에 관련된 제25수단으로서, 상기 MOS 트랜지스터는 LOCOS(국부 실리콘 산화) 드레인 구조를 가진 것이다.(드레인 구조에 대해서는 후술한다.)

상기 제1 내지 제25수단에 관련된 제26수단으로서, MOS 트랜지스터의 게이트 절연막의 구조를 ONO구조(후술한다.)로 채택한다.

상기 제1 내지 제26수단에 관련된 제27수단으로서, 적어도 전류 조절 경로인 MOS트랜지스터의 게이트 절연막의 두께는 350 내지 600 옹스트롬 사이의 값으로 설정되어 있다.

상기 제1 내지 제24수단에 관련된 제28수단으로서, CRD 소자를 포함하는 반도체 집적회로장치를 구성하고 있다.

반도체 집적회로장치의 CRD의 제조 방법에 관련된 제29수단으로서, 소정 상태하에서 IP를 측정하고 산술 작동을 행하며, 용장도를 결정하고, 선택된 용장도를 가진 접속 폴리 실리콘 퓨즈를 결정하며, 최종 제조 공정에서 웨이퍼 처리를 마친 후, 아직 웨이퍼 상태의 반제품 상태에서 검사 공정을 하기에 앞서, 접속되지 않은 퓨즈를 레이저 광으로 절단하는 공정(레이저 트리밍 또는 트리밍이라 한다.)을 구비하고 있다.

상기 수단들을 구비함으로써 다음과 같은 동작들을 행한다.

제1수단을 구비함으로써, 정밀도가 높은 CRD(±5%이내)를 실현할 수 있다.

제2수단을 구비함으로써 MOS 트랜지스터의 포화 영역을 활용하는 전류 조절 특성을 얻을 수 있다.

제3수단을 구비함으로써, ± 1 내지 5% 범위내의 소망하는 I_P에 매치시킬 수있고, 생산성을 저하시키거나 또는 칩 사이즈를 크게 하거나 불필요한 재고를 증가시키지 않고도 뛰어난 성능 및 낮은 제조비의 CRD를 실현할 수 있다.

제4수단을 구비함으로써, 정밀하고도 고속의 융용 및 절단이 가능해지며, 상술한 바와 같이 드레인 폭을 선택하는 공정에서 레이저 광으로써 미세 영역을 정밀하고도 고속으로 용융 및 절단하는 것이 가능해진다. 예를들면, 배선금속으로 통상 이용되는 Al은 빛을 반사하기 때문에 레이저로써 절단하는 것이 용이하지 않다. 또한, 이론적으로는 광-석판술(Photo-Lithographic process) 공정에 의해 에칭하거나 제거하는 것도 생각해 볼 수 있으나, 오염 및 기타 조건면에서 보면 일단 I_P를 측정한 이후에 청정실로 다시 되돌려 보내야 하므로 매우 위험하고, 상당한 노력과 시간을 요하므로 실제적으로 곤란하다. 또한, 예를들면, 트리밍 비트의 조합 수가 2⁵이었다고 가정하면, 32가지 종류의 광 마스크가 새로 필요하게 되어 경비가 많이 들게 된다. 또한, 하나의 웨이퍼 내에 있는 칩 중에서 서로 다른 비트의 트리밍은 불가능하다. 그러나, 레이저를 이용하여 각각의 칩에 서로 다른 트리밍을 행하는 것은 용이하다. 즉, 폴리-실리콘 퓨즈를 구비하여 레이저 트림을 행함으로써, 비로소 상기 CRD를 실현할 수 있다.

제5수단을 구비함으로써, 드레인 전극의 중앙에 직렬로 접속된 폴리 실리콘 퓨즈를 통해서 직렬 저항의 증가를 줄일 수 있다. 이러한 직렬 저항의 증가는 드레인의 구동성의 저하를 초래하며, 결국 CRD 등의 칩 사이즈의 증가로 이어진다. 폴리 실리콘 퓨즈는 폴리 실리콘의 폭(제10도에서 폴리 실리콘(8003)의 폭을 지시한다)이 대략 3 내지 5 μm정도일 때,. 레이저에 의해 효과적으로 절단될 수 있다. 만약, 상기 두께보다 더 두꺼워지면, 용이하게 절단될 수 없으며, 이와 대조적으로 너무 얇으면 직렬 저항은 증가한다. 따라서, 3 내지 5 μm 폭의 퓨즈를 비트당 두개 이상 병렬로 배열함으로써 직렬 저항의 증가를 억제하고 있다. 다수의 퓨즈를 용융하여야 하고 선택된 비트마다 레이저로 절단하여야 할지라도, 전체적으로 볼 때에 동일한 폭을 가진 하나의 퓨즈를 절단하는 것보다는 짧은 시간에 절단할 수 있다.(이에 대한 상세한 설명은 생략한다)

제6수단을 구비함으로써, 퓨즈를 절단할 때에 레이저 광의 감쇠를 줄일 수 있으며, 시간면에 있어서 더욱 효과적으로 트리밍 처리를 수행할 수 있게 된다.

제7수단을 구비함으로써, 과거에는 약 7 내지 10V이었던 작동 최대 정격(브레이크다운 전압)을 24 내지 26 V까지 증가시킬 수 있다. 일반적으로, MOS 트랜지스터의 역방향의 브레이크다운 전압이 정격을 결정하며, 드레인 브레이크다운 전압(드레인의 게이트 단에서의 전계 집중으로 인한 브레이크다운)〈 (브레이크다운 전압을 통한 펀치)〈 스냅 백 전압〈 드레인 및 필드 도프의 접합 브레이크 다운 전압 순으로 표현될 수 있다. 여기에서, 스냅 백이라 함은, 제14도에 도시한 바와 같이 예를들면 NMOS는 기생적으로 NPN 타입 이극성 트랜지스터로 구성되며 이 이극성 트랜지스터는 드레인 전압이 상승함에 따라 드레인과 기판사이의 누설 전류도 증가한다. 이는 NPN 타입의 이극성 트랜지스터의 베이스 전류가 되어 NPN 트랜지스터를 ON으로 전환시킨다. 이의 상태는 제21도에 도시한다. 통상적으로 상기 드레인 브레이크다운 전압이 정격을 결정하지만, 본 발명과 같은 공핍형 트랜지스터의 경우에는 스냅백 전압이 정격을 결정한다.

따라서, 스냅 백 브레이크다운 전압이나 드레인 브레이크다운 전압을 초과하는 전압으로 입력된 신호는 소자를 파괴할 수도 있다. 이는 ESD(정전기적 파괴)일 수 있다. MOS구조는 게이트 절연막을 가지고 있으며 이 막은 파괴될 수 있기 때문에 이극성에 비해 약한 구조이다. 그래서, ESD 브레이크다운 전압을 상승시키기 위해서는 제17도에 도시한 바와 같이 보호용 다이오드를 부가하면 된다. ESD 응력에 대해서 해방되기 위한 내량은 상기 다이오드, 즉, PN 접합이 더 강하기 때문이다. 그래서, 별도의 N^-타입 층을 드레인과 접합함으로써 개선된 ESD 내량을 가지는 상기 다이오드를 구성한다. 필드 도핑된 P±타입 층과 함께 N⁺타입 층을 접착시킴으로써 상기 PN 접합을 형성하고, 드레인 브레이크다운 전압(이는 게이트 절연막의 두께등과 같은 여러 조건에 의해 결정되는 전압이다)은 30V이고, 스냅백 전압은 28V라고 가정하면, PN접합의 브레이크 전압을 24V 또는 26V로 설정해도 된다. 이는 불순물 농도가 옅은 측면상에서 결정되므로, 부여된 총량면에서 P±타입 층은 5 내지 7 X 10³/cm²이 적절하다.

제8수단을 구비함으로써 광 석판술 처리를 하지 않아도 되어 제조 공정을 줄일 수 있고, 이로 인해 DDD구조의 N^-타입 층의 형성시에 N타입의 불순물을 도입하는 데에 사용되는 광 마스크를 제조하는 비용도 절약할 수 잇다..

제9수단을 구비함으로써, 스냅 백 전압 및 백 게이트 효과로 인한 구동성의저하를 억제할 수 있다. 그 이유는 드레인 및 소오스로부터 기판 포텐셜을 취한 부분까지의 거리가 길면, 기판이 직렬 저항으로 작용하기 때문이다. 소오스 및 드레인 쌍을 다수회 반복할 때마다 한 번의 비율로 형성함으로써 충분한 효과를 기대할 수 있다(바람직하게는 6번 이내의 반복 중 한번 꼴의 비율).

제10수단을 구비함으로써, 저전압(V_L이 낮음을 뜻함), 저소음(이극성이 아니므로 고속으로 작동한다), 낮은 전압 의존도( L=8μ이상으로 설정하고, ID의 채널 길이 변조를 억제함으로써, 조절된 전류값의 전원 전압의 변동으로 인한 변화량이 억제된다)를 가진 반도체 집적회로장치용 CRD를 성능이 좋고 저렴한 비용으로 실현할 수 있다. 또한, 게이트 절연막이 500 옹스트롬 이하이기 때문에 충분한 gm이 얻어지며, 칩 사이즈의 증가도 억제할 수 있다.

제11수단을 구비함으로써, 두개의 NMOS의 소오스 영역이 분할되기 때문에 필요 영역이 줄어든 두개의 CRD를 실현할 수 있다.(이로 인해 비용이 절감되며, 소형 패키지 내에도 수용되게 된다).

또한, AC 전원과 함께 수용되는 CRD는 최소 면적 사이즈로 또한 하나의 칩(패키지)으로 실현할 수도 있다.

제12수단을 구비함으로써, 게이트와 소오스의 접촉부내에 있어서의 콘택트 홀의 저항(이는 일반적으로 콘택트 저항이라 칭하며, 마이크로화를 위해 소형화하면 할수록 저항값이 커져서 문제가 되고 있다.)의 영향을 상당히 감소시킬 수 있으며 또한 칩 사이즈도 대폭 줄일 수 있다.

제13수단을 구비함으로써, 게이트, 소오스, 기판 포텐셜의 연결부내에서의 콘택트 저항의 영향을 줄일 수 있게 되고 칩 사이즈도 대폭 줄일 수 있다.

제14수단을 구비함으로써, 충분한 ESD 내량을 유지할 수 있다(기계적 모델에서는 250V이상, 인체 모델에서는 2,000V 이상).

제15수단을 구비함으로써, 다이 부착 측면상에 음극을 취할 수 있기 때문에 액셜 리이드 타입 패키지내에 패키지할 수 있다. DIP 또는 표면 패키지형 패키지 내에 수용할 때에도 다이 부착측면상에 음극을 취함으로써 직렬저항을 감소할 수 있다.

제16수단을 구비함으로써, W-Six는 약 600°C의 고온에도 견딜 수 있기 때문에 유리 밀봉 패키지내에 패키지할 수 있다.

제17수단을 구비함으로써, 트랜지스터의 L 길이를 짧게 할 수 있기 때문에, 소자의 면적 (칩 사이즈)을 축소할 수 있다.

제18수단을 구비함으로써 외부신호에 의해 CRD의 전류의 ON/OFF를 제어할 수 있다.

제19수단을 구비함으로써, 전류 경로상에서 MOS 트랜지스터의 구동성을 향상시킬 수 있으며, 칩의 크기도 축소할 수 있다. 또한, 전압 V_L을 더욱더 낮출 수 있는 효과가 발생한다.

제20수단을 구비함으로써, 폴리 실리콘 퓨즈의 저항 성분의 영향을 받지않기 때문에 더 좋은 전류 조절 특성을 얻을 수 있다.

제21수단을 구비함으로써, 더 좋은 전류 조절 특성을 얻을 수 있고, 전압 V_L을 낮출 수 있으며, 구동성을 개선할 수 있고, 칩 사이즈를 축소할 수 있거나 Vdd 단자를 SW기능으로 사용할 수 있는 효과가 발생한다.

제22수단을 구비함으로써, 제21수단에 의해 발생되는 효과와 유사한 특성의 성능을 더욱 개선할 수 있다.

제23수단을 구비함으로써, 칩 사이즈를 상당히 축소시키는 효과를 얻을 수 있다.

제24수단을 구비함으로써, 제18수단에 의한 효과를 더욱 개선한 CRD(제19내지 제23수단이 구비된 CRD)를 유사하게 얻을 수 있다.

제25수단을 구비함으로써, 브레이크다운 전압이 높으며 고속으로 작동할 수 있는 CRD를 얻을 수 있다.

제26수단을 구비함으로써, 칩 사이즈를 더욱 축소시키는 효과를 얻을 수 있다.

제27수단을 구비함으로써, 성능과 신뢰도가 높은 CRD에서 칩 사이즈를 더욱 축소시키는 효과를 얻을 수 있다.

제28수단을 구비함으로써, 광을 처리하여 방사하는 더욱 높은 성능의 반도체 집적회로장치와 외부 부하를 구동하는 반도체 집적회로장치를 실현할 수 있다.

제29수단을 구비함으로써, 본 발명의 최대 효과로서 높은 성능(고속, 고정밀도, 낮은 작동 전압, 높은 브레이크다운전압 등)의 CRD를 저렴한 비용으로 효율적으로 제조할 수 있다.

이하, 도면을 참고하여 본 발명의 바람직한 실시예를 설명한다.

제1도는 본 발명의 제1실시예의 반도체 집적회로장치의 등가 회로를 도시한 회로도이다. 이는 제2W폭의 제1폭이 250μm인 드레인을 가진 NMOS(1009)와, 제2W폭의 제2폭이 500μm인 드레인을 가진 NMOS(1010)와, 제2W폭의 제3폭이 1000μm인 드레인을 가진 NMOS(1011)와, 제2W폭의 제4폭이 2000μm인 드레인을 가진 NMOS(1012)가 폴리 실리콘 퓨즈(1001)에 의해 전기적으로 병렬 접속되어 있는 제1 W폭이 550μm X 8 μm인 드레인(1004)을 가진 NMOS(1007)을 가지고 있으며, 상기 NMOS들은 양극 단자(1002)를 형성하고 있다. 각각의 게이트(1003), 소오스(1006), 기판(1005)은 모두 전기적으로 접속되어 음극단자(1008)을 형성한다. 상술한 바와 같이 제2드레인 폭은 250 μm X 2ⁿ...(여기에서 n=0,1,2,3)이 되도록 배열되며 드레인의 수는 4이다.

제2도는 본 발명의 제1실시예의 CRD의 전기적 기능을 도시한 설명도이다. 제1실시예에는 양극(1002)와 음극(1008)의 두극을 가진다.

제3도는 본 발명의 제1실시예의 반도체 집적회로장치를 도시한 평면도이다. 설명을 간단히 하기 위해, 전극 배선 및 폴리 실리콘 퓨즈의 배치만을 도시하고 있다. 이는 제2W폭의 제1폭이 250μm인 드레인을 가진 전극(2001)과, 제2W폭의 제2폭이 500μm인 드레인을 가진 전극(2002)과, 제2W폭의 제3폭이 1000μm인 드레인을 가진 전극(2003)과, 제2W폭의 제4폭이 2000μm인 드레인을 가진 전극(2004)이 어레이 폴리 실리콘 퓨즈(2005)에 의해 전기적으로 병렬 접속되는, 제1W폭이 550 μm x 8 μm인 드레인을 가진 전극(2006)을 구비하고 있으며, 패키지의 단자에 접속된 와이어 본딩등에 의해 전류가 인출되는 양극 패드 영역(2008)을 형성한다. 각각의 게이트 전극, 소오스전극, 기판 포텐셜은 전기적으로 모두 접속되어 공통 전극선(2010)으로서 음극 패드 영역으로 인출된다. 기판의 P^-타입층이 소오스 영역에 인접한 표면상에 노출되어 있는 기판 포텐셜을 취하는 세 부분이 있다. 따라서, 본 실시예에서 칩은 한 변의 길이가 약 0.7mm인 정사각형이다.

제4도는 제3도의 부분b의 확대 평면도이다. 이는 드레인 전극 배선과 소오스 전극 배선과 게이트 폴리 실리콘(2001)사이의 관계를 도시한 도면이다(L=10 μm).

제5도는 본 발명의 제1실시예의 반도체 집적회로장치를 도시한 단면도이다. 이는 제4도의 A-A'선을 따라 절결한 단면도이다. 또한, 드레인(4008)외에 본실시예에서는 소오스(4004)가 DDD구조를 취한다. 상기 DDD구조는 N^-타입 영역(4007)과 N⁺타입 영역(4006)으로 구성되어 있다. P^-타입 기판(4005)은 2 내지 3 ΩㆍCm의 고유 저항을 가진다. 게이트 절연막(4011)은 380옹스트롬이며, 채널 영역(4010)은 폴리 실리콘 게이트 전극(3001)을 형성하기 이전에 8 X 10¹¹/cm²의 인을 첨가함으로써 공핍형 채널로서 형성된다. 상기 DDD구조는 첨가된 인이 1 내지 3 X 10¹⁴/cm²인 N^-타입 영역(4007)을 도입하고, 1100℃에서 60분간 가열한 후, 첨가된 인이 3 내지 7 X10¹⁶/cm²인 N⁺타입 영역(4006)을 도입함으로써 구성된다. 따라서, 40V이상의 드레인 브레이크다운 전압이 얻어지며, 게이트 단자사이에서는 30V이상의 스냅백 전압이 얻어진다(엄밀히 설명하면, 공핍형 트랜지스터의 경우에는 드레인 브레이크다운 전압이 존재하지 않는다). 소오스와 기판은 서로 미는 힘에 의해 접착되어 있으며, 소오스와 게이트 전극은 도시한 바와 같이 콘택트 개구부(m)(n)에 의해 배열되어 있다.

제6도는 제5도의 콘택트 개구부(m)(n)의 부분을 도시한 평면도이다. 소오스(2010)와 게이트(2010)는 각각 별개의 콘택트 개구부(m)(n)를 가지며 전극선에 의해 접속되어 있다.

제7도는 본 발명의 제1실시예의 반도체 집적회로장치를 점검하기 위한 회로를 도시한 설명도이다. 여기에서, 4400μm인 제1드레인과 3750μm인 제2드레인의 총합이 8150 μm인 I_P를 측정한다.

제8도는 본 발명의 제1실시예의 반도체 집적회로장치를 트림함으로써 매칭될 경우에, 변동 및 정확도에 대한 각각의 I_P값과 V_TND의 목표값을 표시한 표이다. 장치는 통상적으로 디자인되어 있고 V_TND의 목표길이 -0.9V이면 W는 대략 5555 μm이다. 단위 W 당의 구동성이 표에 도시한 바와 같이 1.8μA /W이기 때문이다. 그런데, 매우 정밀도가 높은 제조 공정일 때에도 제조시에 ±0.15V의 V_TND의 변동이 존재한다. 따라서, W가 5555 μm일 때에 I_P는 7mA부터 13mA까지 변동한다. 제1W가 구동성의 변동의 상한값(IP/W = 2.4 μA)이며, 그 상한값이 10mA이고, 상기 값이하로 변동될 때에 제2드레인이 부가적으로 연결된다는 점을 고려하면 이점은 쉽게 이해되는 것이다.

제2드레인은 250 μm부터 500, 1000, 2000 μm까지 변하고, 트리밍은 4비트씩 행해지므로, 250 μm부터(물론 0 μm도 가능) 3750 μm까지의 구간에서 16단계의 트리밍이 가능하다. 한 단계마다의 스텝(트리밍 정확도)은 각각의 V_TND(각 구동성)에 따라 약간 다르기 때문에, 스텝은 표에 도시한 바와 같이 상승하는 값을 나타낸다. 여기에서 2ⁿ과 4비트의 예로서, 비트의 갯수는 트리밍 가능한 구간 또는 정확도(한 단계의 정확도)에 따라 증가하거나 감소한다. 또한, 1.5 또는 3의 n제곱일 수 있으며 n이 정수일 필요는 없다. 즉, 이러한 개념에 기초하여 얻고자 하는 CRD의 특성에 맞추어서 적절한 값을 설정할 수 있다. 따라서, 제7도에서 측정된 I_P에 기초하여 절단할 수 있는 W의 양을 계산한 후에, 절단될 퓨즈의 비트가 결정된다.

제9도는 본 실시예에서 트리밍된 비트를 도시한 회로도이다. 동 도면에 있어서, 트리밍된 비트(휴즈)가 도면에 도시되어 있다.

제10도는 제3도의 b부분의 확대 평면도이다. 도면에는, 4 비트에 대해 한 비트당 각각 두개씩 전극선(8002)에 트리밍용 폴리 실리콘 퓨즈가 도시되어 있으며 제7도에 따라서 절단된 상태이다. 퓨즈의 폭은 3 μm 내지 4 μm이다. 패시베이션 막은 퓨즈 파트내에 개구부(8001)를 가진다.

제11도는 본 실시예의 반도체 집적회로장치의 CRD를 트리밍 전후의 전압-전류 특성을 도시한 설명도이다. 이 경우에 있어서, 트리밍전에 14mA의 I_P는 10mA의 I_P목표값에 완전히 매칭되어 있다.

제12도는 본 실시예의 반도체 집적회로장치의 CRD의 전압-전류 특성의 변동 구간을 도시한 설명도이다. 이 도면은 각각의 값의 기호 및 변동을 상세히 나타내기 위하여 과장하여 도시한 도면이다. 상술한 바와 같이, I_P의 변동률이 5%이하이거나, I Hmax 및 I Lmin을 포함하여 전체적으로 중앙값 I_P에 대해서 변동률이 10%미만이거나, V_L이 1.5V미만이고 V_H는 26V 이상인 고성능의 CRD를 실현할 수 있다.

제13도는 본 발명의 제2실시예에 따른 반도체 집적회로장치의 CRD를 도시한 단면도이다. 소오스 영역(4004)와 게이트 전극(3001)은 콘택트 개구부(0)와 접촉되어 있다. 제14도는 제13도의 콘택트 개구부(0)의 일부를 도시한 평면도이다. 크기(i)는 제6도의 크기(h)와 비교해 볼 때, 수μ내지 수십 μ로 축소되어 있다. 따라서, 영향이 현저하여 칩 사이즈를 가로 방향으로 소수점 첫째 자리값(mm) 내지 수 mm로 감소시킬 수 있다. 또한, 이는 콘택트 저항을 감소시키는 데에도 기여하며, 구동성을 개선시킬 수 있다.

제15도는 본 발명의 제3실시예에 따른 반도체 집적회로장치의 CRD를 도시한 단면도이다. 수 ΩㆍCm의 고유저항을 가진 P^-타입 에피택셜층(12001)은 고유 저항면에서 볼 때에 소수점 첫째 자리값 ΩㆍCm 이하를 가진 P⁺타입 기판(12002)상에 형성되어 있다. 이후에, 반도체 집적회로장치의 CRD는 상술한 바와 같이 형성되고,공정의 최종 단계에서 뒤면 상에 음극(12003)이 형성되어 있다. 음극은 다이부착 측면상에 취할 수 있으므로 액셜 리이드 타입 패키지 상에 패키지할 수 있다. 또한, 음극을 다이부착 측면상에 취할 수 있을 경우에, DIP 및 표면 패키징 타입 패키지내에서의 직렬 저항을 감소시킬 수 있다. 또한, 기판의 직렬 기생 저항을 감소할 수 있으므로, 스냅 백 전압 뿐만 아니라 구동성도 개선할 수 있다.

제16도는 본 발명의 제3실시예의 제2적용예에 있어서의 반도체 집적회로장치의 CRD를 도시한 단면도이다. W-Six(규화 텅스텐)등의 융해점이 높은 규소 화합물 금속은 게이트 전극(12007) 및 금속선(12004)으로 사용된다. 또한, Ni(니켈)등은 후면상의 음극(12005) 형성용으로 사용된다. 참고부호 12006은 드레인 전극 개구부를 지시한다. 상술한 바와 같이 구성함으로써, 유리 밀봉은 액셜 타입 패키지 상에 패키지되는 데에 적용할 수 있다. 왜냐하면, W-Six는 600 내지 1000°C의 열처리를 견딜 수 있기 때문이다.

제17도는 본 발명의 제4실시예에 따른 반도체 집적회로장치의 CRD의 회로도이다. 보호 다이오드(13004)는 게이트와 드레인 사이에 기생적으로 그리고 등가적으로 접속되어 있다.

본 실시예에서 NMOS 트랜지스터의 CRD는 제1도 또는 제9도에 도시한 바와 같이 실제로 다수의 드레인을 선택하도록 구성되어 있기는 하나, 이들이 전류 조절용 측정에 관련되지 않을 때에는 편의상 도면에서 생략할 수 있다.

제18도는 본 발명의 제4실시예에 있어서 반도체 집적회로장치의 CRD의 일부를 도시한 평면도이다. 드레인 전극(2006)과 양극 패드(2008)와 N⁺타입 층(13001)은 기판상에 형성되어 있다.

제19도는 본 발명의 제4실시예에 있어서의 반도체 집적회로장치의 CRD의 일부를 도시한 단면도이다. P^-타입 기판(4005)를 형성하기 위하여 LOCOS 산화막(13004)을 형성하기 이전에 5 내지 7 X 10¹³/cm²의 붕소를 P±타입 필드 도프층(13003)에 첨가한다. N⁺타입 층(13002)은 소오스 및 드레인과 동일한 DDD구조를 가진다. 따라서, 브레이크다운 전압이 27 내지 28 V인 접합을 얻을 수 있으며 이는 스냅 백 이전에 브레이크 다운되므로 메인 소자의 NMOS를 보호한다. 여기에서 접합의 브레이크다운은 일반적으로 응력을 가역적으로 해제하는 것이며 비가역적 브레이크 다운은 아니다. 물론, 파워가 크면 열적 파괴로 이를 수도 있으나 일반적으로 PN 접합은 게이트 절연막을 가진 MOS 구조보다 훨씬 더 강하며 보호 소자로 이용하는 데에 적절하다. 따라서, 충분한 ESD 내압(기계적 모델에서는 250V이상이며 휴먼 모델에서는 2000V이상인 값)을 가진 CRD를 실현할 수 있다.

제20도는 본 발명의 제4실시예를 설명하는 NMOS 트랜지스터의 단면도이다. 도면에 있어서, 기생 NPN 이극성 트랜지스터(14001)가 도시되어 있다. 공핍형 채널 영역(14002)는 P^-타입 기판상의 소오스 영역(4004)과 드레인 영역(4008)사이에 위치하고 있고, 게이트 전극(3001)은 그의 상부에 형성되어 있다.

제21도는 본 발명의 제4실시예를 설명하는 공핍형 NMOS 트랜지스터의 스냅백을 도시한 설명도이다.

제22도는 본 발명의 제5실시예에 따른 반도체 집적회로장치의 CRD의 회로도이다.

제23도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 회로도이다.

제24도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 단면도이다. 참고부호 15004는 트랜지스터의 드레인 영역을 표시하고, 15005는 제1 트랜지스터의 게이트 전극을 표시하며, 15006은 제1 트랜지스터의 소오스 영역임과 동시에 제2 트랜지스터의 소오스 영역이다. 참고부호 15007은 제2트랜지스터의 게이트 전극을 지시하며, 15008은 제2트랜지스터의 드레인 영역을 지시한다.

이와 같이, 소오스 영역을 공유함으로써, 두 소자는 본 실시예와 같은 하나의 소자 타입 CRD의 영역의 약 1.5배 정도의 영역이 증가되도록 구성할 수도 있다.

제25도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD칩(16002)이 패키지되어 있는 내부를 도시한 설명도이다.

제26 도는 본 발명의 제5실시예의 반도체 집적회로장치의 패키지된 CRD의 사시도이다.

제27도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 제1적용예를 도시한 회로도이다.

제28도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 제2적용예를 도시한 회로도이다.

제29도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 제1 및 제2양극에서의 전압-전류 특성을 도시한 설명도이다. 따라서, 본 실시예를 사용하는 것은 두개의 NMOS의 소오스 영역을 공유시킴으로써 하나로 소오스 영역이 절약되는 두개의 CRD(이는 비용이 적게 들며 소형 패키지 내에 쉽게 수용될 수 있는 것이다)의 실현을 가능하게 한다. 또한, 이는 하나의 칩(한 패키지)으로 되어 있으며 최소 면적을 가진 AC 전원용 CRD의 실현을 가능하게 한다.

제30도는 본 발명의 제6실시예에 따른 다중 채널 입력 단자를 가지고 있으며 본 발명의 CRD를 다수개 포함하는 반도체 집적회로장치(18101)를 도시한 설명도이다. 도면은 광 또는 조사를 검출하는 프리-반도체 집적회로장치(IC)를 구성하기 위해 다수의 채널에 의해 집적되어 있는 광 또는 조사를 검출하는 기본 회로의 구조를 도시한 것이다.

참고부호 18106은 광과 조사를 검출하는 PIN 다이오드와 같은 광 다이오드를 표시하며, 18105는 바이어스 저항이며, 18014는 통상적으로 수십 내지 수백 V의 고압이 가해지는 바이어스 전원 V_H이다. JFET(18109)는 본 발명의 CRD(18102)로써 조절된 전류(수 mA 내지 수십 mA)에 의해 바이어스된다. 커플링 커패시티(18107)을 거쳐 입력 단자(18108)로 입력된 신호는 JFET에 입력된 후에 샘플 홀드 또는 파형 정류 회로등의 전치-증폭기(18110)및 회로(18111)를 거쳐 처리되어 출력 단자(18112)로 출력된다. 통상적으로, 각 채널의 바이어스 전류는 CRD에 의해서 결정되는 것은 아니며 저항에 의해 결정된다. 각 채널의 전류를 조정하는 경우에는 각 채널의 JFET의 게인의 변동등으로 인해서 채널에 의존한 저항값의 변화에 따라시간이 소요되기는 하나, 광과 조사를 검출하는 초고성능의 프리-반도체 집적회로장치를 본 실시예와 같이 구성함으로써 간단히 실현할 수 있다.

제31도는 본 발명의 제7실시예에 따른 CRD칩을 포함한 SSR(19101)을 도시한 회로도이다. SSR은 솔리드 스테이트 릴레이를 칭한다. 전류가 제1 +입력 단자(19108)와 제1 -입력단자(19109)사이에 흐를 때에, 발광 다이오드(19103)는 광을 방사하고, 이 광을 받은 기전력 광 다이오드 어레이(19104)는 전압을 발생하여, 제2A출력단자(19107)와 제2B출력단자(19110)사이에서 양측으로 콘덕트되는 제2출력(19106)에 대한 NMOS트랜지스터의 게이트를 온으로 전환한다.

참고부호 19105는 오프로 전환될 때에 전하를 방출하는 회로를 표시한다. 종래에는, 제31도에 도시한 본 발명의 CRD(19102)는 종래에는 구비하고 있지않아 필요한 전류를 얻기 위해 외부 저항이 사용되었었다. 그런데, 입력측 파워 전압이 변동하는 경우에 이를 사용할 때에는 ON/OFF의 속도가 변하며, 트랜지스터가 온으로 전환되지 않거나 과전류로 인해 파괴되는 문제가 발생했었다. 본 실시예에서처럼 본 발명의 CRD 칩을 포함함으로써 손쉽게 사용할 수 있는 고성능의 SSR의 실현이 가능해진다. 이는 전류가 일정하고 LED의 광도가 일정하기 때문이며, 또한, ON/OFF 속도가 일정하고 과전류로부터 보호되고, V_L도 낮아서 조절된 전류를 저압에서도 얻을 수 있기 때문이다.

제32도는 본 발명의 제8실시예에 따라서 다중 채널 출력 단자를 가지며 본 발명의 다수개의 CRD를 포함하는 반도체 집적회로장치(20101)를 도시한 설명도이다.

참고부호 20104는 Vdd 단자를 표시하며, 20105는 GND(그라운드) 단자를 나타내고, 20106은 여러 종류의 입력 단자를 표시한다. 래치(LA)회로(20107)와 동적 플립 플롭(DFF) 회로(20108)에 의해 구성된 이른바 시프트 레지스터로 구성된 내부 회로는 본 발명의 제5실시예에서 설명한 한쌍의 CRD(20103)를 거쳐 외부 부하(20102)(여기서는 액정등의 용량성 부하를 표시한다)를 구동한다. 이러한 용량성 부하의 경우에, 유출 출력 전류(Iout)(20109)과 유입 출력 전류(Isinn)(20110)는 조절된 전류이어야 하며, 이는 본 발명의 CRD 소자에 의해 첫번째로 실현할 수 있다.

제33도는 본발명의 제9실시예에 따른 SW(스위치, ON/OFF 조절단자)(21101)를 가진 CRD을 도시한 회로도이다. 참고부호 21102는 SW기능을 행하는 인핸스먼트형 NMOS 트랜지스터( 한계전압(V_TH)이 공핍형에서처럼 마이너스 값이 아니고 플러스 값인 노말-오프형 트랜지스터이다. 인핸스먼트형 트랜지스터라고 칭한다)를 표시한다. 21103은 본 발명의 조절된 전류를 가진 NMOS공핍형 트랜지스터이고, 21111은 트랜지스터의 기판을 표시하고, 21104는 H(Hi, +, 플러스 전압)신호가 공급될 때에 CRD를 ON으로 전환시켜 소정의 조절된 전류를 흐르게 하는 SW단자이다.

제34도는 본 발명의 제9실시예의 SW(21107)을 가진 CRD를 사용한 회로를 도시한 회로도이다. 참고부호 21105는 Vdd를 표시하며, 21106은 부하를 표시하고, 21108은 SW단자의 기호이고, 21110은 GND를 나타내고, 21109는 외부로부터 ON/OFF신호를 공급하는 인버터의 기호이다. 물론, TTL 및 CMOS 논리 회로외에 어떤 스위치 회로를 통합함으로써 플러스/마이너스 전압을 공급할 수도 있다. 제33도에 도시한 인핸스먼트형 트랜지스터의 소오스 및 공핍형 트랜지스터의 드레인은 제5실시예에 설명한 바와 같이 그 영역을 공유해도 되며, 두개의 트랜지스터의 영역을 필요로 하는 본 실시예의 SW를 가진 CRD는 대략 1.5배의 영역을 가지고 실현할 수 있다. 도면에 있어서, 도면을 단순화하기 위하여 공핍형 트랜지스터의 드레인 퓨즈를 트리밍하는 상태(조절된 전류측)는 생략하였다. SW단자인 인핸스먼트형 트랜지스터의 게이트 단자와 관련된 정전 보호 소자도 생략하였다.

제35도는 본 발명의 제9실시예의 SW를 가진 CRD의 제2적용예를 도시한 회로도이다. 인핸스먼트형 트랜지스터는 도면에 도시한 바와 같이 공핍형 트랜지스터의 아래(전류 방향 또는 전기 방향으로 볼 때에 해당함)에 배치해도 된다. 제34도에 도시한 바와 같이 CRD가 Vdd를 이끄는 부하 아래에 배치되어 사용되는 때에 있어서( CRD접지 또는 일반적으로 개방 드레인이라고 칭함), 브레이크 다운 전압 V_H(V_AC)가 제33도의 형태로 거의 2배가 되는 동안에(이 경우, 26 V X 2 = 52 V), ON 레벨시에 SW입력이 3 내지 5 V 이하이면 V_L은 더욱 높아진다. 제34도에서, 입력 SW전압 레벨은 인핸스먼트형 트랜지스터의 V_TH(0.5 내지 0.8 V)이상이면 허용이 가능하다. 그런데, V_AC(양극과 음극 사이의 한계 전압)가 증가하면, 브레이크 다운 전압은 거의 2 배가 되더라도 조절 전류(Ireg)는 공핍형 트랜지스터 측에서 백- 게이트효과로 인해 축소된다. 이는 정반대로 사용될 수 있는 반면, V_SW(SW전압) 의존성이 작아진다. 여하튼, 제33도 및 제34도에 도시한 CRD는 그 사용에 따라 반도체 제품으로서 충분한 기능을 수행한다.

제36도는 본발명의 제10실시예에 따른 SW(22101)을 가진 한 쌍의 CRD를 도시한 회로도이다. 참고부호 22105는 제1 CRD의 출력 단자를 표시하고, 22103은 제1 CRD의 SW를 위한 인핸스먼트형 트랜지스터를 표시하며, 22104는 제1 CRD의 전류 조절 공핍형 트랜지스터를 표시한다. 22106은 제1 및 제2 CRD의 공통단자를 표시하고, 22107은 제2 CRD의 영역이며, 22108은 제2 CRD의 전류 조절 공핍형 트랜지스터를 표시한다. 22109는 제2 CRD의 SW에 대한 인핸스먼트형 트랜지스터를 표시하며, 22110은 제2 CRD의 출력 단자를 표시하고, 22111은 제2 CRD의 SW단자를 표시한다. 전류 조절 공핍형 트랜지스터의 드레인 퓨즈의 선택 상태는 종전과 같기 때문에 생략하였다.

여기에서, 제1 CRD의 인핸스먼트형 트랜지스터의 소오스 및 제1 공핍형 트랜지스터의 드레인, 제1 공핍형 트랜지스터의 소오스, 제2 공핍형 트랜지스터의 소오스, 제2 공핍형 트랜지스터의 드레인 및 제2 인핸스먼트형 트랜지스터의 소오스는 제5 및 제9실시예와 같은 이유로 각각 공유될 수 있고, 네개의 트랜지스터에 해당하는 SW를 가진 한쌍의 CRD는 통틀어서 트랜지스터의 약 2.5배의 영역으로 실현할 수 있다.

제37도는 본발명의 제10실시예의 SW를 가진 한 쌍의 CRD를 도시한 회로도이다. 참고 부호 22112는 Vdd를 표시하고, 22113 및 22114는 서로 다른 부하를 표시하며, 22116 및 22117은 서로 다른 외부 신호 회로를 표시하고, 22115는 GND를 표시한다. 제1 CRD 및 제2 CRD의 조절된 전류값은 각각 다른 값으로 설정해도 되며, 다른 전류를 가진 부하를 구동하는 데에 유용하다.

도시하지는 않았으나, 유용한 반도체 집적회로 장치는 동일 기판상에 동일 방식으로 4세트, 6세트ㆍㆍㆍ와 같이 배열됨으로써 실현할 수 있다.

제38도는 본발명의 제11실시예에 따라 출력 단자에서 본발명의 SW를 가진 다수의 CRD를 포함하는 반도체 집적회로장치(23101)의 회로를 도시한 설명도이다. 본 발명의 SW를 가진 CRD(23102)는 본실시예의 반도체 집적 회로 내에 접지되어 있는 상태에서, 별도의 외부 전원(Vdd)(23107)에 연결되어 있는 외부 부하(23102)와 접속되어 있다. SW의 ON/OFF는 제8실시예와 연관해서 도시한 바와 같은 시프트 레지스터에 의해 구성된 내부 회로(23105)(비도시)에 의해 제어되고 있다. 참고부호 23103은 Vdd를 표시하고, 23104는 GND를 표시하며 23108은 입력단자를 각각 표시한다.

제39도는 본 발명의 제12실시예에 따른 CRD의 등가 회로를 도시한 회로도이다. 이는 제1공핍형의 한계 전압(V_TND1대로 칭한다)을 가진 제1트랜지스터(24103)과 제2공핍형의 한계전압(V_TND2라고 칭한다)을 가진 제2트랜지스터(24102)를 직렬로 접속함으로써 구성된다. 후술하는 바와 같이 V_TND2는 V_TND1보다 공핍이 깊으며, 게이트는 둘다 기판에 접속되어 있다. 트랜지스터1의 W/L= W₁/L₁이고 제2트랜지스터의W/L= W₂/L₂일 때에, 전류 I₁(=I₂)(24106)은 아래와 같이 표시된다.

여기서 μ는 캐리어의 이동도이며 Cox는 채널의 커패시티이다. I1=I2이고 Vg=0이기 때문에, L₁= L₂이고 W₁=W₂, V_TND1= V_TND2- V₀일때에

즉, Vo는 V_TND에 의해 결정된 전압에 의해 클램프된다. 따라서, 채널 길이는 변조되지 않으며, L을 더 짧게 설정할 수 있다. L은 6 또는 4 또는 3 μ로 설정할 수도 있다. V_TND2는 V_TND1의 절대치의 약 2배의 값일 수도 있다. L을 더욱 짧게 할 수 있기 때문에, W도 또한 그만큼 짧게 할 수 있으며, 두개의 트랜지스터의 제조에 의한 면적의 증가는 상기한 바와 같이 제1트랜지스터의 드레인 영역과 제2트랜지스터의 소오스 영역을 공유시킴으로써 상당히 줄일 수 있다. 도면을 간단히 나타내기 위해 도면에서 드레인 퓨즈의 트리밍상태는 생략하였다.

제40도는 본 발명의 제13실시예에 따른 CRD(25101)의 등가 회로를 도시한 회로도이다. 인핸스먼트형 NMOS 트랜지스터(25106) 및 공핍형 NMOS트랜지스터(25105)는 별도의 전압 Vdd1(25108)에 접속되어 기준전압부(Vref부)(25113)을 형성하고, 기준전압(Vref)(25104)은 도시한 다수의 트랜지스터(25102)와 조절 전류를 구동하는 NMOS트랜지스터(32103)의 게이트를 바이어스한다(이하, 트랜지스터 (25103) 및 (25102)는 조절전류 구동 트랜지스터라고 칭한다). 조절된 전류는 제1폭을 가진 트랜지스터(25103) 및 제2드레인 폭을 가진 어레이 트랜지스터 영역(25102)에서 얻을 수 있다(다중 번호 : 상술한 바와 같은 본 발명의 방식대로). 기본구조는 본 발명의 주된 구조와 다르지 않으며, 본 실시예의 요점은 조절된 전류가 지나는 트랜지스터의 게이트가 Vref에 의해 바이어스되어 있다는 점에 있다. Vref가 일정한 전압을 유지하고, 본 발명의 상기 실시예들과 마찬가지로 트랜지스터(25103)가 구동(ON으로 전환)되는 동안에 제2드레인 폭은 퓨즈(25114)에 의해 선택된다. 그 이유는 정전압(Vref)값이 일정하고 트랜지스터(25103)의 gm이 변동되기 때문이다. 본 실시예의 장점은 별도의 전원에 의해 구성된 Vref에 의한 조절 전류를 위하여 트랜지스터가 구동되기 때문에, 더 많은 드레인 전류가 얻어질 수 있으며 칩사이즈(소자의 면적)를 감소시킬 수 있다는 데에 있다.

NMOS(25103)(물론, 트랜지스터(25102)를 포함한다) 및 (25106)들이 500옹스트롬 두께를 가진 게이트 산화막이고, 2.5 Ωㆍcm의 P타입 보드일때, 초기의(본래의) V_TH(V_TN1이라 칭한다)는 0.2V(중심)가 된다.

N타입 불순물의 채널도핑에 의해 -0.5V의 V_TND가 얻어진다고 가정하면, 대략 ｜V_TN1｜ + ｜V_TN2｜인 0.7V가 Vref에서 발생되어 0.2V의 V_TH를 가진 트랜지스터(25103)을 충분히 구동하는 것이 가능해진다.

누설이 적은 바람직한 특성은 V_TN1에 의하지 않고 NMOS(25016) 또는 25103)를 위한 0.3 내지 0.4V의 V_TN1및 V_TH(V_TNH이라 칭한다)를 사용함으로써, P^-타입의 불순물을 채널 도핑함으로써 얻을 수 있다. 이 경우에, V_TNH가 0.3V일때에 Vref는 0.3 + ｜-0.5｜=0.8V인 한편, V_TND로서 NMOS(25103)을 설정하고 V_TN1또는 V_TNH로서 NMOS(25016)를 설정함으로써 전류 구동성으로 인해 칩 사이즈를 감소할 수 있다.

제41도는 본 발명의 제13실시예의 CRD를 실제로 사용한 회로를 도시한 설명도이다. 본 실시예에서, GND(25112)에 접속된 CRD(25101)는 외부 전원(Vdd2)에 접속되어 있고, 외부 부하(25110)와 함께 사용된다.

제42도는 본 발명의 제13실시예의 CRD가 실제로 적용된 회로를 도시한 설명도이다. SW단자로서, 상기한 Vdd1단자(25108)는 CRD를 작동시킬 수 있다. H(Hi,하이 레벨 신호, 0.8 내지 5V, 또는 12V 내지 24V도 가능함)와 같은 SW조절신호가 예를들면 TTL 또는 CMOS레벨에서 논리회로에 공급될 때에 Vref회로가 작동되어 CRD는 ON으로 전환되어 작동한다. 이때에, 외부신호는 H레벨에서 수백nA이상의 전류 구동능력을 가지고 있으면 충분하다.

L(Lo, 로우 레벨, GND)신호가 공급될 때에 CRD는 OFF로 전환된다. 상기 기능이 수행될 때에는 조절 전류를 구동하기 위한 트랜지스터는 적어도 인핸스먼트형이어야 한다.

Vref 회로(또는 Vdd1등이라고 기술된 것)를 위한 Vdd(및 이하 기술될 오차 증폭회로에 대한 미분 증폭기라고 언급된 것)자체가 CRD의 SW단자로서 사용되고 있는 구조는 다음에 설명될 실시예에 있어서 유사한 효력이 있는 것은 물론이다.

제43도는 본 발명의 제14실시예에 따른 CRD(26101)의 등가회로를 도시한 회로도이다. 제2 드레인 폭 변동을 가진 어레이 트랜지스터의 영역(26102)내의 각 트랜지스터는 그 게이트 단자에서 GND에 접속되어 있는 게이트를 온-시키기 위한 퓨즈(26103)와 Vref에 접속되어 있는 게이트를 온-시키기 위한 퓨즈(26105)를 가지고 있으며, 상기한 바와 같은 트리밍 방식으로 배열되어 있어서 게이트를 오프시키는 퓨즈는 선택된 드레인 폭을 위하여 절단되며, 게이트를 온-시키는 퓨즈는 사용되지 않는 드레인 폭을 위하여 절단되고 게이트를 오프시키는 퓨즈는 GND로 브레이크다운되어 오프로 전환된다. 드레인(폴리 실리콘 퓨즈)내에 직렬 저항이 없기 때문에, 더욱 일정한 조절 전류 특성(VAC 의존성)을 얻을 수 있다.

제44도는 본 발명의 제15실시예에 따른 CRD(27101)의 등가 회로를 도시한 회로도이다. Vref회로를 구성하는 인핸스먼트형 NMOS트랜지스터는, 상기한 바와같이 Xⁿ가중 변동을 가진 다수의 드레인 폭이 배열되어 있고 출력을 위한트랜지스터(27103)의 조절 전류의 변동이 미세하게 트리밍되어서 정확하게 매칭되도록 조절되는 트랜지스터 영역(27104)과 제1드레인 폭을 가진 트랜지스터(27105)에 의해 구성된다. 본 실시예에서는 드레인 폭이 선택되어 있기는 하나, 제14실시예와 마찬가지로 게이트를 선택해도 된다.

Vref를 위한 트랜지스터의 면적은 출력을 위한 트랜지스터에 비교하면 본래부터 매우 작기 때문에, 상기 구성을 채택함으로써 훨씬 작은 면적(칩 사이즈)을 가진 CRD를 구성할 수 있다. 참고 부호 27102는 출력단자를 표시하며 27106은 Vdd단자를 표시한다.

제45도는 본 발명의 제16실시예에 따른 CRD(28101)의 등가 회로를 도시한 회로도이다. 이 도면은 SW를 위한 P채널 타입 MOS(PMOS)(28102)와 SW를 위한 NMOS트랜지스터(28103)를 배설함으로써 Vdd단자외에 SW단자(28106)을 가진 CRD(28101)를 구성한 경우이다.

상기와 같이 구성함으로써 인버터(28105)의 출력 신호가 Lo일때에는 CRD가 ON이 되고, 이의 출력 신호가 Hi일때는 CRD가 OFF된다. 상세히 도시한 제17실시예를 참조하여 설명하면,

Vref부의 Vdd는 다수의 출력을 가진 CRD의 경우에 있어 공통이기 때문에, 통상적으로 Vdd대신에 SW를 설치함으로써 각 출력을 위해 SW를 배설해도 된다. 본 실시예의 도면에 있어서, 조절된 전류 특성으로 드레인 퓨즈상에서 선택이 이루어졌으나, 상술한 바와같이 Vref의 인핸스먼트형 트랜지스터상의 선택 또는 게이트 상의 선택일 수도 있다.

제46도는 본 발명의 제17실시예에 따른 CRD(29101)의 등가 회로를 도시한 회로도이다. 이 실시예는 두개의 CRD가 통합되어 있는 경우이다.

제1전류 조절부(CRD부)(29102)와 제2전류 조절부(29103)은 각각 Vref회로 및 SW 단자(27107 및 27108)을 가진다. 제1 CRD부 및 제2 CRD부는 각각 다른 설정 전류를 가질수 있거나 또는 하나로서 Vref구간과 SW들을 공유할 수 있다. 상술한 바와 같이 전류 구동부와 제1CRD의 Vref부의 NMOS의 소오스와 제2CRD의 Vref부의 NMOS의 소오스를 공유시킴으로써 면적을 축소시킬 수 있다. 참고부호 29104는 제1 CRD의 출력단자를 표시하고, 29105는 제2 CRD의 출력단자를 표시한다.

제47도는 본 발명의 제18실시예에 따른 CRD(30101)의 등가 회로를 도시한 회로도이다. Vref회로부의 Vdd전원(30105)은 외부단자(30102)로부터 공급된다. 양극-음극 V_AC(30106)사이의 전압이 0.9V이상이 될 때, Vref회로부는 정상적으로 작동하며, 전류조절부도 작동한다. 이것은 출력전류조절 트랜지스터가 CRD의 두 단자를 구성 가능하게 하는 Vref에 의해 구동되는 시스템이다.

본 실시예의 도면에 있어서 전류조절특성으로 드레인 퓨즈상에서 선택을 행하고 있으나, 상술한 바와같이 게이트상에서 선택하거나 또는 인핸스먼트타입 트랜지스터 상에서 선택해도 된다. 참고부호 30104는 인핸스먼트타입 트랜지스터를 표시하고 30103은 공핍형 트랜지스터를 표시한다. 또한, 제16실시예에서와 같이 PMOS 또는 NMOS를 설치함으로써 SW단자를 부착하는 것도 가능하다.

제48도는 본 발명의 제19실시예에 따른 CRD(31101)의 등가 회로를 도시한 회로도이다.

직렬 저항(31104)(폴리실리콘저항등이어도 된다)은 출력을 위하여 트랜지스터(31103)에 설치되어 있고, Vref회로부로부터의 Vref전압이 CMOS로 구성된 차동증폭기(31102)에 입력되며, 저항(31104)과 트래지스터(31103)사이의 포텐셜은 피드백 전압(V_FB)(31121)으로서 차동 증폭기(31102)에 입력되고 있다. 즉, V_FB가 상승하고, 전류가 저항내에서 흐르며, 차동 증폭기는 트랜지스터(31103)를 구동하는 전압 OUT단자(31122)에서 전압이 감소될 때에, 조절된 전류를 얻을 수 있다. 초기의 전류값은 여러요인으로 인해 변동하기 때문에, 직렬 저항(31104)는 본 발명의 요부를 이루며, 상술한 바와 같이 Xⁿ가중 트리밍에 의해 구성되어 있다.

Vref가 0.8V이고, Ireg(조절된 전류값) = 10 mA일 때에, 직렬저항은 약 80Ω(중심)정도로 설정된다. 참고부호 31107은 Vdd단자를 표시하고, 31106은 출력단자를, 31105는 GND단자를 각가 표시한다. 본 실시예에서는 Vdd를 사용한 Vref를 적용하였으나 상기 실시예에서 기술한 여러 수단을 조합하는 것도 유용함은 물론이다.

제49도는 본 발명의 제19실시예에서의 차동 증폭기의 내부 등가 회로를 도시한 회로도이다. 본 발명의 집적회로가 P타입 반도체로 구성되어 있으면 NMOS트랜지스터의 기판(3114)이 GND가 될지라도, 그리고 상기 회로가 N타입 반도체 기판에서 GND가 아닌 P타입 웰(well)로 구성되어 있으면 각각의 소오스에 접속될지라도록, 작동면에서는 아무 문제가 없다. 참고부호 31124는 마이너스 단자를 표시하고,31123은 플러스 단자를 표시하며, 차동 증폭기에서 + 및 -는 종전과 같이 표시하고 있다.

제50도는 본 발명의 제19실시예의 직렬 저항의 트리밍 구조를 도시한 회로도이다. 저항(3110), (3111), (3112)......(3113)은 각각 퓨즈(31109)를 가지며 직렬로 접속되어 있다. 이들은 R_n= Ro X 2ⁿ(여기에서, n = 0, 1, 2,..... n-1)에 의해 가중되며, 선택되어서 소망 전류 조절값에 매칭된다.

제51도는 본 발명의 제19실시예의 직렬저항의 트리밍 구조의 제2예를 도시한 회로도이다. 이 구조는 본 발명의 이전 단계에서 상세히 설명된 것이다.

제52도는 본 발명의 제19실시예의 직렬저항의 트리밍 구조의 제3예를 도시한 회로도이다. 예를 들면, 파트1은 제품형태를 선택하는 변동(Ireg = 10 mA제품, 20mA제품 또는 50mA 제품)이고, 파트2는 트리밍 변동에 대한 변형이다.

제53도는 본 발명의 제19실시예의 직렬저항의 트리밍 상태를 도시한 평면도이다. 회로의 구조는 제51도 및 제52도에 도시된 구조이다. 도면에 도시한 바와같이, 직렬저항자체는 폴리 실리콘 퓨즈(31110)이고 저항값은 폴리실리콘(31124)의 길이에 의해 가중되어 있다. 참고부호 31116은 퓨즈가 레이저에 의해 트리밍되어 있는 상태이고, 31111은 콘택트 홀을 표시하며, 31112는 A1전극을, 31109는 패시베이션 개구부를 표시한다.

제54도는 본 발명의 제19실시예의 CRD의 정전압 작동형 등가 회로를 도시한 회로도이다. 별도의 P-웰(well)이 N타입 반도체 기판내에 형성되어서 CMOS타입 집적회로를 구성함으로써 Vrer회로부(31108)내의 공핍형 트랜지스터(31117)의 게이트를 GND로 전환할 때, 그리고 P-웰(well) 기판(31125)이 그 소오스에 접속될 때에, 0.4V의 Vref를 얻을 수 있고, 이때의 인핸스먼트형 트랜지스터(31118)의 V_TH가 0.3V이고 트랜지스터(31117)의 V_TH가 -0.5V이며, 이로 인해 0.8V로부터 정상 Vref전압을 출력하기 위한 Vdd(131107)의 작동을 가능하게 한다. 또한, 이와같이 구성될 경우, 출력 트랜지스터(31103)의 기판(31115)을 소오스에 접속할 수 있어, 더 나은 전류 조절 특성을 얻는 것이 가능하다(V_AC의존도는 낮아진다.)

제55도는 본 발명의 제20실시예에 따른 CRD(32101)의 등가 회로를 도시한 회로도이다. 제20실시예는 제19실시예를 참조하여 설명한 바와 같이 차동 증폭기를 포함한 CRD이며, SW를 위한 NMOS(32104), 인버터(32103), ON/OFF를 위한 SW단자(32102)가 설치되어 있다. 차동 증폭기가 CMOS이기 때문에, CMOS인버터를 용이하게 포함시킬 수 있으나, ON/OFF의 순서를 변경하고 싶을 경우에는 설치할 필요는 없으며 또는 직렬로 첨가하는 것도 가능하다. 제19 및 제20실시예에 설명한 차동 증폭기를 포함한 CRD의 형태와 관련하여, 다른 실시예와 마찬가지로 2개 내지 다수의 증폭기를 포함한 IC와 같이 구성할 수도 있다.

제56도는 본 발명의 제21실시예에 따른 CRD를 구성한 NMOS트랜지스터의 단면도이다. 본 실시예는 지금까지 설명한 모든 실시예에 관련된 것이며, 출력 및 다른 CRD를 구성하는 소자인 트랜지스터의 구조에 관련된 것이다, 폴리 실리콘 게이트 전극(33103)단은 1 μm이상인 LOCOS산화막의 일부상에 배치되어 있으며, N±타입드레인 영역(약 1 내지 3 X 10¹⁸atoms/cm³의 N타입 불순물을 첨가함으로써 형성된 영역, 필드도핑된 드레인)상에 배치되어 있다. 이와같이 함으로써, 드레인의 게이트 단에서의 브레이크다운 전압, 즉, 이른바 드레인 브레이크 다운 전압(표면 브레이크 다운 전압, 게이트 에이디드(aided), 드레인 브레이크다운 전압)을 개선할 수 있다. 즉, 24V의 V_H를 가진 CRD가 실현될 수 있으며, 그와 동시에 게이트와 드레인 사이의 커패시턴스(33101)를 감소시킬 수 있기 때문에, 고속기능을 수용할 수 있다. 참고부호 33107은 P^-타입기판(2 내지 3 Ωㆍcm 또는 약 2.5 Ωㆍcm 정도의 기판)을 표시하고, 33105는 N⁺타입 트레인 영역을, 33104는 드레인 전극을, 33108은 N⁺타입 소오스 영역을, 33109는 500옹스트롬 두께의 게이트 산화막을 표시한다. 이와같은 구조를 LOCOS드레인 구조라고 칭한다.

제57도는 본 발명의 제22실시예에 따른 CRD를 구성한 NMOS트랜지스터의 단면도이다. 본 실시예는 지금까지 설명한 모든 실시예에 관련된 것이고, 출력 및 다른 CRD를 구성하는 소자인 트랜지스터의 구조에 관련된 것이다. 게이트 산화막은 SiN(질화실리콘 구조)-SiO2 -SiN의 3층 구조로 되어 있거나, 이른바 ONO구조로 되어있다. 이와 같이 함으로써, 출력을 위한 트랜지스터의 전류값은 아래(4)식과 같기 때문에, ONO구조는 칩사이즈의 축소를 가능케하며,

Cox는 더욱 크게 되고, (브레이크 다운 전압 및 TDDB면에서 볼때) 막의 두께가 동일하다면 Id는 큰값이 될 수 있다. 더욱 상세하게는, 이것은 약 100 옹스트롬의 그라운드 SiO2(34103) 및 약 300 옹스트롬의 SiN(34102) 및 약 100 내지 200 옹스트롬의 CVD막 또는 상부 SiO²(34101)를 위하여 600 내지 900℃에서 CVD법에 의해 형성된 HTO막으로 구성된 트랜지스터의 구조와 구동성과 브레이크 다운 전압의 밸런스면에서 바람직하다. 참고부호 34105는 P^-타입 기판을 표시하고, 34104 및 34106은 소오스와 드레인 영역을 표시하며, 34107은 폴리 실리콘 게이트 전극을 표시한다.

이하, 본 발명의 제23실시예를 설명한다. 본 실시예는 지금까지 설명한 모든 실시예 및 게이트 산화막의 두께와 관련되어 있기는 하나, 수치상의 문제로 도면에서 생략하였다.

24V의 V_H를 가진 CRD의 경우에 있어서, 종래의 MOSIC 개념에 따라 게이트 산화막 TDDB의 두께를 고려할 때에, 24 V를 전기장 3 MV/Cm로 나눔으로써 얻어진 800 옹스트롬 이상의 값이 필수적이기는 하나, 드레인 브레이크 다운 전압(표면 브레이크 다운)을 유지하도록 허용하는 막 두께이면 본 발명의 CRD의 경우에 있어 충분하다. 그 이유는 28 내지 30 V의 드레인 브레이크 다운 전압이 필수적이지만, 단지 V_TH+ α 전압이 게이트와 트랜지스터 기판 사이에 가해지기 때문이다. 그런데 상술한 바와 같이 ESD(접합)를 포함하기 위한 Di가 28 V이기 때문에, 이때에 브레이크 다운을 방지하는 10 MV의 여유로 충분하지 않으며, 한편 350 옹스트롬의 최소 두께이면 8 MV/Cm로 충분하다.

따라서, 게이트막 두께의 설정 범위는 본 실시예에서 350 내지 600 옹스트롬 사이이다. 또한, 미분 증폭기가 포함되어 있고 본실시예에서 작용되도록 각각의 Vdd가 공급되어 있을 때에, 그리고 24 V가 Vdd에서 발생하였을 때에, 3 MV는 24 V로 보장될 필요가 있다. 즉, 미분 증폭기를 구성하는 CMOS의 모든 트랜지스터에 대해 보장되려면 800 옹스트롬 이상의 두께가 필요하다. 그런데, 출력을 위한 트랜지스터는 350 내지 600 옹스트롬의 두께 또는 24 V의 V_H를 보장할 수 있으며, 이 경우에도 드레인 브레이크 다운 전압은 상술한 바와 같이 DDD 구조 또는 제21실시예에서 LOCOS 드레인 구조에 의해 유지될 수 있다.

상술한 바와 같이, 반도체 집적회로장치의 CRD는 게이트, 소오스, 기판이 전기적으로 접속되어 있는 공핍형 N채널 MOS트랜지스터에 의해 구성된다. 게이트 절연막은 500 옹스트롬 이하로 설정되고, 게이트의 채널 길이(L 길이)는 8 μm이상으로 설정된다. 예를 들면 V_L= 1.5 V 이하로 채널의 공핍의 V_TH를 감소하고자 할 때에는, -0.9 V 이하로 설정되고, VL = 1.0 V 이하로 V_TH를 감소하고자 할 때에는 -0.8 V 이하로 설정된다. 이것은 소망 IP에 미치지못한 IP에 해당하는 제1 W폭의 채널을가진 드레인 영역과, 필요한 만큼 제1드레인에 병렬로 접속되도록 선택되는 다수 종류의 채널 폭이 그 내부에 있는 제2 W폭을 가진다. 여기에서 여러 형태의 W폭은 Xⁿ의 치수 비를 가진다. 여기에서, X는 1.0 보다 큰 산술값으로 설정되어 있고 n은 1.0 보다 큰 값으로 설정되어 있다. 이로 인해, ± 1 내지 5 % 내에서 소망하는 IP에 완벽히 매치될 수 있다. 따라서, 불필요한 재고를 증가시키거나 칩 사이즈를 크게 하거나 생산성을 떨어뜨리지 않고도 성능이 매우 높으면서 저렴한 CRD를 실현할 수 있다.

제1도는 본 발명의 제1실시예의 반도체 집적회로장치의 등가 회로를 도시한 회로도,

제2도는 본 발명의 제1실시예의 CRD(전류 조절 다이오드)의 전기적 기능을 도시한 설명도,

제3도는 본 발명의 제1실시예의 반도체 집적회로장치를 도시한 평면도,

제4도는 제3도의 b부분의 확대 평면도,

제5도는 본 발명의 제1실시예의 반도체 집적회로장치를 도시한 단면도,

제6도는 제5도의 콘택트 개구부 m 및 n의 부분을 도시한 평면도,

제7도는 본 발명의 제1실시예의 반도체 집적회로장치를 점검하는 회로를 도시한 설명도,

제8도는 본 발명의 제1실시예의 반도체 집적회로장치를 트리밍하여 매치한 경우의 편차 및 정확도에 대한 V_TND의 목표값, 각각의 I_P값을 도시한 표를 나타내는 도면,

제9도는 본 실시예에서 트리밍한 비트를 도시한 회로도,

제10도는 제9도의 a부분의 확대 단면도,

제11도는 본 실시예의 반도체 집적회로장치의 CRD를 트리밍하기 전후의 전압-전류 특성을 도시한 설명도,

제12도는 본 실시예의 반도체 집적회로장치의 CRD의 전압-전류 특성의 편차 범위를 도시한 설명도,

제13도는 본 발명의 제2실시예에 따른 반도체 직접 회로장치의 CRD를 도시한 단면도,

제14도는 제13도에서 콘택트 개구부(0)의 일부를 도시한 평면도,

제15도는 본 발명의 제3실시예에 따른 반도체 집적회로장치의 CRD를 도시한 단면도,

제16도는 본 발명의 제3실시예의 제2적용예에서 반도체 집적회로장치의 CRD를 도시한 단면도,

제17도는 본 발명의 제4실시예에 따른 반도체 직접 회로장치의 CRD의 회로도,

제18도는 본 발명의 제4실시예의 반도체 집적회로장치의 CRD의 일부를 도시한 평면도,

제19도는 본 발명의 제4실시예의 반도체 집적회로장치의 CRD의 일부를 도시한 단면도,

제20도는 본 발명의 제4실시예를 설명하는 NMOS 트랜지스터의 단면도,

제21도는 본 발명의 제4실시예를 설명하는 공핍형 NMOS 트랜지스터의 스냅 백을 도시한 설명도,

제22도는 본 발명의 제5실시예에 따른 반도체 집적회로장치의 CRD의 회로도,

제23도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 회로도,

제24도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 단면도,

제25도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD가 패키지되어 있는 내부를 도시한 설명도,

제26도는 본 발명의 제5실시예의 반도체 집적회로장치의 패키지된 CRD의 사시도,

제27도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 제1적용예를 도시한 회로도,

제28도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 제2적용예를 도시한 회로도,

제29도는 본 발명의 제5실시예의 반도체 집적회로장치의 CRD의 제1극 및 제2 양극에서의 전압-전류 특성을 도시한 설명도,

제30도는 본 발명의 제6실시예에 따른 다중채널 입력단자를 가지고 있으며 본 발명의 CRD를 다수 포함하는 반도체 집적회로장치를 도시한 설명도,

제31도는 본 발명의 제7실시예에 따른 CRD칩을 포함한 SSR을 도시한 회로도,

제32도는 본 발명의 제8실시예에 따라서 다중채널 출력단자를 가지며 본 발명의 다수의 CRD를 포함하는 반도체 집적회로장치를 도시한 설명도,

제33도는 본 발명의 제9실시예에 따른 SW를 가진 CRD를 도시한 회로도,

제34도는 본 발명의 제9실시예의 SW를 가진 CRD를 이용한 회로를 도시한 회로도,

제35도는 본 발명의 제9실시예의 SW를 가진 CRD의 제2적용예를 도시한 회로도,

제36도는 본 발명의 제10실시예에 따라 본 발명의 SW를 가진 한쌍의 CRD를 도시한 회로도,

제37도는 본 발명의 제10실시예의 SW를 가진 CRD의 쌍을 도시한 회로도,

제38도는 본 발명의 제11실시예에 따라 출력단자에서 본 발명의 SW를 가진 CRD를 다수 가지고 있는 반도체 집적회로장치의 회로를 도시한 설명도,

제39도는 본 발명의 제12실시예에 따라 CRD의 등가 회로를 도시한 회로도,

제40도는 본 발명의 제13실시예에 따라 CRD의 등가 회로를 도시한 회로도,

제41도는 본 발명의 제13실시예의 CRD가 실제적으로 이용된 회로를 도시한 설명도,

제42도는 본 발명의 제13실시예의 CRD가 실제적으로 이용되고 적용된 회로를 도시한 설명도,

제43도는 본 발명의 제14실시예에 따른 CRD의 등가 회로를 도시한 회로도,

제44도는 본 발명의 제15실시예에 따른 CRD의 등가 회로를 도시한 회로도,

제45도는 본 발명의 제16실시예에 따른 CRD가 등가 회로를 도시한 회로도,

제46도는 본 발명의 제17실시예에 따른 CRD의 등가 회로를 도시한 회로도,

제47도는 본 발명의 제18실시예에 따른 CRD의 등가 회로를 도시한 회로도,

제48도는 본 발명의 제19실시예에 따른 CRD의 등가 회로를 도시한 회로도,

제49도는 본 발명의 제19실시예의 미분 증폭기의 내부등가 회로도를 도시한 회로도,

제50도는 본 발명의 제19실시예의 직렬 저항의 트리밍 구조를 도시한 회로도,

제51도는 본 발명의 제19실시예의 직렬저항의 트리밍 구조의 제2예를 도시한 회로도,

제52도는 본 발명의 제19실시예의 직렬저항의 트리밍 구조의 제3예를 도시한 회로도,

제53도는 본 발명의 제19실시예의 직렬 저항의 트리밍 구조의 상태를 도시한 평면도,

제54도는 본 발명의 제19실시예의 CRD의 정전압형 등가 회로를 도시한 회로도,

제55도는 본 발명의 제20실시예에 따라 CRD의 등가 회로를 도시한 회로도,

제56도는 본 발명의 제21실시예에 따른 CRD를 구성하는 NMOS트랜지스터의 단면도,

제57도는 본 발명의 제22실시예에 따른 CRD를 구성하는 NMOS트랜지스터의 단면도,

제58도는 종래 CRD의 전기적 기능을 도시한 설명도,

제59도는 상기 CRD의 전기적 기능을 도시한 설명도,

제60도는 종래 CRD의 외관도,

제61도는 종래 JFET CRD의 전압-전류 특성을 도시한 그래프이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1001 : 폴리 실리콘 퓨즈 1002 : 양극 단자

1007 ; NMOS 1008 : 음극

1009 내지 1012 : NMOS 2001 내지 2004 : 전극

2005 : 폴리 실리콘 퓨즈 2006 : 전극

2008 : 양극 패드 영역 2010 : 공통 전극선

3001 : 게이트 전극 4004 : 소오스

4005 : P-타입 기판 4007 : N-타입 영역

4008 : 드레인 4010 : 채널영역

4011 : 게이트 절연막 8001 : 개방부

8002 : 전극선 12001 : 에피층

12003 : 음극 12004 : 금속선

12005 : 음극 12006 : 드레인 전극 개방부

12007 : 게이트 전극 13004 : 보호 다이오드

Claims

반도체 기판;

상기 반도체 기판 상에 형성된 복수의 MOS 트랜지스터;

상기 MOS 트랜지스터는 반도체 기판, 게이트, 소오스, 드레인 영역으로 이루어지고, 상기 반도체 기판, 상기 게이트, 상기 소오스 및 상기 드레인 영역간에는 게이트 절연막이 형성되고, 상기 복수의 MOS 트랜지스터는 서로 채널폭이 상이하며,

상기 복수의 MOS 트랜지스터는 병렬접속되어 있으며, 상기 드레인 영역들은 결합되어 하나의 전극을 형성하고,

상기 복수의 MOS 트랜지스터의 소오스 영역들은 결합되어 다른 하나의 전극을 형성하며,

상기 접속은 선택적으로 단선됨으로써, 전류 경로를 조절하여 소망하는 전류값을 출력할 수 있는 것을 특징으로 하는 전류 조절 반도체 집적 회로 장치.
제1항에 있어서, 상기 전류 조절경로의 회로 소자는 MOS타입 트랜지스터이고, 상기 MOS타입 트랜지스터에는 저항 소자가 직렬로 접속되어 있는 것을 특징으로 하는 전류 조절 반도체 집적회로장치.
제1항 내지 제2항 중 어느 한 항에 있어서, 상기 조절 전류를 허용하거나 또는 차단하는 회로를 추가로 포함하는 것을 특징으로 하는 전류 조절 반도체 집적회로장치.
제2항에 있어서, 상기 MOS 트랜지스터의 드레인 영역상의 산화막은 게이트 전극 아래의 다른 것보다 더 두꺼운 것을 특징으로 하는 전류 조절 반도체 집적회로장치.
제1항 내지 제2항 중 어느 한 항에 있어서, 게이트 절연막은 SiO₂, SiN(질화 실리콘 필름), SiO₂3층 구조로 이루어져 있는 것을 특징으로 하는 전류 조절 반도체 집적회로장치.
제1항 내지 제2항 중 어느 한 항에 있어서, 게이트 절연막의 두께는 350 옹스트롬 이상이고, 600 옹스트롬 이하인 것을 특징으로 하는 전류 조절 반도체 집적회로장치.
제 1 항 또는 제 2 항에 기재된 전류 조절 반도체 집적 회로 장치를 포함하는 것을 특징으로 하는 신호 입력부.
제1항 또는 제2항에 기재된 전류 조절 반도체 집적 회로 장치를 포함하는 것을 특징으로 하는 솔리드 스테이트 다이오드형 릴레이 장치.
제 1 항 또는 제 2 항에 기재된 전류 조절 반도체 집적 회로 장치를 포함하는 것을 특징으로 하는 신호 출력부.
제 1 항 또는 제 2 항에 기재된 전류 조절 반도체 집적 회로 장치에 소정의 전압을 인가하는 단계;

상기 전류 조절 반도체 집적 회로 장치에 흐르는 전류값을 측정하는 단계;

목적하는 전류값과 측정에 의한 상기 전류값을 비교하고, 그 차이를 좁힐 수 있도록 상기 복수의 MOS 트랜지스터를 선택적으로 단선하는 단계를 포함하는 것을 특징으로 하는 전류 조절 반도체 집적 회로 장치의 제조 방법.