JPH07169846A - 半導体集積回路定電流装置及びその製造方法 - Google Patents
半導体集積回路定電流装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 電流値のばらつきが少なく、チップサイズが
小さく、低コストのＣＲＤ（定電流素子）を得る。 【構成】 ゲート、ソース、基板を電気的に接続したデ
プレッション型ＮチャネルＭＯＳトランジスタによる半
導体集積回路装置のＣＲＤを構成し、ゲート絶縁膜は５
００Å以下とし、ゲートのチャネル長（Ｌ長）を８μｍ
以上とし、所望のＩP に満たないＩP に相当する第１の
Ｗ幅のチャネルを有するドレイン領域を有するものとし
て、第２のＷ幅のチャネルを有する第２のドレイン領
域、ここにおけるチャネルのＷ幅は複数・多数種類有し
内必要な分選択され第１のドレイン領域に並列接続され
るという構成の第２のドレイン領域を有する。
小さく、低コストのＣＲＤ（定電流素子）を得る。 【構成】 ゲート、ソース、基板を電気的に接続したデ
プレッション型ＮチャネルＭＯＳトランジスタによる半
導体集積回路装置のＣＲＤを構成し、ゲート絶縁膜は５
００Å以下とし、ゲートのチャネル長（Ｌ長）を８μｍ
以上とし、所望のＩP に満たないＩP に相当する第１の
Ｗ幅のチャネルを有するドレイン領域を有するものとし
て、第２のＷ幅のチャネルを有する第２のドレイン領
域、ここにおけるチャネルのＷ幅は複数・多数種類有し
内必要な分選択され第１のドレイン領域に並列接続され
るという構成の第２のドレイン領域を有する。
Description
【０００１】
【産業上の利用分野】本発明は定電流素子（Ｃｕｒｒｅ
ｎｔ Ｒｅｇｕｒａｔｉｎｇ Ｄｉｏｄｅ、以下ＣＲＤ
と称する）として使用する半導体集積回路装置の構成及
び製造方法に関わり、特には、ゲート、ソース、基板を
電気的に接続（結線）したデプレッション型（表面反転
型、ノーマリーオン型）ＮチャネルＭＯＳ（ＮＭＯＳ）
トランジスタの定電流素子として好適な電気特性を実現
するための構成及び製造方法に関する。
ｎｔ Ｒｅｇｕｒａｔｉｎｇ Ｄｉｏｄｅ、以下ＣＲＤ
と称する）として使用する半導体集積回路装置の構成及
び製造方法に関わり、特には、ゲート、ソース、基板を
電気的に接続（結線）したデプレッション型（表面反転
型、ノーマリーオン型）ＮチャネルＭＯＳ（ＮＭＯＳ）
トランジスタの定電流素子として好適な電気特性を実現
するための構成及び製造方法に関する。
【０００２】
【従来の技術】図６１は従来のＣＲＤの電気的機能を表
す説明図である。接合型電界効果型トランジスタ（Ｊｕ
ｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｅ Ｔｒａｎｓ
ｉｓｔｏｒ、以下ＪＦＥＴと称する）を用いている例が
多い。ＪＦＥＴはドレイン１８００２、ゲート１８００
１とソース１８００３を有し、ゲート電極１８００１は
ソース電極１８００３と結線されている構成をとってい
る。
す説明図である。接合型電界効果型トランジスタ（Ｊｕ
ｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｅ Ｔｒａｎｓ
ｉｓｔｏｒ、以下ＪＦＥＴと称する）を用いている例が
多い。ＪＦＥＴはドレイン１８００２、ゲート１８００
１とソース１８００３を有し、ゲート電極１８００１は
ソース電極１８００３と結線されている構成をとってい
る。
【０００３】図６２はＣＲＤの電気的機能を表す説明図
である。アノード１８００４とカソード１８００５で定
電流となる電流の方向１８００９を表す。図６３は従来
のＣＲＤを示す外形図である。長さ数ｍｍで１ｍｍφ程
度の太さの円筒型のガラスモールド１８００７型外装ケ
ース（パッケージ）にＣＲＤチップ１８００８が組み込
まれ、電極用のリード針金１８００６を両方向（アキシ
ャルリードと称す）にそれぞれアノード、カソード電極
として有する構成を取っている。
である。アノード１８００４とカソード１８００５で定
電流となる電流の方向１８００９を表す。図６３は従来
のＣＲＤを示す外形図である。長さ数ｍｍで１ｍｍφ程
度の太さの円筒型のガラスモールド１８００７型外装ケ
ース（パッケージ）にＣＲＤチップ１８００８が組み込
まれ、電極用のリード針金１８００６を両方向（アキシ
ャルリードと称す）にそれぞれアノード、カソード電極
として有する構成を取っている。
【０００４】
【発明が解決しようとする課題】従来のＣＲＤは前述し
たような構成をとっており、以下のような問題点があ
る。図６４は従来のＪＦＥＴのＣＲＤの電圧対電流の特
性（電流電圧特性と称する）を示すグラフである。グラ
フから判るように、所望の定電流値を得るための最低電
圧ＶL が５Ｖ以上の電圧値となっている。電流値によっ
ては、７Ｖあるいは１０ＶにまでＶL がなっている。Ｊ
ＦＥＴを使っているため、チャネルのピンチオフ電圧が
高いためである。このような高い電圧では、近年の電子
回路の標準の電源電圧５Ｖ、３Ｖ、１．５Ｖの回路に使
用することができない。代わりに、ＪＦＥＴであるた
め、ブレークダウン電圧ＶB は約１００Ｖとかなり高く
できるので動作最大電圧ＶH を２４Ｖや２６Ｖにするこ
とは容易である。しかし、基本的にはバイポーラ（少数
キャリア素子）動作なので、電圧変動に対する応答とし
てオフ側（少数キャリア蓄積）の時間応答性が極めて遅
く、したがって従来よりＪＦＥＴのＣＲＤはノイズが多
い欠点がある。
たような構成をとっており、以下のような問題点があ
る。図６４は従来のＪＦＥＴのＣＲＤの電圧対電流の特
性（電流電圧特性と称する）を示すグラフである。グラ
フから判るように、所望の定電流値を得るための最低電
圧ＶL が５Ｖ以上の電圧値となっている。電流値によっ
ては、７Ｖあるいは１０ＶにまでＶL がなっている。Ｊ
ＦＥＴを使っているため、チャネルのピンチオフ電圧が
高いためである。このような高い電圧では、近年の電子
回路の標準の電源電圧５Ｖ、３Ｖ、１．５Ｖの回路に使
用することができない。代わりに、ＪＦＥＴであるた
め、ブレークダウン電圧ＶB は約１００Ｖとかなり高く
できるので動作最大電圧ＶH を２４Ｖや２６Ｖにするこ
とは容易である。しかし、基本的にはバイポーラ（少数
キャリア素子）動作なので、電圧変動に対する応答とし
てオフ側（少数キャリア蓄積）の時間応答性が極めて遅
く、したがって従来よりＪＦＥＴのＣＲＤはノイズが多
い欠点がある。
【０００５】また、製造上の問題としては、ある値（定
格）のＩP （定電流素子の製品としての定格、例えば製
品として供給する場合は１０ｍＡ±１０％というふうに
補償して供給するときの値を定格という。ＩP が標準の
電圧値ＶP での定電流の値、ＶL はその±に納まる最低
電圧を示す）を狙い製造するが、その際の出来上りのＩ
P が実際は±２０％程度ばらついてしまうという問題が
ある。したがって、実際には選別して出荷したり、つく
り込みで電流値の異なる製品のバリエーションを設けて
ラインナップするため、歩留（良品率）が悪く、在庫も
増えてしまい、非常に製造コストのかさむ製品である。
格）のＩP （定電流素子の製品としての定格、例えば製
品として供給する場合は１０ｍＡ±１０％というふうに
補償して供給するときの値を定格という。ＩP が標準の
電圧値ＶP での定電流の値、ＶL はその±に納まる最低
電圧を示す）を狙い製造するが、その際の出来上りのＩ
P が実際は±２０％程度ばらついてしまうという問題が
ある。したがって、実際には選別して出荷したり、つく
り込みで電流値の異なる製品のバリエーションを設けて
ラインナップするため、歩留（良品率）が悪く、在庫も
増えてしまい、非常に製造コストのかさむ製品である。
【０００６】一方、ゲート、ソース、基板を電気的に結
線したデプレッション型ＮチャネルＭＯＳトランジスタ
によるＣＲＤはより製造ばらつきが大きい。±３０％を
超え、ＶH を高くしようとするとさらにばらつきは増え
る。チャネルのデプレッションの状態（スレッショルド
電圧、ＶTH）のばらつきが製造上どうしても大きくなっ
てしまうためである。
線したデプレッション型ＮチャネルＭＯＳトランジスタ
によるＣＲＤはより製造ばらつきが大きい。±３０％を
超え、ＶH を高くしようとするとさらにばらつきは増え
る。チャネルのデプレッションの状態（スレッショルド
電圧、ＶTH）のばらつきが製造上どうしても大きくなっ
てしまうためである。
【０００７】また、ＶL は低く設定できる一方ＶH はせ
いぜい７Ｖか１０Ｖである。電子回路の標準電源電圧が
５Ｖ以下になってきたが、パワーを必要とする駆動系で
は１２Ｖ系や２４Ｖ系はまだまだ標準であり、このよう
な目的のＣＲＤは約２４Ｖの最大電圧ＶH は必要であ
る。ここで、ＶH を高くするためには、ゲート絶縁膜の
膜厚（ゲートＴOX）を厚くしなければならない。すると
今度はさらにＶTHがばらつく欠点がある厚いほうがばら
つきは大きくなる。加えて、ゲート絶縁膜を厚くすると
ＭＯＳトランジスタのトランスコンダクタンス（ｇｍ）
が下がり、必要なドレイン電流ＩD すなわちＩP を得る
ためのチャネルの幅いわゆるＷ幅を大きくしなければな
らず、よってチップサイズも大きくなる。このように、
歩留が悪く、チップサイズも大きく、さらに、製造コス
トも高いという欠点がある。
いぜい７Ｖか１０Ｖである。電子回路の標準電源電圧が
５Ｖ以下になってきたが、パワーを必要とする駆動系で
は１２Ｖ系や２４Ｖ系はまだまだ標準であり、このよう
な目的のＣＲＤは約２４Ｖの最大電圧ＶH は必要であ
る。ここで、ＶH を高くするためには、ゲート絶縁膜の
膜厚（ゲートＴOX）を厚くしなければならない。すると
今度はさらにＶTHがばらつく欠点がある厚いほうがばら
つきは大きくなる。加えて、ゲート絶縁膜を厚くすると
ＭＯＳトランジスタのトランスコンダクタンス（ｇｍ）
が下がり、必要なドレイン電流ＩD すなわちＩP を得る
ためのチャネルの幅いわゆるＷ幅を大きくしなければな
らず、よってチップサイズも大きくなる。このように、
歩留が悪く、チップサイズも大きく、さらに、製造コス
トも高いという欠点がある。
【０００８】
【課題を解決するための手段】かかる問題点を解決する
ため本発明では以下の手段を取った。第１の手段とし
て、定電流を得るため電流経路回路要素の電流値あるい
は電流経路の電流値を制御する回路に冗長性を持たせて
おき、必要な分選択するというトリミングの手段をとっ
た。
ため本発明では以下の手段を取った。第１の手段とし
て、定電流を得るため電流経路回路要素の電流値あるい
は電流経路の電流値を制御する回路に冗長性を持たせて
おき、必要な分選択するというトリミングの手段をとっ
た。
【０００９】第２の手段として、前記電流経路をＭＯＳ
トランジスタとする。第３の手段として、所望のＩP に
満たないＩP に相当する第１のＷ幅のチャネルを有する
ドレイン領域（第１のドレイン領域と称する）を有する
ものとして、第２のＷ幅のチャネルを有する第２のドレ
イン領域、ここにおけるチャネルのＷ幅は複数・多数種
類有し、内必要な分選択され第１のドレイン領域に並列
接続されるという構成の第２のドレイン領域を有すると
いうものである。ここで、これら複数種類のＷ幅はＸn
の寸法比をとるものとするというものである。さらにこ
こで、Ｘは１．０より大きい数値とし、ｎは０からはじ
まりＷ幅種類数分の数列とするというものである。ここ
で設けられる、第２のドレイン幅の種類の数量をビット
と称することがある。常識的にはＸ＝２から４までの整
数ｎは、ｎ＝０、１、２、３、４、・・・という等差数
列、中間の数値でも可能である。つまり、指数倍比とい
うことである。
トランジスタとする。第３の手段として、所望のＩP に
満たないＩP に相当する第１のＷ幅のチャネルを有する
ドレイン領域（第１のドレイン領域と称する）を有する
ものとして、第２のＷ幅のチャネルを有する第２のドレ
イン領域、ここにおけるチャネルのＷ幅は複数・多数種
類有し、内必要な分選択され第１のドレイン領域に並列
接続されるという構成の第２のドレイン領域を有すると
いうものである。ここで、これら複数種類のＷ幅はＸn
の寸法比をとるものとするというものである。さらにこ
こで、Ｘは１．０より大きい数値とし、ｎは０からはじ
まりＷ幅種類数分の数列とするというものである。ここ
で設けられる、第２のドレイン幅の種類の数量をビット
と称することがある。常識的にはＸ＝２から４までの整
数ｎは、ｎ＝０、１、２、３、４、・・・という等差数
列、中間の数値でも可能である。つまり、指数倍比とい
うことである。
【００１０】第４の手段として、前記第２、第３の構成
にかかり、第２のドレイン幅選択のための接続の配線が
ポリシリコンで形成する（ポリシリコンフューズまたは
フューズと以降称する）。第５の手段として、前記第４
の構成にかかり、ドレイン幅１種類につきポリシリコン
は複数並列する。
にかかり、第２のドレイン幅選択のための接続の配線が
ポリシリコンで形成する（ポリシリコンフューズまたは
フューズと以降称する）。第５の手段として、前記第４
の構成にかかり、ドレイン幅１種類につきポリシリコン
は複数並列する。
【００１１】第６の手段として、前記第３、第４の構成
にかかり、ポリシリコン上の部分は最終保護膜（Ｓｉ
Ｎ、シリコン窒化膜、パシベーション膜等と称する）が
除去された構成を取る。第７の手段として、前記第１、
第２の構成にかかり、少なくともドレイン（ソースもそ
うでよい）がいわゆるＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆ
ｕｓｅｄ Ｄｒａｉｎ、Ｎ- 型層を有する２重拡散型ド
レイン）構造を取る。
にかかり、ポリシリコン上の部分は最終保護膜（Ｓｉ
Ｎ、シリコン窒化膜、パシベーション膜等と称する）が
除去された構成を取る。第７の手段として、前記第１、
第２の構成にかかり、少なくともドレイン（ソースもそ
うでよい）がいわゆるＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆ
ｕｓｅｄ Ｄｒａｉｎ、Ｎ- 型層を有する２重拡散型ド
レイン）構造を取る。
【００１２】第８の手段として、前記第７の構成にかか
り、ＤＤＤ構造におけるＮ- 型層を形成する不純物が同
一半導体基板表面上の他のＰ+ 型層にも同様導入されて
いるという構成を取る。第９の手段として、前記第１、
第２の構成にかかり、上記ＮＭＯＳの基板とゲートとソ
ースの結線において基板電位を取るための半導体基板表
面上のＰ+ 型層の形成はソース、ドレインの対（ペア）
の繰り返し複数回に１回の割合（毎回ではないというこ
と）で設ける構成を取るというものである。加えて、該
半導体集積回路装置の外周ぐるりとすべて切れ目なく基
板電位を取る。
り、ＤＤＤ構造におけるＮ- 型層を形成する不純物が同
一半導体基板表面上の他のＰ+ 型層にも同様導入されて
いるという構成を取る。第９の手段として、前記第１、
第２の構成にかかり、上記ＮＭＯＳの基板とゲートとソ
ースの結線において基板電位を取るための半導体基板表
面上のＰ+ 型層の形成はソース、ドレインの対（ペア）
の繰り返し複数回に１回の割合（毎回ではないというこ
と）で設ける構成を取るというものである。加えて、該
半導体集積回路装置の外周ぐるりとすべて切れ目なく基
板電位を取る。
【００１３】第１０の手段として、ゲート、ソース、基
板を電気的に結線したデプレッション型（表面反転型、
ノーマリーオン型）ＮチャネルＭＯＳトランジスタによ
る半導体集積回路装置のＣＲＤを構成し、ゲート絶縁膜
は５００Å以下とし、ゲートのチャネル長（Ｌ長）を８
μｍ以上とし、チャネルのデプレッションのＶTH（非飽
和測定での定義であり、ＶTND と称する）を例えばＶL
＝１．５Ｖ以下にしたい時は−０．９Ｖ以下とし、ＶL
＝１．０Ｖ以下にしたい時は−０．８Ｖ以下とする。
板を電気的に結線したデプレッション型（表面反転型、
ノーマリーオン型）ＮチャネルＭＯＳトランジスタによ
る半導体集積回路装置のＣＲＤを構成し、ゲート絶縁膜
は５００Å以下とし、ゲートのチャネル長（Ｌ長）を８
μｍ以上とし、チャネルのデプレッションのＶTH（非飽
和測定での定義であり、ＶTND と称する）を例えばＶL
＝１．５Ｖ以下にしたい時は−０．９Ｖ以下とし、ＶL
＝１．０Ｖ以下にしたい時は−０．８Ｖ以下とする。
【００１４】第１１の手段として、前記第２の構成にか
かり、ソース及び基板を共有し、さらにもう１つの前記
第１と第２のドレインの関係の構成と同様の第３と第４
のドレインを有する構成を取る。第１２の手段として、
前記第１、第２の構成にかかり、上記ＮＭＯＳのゲート
とソースの結線において、共通の電極金属への接続孔
（半導体基板表面の絶縁膜層の選択的にエッチング、除
去された部分のこと、コンタクトホールと称する）は平
面的形状としてつながっているという構成を取る。
かり、ソース及び基板を共有し、さらにもう１つの前記
第１と第２のドレインの関係の構成と同様の第３と第４
のドレインを有する構成を取る。第１２の手段として、
前記第１、第２の構成にかかり、上記ＮＭＯＳのゲート
とソースの結線において、共通の電極金属への接続孔
（半導体基板表面の絶縁膜層の選択的にエッチング、除
去された部分のこと、コンタクトホールと称する）は平
面的形状としてつながっているという構成を取る。
【００１５】第１３の手段として、前記第１、第２の構
成にかかり、上記ＮＭＯＳのゲートとソースと基板電位
の結線において、共通の電極金属へのコンタクトホール
は平面的形状としてつながっているという構成を取る。
第１４の手段として、前記第１、第２の構成にかかり、
ドレインに接続され基板Ｐ- 型に対してＮ型の不純物領
域なのでＰＮ接合（ダイオード）を構成するＮ + 型層を
有する構成を取る。この際、該ダイオードのブレークダ
ウン耐圧はドレインのゲート端での耐圧及び該ＮＭＯＳ
のスナップバック電圧より低く、不純物濃度等（該Ｎ+
型層や、それに接するＰ±型層の不純物濃度）設定す
る。
成にかかり、上記ＮＭＯＳのゲートとソースと基板電位
の結線において、共通の電極金属へのコンタクトホール
は平面的形状としてつながっているという構成を取る。
第１４の手段として、前記第１、第２の構成にかかり、
ドレインに接続され基板Ｐ- 型に対してＮ型の不純物領
域なのでＰＮ接合（ダイオード）を構成するＮ + 型層を
有する構成を取る。この際、該ダイオードのブレークダ
ウン耐圧はドレインのゲート端での耐圧及び該ＮＭＯＳ
のスナップバック電圧より低く、不純物濃度等（該Ｎ+
型層や、それに接するＰ±型層の不純物濃度）設定す
る。
【００１６】第１５の手段として、前記第１、第２の構
成にかかり、該半導体基板はＰ- 型層とＰ+ 型層の２層
で構成される。つまり、Ｐ+ 型基板上にＰ- 型エピタキ
シャル成長層を有する基板上にＮＭＯＳを形成する。貼
り合わせ等で形成してもよい。さらにＮＭＯＳが形成さ
れる面と反対側のＰ+ 型層の面に電極形成し、カソード
電極とする。
成にかかり、該半導体基板はＰ- 型層とＰ+ 型層の２層
で構成される。つまり、Ｐ+ 型基板上にＰ- 型エピタキ
シャル成長層を有する基板上にＮＭＯＳを形成する。貼
り合わせ等で形成してもよい。さらにＮＭＯＳが形成さ
れる面と反対側のＰ+ 型層の面に電極形成し、カソード
電極とする。
【００１７】第１６の手段として、前記第１５の手段に
かかり、ゲート電極、アノード電極を高融点金属シリサ
イドを使用する。第１７の手段として、さらに深い値Ｖ
TND のトランジスタをシリーズ接続する。
かかり、ゲート電極、アノード電極を高融点金属シリサ
イドを使用する。第１７の手段として、さらに深い値Ｖ
TND のトランジスタをシリーズ接続する。
【００１８】第１８の手段として、定電流をＯｎ／Ｏｆ
ｆする機能を設ける。第１９の手段として、基準電圧を
設けその電圧で電流経路のＭＯＳトランジスタを駆動す
る。第２０の手段として、前記第１９の手段にかかり、
ドレイン幅選択をゲート電極に接続したポリシリコンフ
ューズで行う。
ｆする機能を設ける。第１９の手段として、基準電圧を
設けその電圧で電流経路のＭＯＳトランジスタを駆動す
る。第２０の手段として、前記第１９の手段にかかり、
ドレイン幅選択をゲート電極に接続したポリシリコンフ
ューズで行う。
【００１９】第２１の手段として、前記第１９、第２０
の手段にかかり、基準電圧回路用に別の電源（Ｖdd）端
子を設ける。第２２の手段として、前記第２の手段にか
かり、前記ＭＯＳトランジスタに直列にポリシリコンの
抵抗成分を有し、該ＭＯＳトランジスタと抵抗成分の間
の電位をフィードバックして該ＭＯＳトランジスタを制
御する差動アンプを有する構成とする。また、基準電圧
回路も有する。
の手段にかかり、基準電圧回路用に別の電源（Ｖdd）端
子を設ける。第２２の手段として、前記第２の手段にか
かり、前記ＭＯＳトランジスタに直列にポリシリコンの
抵抗成分を有し、該ＭＯＳトランジスタと抵抗成分の間
の電位をフィードバックして該ＭＯＳトランジスタを制
御する差動アンプを有する構成とする。また、基準電圧
回路も有する。
【００２０】第２３の手段として、前記第２１、第２２
の手段にかかり、定電流のトリミングは定電流経路では
なく、定電流回路部のトランジスタのドレイン幅（ドラ
イバビリティ）をトリミングする。第２４の手段とし
て、第１９〜第２３の手段にかかり、定電流をＯｎ／Ｏ
ｆｆする機能を設ける。
の手段にかかり、定電流のトリミングは定電流経路では
なく、定電流回路部のトランジスタのドレイン幅（ドラ
イバビリティ）をトリミングする。第２４の手段とし
て、第１９〜第２３の手段にかかり、定電流をＯｎ／Ｏ
ｆｆする機能を設ける。
【００２１】第２５の手段として、第１〜第２４の手段
にかかり、ＭＯＳトランジスタがＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）ドレ
イン構造（後述する）をとる。第２６の手段として、第
１〜第２５の手段にかかり、ＭＯＳトランジスタのゲー
ト絶縁膜の構造をＯＮＯ（後述する）構造とする。
にかかり、ＭＯＳトランジスタがＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）ドレ
イン構造（後述する）をとる。第２６の手段として、第
１〜第２５の手段にかかり、ＭＯＳトランジスタのゲー
ト絶縁膜の構造をＯＮＯ（後述する）構造とする。
【００２２】第２７の手段として、第１〜第２６の手段
にかかり、少なくとも定電流経路のＭＯＳトランジスタ
のゲート絶縁膜の厚みを３５０〜６００Åの間に設定す
る。第２８の手段として第１〜第２４の手段のかかり、
該ＣＲＤ要素を含む半導体集積回路装置を構成する。
にかかり、少なくとも定電流経路のＭＯＳトランジスタ
のゲート絶縁膜の厚みを３５０〜６００Åの間に設定す
る。第２８の手段として第１〜第２４の手段のかかり、
該ＣＲＤ要素を含む半導体集積回路装置を構成する。
【００２３】第２９の手段として、該半導体集積回路装
置のＣＲＤの製造方法にかかり、製造工程終盤、ウエハ
プロセスの終了後、まだウエハ状態の半完成品の状態
で、検査工程の前段において、所定の条件にてＩP の測
定を行い、演算を行い、前記冗長性を決定し、選択すべ
き冗長性の接続用ポリシリコンフューズを決定し、接続
しないフューズをレーザ光などで切断する工程（レーザ
トリミング、トリミング等と称する）を有するものとす
る。
置のＣＲＤの製造方法にかかり、製造工程終盤、ウエハ
プロセスの終了後、まだウエハ状態の半完成品の状態
で、検査工程の前段において、所定の条件にてＩP の測
定を行い、演算を行い、前記冗長性を決定し、選択すべ
き冗長性の接続用ポリシリコンフューズを決定し、接続
しないフューズをレーザ光などで切断する工程（レーザ
トリミング、トリミング等と称する）を有するものとす
る。
【００２４】
【作用】以上のような手段を取ることで、以下のような
作用が得られる。第１の手段を取ることで、高精度（±
５％以内）のＣＲＤを実現させる。第２の手段を取るこ
とで、ＭＯＳトランジスタの飽和領域を利用した定電流
性が得られる。
作用が得られる。第１の手段を取ることで、高精度（±
５％以内）のＣＲＤを実現させる。第２の手段を取るこ
とで、ＭＯＳトランジスタの飽和領域を利用した定電流
性が得られる。
【００２５】第３の手段を取ることで、所望のＩP に±
１から５％以内に合わせこむことが可能となり、歩留の
低下もなく、チップサイズの増大もなく、また、不要在
庫の増加もない、高性能かつ、低コストのＣＲＤをはじ
めて実現可能とするものである。
１から５％以内に合わせこむことが可能となり、歩留の
低下もなく、チップサイズの増大もなく、また、不要在
庫の増加もない、高性能かつ、低コストのＣＲＤをはじ
めて実現可能とするものである。
【００２６】第４の手段を取ることで、前述したような
ドレイン幅選択のための工程にてレーザ光にて微細領域
にて精密、高速にて溶融切断が可能になる。例えば、配
線金属として一般的なＡｌなどでは光反射してしまって
レーザでの切断は容易ではない。また、フォトリソグラ
フィー工程にて、エッチング除去するということも原理
上考えうるが、現実的ではない。なぜなら、ＩP 一旦測
定後クリーンルームに戻すと汚染等の面で非常に危険で
あり、また、大変な労力、時間が必要になる。さらに
は、トリミングビットの組合せ数は、例えば、２5 乗あ
ったとして、３２種類のフォトマスクが新規必要となっ
てくるため大変費用がかかる。また、１ウエハ内でチッ
プ間で異なるビットのトリミングは不可能である。しか
し、レーザで１チップずつ異なるトリミングを行うこと
は容易である。つまり、ポリシリコンフューズを有しレ
ーザトリミングを行うことでかかるＣＲＤは初めて製品
として実現可能となるわけである。
ドレイン幅選択のための工程にてレーザ光にて微細領域
にて精密、高速にて溶融切断が可能になる。例えば、配
線金属として一般的なＡｌなどでは光反射してしまって
レーザでの切断は容易ではない。また、フォトリソグラ
フィー工程にて、エッチング除去するということも原理
上考えうるが、現実的ではない。なぜなら、ＩP 一旦測
定後クリーンルームに戻すと汚染等の面で非常に危険で
あり、また、大変な労力、時間が必要になる。さらに
は、トリミングビットの組合せ数は、例えば、２5 乗あ
ったとして、３２種類のフォトマスクが新規必要となっ
てくるため大変費用がかかる。また、１ウエハ内でチッ
プ間で異なるビットのトリミングは不可能である。しか
し、レーザで１チップずつ異なるトリミングを行うこと
は容易である。つまり、ポリシリコンフューズを有しレ
ーザトリミングを行うことでかかるＣＲＤは初めて製品
として実現可能となるわけである。
【００２７】第５の手段を取ることで、ポリシリコンフ
ューズがドレイン電極途中に直列（シリーズと称する）
に付加されたような形になっているが、これによるシリ
ーズ抵抗分の増加を低減することができる。シリーズ抵
抗の増加はドレインの駆動能力（ドライバビリティ）の
低下を招きひいてはＣＲＤとしてチップサイズの増大に
つながるからである。ポリシリコンフューズがレーザに
よって効率よく切断できるのは、ポリシリコン幅（図８
ポリシリコン幅８００３）が約３〜５μｍまでの太さで
ある。これ以上太くなると容易に切断不可能となり、反
対にあまり細くするとシリーズ抵抗が増大する。そこで
３〜５μｍの幅のフューズを１ビットあたり２本以上並
列に配列することでシリーズ抵抗増加を抑えたものであ
る。選択された場合ビット当り複数レーザにて溶融切断
しなければならないが、トータルとして同じ幅の１本の
フューズを切るよりはるかに短時間で済む（詳細説明は
割愛する）。
ューズがドレイン電極途中に直列（シリーズと称する）
に付加されたような形になっているが、これによるシリ
ーズ抵抗分の増加を低減することができる。シリーズ抵
抗の増加はドレインの駆動能力（ドライバビリティ）の
低下を招きひいてはＣＲＤとしてチップサイズの増大に
つながるからである。ポリシリコンフューズがレーザに
よって効率よく切断できるのは、ポリシリコン幅（図８
ポリシリコン幅８００３）が約３〜５μｍまでの太さで
ある。これ以上太くなると容易に切断不可能となり、反
対にあまり細くするとシリーズ抵抗が増大する。そこで
３〜５μｍの幅のフューズを１ビットあたり２本以上並
列に配列することでシリーズ抵抗増加を抑えたものであ
る。選択された場合ビット当り複数レーザにて溶融切断
しなければならないが、トータルとして同じ幅の１本の
フューズを切るよりはるかに短時間で済む（詳細説明は
割愛する）。
【００２８】第６の手段を取ることで、切断にあたって
のレーザ光の減衰を低減し、より効率（時間的に）良く
前記トリミング工程できる。第７の手段を取ることで、
動作最大定格（耐圧）を従来の７〜１０Ｖ程度から２４
〜２６Ｖを可能にする。一般にＭＯＳトランジスタの逆
方向耐圧を律速しているのは、ドレイン耐圧（ドレイン
のゲート端での電界集中によるブレークダウン）＜（パ
ンチスルー耐圧）＜スナップバック電圧＜ドレインとフ
ィールドドープとの接合耐圧、の順番で表せる。ここ
で、スナップバックとは図１４に示すように、例えばＮ
ＭＯＳは寄生的にＮＰＮ型のバイポーラトランジスタを
構成するが、ドレイン電圧を上げていくにしたがってド
レインと基板間のリーク電流は増加する。これがＮＰＮ
のベース電流となってＮＰＮがオンする。その様子を図
２１に示す。通常は前述のドレイン耐圧が律速するわけ
だが、本発明のようなデプレッショントランジスタの場
合はスナップバックが律速する。
のレーザ光の減衰を低減し、より効率（時間的に）良く
前記トリミング工程できる。第７の手段を取ることで、
動作最大定格（耐圧）を従来の７〜１０Ｖ程度から２４
〜２６Ｖを可能にする。一般にＭＯＳトランジスタの逆
方向耐圧を律速しているのは、ドレイン耐圧（ドレイン
のゲート端での電界集中によるブレークダウン）＜（パ
ンチスルー耐圧）＜スナップバック電圧＜ドレインとフ
ィールドドープとの接合耐圧、の順番で表せる。ここ
で、スナップバックとは図１４に示すように、例えばＮ
ＭＯＳは寄生的にＮＰＮ型のバイポーラトランジスタを
構成するが、ドレイン電圧を上げていくにしたがってド
レインと基板間のリーク電流は増加する。これがＮＰＮ
のベース電流となってＮＰＮがオンする。その様子を図
２１に示す。通常は前述のドレイン耐圧が律速するわけ
だが、本発明のようなデプレッショントランジスタの場
合はスナップバックが律速する。
【００２９】このようにしてドレイン耐圧、スナップバ
ック耐圧を上回る電圧で入力してきた信号は時として素
子を破壊することがある。これがＥＳＤ破壊（Ｅｌｅｃ
ｔｒｏ Ｓｔａｔｉｃ Ｄｅｓｔｒｏｙ、静電気破壊）
であったりする。ＭＯＳ構造は、ゲート絶縁膜を有する
ため、ゲート絶縁膜が壊れてしまうため、バイポーラに
比べて弱いものである。そこで、そのＥＳＤ耐圧を上げ
るためには、図１７に示すように保護用のダイオードを
付加してやればよい。ダイオードすなわちＰＮ接合のほ
うがＥＳＤストレスに対して、それを放出する耐量とし
て強いからである。そこで、ドレインに接続して別のＮ
+ 型層を設けてそのダイオードを構成してＥＳＤ耐量を
向上させるというものである。該Ｎ+ 型層はフィールド
ドープのＰ±型層と接してＰＮ接合を形成し、このブレ
ークダウン耐圧が、例えば、ドレイン耐圧（ゲート絶縁
膜の厚みやいろいろな条件にて決定される）は３０Ｖ
で、スナップバック電圧が２８Ｖとして、該ＰＮ接合耐
圧は２４とか２６Ｖに設定されればよい。通常、不純物
濃度が薄い側で決定されるので、この場合Ｐ±型層はド
ーズ量的には５〜７×１０13／ｃｍ2 が適切と言える。
ック耐圧を上回る電圧で入力してきた信号は時として素
子を破壊することがある。これがＥＳＤ破壊（Ｅｌｅｃ
ｔｒｏ Ｓｔａｔｉｃ Ｄｅｓｔｒｏｙ、静電気破壊）
であったりする。ＭＯＳ構造は、ゲート絶縁膜を有する
ため、ゲート絶縁膜が壊れてしまうため、バイポーラに
比べて弱いものである。そこで、そのＥＳＤ耐圧を上げ
るためには、図１７に示すように保護用のダイオードを
付加してやればよい。ダイオードすなわちＰＮ接合のほ
うがＥＳＤストレスに対して、それを放出する耐量とし
て強いからである。そこで、ドレインに接続して別のＮ
+ 型層を設けてそのダイオードを構成してＥＳＤ耐量を
向上させるというものである。該Ｎ+ 型層はフィールド
ドープのＰ±型層と接してＰＮ接合を形成し、このブレ
ークダウン耐圧が、例えば、ドレイン耐圧（ゲート絶縁
膜の厚みやいろいろな条件にて決定される）は３０Ｖ
で、スナップバック電圧が２８Ｖとして、該ＰＮ接合耐
圧は２４とか２６Ｖに設定されればよい。通常、不純物
濃度が薄い側で決定されるので、この場合Ｐ±型層はド
ーズ量的には５〜７×１０13／ｃｍ2 が適切と言える。
【００３０】第８の手段を取ることで、前記ＤＤＤ構造
のＮ- 型層形成のためのＮ型不純物導入時において、フ
ォトリソグラフィー工程を削除でき、工程削減（コスト
ダウン）を可能とし、また、フォトマスク作成の費用も
削減できる。第９の手段を取ることで、バックゲート効
果によるドライバビリティ低下の抑制とスナップバック
電圧の低下の抑制を可能とする。ドレイン及びソースか
ら基板電位が取ってあるところまでの距離が長いと基板
がシリーズ抵抗として働き、バックゲート効果やスナッ
プバック電圧低下が顕著になるからである。ソース、ド
レインのペアの繰り返し複数回（望ましくは６回以内）
に１回の割合で設けることで充分な効果が期待できる。
のＮ- 型層形成のためのＮ型不純物導入時において、フ
ォトリソグラフィー工程を削除でき、工程削減（コスト
ダウン）を可能とし、また、フォトマスク作成の費用も
削減できる。第９の手段を取ることで、バックゲート効
果によるドライバビリティ低下の抑制とスナップバック
電圧の低下の抑制を可能とする。ドレイン及びソースか
ら基板電位が取ってあるところまでの距離が長いと基板
がシリーズ抵抗として働き、バックゲート効果やスナッ
プバック電圧低下が顕著になるからである。ソース、ド
レインのペアの繰り返し複数回（望ましくは６回以内）
に１回の割合で設けることで充分な効果が期待できる。
【００３１】第１０の手段を取ることで、デプレッショ
ンＭＯＳであることから、低電圧（ＶL が低いというこ
と）、低ノイズ（バイポーラでないので、高速動作）、
電圧依存性の低い（Ｌ＝８μｍ以上とすることでＩＤの
チャネル長変調を抑えることで、定電流値の電源電圧の
変動による変化量を抑える）なおかつゲート絶縁膜が５
００Å以下なので充分なｇｍが得られチップサイズの増
大を抑えた、かつてない高性能、低コストの半導体集積
回路装置のＣＲＤを実現可能とする。
ンＭＯＳであることから、低電圧（ＶL が低いというこ
と）、低ノイズ（バイポーラでないので、高速動作）、
電圧依存性の低い（Ｌ＝８μｍ以上とすることでＩＤの
チャネル長変調を抑えることで、定電流値の電源電圧の
変動による変化量を抑える）なおかつゲート絶縁膜が５
００Å以下なので充分なｇｍが得られチップサイズの増
大を抑えた、かつてない高性能、低コストの半導体集積
回路装置のＣＲＤを実現可能とする。
【００３２】第１１の手段を取ることで、２つのＮＭＯ
Ｓのソース領域が共通であることから面積を節約した
（低コストで、小さいパッケージにも納まりやすくし
た）２つのＣＲＤを実現可能とする。また、交流電源
（ＡＣ電源）対応のＣＲＤも最低限の面積サイズで、か
つ１チップ（１パッケージ）にて実現可能としたもので
ある。
Ｓのソース領域が共通であることから面積を節約した
（低コストで、小さいパッケージにも納まりやすくし
た）２つのＣＲＤを実現可能とする。また、交流電源
（ＡＣ電源）対応のＣＲＤも最低限の面積サイズで、か
つ１チップ（１パッケージ）にて実現可能としたもので
ある。
【００３３】第１２の手段を取ることで、ゲートとソー
ス結線におけるコンタクトホールの抵抗（一般にコンタ
クト抵抗という、微細化のため等で小型化していけばい
くほど抵抗値が大きくなり問題となってくる）の影響を
低減し、またチップサイズ縮小を大幅に可能とする。
ス結線におけるコンタクトホールの抵抗（一般にコンタ
クト抵抗という、微細化のため等で小型化していけばい
くほど抵抗値が大きくなり問題となってくる）の影響を
低減し、またチップサイズ縮小を大幅に可能とする。
【００３４】第１３の手段を取ることで、ゲートとソー
スと基板電位の結線におけるコンタクト抵抗の影響を低
減し、またチップサイズ縮小を大幅に可能とする。第１
４の手段を取ることで、充分な（機械モデルで２５０Ｖ
以上、人体モデルで２０００Ｖ以上）ＥＳＤ耐量確保可
能とする。
スと基板電位の結線におけるコンタクト抵抗の影響を低
減し、またチップサイズ縮小を大幅に可能とする。第１
４の手段を取ることで、充分な（機械モデルで２５０Ｖ
以上、人体モデルで２０００Ｖ以上）ＥＳＤ耐量確保可
能とする。
【００３５】第１５の手段を取ることで、ダイアタッチ
側にカソード電極を取れるのでアキシャルリード型のパ
ッケージに実装可能とする。また、ＤＩＰや表面実装型
のパッケージにおいてもダイアタッチ側でカソードが取
れる場合そうしたほうがシリーズ抵抗低減可能とするも
のである。
側にカソード電極を取れるのでアキシャルリード型のパ
ッケージに実装可能とする。また、ＤＩＰや表面実装型
のパッケージにおいてもダイアタッチ側でカソードが取
れる場合そうしたほうがシリーズ抵抗低減可能とするも
のである。
【００３６】第１６の手段を取ることで、Ｗ−Ｓｉｘな
どは６００℃程度の高温に耐えるためガラス封止パッケ
ージに実装可能とする。第１７の手段を取ることで、ト
ランジスタのＬ長を短くできるので素子面積（チップサ
イズ）を低減できる。
どは６００℃程度の高温に耐えるためガラス封止パッケ
ージに実装可能とする。第１７の手段を取ることで、ト
ランジスタのＬ長を短くできるので素子面積（チップサ
イズ）を低減できる。
【００３７】第１８の手段を取ることで、外部信号にて
ＣＲＤの電流Ｏｎ／Ｏｆｆを制御可能とする。第１９の
手段を取ることで、電流経路のＭＯＳトランジスタのド
ライバビリティが向上し、チップサイズ低減可能とす
る。また、ＶL をさらに低電圧化できるという作用もあ
る。
ＣＲＤの電流Ｏｎ／Ｏｆｆを制御可能とする。第１９の
手段を取ることで、電流経路のＭＯＳトランジスタのド
ライバビリティが向上し、チップサイズ低減可能とす
る。また、ＶL をさらに低電圧化できるという作用もあ
る。
【００３８】第２０の手段を取ることで、ポリシリコン
フューズの抵抗成分の影響を受けなくなるのでより良い
定電流性が得られる。第２１の手段を取ることで、より
良い定電流性、ＶL の低電圧化、ドライバビリティ向上
すなわち、チップサイズ低減、あるいはＶdd端子をＳＷ
機能として使える等々の作用がある。
フューズの抵抗成分の影響を受けなくなるのでより良い
定電流性が得られる。第２１の手段を取ることで、より
良い定電流性、ＶL の低電圧化、ドライバビリティ向上
すなわち、チップサイズ低減、あるいはＶdd端子をＳＷ
機能として使える等々の作用がある。
【００３９】第２２の手段を取ることで、第２１の手段
による作用に対して同様の特性項目にてさらなる性能向
上ができる。第２３の手段を取ることで、かなりの量チ
ップサイズ低減の効果が得られる。第２４の手段を取る
ことで、第１８の手段による作用がより性能向上したＣ
ＲＤ（第１９〜２３などの手段を適用したＣＲＤ）にて
も同様得られる。
による作用に対して同様の特性項目にてさらなる性能向
上ができる。第２３の手段を取ることで、かなりの量チ
ップサイズ低減の効果が得られる。第２４の手段を取る
ことで、第１８の手段による作用がより性能向上したＣ
ＲＤ（第１９〜２３などの手段を適用したＣＲＤ）にて
も同様得られる。
【００４０】第２５の手段を取ることで、より高耐圧で
高速動作可能なＣＲＤが得られる。第２６の手段を取る
ことで、さらにチップサイズ低減の効果が得られる。第
２７の手段を取ることで、高性能かつ高信頼性を有する
ＣＲＤにおいてさらなるチップサイズ低減の効果が得ら
れる。
高速動作可能なＣＲＤが得られる。第２６の手段を取る
ことで、さらにチップサイズ低減の効果が得られる。第
２７の手段を取ることで、高性能かつ高信頼性を有する
ＣＲＤにおいてさらなるチップサイズ低減の効果が得ら
れる。
【００４１】第２８の手段を取ることで、より高性能な
光・放射線信号処理用半導体集積回路や外部負荷駆動用
半導体集積回路を実現可能にする。第２９の手段を取る
ことで、本発明の最も大きな作用として、高性能（高
速、高精度、低動作電圧、高耐圧等）のＣＲＤを低コス
トで効率良く製造可能とする。
光・放射線信号処理用半導体集積回路や外部負荷駆動用
半導体集積回路を実現可能にする。第２９の手段を取る
ことで、本発明の最も大きな作用として、高性能（高
速、高精度、低動作電圧、高耐圧等）のＣＲＤを低コス
トで効率良く製造可能とする。
【００４２】
【実施例】以下、本発明の好適な実施例を図面を参照し
て説明する。図１は本発明の第１実施例の半導体集積回
路装置の等価回路を示す回路図である。第１のＷ幅のド
レイン（５５０μｍ×８本）のＮＭＯＳ１００７を有
し、これに第２のＷ幅の第１の幅（２５０μｍ）のドレ
インのＮＭＯＳ１００９と第２のＷ幅の第２の幅（５０
０μｍ）のドレインのＮＭＯＳ１０１０と第２のＷ幅の
第３の幅（１０００μｍ）のドレインのＮＭＯＳ１０１
１と第２のＷ幅の第４の幅（２０００μｍ）のドレイン
のＮＭＯＳ１０１２がポリシリコンフューズ１００１に
よって電気的並列に接続されアノード端子１００２とな
る。それぞれのゲートとソースと基板は全て電気的結線
されカソード端子１００８となる。これまで説明してき
たように、第２のドレインの幅はこの例では、２５０μ
ｍ×２n ・・・ｎ＝０、１、２、３で幅寸法構成され、
数は４本である。
て説明する。図１は本発明の第１実施例の半導体集積回
路装置の等価回路を示す回路図である。第１のＷ幅のド
レイン（５５０μｍ×８本）のＮＭＯＳ１００７を有
し、これに第２のＷ幅の第１の幅（２５０μｍ）のドレ
インのＮＭＯＳ１００９と第２のＷ幅の第２の幅（５０
０μｍ）のドレインのＮＭＯＳ１０１０と第２のＷ幅の
第３の幅（１０００μｍ）のドレインのＮＭＯＳ１０１
１と第２のＷ幅の第４の幅（２０００μｍ）のドレイン
のＮＭＯＳ１０１２がポリシリコンフューズ１００１に
よって電気的並列に接続されアノード端子１００２とな
る。それぞれのゲートとソースと基板は全て電気的結線
されカソード端子１００８となる。これまで説明してき
たように、第２のドレインの幅はこの例では、２５０μ
ｍ×２n ・・・ｎ＝０、１、２、３で幅寸法構成され、
数は４本である。
【００４３】図２は本実施例のＣＲＤの電気的機能を表
す説明図である。アノード１００２とカソード１００８
の２極を有している。図３は本発明の第１実施例の半導
体集積回路装置を示す平面図である。ここでは簡単のた
め、電極配線の形状及びポリシリコンフューズの形状の
み表示している。第１のＷ幅のドレイン（５５０μｍ×
８本）の電極２００６を有し、これに第２のＷ幅の第１
の幅（２５０μｍ）のドレインの電極２００１と第２の
Ｗ幅の第２の幅（５００μｍ）のドレインの電極２００
２と第２のＷ幅の第３の幅（１０００μｍ）のドレイン
の電極２００３と第２のＷ幅の第４の幅（２０００μ
ｍ）のドレインの電極２００４が配列されたポリシリコ
ンフューズ２００５によって電気的並列に接続されアノ
ードパッド領域２００８よりワイヤボンディング等で取
り出されパッケージの端子に接続される。それぞれのゲ
ート電極とソース電極と基板電位は全て電気的結線さ
れ、共通の電極配線２０１０となってカソードパッド領
域へと導出されている。ソース領域と隣接して基板Ｐ型
層を表面に出し基板電位を取っている部分２００７は３
箇所である。本実施例でのチップサイズはしたがって概
ね０．７ｍｍ角である。
す説明図である。アノード１００２とカソード１００８
の２極を有している。図３は本発明の第１実施例の半導
体集積回路装置を示す平面図である。ここでは簡単のた
め、電極配線の形状及びポリシリコンフューズの形状の
み表示している。第１のＷ幅のドレイン（５５０μｍ×
８本）の電極２００６を有し、これに第２のＷ幅の第１
の幅（２５０μｍ）のドレインの電極２００１と第２の
Ｗ幅の第２の幅（５００μｍ）のドレインの電極２００
２と第２のＷ幅の第３の幅（１０００μｍ）のドレイン
の電極２００３と第２のＷ幅の第４の幅（２０００μ
ｍ）のドレインの電極２００４が配列されたポリシリコ
ンフューズ２００５によって電気的並列に接続されアノ
ードパッド領域２００８よりワイヤボンディング等で取
り出されパッケージの端子に接続される。それぞれのゲ
ート電極とソース電極と基板電位は全て電気的結線さ
れ、共通の電極配線２０１０となってカソードパッド領
域へと導出されている。ソース領域と隣接して基板Ｐ型
層を表面に出し基板電位を取っている部分２００７は３
箇所である。本実施例でのチップサイズはしたがって概
ね０．７ｍｍ角である。
【００４４】図４は図３部分ｂをさらに拡大した平面図
である。ドレイン電極配線やソース電極配線とゲートポ
リシリコン２００１（Ｌ３００４＝１０μｍ）の関係を
示している。図５は本発明の第１実施例の半導体集積回
路装置を示す断面図である。図３のＡ−Ａ’断面に相当
する。本実施例ではドレイン４００８に加えてソース４
００４もＤＤＤ構造を取っている。ＤＤＤ構造はＮ- 型
領域４００７とＮ+ 型領域４００６とで構成される。Ｐ
- 型基板４００５は２〜３Ω・ｃｍの濃度のものであ
る。ゲート絶縁膜４０１１は３８０Å、チャネル領域４
０１０はポリシリコンゲート電極３００１形成以前にリ
ン８×１０11／ｃｍ2 導入されデプレッション型のチャ
ネルとなる。Ｎ- 型領域４００７はリン１〜３×１０14
／ｃｍ2 のドーズ量で導入され１１００℃、６０分の熱
処理の後、Ｎ+ 型層４００６としてリン３〜７×１０15
／ｃｍ2 のドーズ量導入されＤＤＤ構造を構成する。こ
のようにして、ゲート端でのドレイン耐圧（デプレッシ
ョントランジスタの場合ドレイン耐圧というのが厳密に
は存在しうると言えないが）４０Ｖ以上を得、スナップ
バック電圧３０Ｖ以上を得る。
である。ドレイン電極配線やソース電極配線とゲートポ
リシリコン２００１（Ｌ３００４＝１０μｍ）の関係を
示している。図５は本発明の第１実施例の半導体集積回
路装置を示す断面図である。図３のＡ−Ａ’断面に相当
する。本実施例ではドレイン４００８に加えてソース４
００４もＤＤＤ構造を取っている。ＤＤＤ構造はＮ- 型
領域４００７とＮ+ 型領域４００６とで構成される。Ｐ
- 型基板４００５は２〜３Ω・ｃｍの濃度のものであ
る。ゲート絶縁膜４０１１は３８０Å、チャネル領域４
０１０はポリシリコンゲート電極３００１形成以前にリ
ン８×１０11／ｃｍ2 導入されデプレッション型のチャ
ネルとなる。Ｎ- 型領域４００７はリン１〜３×１０14
／ｃｍ2 のドーズ量で導入され１１００℃、６０分の熱
処理の後、Ｎ+ 型層４００６としてリン３〜７×１０15
／ｃｍ2 のドーズ量導入されＤＤＤ構造を構成する。こ
のようにして、ゲート端でのドレイン耐圧（デプレッシ
ョントランジスタの場合ドレイン耐圧というのが厳密に
は存在しうると言えないが）４０Ｖ以上を得、スナップ
バック電圧３０Ｖ以上を得る。
【００４５】ソースと基板については本実施例はバッテ
ィングコンタクトとしているが、ソースとゲート電極に
ついては、コンタクト開孔部ｍとｎで示したような構成
としている。図６は図５のコンタクト開孔部ｍ及びｎの
部分を示す平面図である。ソース２０１０及びゲート２
０１０はそれぞれ独立したコンタクトホールｍ、ｎを有
し電極配線で接続している。
ィングコンタクトとしているが、ソースとゲート電極に
ついては、コンタクト開孔部ｍとｎで示したような構成
としている。図６は図５のコンタクト開孔部ｍ及びｎの
部分を示す平面図である。ソース２０１０及びゲート２
０１０はそれぞれ独立したコンタクトホールｍ、ｎを有
し電極配線で接続している。
【００４６】図７は本発明の第１実施例の半導体集積回
路装置の検査方法の回路を示す説明図である。ここで
は、第１のドレインの４４００μｍと第２のドレインの
和の３７５０μｍとの総和のＩP （８１５０μｍ相当）
を測定することになる。図８は本発明の第１実施例の半
導体集積回路装置のＶTND のねらい値とばらつきに対す
る各ＩP 値と前述したようなトリミングで合わせこんだ
場合の精度を表す表である。従来のように設計すると、
ＶTND ねらい値−０．９Ｖだとすると単位Ｗあたりのド
ライバビリティは表のごとく１．８μＡ／ＷなのでＷは
５５５５μｍ程度である。ところが、ＶTND の製造上の
ばらつきは非常に高精度の製造工程を用いても、±０．
１５Ｖはある。したがって、５５５５μｍのＷではＩP
は７〜１３ｍＡまでばらつく。そこで、第１のＷをドラ
イバビリティのばらつきの上限（ＩP ／Ｗ＝２．４μ
Ａ）で１０ｍＡになるものとし、下にばらついた場合第
２のドレインを追加接続していくというように考えると
分かりやすい。
路装置の検査方法の回路を示す説明図である。ここで
は、第１のドレインの４４００μｍと第２のドレインの
和の３７５０μｍとの総和のＩP （８１５０μｍ相当）
を測定することになる。図８は本発明の第１実施例の半
導体集積回路装置のＶTND のねらい値とばらつきに対す
る各ＩP 値と前述したようなトリミングで合わせこんだ
場合の精度を表す表である。従来のように設計すると、
ＶTND ねらい値−０．９Ｖだとすると単位Ｗあたりのド
ライバビリティは表のごとく１．８μＡ／ＷなのでＷは
５５５５μｍ程度である。ところが、ＶTND の製造上の
ばらつきは非常に高精度の製造工程を用いても、±０．
１５Ｖはある。したがって、５５５５μｍのＷではＩP
は７〜１３ｍＡまでばらつく。そこで、第１のＷをドラ
イバビリティのばらつきの上限（ＩP ／Ｗ＝２．４μ
Ａ）で１０ｍＡになるものとし、下にばらついた場合第
２のドレインを追加接続していくというように考えると
分かりやすい。
【００４７】第２のドレインは２５０、５００、１００
０、２０００とバリエーションしているので２５０μ
（もちろん０μｍも）から３７５０μまでの範囲で、４
ビットなので１６段階のトリミングが可能である。１段
階あたりのステップ（トリミング精度）は各ＶTND （各
ドライバビリティ）で少しずつ異なるので表に示すよう
になる。ここでは、２n の例で４ビットの例を示した
が、精度（１ステップの精度）やトリミングできる範囲
に応じてビット数は増減する。また、１．５や３のｎ乗
でもよく、ｎも整数である必要はない。つまり、この概
念に基づいて求めたいＣＲＤの特性に応じて適切な数値
を設定すればよい。そのようにして、図７で測定したＩ
P をもとにどれだけＷを削除してやれば良いかを計算
し、切るフューズのビットをその後に決定する。
０、２０００とバリエーションしているので２５０μ
（もちろん０μｍも）から３７５０μまでの範囲で、４
ビットなので１６段階のトリミングが可能である。１段
階あたりのステップ（トリミング精度）は各ＶTND （各
ドライバビリティ）で少しずつ異なるので表に示すよう
になる。ここでは、２n の例で４ビットの例を示した
が、精度（１ステップの精度）やトリミングできる範囲
に応じてビット数は増減する。また、１．５や３のｎ乗
でもよく、ｎも整数である必要はない。つまり、この概
念に基づいて求めたいＣＲＤの特性に応じて適切な数値
を設定すればよい。そのようにして、図７で測定したＩ
P をもとにどれだけＷを削除してやれば良いかを計算
し、切るフューズのビットをその後に決定する。
【００４８】図９は本実施例のトリミングしたビットの
回路図である。図９にはトリミングしたビット（フュー
ズ）が表されている。図１０は図３部分ｂの拡大した平
面図である。トリミング用のポリシリコンフューズが電
極配線８００２に４ビット、１ビット当り２本づつ配列
されていて、図７に対応するビット切断されている様子
を示している。フューズ幅は３〜４μｍである。フュー
ズ部分はパシベーション膜が開孔部８００１を有する。
回路図である。図９にはトリミングしたビット（フュー
ズ）が表されている。図１０は図３部分ｂの拡大した平
面図である。トリミング用のポリシリコンフューズが電
極配線８００２に４ビット、１ビット当り２本づつ配列
されていて、図７に対応するビット切断されている様子
を示している。フューズ幅は３〜４μｍである。フュー
ズ部分はパシベーション膜が開孔部８００１を有する。
【００４９】図１１は本実施例の半導体集積回路装置の
ＣＲＤのトリミング前後の電圧電流特性を示す説明図で
ある。この場合、トリミング前ＩP １４ｍＡがトリミン
グ後にＩP ねらい値の１０ｍＡにぴたりと合わせこまれ
ているのが判る。図１２は本実施例の半導体集積回路装
置のＣＲＤの電圧電流特性のばらつき範囲を示す説明図
である。ばらつき及び各値のシンボルを示すため誇張し
て描いてある。このように以上説明してきたように、Ｉ
P のばらつき５％以下、ＩＨmaxとＩＬmin 含めてトー
タルでセンターのＩP に対してばらつき１０％以下、Ｖ
L１．５Ｖ以下、ＶH ２６Ｖ以上の高性能ＣＲＤが実現
できる。
ＣＲＤのトリミング前後の電圧電流特性を示す説明図で
ある。この場合、トリミング前ＩP １４ｍＡがトリミン
グ後にＩP ねらい値の１０ｍＡにぴたりと合わせこまれ
ているのが判る。図１２は本実施例の半導体集積回路装
置のＣＲＤの電圧電流特性のばらつき範囲を示す説明図
である。ばらつき及び各値のシンボルを示すため誇張し
て描いてある。このように以上説明してきたように、Ｉ
P のばらつき５％以下、ＩＨmaxとＩＬmin 含めてトー
タルでセンターのＩP に対してばらつき１０％以下、Ｖ
L１．５Ｖ以下、ＶH ２６Ｖ以上の高性能ＣＲＤが実現
できる。
【００５０】図１３は本発明の第２の実施例の半導体集
積回路装置のＣＲＤを表す断面図である。ソース領域４
００４とゲート電極３００１はコンタクト開孔部Ｏをも
ってバッティングコンタクトを取っている。図１４は図
１３のコンタクト開孔部Ｏの部分を示す平面図である。
寸法ｉは図６における寸法ｈに比べて数μｍから１０数
μｍ短縮されている。したがって、この効果は大きくチ
ップサイズの横方向にして０．数ｍｍから数ｍｍの縮小
を可能とする。コンタクト抵抗の低減にも寄与し、ドラ
イバビリティ向上も可能とする。
積回路装置のＣＲＤを表す断面図である。ソース領域４
００４とゲート電極３００１はコンタクト開孔部Ｏをも
ってバッティングコンタクトを取っている。図１４は図
１３のコンタクト開孔部Ｏの部分を示す平面図である。
寸法ｉは図６における寸法ｈに比べて数μｍから１０数
μｍ短縮されている。したがって、この効果は大きくチ
ップサイズの横方向にして０．数ｍｍから数ｍｍの縮小
を可能とする。コンタクト抵抗の低減にも寄与し、ドラ
イバビリティ向上も可能とする。
【００５１】図１５は本発明の第３実施例の半導体集積
回路装置のＣＲＤを表す断面図である。比抵抗数Ω・ｃ
ｍのＰ- 型エピ層１２００１が比抵抗にして０．数Ω・
ｃｍ以下の濃度のＰ+ 型基板１２００２上に形成されそ
の後前述のごとくの半導体集積回路装置のＣＲＤが形成
され、工程終盤裏側のカソード電極１２００３が形成さ
れる。ダイアタッチ側にカソード電極をとれるのでアキ
シャルリード型のパッケージに実装可能とするものであ
る。また、ＤＩＰや表面実装型のパッケージにおいても
ダイアタッチ側でカソードが取れる場合そうしたほうが
シリーズ抵抗低減可能とするものである。また、基板シ
リーズ寄生抵抗も低減できるので、ドライバビリティ向
上やスナップバック電圧向上も可能とするものである。
回路装置のＣＲＤを表す断面図である。比抵抗数Ω・ｃ
ｍのＰ- 型エピ層１２００１が比抵抗にして０．数Ω・
ｃｍ以下の濃度のＰ+ 型基板１２００２上に形成されそ
の後前述のごとくの半導体集積回路装置のＣＲＤが形成
され、工程終盤裏側のカソード電極１２００３が形成さ
れる。ダイアタッチ側にカソード電極をとれるのでアキ
シャルリード型のパッケージに実装可能とするものであ
る。また、ＤＩＰや表面実装型のパッケージにおいても
ダイアタッチ側でカソードが取れる場合そうしたほうが
シリーズ抵抗低減可能とするものである。また、基板シ
リーズ寄生抵抗も低減できるので、ドライバビリティ向
上やスナップバック電圧向上も可能とするものである。
【００５２】図１６は本発明の第３実施例の第２の応用
例の半導体集積回路装置のＣＲＤを表す断面図である。
ゲート電極１２００７及び配線金属１２００４をＷ−Ｓ
ｉｘ（タングステンシリサイド）のような高融点金属シ
リサイドを用いている。また裏側のカソード電極１２０
０５をＮｉ（ニッケル）などを用いているものである。
１２００６はドレイン電極開孔部である。このような構
成をとることでアキシャルリード型のパッケージに実装
する場合ガラス封止の適用が可能となる。Ｗ−Ｓｉｘは
６００〜１０００℃の熱処理に耐えうるからである。
例の半導体集積回路装置のＣＲＤを表す断面図である。
ゲート電極１２００７及び配線金属１２００４をＷ−Ｓ
ｉｘ（タングステンシリサイド）のような高融点金属シ
リサイドを用いている。また裏側のカソード電極１２０
０５をＮｉ（ニッケル）などを用いているものである。
１２００６はドレイン電極開孔部である。このような構
成をとることでアキシャルリード型のパッケージに実装
する場合ガラス封止の適用が可能となる。Ｗ−Ｓｉｘは
６００〜１０００℃の熱処理に耐えうるからである。
【００５３】図１７は本発明の第４実施例の半導体集積
回路装置のＣＲＤの回路図である。寄生等価的に保護ダ
イオード１３００４がゲートとドレイン間に接続されて
いる。ここで、実施例中のＣＲＤのＮＭＯＳトランジス
タの構成は実際には図１や図９のような複数ドレイン選
択の構成を取っているものであるが、便宜上図では定電
流のための方策に関わらない時には省略することがあ
る。
回路装置のＣＲＤの回路図である。寄生等価的に保護ダ
イオード１３００４がゲートとドレイン間に接続されて
いる。ここで、実施例中のＣＲＤのＮＭＯＳトランジス
タの構成は実際には図１や図９のような複数ドレイン選
択の構成を取っているものであるが、便宜上図では定電
流のための方策に関わらない時には省略することがあ
る。
【００５４】図１８は本発明の第４実施例の半導体集積
回路装置のＣＲＤの部分を表す平面図である。基板上に
ドレイン電極２００６、アノードパット２００８、Ｎ+
型層１３００１が設けられている。図１９は本発明の第
４実施例の半導体集積回路装置のＣＲＤの部分を表す断
面図である。Ｐ±型フィールドドープ層１３００３はＬ
ＯＣＯＳ酸化膜１３００４形成以前にボロン５〜７×１
０13／ｃｍ2 導入されＰ- 型基板４００５に形成され
る。Ｎ+ 型層１３００２はソース及びドレインとおなじ
ＤＤＤ構造のものである。このように、耐圧２７〜２８
Ｖの接合を得、スナップバックよりもこちらが先にブレ
ークダウンし本体素子のＮＭＯＳを保護するわけであ
る。ここでいう接合のブレークダウンとは、一般的に不
可逆的破壊ではなく可逆的にストレス電力を放出するも
のである。もちろんそれも電力が巨大であれば熱破壊に
いたるものであるが、一般的に、ＰＮ接合はゲート絶縁
膜を有するＭＯＳ構造に比べてはるかに強く、保護素子
として使用するのは妥当である。これでＥＳＤ耐量の充
分（機械モデル２５０Ｖ以上、人体モデル２０００Ｖ以
上）なＣＲＤが実現できるわけである。
回路装置のＣＲＤの部分を表す平面図である。基板上に
ドレイン電極２００６、アノードパット２００８、Ｎ+
型層１３００１が設けられている。図１９は本発明の第
４実施例の半導体集積回路装置のＣＲＤの部分を表す断
面図である。Ｐ±型フィールドドープ層１３００３はＬ
ＯＣＯＳ酸化膜１３００４形成以前にボロン５〜７×１
０13／ｃｍ2 導入されＰ- 型基板４００５に形成され
る。Ｎ+ 型層１３００２はソース及びドレインとおなじ
ＤＤＤ構造のものである。このように、耐圧２７〜２８
Ｖの接合を得、スナップバックよりもこちらが先にブレ
ークダウンし本体素子のＮＭＯＳを保護するわけであ
る。ここでいう接合のブレークダウンとは、一般的に不
可逆的破壊ではなく可逆的にストレス電力を放出するも
のである。もちろんそれも電力が巨大であれば熱破壊に
いたるものであるが、一般的に、ＰＮ接合はゲート絶縁
膜を有するＭＯＳ構造に比べてはるかに強く、保護素子
として使用するのは妥当である。これでＥＳＤ耐量の充
分（機械モデル２５０Ｖ以上、人体モデル２０００Ｖ以
上）なＣＲＤが実現できるわけである。
【００５５】図２０は本発明の第４実施例を説明するた
めのＮＭＯＳトランジスタの断面図である。寄生ＮＰＮ
バイポーラトランジスタ１４００１を描いてある。Ｐ-
型基板にソース領域４００４とドレイン領域４００８の
間にデプレッション型チャネル領域１４００２があり、
その上部にゲート電極３００１が形成されている。
めのＮＭＯＳトランジスタの断面図である。寄生ＮＰＮ
バイポーラトランジスタ１４００１を描いてある。Ｐ-
型基板にソース領域４００４とドレイン領域４００８の
間にデプレッション型チャネル領域１４００２があり、
その上部にゲート電極３００１が形成されている。
【００５６】図２１は本発明の第４実施例を説明するた
めのデプレッション型ＮＭＯＳトランジスタのスナップ
バックを示す説明図である。図２２は本発明の第５実施
例の半導体集積回路装置のＣＲＤの回路図である。図２
３は本発明の第５実施例の半導体集積回路装置のＣＲＤ
の回路図である。
めのデプレッション型ＮＭＯＳトランジスタのスナップ
バックを示す説明図である。図２２は本発明の第５実施
例の半導体集積回路装置のＣＲＤの回路図である。図２
３は本発明の第５実施例の半導体集積回路装置のＣＲＤ
の回路図である。
【００５７】図２４は本発明の第５実施例の半導体集積
回路装置のＣＲＤの断面図である。１５００４はトラン
ジスタ１のドレイン領域、１５００５はトランジスタ１
のゲート電極、１５００６はトランジスタ１のソース領
域であると同時にトランジスタ２のソース領域でもあ
る。１５００７はトランジスタ２のゲート電極、１５０
０８はトランジスタ２のドレイン領域である。
回路装置のＣＲＤの断面図である。１５００４はトラン
ジスタ１のドレイン領域、１５００５はトランジスタ１
のゲート電極、１５００６はトランジスタ１のソース領
域であると同時にトランジスタ２のソース領域でもあ
る。１５００７はトランジスタ２のゲート電極、１５０
０８はトランジスタ２のドレイン領域である。
【００５８】このように、ソース領域を兼用することで
全体として１素子型のＣＲＤのおおよそ１．５倍の面積
増加で本実施例のように２素子構成が可能となる。図２
５は本発明の第５実施例の半導体集積回路装置のＣＲＤ
チップ１６００２のパッケージされた内部を示す説明図
である。
全体として１素子型のＣＲＤのおおよそ１．５倍の面積
増加で本実施例のように２素子構成が可能となる。図２
５は本発明の第５実施例の半導体集積回路装置のＣＲＤ
チップ１６００２のパッケージされた内部を示す説明図
である。
【００５９】図２６は本発明の第５実施例の半導体集積
回路装置のＣＲＤのパッケージされた斜視図である。図
２７は本発明の第５実施例の半導体集積回路装置のＣＲ
Ｄの第１の応用例を示す回路図である。
回路装置のＣＲＤのパッケージされた斜視図である。図
２７は本発明の第５実施例の半導体集積回路装置のＣＲ
Ｄの第１の応用例を示す回路図である。
【００６０】図２８は本発明の第５実施例の半導体集積
回路装置のＣＲＤの第２の応用例を示す回路図である。
図２９は本発明の第５実施例の半導体集積回路装置のＣ
ＲＤのアノード１とアノード２における電圧電流特性を
示す説明図である。このようにして本実施例を用いるこ
とで、２つのＮＭＯＳのソース領域が共通であることか
ら面積を節約した（低コストである、さらには小さいパ
ッケージにも納まりやすくした）２つのＣＲＤを一挙に
実現可能とするものである。また、交流電源（ＡＣ電
源）対応のＣＲＤも最低限の面積サイズで、かつ、１チ
ップ（１パッケージ）にて実現可能としたものである。
回路装置のＣＲＤの第２の応用例を示す回路図である。
図２９は本発明の第５実施例の半導体集積回路装置のＣ
ＲＤのアノード１とアノード２における電圧電流特性を
示す説明図である。このようにして本実施例を用いるこ
とで、２つのＮＭＯＳのソース領域が共通であることか
ら面積を節約した（低コストである、さらには小さいパ
ッケージにも納まりやすくした）２つのＣＲＤを一挙に
実現可能とするものである。また、交流電源（ＡＣ電
源）対応のＣＲＤも最低限の面積サイズで、かつ、１チ
ップ（１パッケージ）にて実現可能としたものである。
【００６１】図３０は本発明の第６実施例の本発明ＣＲ
Ｄを複数内蔵し多チャネル入力端子を有する半導体集積
回路装置（１８１０１）を示す説明図である。光や放射
線を検出する基本的な回路構成を示しているが、それら
が複数チャネル集積された光・放射線検出前置半導体集
積回路装置（ＩＣ）を構成している。
Ｄを複数内蔵し多チャネル入力端子を有する半導体集積
回路装置（１８１０１）を示す説明図である。光や放射
線を検出する基本的な回路構成を示しているが、それら
が複数チャネル集積された光・放射線検出前置半導体集
積回路装置（ＩＣ）を構成している。
【００６２】１８１０６は光や放射線を検出するＰＩＮ
ダイオードのようなファトダイオード、１８１０５はバ
イアス抵抗、１８１０４はバイアス電源ＶH で通常数１
０〜数１００Ｖの高電圧がかけられる。ＪＦＥＴ１８１
０９は本発明のＣＲＤ１８１０２にて定電流（数ｍＡ〜
数１０ｍＡ）バイアスされていて読み出し結合容量１８
１０７を介して、入力端子１８１０８に入力した信号は
そのＪＦＥＴに入力しその後、プリアンプ１８１１０や
サンプルホールドや波形整形などの回路１８１１１を介
して信号処理され出力端子１８１１２へ出力される。従
来は各チャネルのバイアス電流はＣＲＤではなく抵抗に
よって決められていた。その場合、各チャネルのＪＦＥ
Ｔのゲインのばらつき等で各チャネルの電流を合わせる
のに手間（チャネルによって抵抗値をさまざまに変る）
がかかっていたが本実施例のようにすることで大変高性
能の光・放射線検出用前置半導体集積回路装置を簡便に
実現することが可能となる。
ダイオードのようなファトダイオード、１８１０５はバ
イアス抵抗、１８１０４はバイアス電源ＶH で通常数１
０〜数１００Ｖの高電圧がかけられる。ＪＦＥＴ１８１
０９は本発明のＣＲＤ１８１０２にて定電流（数ｍＡ〜
数１０ｍＡ）バイアスされていて読み出し結合容量１８
１０７を介して、入力端子１８１０８に入力した信号は
そのＪＦＥＴに入力しその後、プリアンプ１８１１０や
サンプルホールドや波形整形などの回路１８１１１を介
して信号処理され出力端子１８１１２へ出力される。従
来は各チャネルのバイアス電流はＣＲＤではなく抵抗に
よって決められていた。その場合、各チャネルのＪＦＥ
Ｔのゲインのばらつき等で各チャネルの電流を合わせる
のに手間（チャネルによって抵抗値をさまざまに変る）
がかかっていたが本実施例のようにすることで大変高性
能の光・放射線検出用前置半導体集積回路装置を簡便に
実現することが可能となる。
【００６３】図３１は本発明の第７実施例の本発明のＣ
ＲＤチップを内蔵したＳＳＲ（１９１０１）を示す回路
図である。ＳＳＲとは固体素子リレー（Ｓｏｌｉｄ Ｓ
ｔａｔｅ Ｒｅｌａｙ）のことである。１次側入力端子
＋１９１０８と１次側入力端子−１９１０９間に電流を
流すと発光ダイオード１９１０３が発光し、その光を受
けた起電力フォトダイオードアレー１９１０４が電圧を
発生し、２次側出力用ＮＭＯＳトランジスタ１９１０６
のゲートをＯｎさせ、２次側出力端子Ａ１９１０７と２
次側出力端子Ｂ１９１１０間を双方向的に導通させると
いうものである。１９１０５はＯｆｆする時に電荷をデ
ィスチャージする回路である。従来、図３１のような本
発明のＣＲＤ１９１０２などは入ってなく、必要な電流
を得るため外付の抵抗を使用していたが、入力側の電源
電圧が変動する用途などの場合Ｏｎ／Ｏｆｆのスピード
が代わってしまったり、Ｏｎしなかったり、また電流が
流れすぎて壊れてしまったりしていた。本実施例のよう
に本発明のＣＲＤチップを内蔵することできわめて使い
やすい高性能のＳＳＲを実現可能としたものである。電
流が一定なのでＬＥＤの輝度が変わらずＯｎ／Ｏｆｆの
スピードが変わらない、過電流保護にもなるし、ＶL も
低いので低い電圧でも定電流が得られるからである。
ＲＤチップを内蔵したＳＳＲ（１９１０１）を示す回路
図である。ＳＳＲとは固体素子リレー（Ｓｏｌｉｄ Ｓ
ｔａｔｅ Ｒｅｌａｙ）のことである。１次側入力端子
＋１９１０８と１次側入力端子−１９１０９間に電流を
流すと発光ダイオード１９１０３が発光し、その光を受
けた起電力フォトダイオードアレー１９１０４が電圧を
発生し、２次側出力用ＮＭＯＳトランジスタ１９１０６
のゲートをＯｎさせ、２次側出力端子Ａ１９１０７と２
次側出力端子Ｂ１９１１０間を双方向的に導通させると
いうものである。１９１０５はＯｆｆする時に電荷をデ
ィスチャージする回路である。従来、図３１のような本
発明のＣＲＤ１９１０２などは入ってなく、必要な電流
を得るため外付の抵抗を使用していたが、入力側の電源
電圧が変動する用途などの場合Ｏｎ／Ｏｆｆのスピード
が代わってしまったり、Ｏｎしなかったり、また電流が
流れすぎて壊れてしまったりしていた。本実施例のよう
に本発明のＣＲＤチップを内蔵することできわめて使い
やすい高性能のＳＳＲを実現可能としたものである。電
流が一定なのでＬＥＤの輝度が変わらずＯｎ／Ｏｆｆの
スピードが変わらない、過電流保護にもなるし、ＶL も
低いので低い電圧でも定電流が得られるからである。
【００６４】さらに、フォトカップラーやフォトインタ
ラプターまたはフォトアイソレーターなどの半導体装置
や、光リンクモジュールの電気から光への変換側のモジ
ュールのＬＥＤアレイに本発明のＣＲＤを内蔵すること
により、複数出力のＣＲＤの半導体装置と同様に良好な
電子装置を実現することになる。
ラプターまたはフォトアイソレーターなどの半導体装置
や、光リンクモジュールの電気から光への変換側のモジ
ュールのＬＥＤアレイに本発明のＣＲＤを内蔵すること
により、複数出力のＣＲＤの半導体装置と同様に良好な
電子装置を実現することになる。
【００６５】図３２は本発明の第８実施例の本発明のＣ
ＲＤを複数内蔵し、多出力端子を有する半導体集積回路
装置（２０１０１）を示す説明図である。２０１０４は
Ｖdd端子、２０１０５はＧＮＤ（接地）端子、２０１０
６は各種入力端子を表し、ラッチ（ＬＡ）回路２０１０
７とダイナミックフリップフロップ（ＤＦＦ）回路２０
１０８とで構成されるいわゆるシフトレジスタで構成さ
れる内部回路は本発明の第５実施例で説明した２個ペア
のＣＲＤ２０１０３を介して外部負荷２０１０２（ここ
では液晶などの容量負荷を示す）を駆動するものであ
る。このような、容量性負荷の場合流しだし出力電流Ｉ
out ２０１０９と流し込み出力電流Ｉsink２０１１０は
定電流の必要があり、本発明のＣＲＤ要素をもってはじ
めて実現可能となるものである。
ＲＤを複数内蔵し、多出力端子を有する半導体集積回路
装置（２０１０１）を示す説明図である。２０１０４は
Ｖdd端子、２０１０５はＧＮＤ（接地）端子、２０１０
６は各種入力端子を表し、ラッチ（ＬＡ）回路２０１０
７とダイナミックフリップフロップ（ＤＦＦ）回路２０
１０８とで構成されるいわゆるシフトレジスタで構成さ
れる内部回路は本発明の第５実施例で説明した２個ペア
のＣＲＤ２０１０３を介して外部負荷２０１０２（ここ
では液晶などの容量負荷を示す）を駆動するものであ
る。このような、容量性負荷の場合流しだし出力電流Ｉ
out ２０１０９と流し込み出力電流Ｉsink２０１１０は
定電流の必要があり、本発明のＣＲＤ要素をもってはじ
めて実現可能となるものである。
【００６６】図３３は本発明の第９実施例のＳＷ（スイ
ッチ、Ｏｎ／Ｏｆｆ制御端子）付ＣＲＤ（２１１０１）
を示す回路図である。２１１０２はＳＷ機能をはたすエ
ンハンスメント型（スレッショルド電圧ＶTHがデプレッ
ション型のようにマイナスＶTHではなくプラスのＶTHで
あり、ノーマリーオフ型のトランジスタのことである。
エンハンスメントやエンハンストランジスタと称する）
のＮＭＯＳトランジスタであり、２１１０３は本発明定
電流のＮＭＯＳデプレッショントランジスタである。２
１１１１はトランジスタ基板を表す記号である。２１１
０４はＳＷ端子ここにＨ（Ｈｉ、＋、プラス電圧）の信
号が与えられるとＣＲＤがＯｎし、所定の定電流が流れ
るというものである。
ッチ、Ｏｎ／Ｏｆｆ制御端子）付ＣＲＤ（２１１０１）
を示す回路図である。２１１０２はＳＷ機能をはたすエ
ンハンスメント型（スレッショルド電圧ＶTHがデプレッ
ション型のようにマイナスＶTHではなくプラスのＶTHで
あり、ノーマリーオフ型のトランジスタのことである。
エンハンスメントやエンハンストランジスタと称する）
のＮＭＯＳトランジスタであり、２１１０３は本発明定
電流のＮＭＯＳデプレッショントランジスタである。２
１１１１はトランジスタ基板を表す記号である。２１１
０４はＳＷ端子ここにＨ（Ｈｉ、＋、プラス電圧）の信
号が与えられるとＣＲＤがＯｎし、所定の定電流が流れ
るというものである。
【００６７】図３４は本発明の第９実施例のＳＷ付ＣＲ
Ｄ（２１１０７）を使用する回路を示す回路図である。
２１１０５はＶdd、２１１０６は負荷、２１１０８はＳ
Ｗ端子のシンボル、２１１１０はＧＮＤを示す。２１１
０９は外部からのＯｎ／Ｏｆｆ信号を与えるインバータ
のシンボルである。もちろんＴＴＬやＣＭＯＳロジック
の他に何らかのスイッチ回路を組んでプラス／マイナス
の電圧を与えてやれば良いわけである。ここで図３３に
示すエンハンス側トランジスタのソースとデプレッショ
ン側のトランジスタのドレインは第５実施例で説明した
ように領域共用して良く、おおよそ１．５倍の面積でト
ランジスタ２個分の面積を必要とする本実施例のＳＷ付
ＣＲＤが実現可能となる。図では簡単のためデプレッシ
ョントランジスタ（定電流側）のドレインフューズトリ
ミングの様子は省いてある。また、ＳＷ端子になるエン
ハンストランジスタのゲート端子などにかかわる静電保
護要素も省いてある。
Ｄ（２１１０７）を使用する回路を示す回路図である。
２１１０５はＶdd、２１１０６は負荷、２１１０８はＳ
Ｗ端子のシンボル、２１１１０はＧＮＤを示す。２１１
０９は外部からのＯｎ／Ｏｆｆ信号を与えるインバータ
のシンボルである。もちろんＴＴＬやＣＭＯＳロジック
の他に何らかのスイッチ回路を組んでプラス／マイナス
の電圧を与えてやれば良いわけである。ここで図３３に
示すエンハンス側トランジスタのソースとデプレッショ
ン側のトランジスタのドレインは第５実施例で説明した
ように領域共用して良く、おおよそ１．５倍の面積でト
ランジスタ２個分の面積を必要とする本実施例のＳＷ付
ＣＲＤが実現可能となる。図では簡単のためデプレッシ
ョントランジスタ（定電流側）のドレインフューズトリ
ミングの様子は省いてある。また、ＳＷ端子になるエン
ハンストランジスタのゲート端子などにかかわる静電保
護要素も省いてある。
【００６８】図３５は本発明の第９実施例のＳＷ付ＣＲ
Ｄの第２の実現例を示す回路図である。このようにデプ
レッショントランジスタの下側（電気、電流向き的に）
エンハンスのＳＷトランジスタを配置しても良い。図３
４で示したようにＶddに向かって負荷の下にＣＲＤが配
置される（ＣＲＤ接地、一般にオープンドレインとも言
う）形で使った場合、図３３のタイプでは、耐圧ＶH
（ＶAC）はほぼ倍（この場合２６Ｖ×２＝５２Ｖ）にな
るが、ＳＷ入力Ｏｎレベルが３〜５Ｖ以上でないとＶL
が高くなっていく。図３４では入力ＳＷ電圧レベルはエ
ンハンストランジスタのＶTH（０．５〜０．８Ｖ）以上
であれば良いがＶAC（アノード−カソード間で背負う電
圧）が大きくなるとやはり耐圧的には約２倍あるのだ
が、デプレッショントランジスタ側がバックゲート効果
でレギュレーション電流（Ｉreg.）が下がってくる。そ
れはそれとして、逆に良いという使い方もあるわけだが
要するにＶSW（ＳＷ電圧）依存性が出てくることにな
る。いずれにしても図３３，図３４とも用途に応じて半
導体製品として充分な性能を有するものである。
Ｄの第２の実現例を示す回路図である。このようにデプ
レッショントランジスタの下側（電気、電流向き的に）
エンハンスのＳＷトランジスタを配置しても良い。図３
４で示したようにＶddに向かって負荷の下にＣＲＤが配
置される（ＣＲＤ接地、一般にオープンドレインとも言
う）形で使った場合、図３３のタイプでは、耐圧ＶH
（ＶAC）はほぼ倍（この場合２６Ｖ×２＝５２Ｖ）にな
るが、ＳＷ入力Ｏｎレベルが３〜５Ｖ以上でないとＶL
が高くなっていく。図３４では入力ＳＷ電圧レベルはエ
ンハンストランジスタのＶTH（０．５〜０．８Ｖ）以上
であれば良いがＶAC（アノード−カソード間で背負う電
圧）が大きくなるとやはり耐圧的には約２倍あるのだ
が、デプレッショントランジスタ側がバックゲート効果
でレギュレーション電流（Ｉreg.）が下がってくる。そ
れはそれとして、逆に良いという使い方もあるわけだが
要するにＶSW（ＳＷ電圧）依存性が出てくることにな
る。いずれにしても図３３，図３４とも用途に応じて半
導体製品として充分な性能を有するものである。
【００６９】図３６は本発明の第１０実施例のＳＷ付Ｃ
ＲＤを２個ペアにしたもの（２２１０１）を示す回路図
である。２２１０５は第１のＣＲＤの出力端子、２２１
０３は第１のＣＲＤのＳＷ用エンハンストランジスタ、
２２１０２は第１のＣＲＤ領域、２２１０４は第１のＣ
ＲＤの定電流デプレッショントランジスタ、２２１０６
は第１のＣＲＤのＳＷ端子を表す。２２１０５は第１と
第２のＣＲＤのコモン端子を表す。２２１０７は第２の
ＣＲＤ領域、２２１０８は第２のＣＲＤの定電流デプレ
ッショントランジスタ、２２１０９は第２のＣＲＤのＳ
Ｗ用エンハンストランジスタ、２２１１０は第２のＣＲ
Ｄの出力端子、２２１１１は第２のＣＲＤのＳＷ端子を
表す。定電流デプレッショントランジスタのドレインフ
ューズ選択の様子は例によって省いてある。
ＲＤを２個ペアにしたもの（２２１０１）を示す回路図
である。２２１０５は第１のＣＲＤの出力端子、２２１
０３は第１のＣＲＤのＳＷ用エンハンストランジスタ、
２２１０２は第１のＣＲＤ領域、２２１０４は第１のＣ
ＲＤの定電流デプレッショントランジスタ、２２１０６
は第１のＣＲＤのＳＷ端子を表す。２２１０５は第１と
第２のＣＲＤのコモン端子を表す。２２１０７は第２の
ＣＲＤ領域、２２１０８は第２のＣＲＤの定電流デプレ
ッショントランジスタ、２２１０９は第２のＣＲＤのＳ
Ｗ用エンハンストランジスタ、２２１１０は第２のＣＲ
Ｄの出力端子、２２１１１は第２のＣＲＤのＳＷ端子を
表す。定電流デプレッショントランジスタのドレインフ
ューズ選択の様子は例によって省いてある。
【００７０】ここで第１のＣＲＤのエンハンストランジ
スタのソースと第１のデプレッショントランジスタのド
レイン、第１のデプレッショントランジスタのソースと
第２のデプレッショントランジスタのソース、第２のデ
プレッショントランジスタのドレインと第２のエンハン
ストランジスタのソースはそれぞれ共用でき（第５、第
９実施例と同じ伝）、トータルでおおよそトランジスタ
２．５個分の面積でトランジスタ４個分に相当する２個
ペアＳＷ付ＣＲＤが実現できる。
スタのソースと第１のデプレッショントランジスタのド
レイン、第１のデプレッショントランジスタのソースと
第２のデプレッショントランジスタのソース、第２のデ
プレッショントランジスタのドレインと第２のエンハン
ストランジスタのソースはそれぞれ共用でき（第５、第
９実施例と同じ伝）、トータルでおおよそトランジスタ
２．５個分の面積でトランジスタ４個分に相当する２個
ペアＳＷ付ＣＲＤが実現できる。
【００７１】図３７は本発明の第１０実施例のＳＷ付２
個ペアＣＲＤを示す回路図である。２２１１２はＶdd、
２２１１３と２２１１４は異なる負荷、２２１１６と２
２１１７はそれぞれ異なる外部ＳＷ信号回路、２２１１
５はＧＮＤを表す。第１のＣＲＤと第２のＣＲＤの定電
流の値はそれぞれ異なる値に設定可能で異なる電流の負
荷を駆動することも可能かつ有益である。
個ペアＣＲＤを示す回路図である。２２１１２はＶdd、
２２１１３と２２１１４は異なる負荷、２２１１６と２
２１１７はそれぞれ異なる外部ＳＷ信号回路、２２１１
５はＧＮＤを表す。第１のＣＲＤと第２のＣＲＤの定電
流の値はそれぞれ異なる値に設定可能で異なる電流の負
荷を駆動することも可能かつ有益である。
【００７２】同様のやり方で図示しないが４個組み、６
個組み、・・・というように同一基板上に半導体集積回
路装置として構成しても有効な半導体集積回路装置が実
現できる。図３８は本発明の第１１実施例のＣＲＤを内
蔵した３原色のＬＥＤランプを示す回路図である。図３
８は、赤（Ｒ）のＬＥＤ３８１０と緑（Ｇ）のＬＥＤ３
８０２と青（Ｂ）のＬＥＤ３８０３の３色のＬＥＤ素子
と各色調に対するスイッチ付きのＣＲＤ３８１１、３８
１２、３８１３と各ＣＲＤに対するスイッチ端子３８２
１、３８２２、３８２３と入力電源端子３８５０とＧＮ
Ｄ端子３８６０を有するランプである。屋外や競技場や
ホールなどの大画面テレビの画素として使用可能であ
る。このようにして構成されたランプは、従来の抵抗付
きのランプと比較して、画素間のＴＶ面内でのばらつき
や発熱を低減でき、かつ、配線の本数や電流容量を減少
させることができる。
個組み、・・・というように同一基板上に半導体集積回
路装置として構成しても有効な半導体集積回路装置が実
現できる。図３８は本発明の第１１実施例のＣＲＤを内
蔵した３原色のＬＥＤランプを示す回路図である。図３
８は、赤（Ｒ）のＬＥＤ３８１０と緑（Ｇ）のＬＥＤ３
８０２と青（Ｂ）のＬＥＤ３８０３の３色のＬＥＤ素子
と各色調に対するスイッチ付きのＣＲＤ３８１１、３８
１２、３８１３と各ＣＲＤに対するスイッチ端子３８２
１、３８２２、３８２３と入力電源端子３８５０とＧＮ
Ｄ端子３８６０を有するランプである。屋外や競技場や
ホールなどの大画面テレビの画素として使用可能であ
る。このようにして構成されたランプは、従来の抵抗付
きのランプと比較して、画素間のＴＶ面内でのばらつき
や発熱を低減でき、かつ、配線の本数や電流容量を減少
させることができる。
【００７３】図３８において、ＲＧＢの各ＬＥＤは１個
であるが、ＲＧＢの色調に対して複数のＬＥＤを使用
し、色調ごとに異なる個数のＬＥＤを使用し、３色の輝
度を一致させることも可能である。さらに、ＲＧＢの色
調ごとに異なった電流値を設定することも可能である。
であるが、ＲＧＢの色調に対して複数のＬＥＤを使用
し、色調ごとに異なる個数のＬＥＤを使用し、３色の輝
度を一致させることも可能である。さらに、ＲＧＢの色
調ごとに異なった電流値を設定することも可能である。
【００７４】図３９は本発明の第１２実施例の本発明Ｓ
Ｗ付ＣＲＤを多数出力端子に有する半導体集積回路装置
（２３１０１）の回路を示す説明図である。外部別電源
Ｖdd2 ２３１０７につながった外部負荷２３１０６に本
発明ＳＷ付ＣＲＤ２３１０２が本実施例の半導体集積回
路装置内でＣＲＤ接地で接続され、このＳＷは、第８実
施例で示したようなシフトレジスタで構成される内部回
路２３１０５（図示省略する）でＯｎ／Ｏｆｆ制御され
る。２３１０３はＶdd、２３１０４はＧＮＤ、２３１０
８は入力端子それぞれを示す。
Ｗ付ＣＲＤを多数出力端子に有する半導体集積回路装置
（２３１０１）の回路を示す説明図である。外部別電源
Ｖdd2 ２３１０７につながった外部負荷２３１０６に本
発明ＳＷ付ＣＲＤ２３１０２が本実施例の半導体集積回
路装置内でＣＲＤ接地で接続され、このＳＷは、第８実
施例で示したようなシフトレジスタで構成される内部回
路２３１０５（図示省略する）でＯｎ／Ｏｆｆ制御され
る。２３１０３はＶdd、２３１０４はＧＮＤ、２３１０
８は入力端子それぞれを示す。
【００７５】図４０は本発明の第１３実施例のＣＲＤ
（２４１０１）の等価回路を示す回路図である。第１の
デプレッションのスレッショルド電圧（ＶTND1とする）
を有するトランジスタ１（２４１０３）と第２のデプレ
ッションのスレッショルド電圧（ＶTND2とする、ＶTND2
は詳細は後述するが、ＶTND1より深いデプレッションと
する）のトランジスタ２（２４１０２）とでシリーズ結
線された構成をとるというものである。ゲートは共に基
板に結線される。トランジスタ１のＷ／Ｌ＝Ｗ1／
Ｌ1 、トランジスタ２のＷ／Ｌ＝Ｗ2 ／Ｌ2 とすると電
流Ｉ1 （＝Ｉ2 ）２４１０６は
（２４１０１）の等価回路を示す回路図である。第１の
デプレッションのスレッショルド電圧（ＶTND1とする）
を有するトランジスタ１（２４１０３）と第２のデプレ
ッションのスレッショルド電圧（ＶTND2とする、ＶTND2
は詳細は後述するが、ＶTND1より深いデプレッションと
する）のトランジスタ２（２４１０２）とでシリーズ結
線された構成をとるというものである。ゲートは共に基
板に結線される。トランジスタ１のＷ／Ｌ＝Ｗ1／
Ｌ1 、トランジスタ２のＷ／Ｌ＝Ｗ2 ／Ｌ2 とすると電
流Ｉ1 （＝Ｉ2 ）２４１０６は
【００７６】
【数１】
【００７７】さらに、
【００７８】
【数２】
【００７９】となる。ここでμはキャリアの移動度（易
動度）Ｃoxはチャネルの容量である。ここで、Ｉ1 ＝Ｉ
2 、Ｖg ＝０より
動度）Ｃoxはチャネルの容量である。ここで、Ｉ1 ＝Ｉ
2 、Ｖg ＝０より
【００８０】
【数３】
【００８１】Ｌ1 ＝Ｌ2 、Ｗ1 ＝Ｗ2 の時、 ＶTND1＝ＶTND2−Ｖo ∴ Ｖo ＝｜ＶTND2｜−｜ＶTND1｜ となる。すなわち、Ｖo はＶTND で決まる電圧にクラン
プされる。したがって、チャネル長変調がなく、Ｌを短
く設定できることになる。Ｌ＝６とか４とか３μｍに設
定可能となる。ＶTND2はおおよそＶTND1の絶対値で倍ぐ
らいの値で良い。Ｌを短くできるので、Ｗをその分やは
り短くできるし、トランジスタ２個分作ることでの面積
増は、これまで色々説明してきたようにトランジスタ１
のドレイン領域とトランジスタ２のソース領域を兼用す
ることでかなり軽減できる。図ではドレインフューズト
リミングの様子は簡単のため省いてある。
プされる。したがって、チャネル長変調がなく、Ｌを短
く設定できることになる。Ｌ＝６とか４とか３μｍに設
定可能となる。ＶTND2はおおよそＶTND1の絶対値で倍ぐ
らいの値で良い。Ｌを短くできるので、Ｗをその分やは
り短くできるし、トランジスタ２個分作ることでの面積
増は、これまで色々説明してきたようにトランジスタ１
のドレイン領域とトランジスタ２のソース領域を兼用す
ることでかなり軽減できる。図ではドレインフューズト
リミングの様子は簡単のため省いてある。
【００８２】図４１は本発明の第１４実施例のＣＲＤ
（２５１０１）の等価回路を示す回路図である。エンハ
ンスメント型のＮＭＯＳトランジスタ２５１０６とデプ
レッション型のＮＭＯＳトランジスタ２５１０５が別電
圧Ｖdd1 ２５１０８に接続され基準電圧部（Ｖref 部）
２５１１３を構成し、基準電圧（Ｖref 部）２５１０４
が定電流ドライブ用ＮＭＯＳトランジスタ２５１０３及
び２５１０２に示す複数のトランジスタ（以後２５１０
３及び２５１０２のトランジスタを合わせて定電流ドラ
イブ用トランジスタと称する）のゲートをバイアスする
という構成をとっている定電流はこの第１のドレイン幅
のトランジスタ２５０１３と配列された第２のドレイン
幅（複数；色々説明てきた本発明のやり方）のトランジ
スタの領域２５１０２で得られるものである。基本的な
構成は前述してきたような本発明のエッセンスと全く異
なるものではないが、定電流が通過するトランジスタの
ゲートがＶref にてバイアスされるという点が本実施例
のポイントである。Ｖref が定電圧であり、トランジス
タ２５１０３をドライブ（Ｏｎ）させるのだが、定電圧
（Ｖref ）値やトランジスタ２５１０３のｇｍはばらつ
くので、本発明前述の実施例と同様フューズ２５１１４
にて第２のドレイン幅が選択される。定電流ドライブ用
トランジスタを別電源より構成されたＶref でドライブ
するのでより大きいドレイン電流が得られ、チップサイ
ズ（素子面積）を小さくできるという特徴がある。
（２５１０１）の等価回路を示す回路図である。エンハ
ンスメント型のＮＭＯＳトランジスタ２５１０６とデプ
レッション型のＮＭＯＳトランジスタ２５１０５が別電
圧Ｖdd1 ２５１０８に接続され基準電圧部（Ｖref 部）
２５１１３を構成し、基準電圧（Ｖref 部）２５１０４
が定電流ドライブ用ＮＭＯＳトランジスタ２５１０３及
び２５１０２に示す複数のトランジスタ（以後２５１０
３及び２５１０２のトランジスタを合わせて定電流ドラ
イブ用トランジスタと称する）のゲートをバイアスする
という構成をとっている定電流はこの第１のドレイン幅
のトランジスタ２５０１３と配列された第２のドレイン
幅（複数；色々説明てきた本発明のやり方）のトランジ
スタの領域２５１０２で得られるものである。基本的な
構成は前述してきたような本発明のエッセンスと全く異
なるものではないが、定電流が通過するトランジスタの
ゲートがＶref にてバイアスされるという点が本実施例
のポイントである。Ｖref が定電圧であり、トランジス
タ２５１０３をドライブ（Ｏｎ）させるのだが、定電圧
（Ｖref ）値やトランジスタ２５１０３のｇｍはばらつ
くので、本発明前述の実施例と同様フューズ２５１１４
にて第２のドレイン幅が選択される。定電流ドライブ用
トランジスタを別電源より構成されたＶref でドライブ
するのでより大きいドレイン電流が得られ、チップサイ
ズ（素子面積）を小さくできるという特徴がある。
【００８３】２５１０３（もちろん２５１０２のトラン
ジスタを含んでの説明）及び２５１０６のＮＭＯＳがゲ
ート酸化膜厚５００ÅでＰ型基板２．５Ω・ｃｍとする
とイニシャル（ネイティブ）のＶTH (ＶTN1 と称する）
は０．２Ｖセンターになる。ＶTND −０．５ＶをＮ型不
純物のチャネルドープで得たとしてＶref にはＶrefで
はおおよそ｜ＶTN1 ｜＋｜ＶTND ｜ある０．７Ｖが発
生、ＶTH０．２Ｖの２５１０３を充分ドライブできる。
ジスタを含んでの説明）及び２５１０６のＮＭＯＳがゲ
ート酸化膜厚５００ÅでＰ型基板２．５Ω・ｃｍとする
とイニシャル（ネイティブ）のＶTH (ＶTN1 と称する）
は０．２Ｖセンターになる。ＶTND −０．５ＶをＮ型不
純物のチャネルドープで得たとしてＶref にはＶrefで
はおおよそ｜ＶTN1 ｜＋｜ＶTND ｜ある０．７Ｖが発
生、ＶTH０．２Ｖの２５１０３を充分ドライブできる。
【００８４】ＶTN1 でなくＰ型の不純物のチャネルドー
プで２５１０６あるいは２５１０３もＶTN1 →０．３〜
０．４Ｖ、ＶTH（ＶTNM と称する）を使用してもリーク
が少なく良好な特性が得られる。この場合、Ｖref はＶ
TNM ０．３Ｖの場合Ｖref ＝０．３＋｜−０．５｜＝
０．８Ｖになるが２５１０６はＶTN1 もしくはＶTNM と
し２５１０３はＶTND としておくとさらに電流駆動能力
があるのでさらにチップサイズ低減の効果がある。
プで２５１０６あるいは２５１０３もＶTN1 →０．３〜
０．４Ｖ、ＶTH（ＶTNM と称する）を使用してもリーク
が少なく良好な特性が得られる。この場合、Ｖref はＶ
TNM ０．３Ｖの場合Ｖref ＝０．３＋｜−０．５｜＝
０．８Ｖになるが２５１０６はＶTN1 もしくはＶTNM と
し２５１０３はＶTND としておくとさらに電流駆動能力
があるのでさらにチップサイズ低減の効果がある。
【００８５】図４２は本発明の第１４実施例のＣＲＤの
実使用状態の回路を示す説明図である。本実施例はＣＲ
Ｄ２５１０１はＧＮＤ２５１１２で外部電源Ｖdd2 ２５
１０９に接続され外部不可２５１１０に接続使用され
る。図４３は本発明の第１４実施例のＣＲＤ実使用応用
例の回路を示す説明図である。前述したＶdd1 端子２５
１０８はそれ事態ＳＷ端子としてＣＲＤを動作させるこ
とが可能である。外部からのＳＷ制御信号、例えばＴＴ
Ｌレベル、ＣＭＯＳレベルのロジック（インバータ２５
１１５）でＨ（Ｈｉ、ハイレベル信号、０．８〜５Ｖ、
あるいは１２Ｖや２４Ｖも可能）を与えるとＶref 回路
が動作しＣＲＤがＯｎし、機能するというものである。
この際、外部信号はＨレベルで数１００ｎＡ以上の電流
駆動能力があれば充分である。Ｌ（ＬO 、ローレベル、
ＧＮＤ）を与えるとＣＲＤはＯｆｆする。こういった機
能をさせる場合、少なくとも定電流ドライブ用トランジ
スタはエンハンスメント型である必要がある。
実使用状態の回路を示す説明図である。本実施例はＣＲ
Ｄ２５１０１はＧＮＤ２５１１２で外部電源Ｖdd2 ２５
１０９に接続され外部不可２５１１０に接続使用され
る。図４３は本発明の第１４実施例のＣＲＤ実使用応用
例の回路を示す説明図である。前述したＶdd1 端子２５
１０８はそれ事態ＳＷ端子としてＣＲＤを動作させるこ
とが可能である。外部からのＳＷ制御信号、例えばＴＴ
Ｌレベル、ＣＭＯＳレベルのロジック（インバータ２５
１１５）でＨ（Ｈｉ、ハイレベル信号、０．８〜５Ｖ、
あるいは１２Ｖや２４Ｖも可能）を与えるとＶref 回路
が動作しＣＲＤがＯｎし、機能するというものである。
この際、外部信号はＨレベルで数１００ｎＡ以上の電流
駆動能力があれば充分である。Ｌ（ＬO 、ローレベル、
ＧＮＤ）を与えるとＣＲＤはＯｆｆする。こういった機
能をさせる場合、少なくとも定電流ドライブ用トランジ
スタはエンハンスメント型である必要がある。
【００８６】Ｖref 回路（及び後述する誤差増幅回路は
差動アンプと称する）用のＶdd（乃至はＶdd1 等と記述
するもの）をそれ自体ＣＲＤのＳＷ端子に使用する構成
は以降記述する実施例に同様有効であることは言うまで
もない。図４４は本発明の第１５実施例のＣＲＤ（２６
１０１）の等価回路を示す回路図である。配列された第
２のドレイン幅バリエーションのトランジスタの領域２
６１０２の各トランジスタはゲート端子にＶref につな
がっているゲートオン用フューズ２６１０５とＧＮＤに
つながっているゲートオン用フューズ２６１０３を有し
これまで説明してきたように選択されたドレイン幅のト
ランジスタはゲートオフフューズを切り、ゲートオンフ
ューズはそのままで使わないドレイン幅のトランジスタ
はゲートオンフューズを切り、ゲートオフフューズはそ
のままでＧＮＤにブレークダウンしオフさせるというト
リミング方法にて構成されるものである。ドレインにシ
リーズ抵抗（ポリシリコンフューズ）がないのでよりフ
ラットな定電流性（ＶAC依存性のこと）が得られる。
差動アンプと称する）用のＶdd（乃至はＶdd1 等と記述
するもの）をそれ自体ＣＲＤのＳＷ端子に使用する構成
は以降記述する実施例に同様有効であることは言うまで
もない。図４４は本発明の第１５実施例のＣＲＤ（２６
１０１）の等価回路を示す回路図である。配列された第
２のドレイン幅バリエーションのトランジスタの領域２
６１０２の各トランジスタはゲート端子にＶref につな
がっているゲートオン用フューズ２６１０５とＧＮＤに
つながっているゲートオン用フューズ２６１０３を有し
これまで説明してきたように選択されたドレイン幅のト
ランジスタはゲートオフフューズを切り、ゲートオンフ
ューズはそのままで使わないドレイン幅のトランジスタ
はゲートオンフューズを切り、ゲートオフフューズはそ
のままでＧＮＤにブレークダウンしオフさせるというト
リミング方法にて構成されるものである。ドレインにシ
リーズ抵抗（ポリシリコンフューズ）がないのでよりフ
ラットな定電流性（ＶAC依存性のこと）が得られる。
【００８７】図４５は本発明の第１６実施例のＣＲＤ
（２７１０１）の等価回路を示す回路図である。Ｖref
回路を構成するエンハンス型ＮＭＯＳトランジスタを第
１のドレイン幅のトランジスタ２７１０５とこれまで説
明してきたようなＸn 重みづけバリエーションの複数の
ドレイン幅の配列されたトランジスタ領域２７１０４と
で構成し、出力用トランジスタ２７１０３の定電流のば
らつきをＶref ２７１０７を精密にトリミング調整する
ことで精密に合せ込んでやるというものである。この実
施例ではドレイン選択になっているが、第１４実施例と
同様ゲート選択でももちろん良い。
（２７１０１）の等価回路を示す回路図である。Ｖref
回路を構成するエンハンス型ＮＭＯＳトランジスタを第
１のドレイン幅のトランジスタ２７１０５とこれまで説
明してきたようなＸn 重みづけバリエーションの複数の
ドレイン幅の配列されたトランジスタ領域２７１０４と
で構成し、出力用トランジスタ２７１０３の定電流のば
らつきをＶref ２７１０７を精密にトリミング調整する
ことで精密に合せ込んでやるというものである。この実
施例ではドレイン選択になっているが、第１４実施例と
同様ゲート選択でももちろん良い。
【００８８】このような構成をとることでＶref 用トラ
ンジスタは出力用トランジスタに比べてもともと面積が
小さいのでより面積（チップサイズ）の小さいＣＲＤが
構成可能となる。２７１０２は出力端子、２７１０６は
Ｖdd端子である。図４６は本発明の第１７実施例のＣＲ
Ｄ（２８１０１）の等価回路を示す回路図である。ＳＷ
用Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタ２８１
０２とＳＷ用ＮＭＯＳトランジスタ２８１０３を設ける
ことでＶdd端子２８１０４とは別にＳＷ端子２８１０６
を有するＣＲＤを構成する例を示すものである。
ンジスタは出力用トランジスタに比べてもともと面積が
小さいのでより面積（チップサイズ）の小さいＣＲＤが
構成可能となる。２７１０２は出力端子、２７１０６は
Ｖdd端子である。図４６は本発明の第１７実施例のＣＲ
Ｄ（２８１０１）の等価回路を示す回路図である。ＳＷ
用Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタ２８１
０２とＳＷ用ＮＭＯＳトランジスタ２８１０３を設ける
ことでＶdd端子２８１０４とは別にＳＷ端子２８１０６
を有するＣＲＤを構成する例を示すものである。
【００８９】外部信号２８１０５がＬO の時ＣＲＤオン
でＨｉの時ＣＲＤオフという構成ができる。第１７の実
施例に詳細に示すが、この様にＶddと別にＳＷ設けるこ
とで複数出力のＣＲＤの場合Ｖref 部のＶddは共通なの
で出力それぞれ用にＳＷを設けられるので便利である。
本実施例の図では定電流性はドレインフューズ選択であ
るが説明してきたようにゲート選択でもＶref のエンハ
ンストランジスタ選択でももちろんかまわない。
でＨｉの時ＣＲＤオフという構成ができる。第１７の実
施例に詳細に示すが、この様にＶddと別にＳＷ設けるこ
とで複数出力のＣＲＤの場合Ｖref 部のＶddは共通なの
で出力それぞれ用にＳＷを設けられるので便利である。
本実施例の図では定電流性はドレインフューズ選択であ
るが説明してきたようにゲート選択でもＶref のエンハ
ンストランジスタ選択でももちろんかまわない。
【００９０】図４７は本発明の第１８実施例のＣＲＤ
（２９１０１）の等価回路を示す回路図である。２個の
ＣＲＤを集積した例である。第１の定電流部分（ＣＲＤ
部分）２９１０２と第２の定電流部分２９１０３はそれ
ぞれＶref 回路とＳＷ端子２７１０７と２７１０８を有
する。第１のＣＲＤ部と第２のＣＲＤ部はそれぞれ設定
電流を異なるものにすることもできるし、またＶref 部
とＳＷを１つとし兼用することも可能である。例によっ
て第１のＣＲＤの電流ドライブ部やＶref 部のＮＭＯＳ
のソースと第２のそれと兼用すれば面積低減になる。２
９１０４は第１のＣＲＤの出力端子、２９１０５は第２
のＣＲＤの出力端子である。
（２９１０１）の等価回路を示す回路図である。２個の
ＣＲＤを集積した例である。第１の定電流部分（ＣＲＤ
部分）２９１０２と第２の定電流部分２９１０３はそれ
ぞれＶref 回路とＳＷ端子２７１０７と２７１０８を有
する。第１のＣＲＤ部と第２のＣＲＤ部はそれぞれ設定
電流を異なるものにすることもできるし、またＶref 部
とＳＷを１つとし兼用することも可能である。例によっ
て第１のＣＲＤの電流ドライブ部やＶref 部のＮＭＯＳ
のソースと第２のそれと兼用すれば面積低減になる。２
９１０４は第１のＣＲＤの出力端子、２９１０５は第２
のＣＲＤの出力端子である。
【００９１】図４８は本発明の第１９実施例のＣＲＤ
（３０１０１）の等価回路を示す回路図である。Ｖref
回路部３０１０５のＶdd電源を出力端子３０１０２より
もらうというものである。アノード・カソード間電圧Ｖ
AC３０１０６が０．９Ｖ以上になると、Ｖref 回路部は
通常動作をし、定電流部も動くということになる。Ｖre
f で出力定電流トランジスタを駆動する方式で、かつ、
２端子のＣＲＤが構成可能となる。本実施例の図では定
電流性はドレインフューズ選択であるが、説明してきた
ようにゲート選択でもＶref のエンハンストランジスタ
選択でも同様かまわない。３０１０４はエンハンストラ
ンジスタ３０１０３はデプレッショントランジスタであ
る。また、第１６実施例のようにＰＭＯＳ、ＮＭＯＳを
設けてＳＷ端子をつけても良い。
（３０１０１）の等価回路を示す回路図である。Ｖref
回路部３０１０５のＶdd電源を出力端子３０１０２より
もらうというものである。アノード・カソード間電圧Ｖ
AC３０１０６が０．９Ｖ以上になると、Ｖref 回路部は
通常動作をし、定電流部も動くということになる。Ｖre
f で出力定電流トランジスタを駆動する方式で、かつ、
２端子のＣＲＤが構成可能となる。本実施例の図では定
電流性はドレインフューズ選択であるが、説明してきた
ようにゲート選択でもＶref のエンハンストランジスタ
選択でも同様かまわない。３０１０４はエンハンストラ
ンジスタ３０１０３はデプレッショントランジスタであ
る。また、第１６実施例のようにＰＭＯＳ、ＮＭＯＳを
設けてＳＷ端子をつけても良い。
【００９２】図４９は本発明の第２０実施例のＣＲＤ
（３１１０１）の等価回路を示す回路図である。出力用
トランジスタ３１１０３にシリーズ抵抗（ポリシリコン
抵抗などで良い）３１１０４を有し、Ｖref 回路部から
のＶref 電圧はＣＭＯＳで構成された差動アンプ３１１
０２に入り抵抗３１１０４とトランジスタ３１１０３の
間の電位がフィードバック電圧ＶFB３１１２１として作
動アンプ３１１０２に入る。すなわち、抵抗に電流が流
れるとＶFBが上がり、差動アンプがトランジスタ３１１
０３をドライブしている電圧ＯＵＴ端子３１１２２の電
圧を下げるということで定電流が得られるものである。
例によってイニシャルの電流値は色々な要因でばらつく
のでシリーズ抵抗３１１０４は本発明のエッセンスであ
り、説明してきたようにＸn 重みづけのトリミングで構
成されているものである。
（３１１０１）の等価回路を示す回路図である。出力用
トランジスタ３１１０３にシリーズ抵抗（ポリシリコン
抵抗などで良い）３１１０４を有し、Ｖref 回路部から
のＶref 電圧はＣＭＯＳで構成された差動アンプ３１１
０２に入り抵抗３１１０４とトランジスタ３１１０３の
間の電位がフィードバック電圧ＶFB３１１２１として作
動アンプ３１１０２に入る。すなわち、抵抗に電流が流
れるとＶFBが上がり、差動アンプがトランジスタ３１１
０３をドライブしている電圧ＯＵＴ端子３１１２２の電
圧を下げるということで定電流が得られるものである。
例によってイニシャルの電流値は色々な要因でばらつく
のでシリーズ抵抗３１１０４は本発明のエッセンスであ
り、説明してきたようにＸn 重みづけのトリミングで構
成されているものである。
【００９３】Ｖref ０．８ＶのときＩreg （定電流値）
＝１０ｍＡの時シリーズ抵抗８０Ωセンターぐらいに設
定する。３１１０７はＶdd端子、３１１０６は出力端
子、３１１０５はＧＮＤ端子である。本実施例はＶddを
使ったＶref を使用しているが前実施例で説明してきた
数々の施策と合せてもちろん有益である。
＝１０ｍＡの時シリーズ抵抗８０Ωセンターぐらいに設
定する。３１１０７はＶdd端子、３１１０６は出力端
子、３１１０５はＧＮＤ端子である。本実施例はＶddを
使ったＶref を使用しているが前実施例で説明してきた
数々の施策と合せてもちろん有益である。
【００９４】図５０は本発明の第２０実施例の差動アン
プの内部等価回路図を示す回路図である。ＮＭＯＳトラ
ンジスタの基板３１１４は、Ｐ型半導体に構成された本
発明集積回路であればＧＮＤになり、Ｎ型半導体基板注
のＧＮＤでないＰ−ウエル（Ｐ型ウエル）に構成された
ものであればそれぞれのソースにつながれる（接続の線
は省略する）が、動作上の問題はない。３１１２４はマ
イナス端子、３１１２３はプラス端子、差動アンプにお
ける＋、−といった表記は通例のとおりである。
プの内部等価回路図を示す回路図である。ＮＭＯＳトラ
ンジスタの基板３１１４は、Ｐ型半導体に構成された本
発明集積回路であればＧＮＤになり、Ｎ型半導体基板注
のＧＮＤでないＰ−ウエル（Ｐ型ウエル）に構成された
ものであればそれぞれのソースにつながれる（接続の線
は省略する）が、動作上の問題はない。３１１２４はマ
イナス端子、３１１２３はプラス端子、差動アンプにお
ける＋、−といった表記は通例のとおりである。
【００９５】図５１は本発明の第２０実施例のシリーズ
抵抗のトリミング構成を表す回路図である。抵抗にＲ1
３１１０、Ｒ2 ３１１１、Ｒ3 ３１１２、・・・Ｒn ３
１１３はそれぞれフューズ３１１０９を合せ持ち、シリ
ーズ（直列）結線されている。例によって、Ｒn ＝ＲO
×２n 、ｎ＝０、１、２、・・・ｎ−１で重みづけさ
れ、必要な定電流値に選択、合せ込み構成される。
抵抗のトリミング構成を表す回路図である。抵抗にＲ1
３１１０、Ｒ2 ３１１１、Ｒ3 ３１１２、・・・Ｒn ３
１１３はそれぞれフューズ３１１０９を合せ持ち、シリ
ーズ（直列）結線されている。例によって、Ｒn ＝ＲO
×２n 、ｎ＝０、１、２、・・・ｎ−１で重みづけさ
れ、必要な定電流値に選択、合せ込み構成される。
【００９６】図５２は本発明の第２０実施例のシリーズ
抵抗のトリミング構成の第２の例を表す回路図である。
このような構成は本発明中前段で詳述した通りである。
図５３は本発明の第２０実施例のシリーズ抵抗のトリミ
ング構成の第３の例を表す回路図である。例えば部分１
は品種を選択する（Ｉreg ＝１０ｍＡ品とか２０ｍＡ品
とか５０ｍＡ品とか）バリエーションで、部分２はばら
つきをトリミングするバリエーションである。
抵抗のトリミング構成の第２の例を表す回路図である。
このような構成は本発明中前段で詳述した通りである。
図５３は本発明の第２０実施例のシリーズ抵抗のトリミ
ング構成の第３の例を表す回路図である。例えば部分１
は品種を選択する（Ｉreg ＝１０ｍＡ品とか２０ｍＡ品
とか５０ｍＡ品とか）バリエーションで、部分２はばら
つきをトリミングするバリエーションである。
【００９７】図５４は本発明の第２０実施例のシリーズ
抵抗のトリミングの様子を示す平面図である。回路構成
的には図５２と図５３のものである。シリーズ抵抗はポ
リシリコンフューズ３１１１０そのものを兼ねていて抵
抗値はポリシリコン長さＬ３１１２４で図示しているよ
うに重みづけされている。３１１１６はレーザトリミン
グされた様子、３１１１１はコンタクトホール、３１１
１２はＡｌ電極、３１１０９はパシベーション開孔部を
示している。
抵抗のトリミングの様子を示す平面図である。回路構成
的には図５２と図５３のものである。シリーズ抵抗はポ
リシリコンフューズ３１１１０そのものを兼ねていて抵
抗値はポリシリコン長さＬ３１１２４で図示しているよ
うに重みづけされている。３１１１６はレーザトリミン
グされた様子、３１１１１はコンタクトホール、３１１
１２はＡｌ電極、３１１０９はパシベーション開孔部を
示している。
【００９８】図５５は本発明の第２０実施例のＣＲＤの
定電圧動型の等価回路を示す回路図である。Ｎ型半導体
基板中に分離されたＰ−ウエルを設けＣＭＯＳ型集積回
路を構成することで、Ｖref 回路部３１１０８のデプレ
ッショントランジスタ３１１１７のゲートをＧＮＤと
し、またＰ−ウエルである基板３１１２５をそのソース
に結線することで、３１１１８のエンハンストランジス
タのＶTHが０．３Ｖ、３１１７のトランジスタのＶTHが
−０．５ＶとするとＶref ＝０．４Ｖが得られ、Ｖdd1
３１１０７は０．８Ｖから正常なＶref が出力する動作
が可能となる。また、このような構成の場合、出力トラ
ンジスタ３１１０３の基板３１１５もソースに結線で
き、より定電流性の良い特性（ＶAC依存性が低くなる）
が得られる。
定電圧動型の等価回路を示す回路図である。Ｎ型半導体
基板中に分離されたＰ−ウエルを設けＣＭＯＳ型集積回
路を構成することで、Ｖref 回路部３１１０８のデプレ
ッショントランジスタ３１１１７のゲートをＧＮＤと
し、またＰ−ウエルである基板３１１２５をそのソース
に結線することで、３１１１８のエンハンストランジス
タのＶTHが０．３Ｖ、３１１７のトランジスタのＶTHが
−０．５ＶとするとＶref ＝０．４Ｖが得られ、Ｖdd1
３１１０７は０．８Ｖから正常なＶref が出力する動作
が可能となる。また、このような構成の場合、出力トラ
ンジスタ３１１０３の基板３１１５もソースに結線で
き、より定電流性の良い特性（ＶAC依存性が低くなる）
が得られる。
【００９９】図５６は本発明の第２１実施例のＣＲＤ
（３２１０１）の等価回路を示す回路図である。第２０
実施例で述べてきたような差動アンプ内蔵型のＣＲＤで
ＳＷ用ＮＭＯＳ３２１０４とインバータ３２１０３を設
けＯｎ／Ｏｆｆ用ＳＷ端子３２１０２を設けたものであ
る。差動アンプがＣＭＯＳなのでＣＭＯＳのインバータ
は容易に内蔵できるがＯｎ／Ｏｆｆの正反を変えたけれ
ば入れなくても良いし、もう１個シリーズに入れても良
い。第２０、２１の実施例で説明した差動内蔵タイプに
ついて、他の実施例同様、２個内蔵〜複数個内蔵したＩ
Ｃのような構成をとってもかまわない。
（３２１０１）の等価回路を示す回路図である。第２０
実施例で述べてきたような差動アンプ内蔵型のＣＲＤで
ＳＷ用ＮＭＯＳ３２１０４とインバータ３２１０３を設
けＯｎ／Ｏｆｆ用ＳＷ端子３２１０２を設けたものであ
る。差動アンプがＣＭＯＳなのでＣＭＯＳのインバータ
は容易に内蔵できるがＯｎ／Ｏｆｆの正反を変えたけれ
ば入れなくても良いし、もう１個シリーズに入れても良
い。第２０、２１の実施例で説明した差動内蔵タイプに
ついて、他の実施例同様、２個内蔵〜複数個内蔵したＩ
Ｃのような構成をとってもかまわない。
【０１００】図５７は本発明の第２２実施例のＣＲＤを
構成するＮＭＯＳトランジスタの断面図である。本実施
例はこれまで述べてきた全ての実施例にかかり、出力お
よび他のＣＲＤ構成の要素のトランジスタの構造にかか
わるもので、ポリシリコンゲート電極３３１０３は、厚
さ１μｍ以外のＬＯＣＯＳ酸化膜に端がかかり、Ｎ±型
ドレイン領域（フィールドドープドレイン、Ｎ型不純物
１〜３×１０13atom／ｃｍ2 程度導入して形成とれる）
にかかっているという構成をとっている。こうすること
でドレインのゲート端での耐圧、いわゆるドレイン耐圧
（サーフェースブレークダウン耐圧、ゲートエイディッ
ド、ドレインブレークダウン耐圧）を向上させ、すなわ
ちＶH ２４ＶのＣＲＤが実現できると同時にゲート・ド
レイン間容量３３１０１を低減できるのでより高速動作
に対応できるというものである。３３１０７はＰ- 型基
板（２〜３Ω・ｃｍと称する２．５Ω・ｃｍ程度の基
板）、３３１０５はＮ+ 型ドレイン領域、３３１０４は
ドレイン電極、３３１０８はＮ+ 型ソース領域、３３１
０９はゲート酸化膜厚５００Åを表す。このような構造
をＬＯＣＯＳドレイン構造と称する。
構成するＮＭＯＳトランジスタの断面図である。本実施
例はこれまで述べてきた全ての実施例にかかり、出力お
よび他のＣＲＤ構成の要素のトランジスタの構造にかか
わるもので、ポリシリコンゲート電極３３１０３は、厚
さ１μｍ以外のＬＯＣＯＳ酸化膜に端がかかり、Ｎ±型
ドレイン領域（フィールドドープドレイン、Ｎ型不純物
１〜３×１０13atom／ｃｍ2 程度導入して形成とれる）
にかかっているという構成をとっている。こうすること
でドレインのゲート端での耐圧、いわゆるドレイン耐圧
（サーフェースブレークダウン耐圧、ゲートエイディッ
ド、ドレインブレークダウン耐圧）を向上させ、すなわ
ちＶH ２４ＶのＣＲＤが実現できると同時にゲート・ド
レイン間容量３３１０１を低減できるのでより高速動作
に対応できるというものである。３３１０７はＰ- 型基
板（２〜３Ω・ｃｍと称する２．５Ω・ｃｍ程度の基
板）、３３１０５はＮ+ 型ドレイン領域、３３１０４は
ドレイン電極、３３１０８はＮ+ 型ソース領域、３３１
０９はゲート酸化膜厚５００Åを表す。このような構造
をＬＯＣＯＳドレイン構造と称する。
【０１０１】図５８は本発明の第２３実施例のＣＲＤを
構成するＮＭＯＳトランジスタの断面図である。本実施
例はこれまで述べてきた全ての実施例にかかり、出力お
よび他のＣＲＤ構成の要素のトランジスタの構成にかか
わるもので、ゲート酸化膜がＳｉＮ（Ｓｉシリコン窒化
膜）−ＳｉＯ2 −ＳｉＮの３層構造いわゆるＯＮＯ構造
をとるというものである。こうすることで前述したよう
に出力用トランジスタの電流値は、
構成するＮＭＯＳトランジスタの断面図である。本実施
例はこれまで述べてきた全ての実施例にかかり、出力お
よび他のＣＲＤ構成の要素のトランジスタの構成にかか
わるもので、ゲート酸化膜がＳｉＮ（Ｓｉシリコン窒化
膜）−ＳｉＯ2 −ＳｉＮの３層構造いわゆるＯＮＯ構造
をとるというものである。こうすることで前述したよう
に出力用トランジスタの電流値は、
【０１０２】
【数４】
【０１０３】であるから、同じ膜厚（耐圧、ＴＤＤＢの
面から）であれば、ＯＮＯ構造の場合Ｃoxがより大きく
なりよりＩd が大きくとれ、チップサイズ低減が可能と
なるものである。さらに詳細には下地ＳｉＯ2 （３４１
０３）１００Å程度としＳｉＮ（３４１０２）３００Å
程度とし、上地ＳｉＯ2 ３４１０１は６００〜９００℃
でのＣＶＤで形成されたＣＶＤ膜いわゆるＨＴＯ膜１０
０〜２００Å程度の構成が耐圧、ドライバビリティなど
のバランスの点で望ましい。３４１０５はＰ- 型基板、
３４１０４と３４１０６はそれぞれソースあるいはドレ
イン領域、３４１０７はポリシリコンゲート電極を表
す。
面から）であれば、ＯＮＯ構造の場合Ｃoxがより大きく
なりよりＩd が大きくとれ、チップサイズ低減が可能と
なるものである。さらに詳細には下地ＳｉＯ2 （３４１
０３）１００Å程度としＳｉＮ（３４１０２）３００Å
程度とし、上地ＳｉＯ2 ３４１０１は６００〜９００℃
でのＣＶＤで形成されたＣＶＤ膜いわゆるＨＴＯ膜１０
０〜２００Å程度の構成が耐圧、ドライバビリティなど
のバランスの点で望ましい。３４１０５はＰ- 型基板、
３４１０４と３４１０６はそれぞれソースあるいはドレ
イン領域、３４１０７はポリシリコンゲート電極を表
す。
【０１０４】次に本発明の第２３実施例について説明し
ておく。これまで説明してきた全ての実施例にかかり、
ゲート酸化膜厚に関することであるが数値的なことなの
で図示しない。ＶH ２４ＶのＣＲＤの場合、通常のＭＯ
ＳＩＣの概念であればゲート酸化膜厚ＴＤＤＢを考慮し
て２４Ｖを３ＭＶ／ｃｍの電界で除した値８００Å以上
必要ということになるが本発明ＣＲＤの場合ドレイン耐
圧は２８〜３０Ｖ必要だがゲートとトランジスタ基板間
にはＶTH＋αぐらいしか電圧が加わらないのでドレイン
耐圧（サーフェースブレークダウン）が確保できる膜厚
があれば良い。しかしながら、前述したように内蔵のＥ
ＳＤ用Ｄｉ（接合）が２８Ｖなので、この時ブレークダ
ウンを防ぐため、１０Ｍではマージンが不足しており８
ＭＶ／ｃｍとして３５０Å最低限の膜厚で良い。
ておく。これまで説明してきた全ての実施例にかかり、
ゲート酸化膜厚に関することであるが数値的なことなの
で図示しない。ＶH ２４ＶのＣＲＤの場合、通常のＭＯ
ＳＩＣの概念であればゲート酸化膜厚ＴＤＤＢを考慮し
て２４Ｖを３ＭＶ／ｃｍの電界で除した値８００Å以上
必要ということになるが本発明ＣＲＤの場合ドレイン耐
圧は２８〜３０Ｖ必要だがゲートとトランジスタ基板間
にはＶTH＋αぐらいしか電圧が加わらないのでドレイン
耐圧（サーフェースブレークダウン）が確保できる膜厚
があれば良い。しかしながら、前述したように内蔵のＥ
ＳＤ用Ｄｉ（接合）が２８Ｖなので、この時ブレークダ
ウンを防ぐため、１０Ｍではマージンが不足しており８
ＭＶ／ｃｍとして３５０Å最低限の膜厚で良い。
【０１０５】したがって本発明でのゲート膜厚の設定範
囲は３５０〜６００Åの間である。また、本発明実施例
中差動アンプなどを内蔵し、別Ｖddを有して動作する場
合、さらにこのＶddにやはり２４Ｖがくる場合、差動を
構成するＣＭＯＳの全てのトランジスタは２４Ｖで３Ｍ
Ｖ確保すなわち８００Å以上の膜厚を確保する必要があ
る。但し、この場合でも出力用トランジスタはＶH やは
り２４Ｖ保証でも３５０〜６００Åの膜厚で良く、ドレ
イン耐圧は第２２実施例のようなＬＯＣＯＳドレイン構
造や前に述べたＤＤＤ構造で確保できれば良い。
囲は３５０〜６００Åの間である。また、本発明実施例
中差動アンプなどを内蔵し、別Ｖddを有して動作する場
合、さらにこのＶddにやはり２４Ｖがくる場合、差動を
構成するＣＭＯＳの全てのトランジスタは２４Ｖで３Ｍ
Ｖ確保すなわち８００Å以上の膜厚を確保する必要があ
る。但し、この場合でも出力用トランジスタはＶH やは
り２４Ｖ保証でも３５０〜６００Åの膜厚で良く、ドレ
イン耐圧は第２２実施例のようなＬＯＣＯＳドレイン構
造や前に述べたＤＤＤ構造で確保できれば良い。
【０１０６】図５９は本発明の第２４の実施例のＣＲＤ
の半導体装置を示す断面図であり、ディスクリートの縦
型ＮＭＯＳトランジスタである。ＤＳＡ（Ｄｉｆｆｕｓ
ｉｏｎ Ｓｅｌｆ Ａｌｉｇｎ）型のＭＯＳトランジス
タであり、ソース電極５９１０、ゲート電極５９１１、
ソース基板電極５９１２、ゲートポリシリコン電極５９
１３、Ｎ+ 型ソース領域５９１４、Ｐ- 型基板領域５９
１５、Ｎ+ 型ドレイン領域５９１６、ドレイン電極５９
１７、チャネル領域５９１８から構成されている。
の半導体装置を示す断面図であり、ディスクリートの縦
型ＮＭＯＳトランジスタである。ＤＳＡ（Ｄｉｆｆｕｓ
ｉｏｎ Ｓｅｌｆ Ａｌｉｇｎ）型のＭＯＳトランジス
タであり、ソース電極５９１０、ゲート電極５９１１、
ソース基板電極５９１２、ゲートポリシリコン電極５９
１３、Ｎ+ 型ソース領域５９１４、Ｐ- 型基板領域５９
１５、Ｎ+ 型ドレイン領域５９１６、ドレイン電極５９
１７、チャネル領域５９１８から構成されている。
【０１０７】図５９において、Ｐ- 型基板領域５９１５
（このようなデバイスの場合、ベース領域と呼ばれる場
合もある）で形成されるチャネル領域５９１８を通り、
電流経路５９２０を通り電流が流れるため縦型（バーチ
カル）ＭＯＳと言われる。このように形成されたデバイ
スにおいては、ドレイン電極５９１７が共通であるた
め、図６０に示すように、複数のＭＯＳ６０００からな
る複数の幅の第２のソース領域６００１を儲け、ソース
側をトリミングすることにより電流制限が可能である。
本実施例では、バーチカルタイプのＭＯＳは電流容量と
チップ面積がラテラルタイプに対して優位であり、０．
５Ａから数１０Ａの大電流型の高輝度型のＣＲＤが得ら
れる。さらに、ＤＳＡ構造をとることにより数１０Ｖか
ら数１００ＶのＣＲＤを得ることができきる。
（このようなデバイスの場合、ベース領域と呼ばれる場
合もある）で形成されるチャネル領域５９１８を通り、
電流経路５９２０を通り電流が流れるため縦型（バーチ
カル）ＭＯＳと言われる。このように形成されたデバイ
スにおいては、ドレイン電極５９１７が共通であるた
め、図６０に示すように、複数のＭＯＳ６０００からな
る複数の幅の第２のソース領域６００１を儲け、ソース
側をトリミングすることにより電流制限が可能である。
本実施例では、バーチカルタイプのＭＯＳは電流容量と
チップ面積がラテラルタイプに対して優位であり、０．
５Ａから数１０Ａの大電流型の高輝度型のＣＲＤが得ら
れる。さらに、ＤＳＡ構造をとることにより数１０Ｖか
ら数１００ＶのＣＲＤを得ることができきる。
【０１０８】
【発明の効果】ゲート、ソース、基板を電気的に接続し
たデプレッション型ＮチャネルＭＯＳトランジスタによ
る半導体集積回路装置のＣＲＤを構成し、ゲート絶縁膜
は５００Å以下とし、ゲートのチャネル長（Ｌ長）を８
μｍ以上とし、チャネルのデプレッションのＶTHを例え
ばＶL ＝１．５Ｖ以下にしたい時は−０．９Ｖ以下と
し、ＶL ＝１．０Ｖ以下にしたい時は−０．８Ｖ以下と
し、所望のＩP に満たないＩP に相当する第１のＷ幅の
チャネルを有するドレイン領域を有するものとして、第
２のＷ幅のチャネルを有する第２のドレイン領域、ここ
におけるチャネルのＷ幅は複数・多数種類有し内必要な
分選択され第１のドレイン領域に並列接続されるという
構成の第２のドレイン領域を有するというものである。
ここで、これら複数種類のＷ幅はＸn の寸法比を取るも
のである。さらにここで、Ｘは１．０より大きい数値と
し、ｎは０より始まりＷ幅種類数分の数列とする。そう
することで、所望のＩP にも±１〜５％以内にぴたり合
せ込むことが可能となった。これにより、歩留の低下も
なく、チップサイズの増大もなく、不要在庫の増加もな
く、きわめて高性能かつ、低コストのＣＲＤをはじめて
実現可能とする。
たデプレッション型ＮチャネルＭＯＳトランジスタによ
る半導体集積回路装置のＣＲＤを構成し、ゲート絶縁膜
は５００Å以下とし、ゲートのチャネル長（Ｌ長）を８
μｍ以上とし、チャネルのデプレッションのＶTHを例え
ばＶL ＝１．５Ｖ以下にしたい時は−０．９Ｖ以下と
し、ＶL ＝１．０Ｖ以下にしたい時は−０．８Ｖ以下と
し、所望のＩP に満たないＩP に相当する第１のＷ幅の
チャネルを有するドレイン領域を有するものとして、第
２のＷ幅のチャネルを有する第２のドレイン領域、ここ
におけるチャネルのＷ幅は複数・多数種類有し内必要な
分選択され第１のドレイン領域に並列接続されるという
構成の第２のドレイン領域を有するというものである。
ここで、これら複数種類のＷ幅はＸn の寸法比を取るも
のである。さらにここで、Ｘは１．０より大きい数値と
し、ｎは０より始まりＷ幅種類数分の数列とする。そう
することで、所望のＩP にも±１〜５％以内にぴたり合
せ込むことが可能となった。これにより、歩留の低下も
なく、チップサイズの増大もなく、不要在庫の増加もな
く、きわめて高性能かつ、低コストのＣＲＤをはじめて
実現可能とする。
【図１】本発明の第１実施例の半導体集積回路装置の等
価回路を示す回路図である。
価回路を示す回路図である。
【図２】本発明の第１実施例のＣＲＤの電気的機能を表
す説明図である。
す説明図である。
【図３】本発明の第１実施例の半導体集積回路装置を示
す平面図である。
す平面図である。
【図４】図３の部分ｂをさらに拡大した平面図である。
【図５】本発明の第１実施例の半導体集積回路装置を示
す断面図である。
す断面図である。
【図６】図５のコンタクト開孔部ｍ及びｎの部分を示す
平面図である。
平面図である。
【図７】本発明の第１実施例の半導体集積回路装置の検
査方法の回路を示す説明図である。
査方法の回路を示す説明図である。
【図８】本発明の第１実施例の半導体集積回路装置のＶ
TND のねらい値とばらつきに対する各ＩP 値とトリミン
グで合せ込んだ場合の精度を表す表である。
TND のねらい値とばらつきに対する各ＩP 値とトリミン
グで合せ込んだ場合の精度を表す表である。
【図９】本実施例のトリミングしたビットを示す回路図
である。
である。
【図１０】図２の部分ａの拡大した平面図である。
【図１１】本実施例の半導体集積回路装置のＣＲＤのト
リミング前後の電圧電流特性を示す説明図である。
リミング前後の電圧電流特性を示す説明図である。
【図１２】本実施例の半導体集積回路装置のＣＲＤの電
源電流特性のばらつき範囲を示す説明図である。
源電流特性のばらつき範囲を示す説明図である。
【図１３】本発明の第２実施例の半導体集積回路装置の
ＣＲＤを表す断面図である。
ＣＲＤを表す断面図である。
【図１４】図１３のコンタクト開孔部Ｏの部分を示す平
面図である。
面図である。
【図１５】本発明の第３実施例の半導体集積回路装置の
ＣＲＤを表す断面図である。
ＣＲＤを表す断面図である。
【図１６】本発明の第３実施例の第２応用例の半導体集
積回路装置のＣＲＤを表す断面図である。
積回路装置のＣＲＤを表す断面図である。
【図１７】本発明の第４実施例の半導体集積回路装置の
ＣＲＤの回路図である。
ＣＲＤの回路図である。
【図１８】本発明の第４実施例の半導体集積回路装置の
ＣＲＤの部分を表す平面図である。
ＣＲＤの部分を表す平面図である。
【図１９】本発明の第４実施例の半導体集積回路装置の
ＣＲＤの部分を表す断面図である。
ＣＲＤの部分を表す断面図である。
【図２０】本発明の第４実施例を説明するためのＮＭＯ
Ｓトランジスタの断面図である。
Ｓトランジスタの断面図である。
【図２１】本発明の第４実施例を説明するためのデプレ
ッション型ＮＭＯＳトランジスタのスナップバックを示
す説明図である。
ッション型ＮＭＯＳトランジスタのスナップバックを示
す説明図である。
【図２２】本発明の第５実施例の半導体集積回路装置の
ＣＲＤの回路図である。
ＣＲＤの回路図である。
【図２３】本発明の第５実施例の半導体集積回路装置の
ＣＲＤの回路図である。
ＣＲＤの回路図である。
【図２４】本発明の第５実施例の半導体集積回路装置の
ＣＲＤの断面図である。
ＣＲＤの断面図である。
【図２５】本発明の第５実施例の半導体集積回路装置の
ＣＲＤのパッケージされた内部を示す説明図である。
ＣＲＤのパッケージされた内部を示す説明図である。
【図２６】本発明の第５実施例の半導体集積回路装置の
ＣＲＤのパッケージされた斜視図である。
ＣＲＤのパッケージされた斜視図である。
【図２７】本発明の第５実施例の半導体集積回路装置の
ＣＲＤの第１の応用例を示す回路図である。
ＣＲＤの第１の応用例を示す回路図である。
【図２８】本発明の第５実施例の半導体集積回路装置の
ＣＲＤの第２の応用例を示す回路図である。
ＣＲＤの第２の応用例を示す回路図である。
【図２９】本発明の第５実施例の半導体集積回路装置の
ＣＲＤのアノード１と２における電圧電流特性を示す説
明図である。
ＣＲＤのアノード１と２における電圧電流特性を示す説
明図である。
【図３０】本発明の第６実施例の本発明のＣＲＤを複数
内蔵し多チャネル入力端子を有する半導体集積回路装置
を示す説明図である。
内蔵し多チャネル入力端子を有する半導体集積回路装置
を示す説明図である。
【図３１】本発明の第７実施例の本発明のＣＲＤチップ
を内蔵したＳＳＲを示す回路図である。
を内蔵したＳＳＲを示す回路図である。
【図３２】本発明の第８実施例の本発明のＣＲＤを複数
内蔵し、多出力端子を有する半導体集積回路装置を示す
説明図である。
内蔵し、多出力端子を有する半導体集積回路装置を示す
説明図である。
【図３３】本発明の第９実施例のＳＷ付ＣＲＤを示す回
路図である。
路図である。
【図３４】本発明の第９実施例のＳＷ付ＣＲＤを使用す
る回路を示す回路図である。
る回路を示す回路図である。
【図３５】本発明の第９実施例のＳＷ付ＣＲＤの第２の
実現例を示す回路図である。
実現例を示す回路図である。
【図３６】本発明の第１０実施例の本発明のＳＷ付ＣＲ
Ｄを２個ペアにしたものを示す回路図である。
Ｄを２個ペアにしたものを示す回路図である。
【図３７】本発明の第１０実施例のＳＷ付２個ペアＣＲ
Ｄを示す回路図である。
Ｄを示す回路図である。
【図３８】本発明の第１１実施例のＬＥＤを示す回路図
である。
である。
【図３９】本発明の第１２実施例の本発明のＳＷ付ＣＲ
Ｄを多数出力端子に有する半導体集積回路装置の回路を
示す説明図である。
Ｄを多数出力端子に有する半導体集積回路装置の回路を
示す説明図である。
【図４０】本発明の第１３実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図４１】本発明の第１４実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図４２】本発明の第１４実施例のＣＲＤの実使用状態
の回路を示す説明図である。
の回路を示す説明図である。
【図４３】本発明の第１４実施例のＣＲＤの実使用応用
例の回路を示す説明図である。
例の回路を示す説明図である。
【図４４】本発明の第１５実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図４５】本発明の第１６実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図４６】本発明の第１７実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図４７】本発明の第１８実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図４８】本発明の第１９実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図４９】本発明の第２０実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図５０】本発明の第２０実施例の差動アンプの内部等
価回路図を示す回路図である。
価回路図を示す回路図である。
【図５１】本発明の第２０実施例のシリーズ抵抗のトリ
ミング構成を表す回路図である。
ミング構成を表す回路図である。
【図５２】本発明の第２０実施例のシリーズ抵抗のトリ
ミング構成の第２の例を表す回路図である。
ミング構成の第２の例を表す回路図である。
【図５３】本発明の第２０実施例のシリーズ抵抗のトリ
ミング構成の第３の例を表す回路図である。
ミング構成の第３の例を表す回路図である。
【図５４】本発明の第２０実施例のシリーズ抵抗のトリ
ミングの様子を示す平面図である。
ミングの様子を示す平面図である。
【図５５】本発明の第２０実施例のＣＲＤの定電圧動型
の等価回路を示す回路図である。
の等価回路を示す回路図である。
【図５６】本発明の第２１実施例のＣＲＤの等価回路を
示す回路図である。
示す回路図である。
【図５７】本発明の第２２実施例のＣＲＤを構成するＮ
ＭＯＳトランジスタの断面図である。
ＭＯＳトランジスタの断面図である。
【図５８】本発明の第２３実施例のＣＲＤを構成するＮ
ＭＯＳトランジスタの断面図である。
ＭＯＳトランジスタの断面図である。
【図５９】本発明の第２４実施例のＣＲＤを構成するＭ
ＯＳトランジスタの断面図である。
ＯＳトランジスタの断面図である。
【図６０】本発明の第２５実施例のＣＲＤの回路図であ
る。
る。
【図６１】従来のＣＲＤの電気的機能を表す説明図であ
る。
る。
【図６２】ＣＲＤの電気的機能を表す説明図である。
【図６３】従来のＣＲＤを示す外形図である。
【図６４】従来のＪＦＥＴのＣＲＤの電圧対電流の特性
を示すグラフである。
を示すグラフである。
１００１ ポリシリコンフューズ １００２ アノード １００３ ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 和敏 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内
Claims (18)
- 【請求項１】 電流経路回路要素と定電流経路回路要
素の電流値を制御する回路要素から選ばれる回路要素に
冗長回路を有することを特徴とする半導体集積回路定電
流装置。 - 【請求項２】 前記定電流経路の回路要素にＭＯＳ型ト
ランジスタを有することを特徴とする請求項１記載の半
導体集積回路定電流装置。 - 【請求項３】 第１のドレイン領域またはソース領域と
前記第１のドレイン領域またはソース領域に並列に接続
した異なるチャネル幅を有する第２の複数のドレイン領
域またはソース領域を有する請求項２記載の半導体集積
回路定電流装置。 - 【請求項４】 前記ＭＯＳ型トランジスタに直列に接続
した抵抗要素を有することを特徴とする請求項２記載の
半導体集積回路定電流装置。 - 【請求項５】 前記定電流経路回路要素の電流を電流を
制御する回路要素にＭＯＳ型トランジスタを有すること
を特徴とする請求項１記載の半導体集積回路定電流装
置。 - 【請求項６】 前記ＭＯＳトランジスタは第１のドレイ
ン領域またはソース領域と前記第１のドレイン領域また
はソース領域に並列に接続した異なるチャネル幅を有す
る第２のドレイン領域またはソース領域を有することを
特徴とする請求項５記載の半導体集積回路定電流装置。 - 【請求項７】 デプレッション型ＭＯＳトランジスタと
エンハンスメント型ＭＯＳトランジスタからなる基準電
圧発生手段を有することを特徴とする請求項１乃至請求
項６記載の半導体集積回路定電流装置。 - 【請求項８】 ＣＭＯＳからなる作動増幅回路を有する
ことを特徴とする請求項１乃至請求項７記載の半導体集
積回路定電流装置。 - 【請求項９】 前記定電流を外部信号により導通と遮断
する手段を有することを特徴とする請求項１乃至請求項
８記載の半導体集積回路定電流装置。 - 【請求項１０】 前記ＭＯＳ型トランジスタのドレイン
領域の酸化膜の膜厚がゲート電極下部の位置で、前記ゲ
ート電極下部の位置より厚いことを特徴とする請求項１
乃至請求項９記載の半導体集積回路低電流装置。 - 【請求項１１】 ゲート絶縁膜がＳｉＯ2 、 ＳｉＮ、Ｓ
ｉＯ2 からなることを特徴とする請求項１乃至請求項９
記載の半導体集積回路定電流装置。 - 【請求項１２】 ゲート絶縁膜の膜厚が３５０Åから６
００Åであることを特徴とする請求項１乃至請求項９記
載の半導体集積回路定電流装置。 - 【請求項１３】 複数の定電流経路回路要素を内蔵する
請求項１乃至１２記載の半導体集積回路定電流装置。 - 【請求項１４】 信号入力手段として請求項１乃至請求
項１２記載の半導体集積回路を有することを特徴とする
半導体集積回路装置。 - 【請求項１５】 請求項１乃至請求項１２記載の半導体
集積回路定電流回路要素と発光ダイオードを有すること
を特徴とする電子装置。 - 【請求項１６】 信号出力手段として請求項１乃至請求
項１２記載の半導体集積回路を有することを特徴とする
半導体集積回路装置。 - 【請求項１７】 半導体集積回路定電流装置の製造方法
において、電流値を測定する工程と、冗長回路を切断す
る工程を有することを特徴とする半導体集積回路定電流
装置の製造方法。 - 【請求項１８】 半導体集積回路装置の製造方法におい
て、電流値を測定する工程と、冗長回路を切断する工程
を有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229991A JPH07169846A (ja) | 1993-09-29 | 1994-09-26 | 半導体集積回路定電流装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24322193 | 1993-09-29 | ||
| JP5-243221 | 1993-09-29 | ||
| JP6229991A JPH07169846A (ja) | 1993-09-29 | 1994-09-26 | 半導体集積回路定電流装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169846A true JPH07169846A (ja) | 1995-07-04 |
Family
ID=17100637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229991A Pending JPH07169846A (ja) | 1993-09-29 | 1994-09-26 | 半導体集積回路定電流装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5663589A (ja) |
| JP (1) | JPH07169846A (ja) |
| KR (1) | KR100382836B1 (ja) |
| CN (1) | CN1105783A (ja) |
| TW (1) | TW247368B (ja) |
Cited By (2)
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