KR101418044B1 - 정전기 방전 보호소자 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 13
- 210000000746 body region Anatomy 0.000 description 25
- 238000010586 diagram Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- CFMYXEVWODSLAX-QOZOJKKESA-N tetrodotoxin Chemical compound O([C@@]([C@H]1O)(O)O[C@H]2[C@@]3(O)CO)[C@H]3[C@@H](O)[C@]11[C@H]2[C@@H](O)N=C(N)N1 CFMYXEVWODSLAX-QOZOJKKESA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
본 발명은 정전기 방전 보호소자에 관한 것이다.
일례로, 공급전압단, 접지전압단 및 출력단을 갖는 집적회로를 정전기 방전으로부터 보호하기 위한 소자로, 상기 공급전압단과 상기 접지전압단 사이에 직렬 연결된 적어도 두 개의 n-MOSFET 유닛을 포함하고, 상기 n-MOSFET 유닛은 상호 병렬 연결된 복수의 n-MOSFET을 각각 포함하며, 상기 n-MOSFET 유닛 사이를 연결하는 드레인 전극과 소스 전극은 상기 출력단과 각각 연결되고, 상기 n-MOSFET 유닛 각각의 게이트와 바디는 상기 접지전압단과 연결된 정전기 방전 보호소자를 개시한다.
본 실시예에 따르면, 집적회로의 설계에 영향을 받지 않으면서 정전기 방전에 대하여 일정한 내량(tolerance)을 갖는 정전기 방전 보호소자를 제공함으로써, 시행착오(trial and error) 과정에 의한 비용을 절감할 수 있다.
일례로, 공급전압단, 접지전압단 및 출력단을 갖는 집적회로를 정전기 방전으로부터 보호하기 위한 소자로, 상기 공급전압단과 상기 접지전압단 사이에 직렬 연결된 적어도 두 개의 n-MOSFET 유닛을 포함하고, 상기 n-MOSFET 유닛은 상호 병렬 연결된 복수의 n-MOSFET을 각각 포함하며, 상기 n-MOSFET 유닛 사이를 연결하는 드레인 전극과 소스 전극은 상기 출력단과 각각 연결되고, 상기 n-MOSFET 유닛 각각의 게이트와 바디는 상기 접지전압단과 연결된 정전기 방전 보호소자를 개시한다.
본 실시예에 따르면, 집적회로의 설계에 영향을 받지 않으면서 정전기 방전에 대하여 일정한 내량(tolerance)을 갖는 정전기 방전 보호소자를 제공함으로써, 시행착오(trial and error) 과정에 의한 비용을 절감할 수 있다.
Description
본 발명은 정전기 방전 보호소자에 관한 것이다.
일반적으로 반도체 장치는 내부 회로를 보호하기 위해 패드와 내부 회로 사이에 정전기 방전 보호소자(protection device for electro-static discharge)를 구비한다. 정전기 방전 보호소자는 마이크로 칩의 외부 핀이 대전된 인체나 기계에 접촉되면서 생성된 정전기가 내부 회로로 방전되거나 내부에 축적된 정전기가 내부 회로로 흐르면서 발생되는 칩 페일(fail)을 방지한다. 마이크로 칩(micro chip)을 제조함에 있어서, 그 칩을 정전기 방전 스트레스(electro-static discharge stress)로부터 보호하는 소자를 설계하는 기술은 칩 설계의 핵심 기술 중의 하나이다.
종래에는, 집적회로(Integrated Circuit, 이하 IC)의 정전기 방전을 보호하기 위한 소자로 주로 다이오드(diode)를 사용했다. 이와 같이 정전기 방전 보호소자로 다이오드를 사용하는 경우, 시행착오법(trial and error method)로 정전기 방전에 대한 내량(tolerance)을 확보하기 위해서는, IC 회로의 설계에 따라 다이오드의 면적과 주변길이의 변경이 필요하다. 따라서, IC 회로 설계에 영향을 받지 않으면서 정전기 방전에 대한 일정한 내량을 확보하기 위해서는, 정전기 방전 보호소자로 다이오드를 사용하는데 한계가 있다.
본 발명은, n-MOSFET(n-type Metal-Oxide-Semiconductor Field-Effect Transistor)를 이용하여, 집적회로의 설계에 영향을 받지 않으면서 정전기 방전에 대하여 일정한 내량(tolerance)을 갖는 정전기 방전 보호소자를 제공한다.
본 발명의 일 실시예에 따른 정전기 방전 보호소자는, 공급전압단, 접지전압단 및 출력단을 갖는 집적회로를 정전기 방전으로부터 보호하기 위한 소자로, 상기 공급전압단과 상기 접지전압단 사이에 직렬 연결된 적어도 두 개의 n-MOSFET 유닛을 포함하고, 상기 n-MOSFET 유닛은 상호 병렬 연결된 복수의 n-MOSFET을 각각 포함하며, 상기 n-MOSFET 유닛 사이를 연결하는 드레인 전극과 소스 전극은 상기 출력단과 각각 연결되고, 상기 n-MOSFET 유닛 각각의 게이트와 바디는 상기 접지전압단과 연결된다.
또한, 상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 적어도 5 ㎛ 이상으로 이루어질 수 있다.
또한, 상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다.
또한, 상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 적어도 40㎛ 이상으로 이루어질 수 있다.
또한, 상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 40㎛ 이상 60㎛ 이하로 이루어질 수 있다.
또한, 상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 적어도 5 ㎛ 이상으로 이루어질 수 있다.
또한, 상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트와 드레인 전극 간의 간격은 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 정전기 방전 보호소자는, 공급전압단, 접지전압단 및 출력단을 갖는 집적회로를 정전기 방전으로부터 보호하기 위한 소자로, 상호 병렬 연결된 복수의 n-MOSFET으로 각각 이루어진 제 1 n-MOSFET 유닛과 제 2 n-MOSFET 유닛을 포함하고, 상기 제 1 n-MOSFET 유닛은, 상기 공급전압단과 연결된 드레인 전극, 상기 접지전압단과 연결된 게이트와 바디, 및 상기 출력단과 연결된 소스 전극을 포함하고, 상기 제 2 n-MOSFET 유닛은, 상기 출력단과 연결된 드레인 전극, 상기 접지전압단과 연결된 게이트, 소스 전극 및 바디를 포함한다.
또한, 상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 적어도 5 ㎛ 이상으로 이루어질 수 있다.
또한, 상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다.
또한, 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 적어도 5 ㎛ 이상으로 이루어질 수 있다.
또한, 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다.
또한, 상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 적어도 40㎛ 이상으로 이루어질 수 있다.
또한, 상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 40㎛ 이상 60㎛ 이하로 이루어질 수 있다.
또한, 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 적어도 40㎛ 이상으로 이루어질 수 있다.
또한, 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 40㎛ 이상 60㎛ 이하로 이루어질 수 있다.
또한, 상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 적어도 5 ㎛ 이상으로 이루어질 수 있다.
또한, 상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다.
또한, 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 적어도 5 ㎛ 이상으로 이루어질 수 있다.
또한, 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다.
본 발명에 따르면, 집적회로의 설계에 영향을 받지 않으면서 정전기 방전에 대하여 일정한 내량(tolerance)을 갖는 정전기 방전 보호소자를 제공함으로써, 시행착오(trial and error) 과정에 의한 비용을 절감할 수 있다.
도 1은 집적회로와 연결된 본 발명의 실시예에 따른 정전기 방전 보호소자의 회로도이다.
도 2는 본 발명의 실시예에 따른 제 1 및 제 2 n-MOSFET 유닛의 구성을 나타낸 회로도이다.
도 3a는 본 발명의 실시예에 따른 제 1 n-MOSFET 유닛의 상면도이다.
도 3b는 도 3a의 A 부분을 확대하여 나타낸 도면이다.
도 4a는 본 발명의 실시예에 따른 제 2 n-MOSFET 유닛의 상면도이다.
도 4b는 도 4a의 B 부분을 확대하여 나타낸 도면이다.
도 5는 도 3a 및 도 4a에 도시된 제 1 n-MOSFET 유닛과 제 2 n-MOSFET 유닛을 도 1의 회로도에 적용하여 나타낸 도면이다.
도 6은 도 2에 도시된 n-MOSFET 유닛의 구성 방식을 적용하여 제 1 n-MOSFET 유닛과 제 2 n-MOSFET 유닛의 수직단면과 전기적 연결관계를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 제 1 및 제 2 n-MOSFET 유닛의 구성을 나타낸 회로도이다.
도 3a는 본 발명의 실시예에 따른 제 1 n-MOSFET 유닛의 상면도이다.
도 3b는 도 3a의 A 부분을 확대하여 나타낸 도면이다.
도 4a는 본 발명의 실시예에 따른 제 2 n-MOSFET 유닛의 상면도이다.
도 4b는 도 4a의 B 부분을 확대하여 나타낸 도면이다.
도 5는 도 3a 및 도 4a에 도시된 제 1 n-MOSFET 유닛과 제 2 n-MOSFET 유닛을 도 1의 회로도에 적용하여 나타낸 도면이다.
도 6은 도 2에 도시된 n-MOSFET 유닛의 구성 방식을 적용하여 제 1 n-MOSFET 유닛과 제 2 n-MOSFET 유닛의 수직단면과 전기적 연결관계를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 집적회로와 연결된 본 발명의 실시예에 따른 정전기 방전 보호소자(1000)의 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 정전기 방전 보호소자(1000)는, 집적회로(10)의 공급전압단(VDD)과 접지전압단(GND) 사이에 직렬 연결된 제 1 n-MOSFET 유닛(n-type Metal-Oxide-Semiconductor Field-Effect Transistor Unit, NMU1) 및 제 2 n-MOSFET 유닛(NMU2)를 포함한다. 다만, 도 1에서는 정전기 방전 보호소자(1000)가 상호 직렬 연결된 두 개의 n-MOSFET 유닛을 포함하는 것으로 도시되어 있으나, 이에 한정되는 것이 아니라, 다양한 개수의 n-MOSFET 유닛을 포함하여 구성될 수 있다. 이하에서는 이해를 돕기 위하여 정전기 방전 보호소자(1000)는 두 개의 n-MOSFET 유닛(NMU1, NMU2)을 포함하는 것으로 하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 제 1 및 제 2 n-MOSFET 유닛(NMU1, NMU2)의 구성을 나타낸 회로도이다.
도 2를 참조하면, 제 1 및 제 2 n-MOSFET유닛(NMU1, NMU2) 각각은 상호 병렬 연결된 복수의 n-MOSFET를 포함할 수 있다. 도 3a, 도 4a, 및 도 5에서는 제 1 및 제 2 n-MOSFET유닛(NMU1, NMU2)이 각각 8개의 상호 병렬 연결된 n-MOSFET를 포함하는 것으로 도시되어 있으나, 이에 한정되는 것이 아니라, 다양한 개수의 n-MOSFET를 포함하여 구성될 수 있다. 또한, 이러한 상호 병렬 연결된 n-MOSFET들은 하나의 n-MOSFET으로 나타낼 수 있다.
1. 정전기 방전 보호소자(1000)의 구성
도 3a는 본 발명의 실시예에 따른 제 1 n-MOSFET 유닛(NMU1)의 상면도이다. 도 3b는 도 3a의 A 부분을 확대하여 나타낸 도면이다. 도 4a는 본 발명의 실시예에 따른 제 2 n-MOSFET 유닛(NMU2)의 상면도이다. 도 4b는 도 4a의 B 부분을 확대하여 나타낸 도면이다. 도 5는 도 3a 및 도 4a에 도시된 제 1 n-MOSFET 유닛(NMU1)과 제 2 n-MOSFET 유닛(NMU2)을 도 1의 회로도에 적용하여 나타낸 도면이다. 도 6은 도 2에 도시된 n-MOSFET 유닛(NMU1, NMU2)의 구성 방식을 적용하여 제 1 n-MOSFET 유닛(NMU1)과 제 2 n-MOSFET 유닛(NMU2)의 수직단면과 전기적 연결관계를 나타낸 도면이다.
제 1 n-MOSFET 유닛(NMU1)과 제 2 n-MOSFET 유닛(NMU2)은 기판(100)에 형성될 수 있다. 기판(100)은 일정 두께와 농도를 갖는 n- 에피텍셜 층일 수 있다.
제 1 n-MOSFET 유닛(NMU1)은 제 1 드레인 영역(111), 제 1 소스 영역(113), 제 1 게이트 영역(115), 제 1 바디 영역(117), 및 제 1 P형 도핑 영역(118)을 포함하여 구성될 수 있다.
제 1 드레인 영역(111)은 n형 불순물이 제 1 바디 영역(117)의 상면으로부터 하부 방향으로 이온주입 및 확산되어 일정 깊이와 폭을 갖도록 형성될 수 있다. 제 1 드레인 영역(111)의 상부 표면에는 제 1 드레인 영역(111)의 전기적 연결을 위한 제 1 드레인 전극(111a)이 형성될 수 있다. 제 1 드레인 전극(111a)은 통상의 금, 은, 팔라듐, 니켈, 솔더 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
제 1 드레인 전극(111a)은 수평 방향(기판(100)과 나란한 방향)으로 소정의 간격(D1)을 두고 제 1 게이트 영역(115)과 이격되어 형성될 수 있다. 제 1 드레인 전극(111a)과 제 1 게이트 영역(115) 간의 간격(D1)은 적어도 5㎛ 보다 넓게 이루어질 수 있으며, 바람직하게는 5 ㎛ 보다 넓고 10 ㎛ 보다 좁게 이루어질 수 있다. 제 1 드레인 전극(111a)과 제 1 게이트 영역(115) 간의 간격(D1)에 대한 수치범위는, 방전 보호소자(100)의 ESD 내량(tolerance)과 관련이 있으며, ESD 내량과 관련한 좀 더 상세한 설명은 후술하도록 한다.
제 1 소스 영역(113)은, n형 불순물이 제 1 바디 영역(117)의 상면으로부터 하부 방향으로 이온주입 및 확산되어 일정 깊이와 폭을 갖도록 형성될 수 있으며, 제 1 바디 영역(117) 내에서 제 1 드레인 영역(111)과 일정 간격을 두고 이격되어 형성될 수 있다. 제 1 소스 영역(113) 상부 표면에는 제 1 소스 영역(113)의 전기적 연결을 위한 제 1 소스 전극(113a)이 형성될 수 있다. 제 1 소스 전극(113a)은 통상의 알루미늄 또는 알루미늄 합금으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
제 1 게이트 영역(115)은 제 1 게이트 절연막(116)을 개재하여 제 1 바디 영역(117) 상에 형성될 수 있다. 게이트(115)의 양측부는, 제 1 바디 영역(117) 내에 서로 인접하게 형성된 제 1 드레인 영역(111) 및 제 1 소스 영역(113)의 일부와 각각 중첩되도록 형성될 수 있다. 제 1 게이트 영역(115)는 통상의 도핑된 실리콘을 포함하여 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
제 1 게이트 영역(115)는 도 3a 및 도 3b에 도시된 바와 같이, 소정의 길이(L1)와 폭(W1)을 갖는 핑거(finger) 각각 이루어질 수 있으며, 복수의 핑거 형태로 이루어진 제 1 게이트 영역(115)는 소정의 길이(L1)와 폭(W1)으로 이루어질 수 있으며, 이러한 핑거 형태의 제 1 게이트 영역(115)은 제 1 게이트 물질에 의해 서로 전기적으로 연결된다. 제 1 게이트 영역(115)의 길이(L1)는 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다. 바람직하게는 5㎛로 이루어질 수 있다. 제 1 게이트 영역(115)의 폭(W1)은 40㎛ 이상 60㎛ 이하로 이루어질 수 있다. 좀 더 바람직하게는 45㎛ 내지 55㎛로 이루어질 수 있다. 제 1 게이트 영역(115)의 길이(L1)와 폭(W1)에 대한 수치범위는, 본 실시예의 정전기 방전 보호소자(1000)의 ESD 내량과 관련이 있으며, ESD 내량과 관련한 좀 더 상세한 설명은 후술하도록 한다.
제 1 바디 영역(117)은 기판(100)의 상면으로부터 하부 방향으로 일정 깊이와 폭을 갖도록 형성되며, 붕소(Boron)와 같은 p형 불순물이 이온주입 및 확산을 통해 형성된 p형 웰 영역(p-well)일 수 있다.
제 1 P형 도핑 영역(118)은 제 1 바디 영역(117)의 일면으로부터 내부 방향으로 일정 깊이와 폭을 갖도록 형성되며, 제 1 바디 영역(117)보다 더 높은 도핑 농도의 p형 불순물이 이온주입 및 확산되어 형성될 수 있다. 제 1 P형 도핑 영역(118)은 제 1 드레인 영역(111) 및 제 1 소스 영역(113)과 각각 이격되어 형성될 수 있다. 제 1 P형 도핑 영역(118)의 상부 표면에는 제 1 바디 영역(117)과 제 1 P형 도핑 영역(118)의 전기적 연결을 위한 제 1 바디 전극(118a)이 형성될 수 있다.
제 2 n-MOSFET 유닛(NMU2)은 제 2 드레인 영역(211), 제 2 소스 영역(213), 제 2 게이트 영역(215), 제 2 바디 영역(217), 및 제 2 P형 도핑 영역(218)을 포함하여 구성될 수 있다.
제 2 드레인 영역(211)은 n형 불순물이 제 2 바디 영역(217)의 상면으로부터 하부 방향으로 이온주입 및 확산되어 일정 깊이와 폭을 갖도록 형성될 수 있다. 제 2 드레인 영역(211)의 상부 표면에는 제 2 드레인 영역(211)의 전기적 연결을 위한 제 2 드레인 전극(211a)이 형성될 수 있다. 제 2 드레인 전극(211a)은 통상의 금, 은, 팔라듐, 니켈, 솔더 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
제 2 드레인 전극(211a)은 수평 방향(기판(100)과 나란한 방향)으로 소정의 간격(D2)을 두고 제 2 게이트 영역(215)과 이격되어 형성될 수 있다. 제 2 드레인 전극(211a)과 제 2 게이트 영역(215) 간의 간격(D2)은 적어도 5㎛ 보다 넓게 이루어질 수 있으며, 바람직하게는 5 ㎛ 보다 넓고 10 ㎛ 보다 좁게 이루어질 수 있다. 제 2 드레인 전극(211a)과 제 2 게이트 영역(215) 간의 간격(D2)에 대한 수치범위는, 방전 보호소자(1000)의 ESD 내량(tolerance)과 관련이 있으며, ESD 내량과 관련한 좀 더 상세한 설명은 후술하도록 한다.
제 2 소스 영역(213)은, n형 불순물이 제 2 바디 영역(217)의 상면으로부터 하부 방향으로 이온주입 및 확산되어 일정 깊이와 폭을 갖도록 형성될 수 있으며, 제 2 바디 영역(217) 내에서 제 2 드레인 영역(211)과 일정 간격을 두고 이격되어 형성될 수 있다. 제 2 소스 영역(213) 상부 표면에는 제 2 소스 영역(213)의 전기적 연결을 위한 제 2 소스 전극(213a)이 형성될 수 있다. 제 2 소스 전극(213a)은 통상의 알루미늄 또는 알루미늄 합금으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
제 2 게이트 영역(215)은 제 2 게이트 절연막(216)을 개재하여 제 2 바디 영역(217) 상에 형성될 수 있다. 게이트(115)의 양측부는, 제 2 바디 영역(217) 내에 서로 인접하게 형성된 제 2 드레인 영역(211) 및 제 2 소스 영역(213)의 일부와 각각 중첩되도록 형성될 수 있다. 제 2 게이트 영역(215)은 통상의 도핑된 실리콘을 포함하여 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
제 2 게이트 영역(215)는 도 4a 및 도 4b에 도시된 바와 같이, 소정의 길이(L2)와 폭(W2)을 갖는 핑거(finger) 각각 이루어질 수 있으며, 복수의 핑거 형태로 이루어진 제 1 게이트 영역(115)는 소정의 길이(L1)와 폭(W1)으로 이루어질 수 있으며, 이러한 핑거 형태의 제 1 게이트 영역(115)은 제 1 게이트 물질에 의해 서로 전기적으로 연결된다. 제 2 게이트 영역(215)의 길이(L2)는 5 ㎛ 이상 10 ㎛ 이하로 이루어질 수 있다. 바람직하게는 5㎛로 이루어질 수 있다. 제 2 게이트 영역(215)의 폭(W2)은 40㎛ 이상 60㎛ 이하로 이루어질 수 있다. 좀 더 바람직하게는 45㎛ 내지 55㎛로 이루어질 수 있다. 제 2 게이트 영역(215)의 길이(L2)와 폭(W2)에 대한 수치범위는, 본 실시예의 정전기 방전 보호소자(1000)의 ESD 내량과 관련이 있으며, ESD 내량과 관련한 좀 더 상세한 설명은 후술하도록 한다.
제 2 바디 영역(217)은 기판(100)의 상면으로부터 하부 방향으로 일정 깊이와 폭을 갖도록 형성되며, 붕소(Boron)와 같은 p형 불순물이 이온주입 및 확산을 통해 형성된 p형 웰 영역(p-well)일 수 있다.
제 2 P형 도핑 영역(218)은 제 2 바디 영역(217)의 일면으로부터 내부 방향으로 일정 깊이와 폭을 갖도록 형성되며, 제 2 바디 영역(217)보다 더 높은 도핑 농도의 p형 불순물이 이온주입 및 확산되어 형성될 수 있다. 제 2 P형 도핑 영역(218)은 제 2 드레인 영역(211) 및 제 2 소스 영역(213)과 각각 이격되어 형성될 수 있다. 제 2 P형 도핑 영역(218)의 상부 표면에는 제 2 바디 영역(217)과 제 2 P형 도핑 영역(218)의 전기적 연결을 위한 제 2 바디 전극(218a)이 형성될 수 있다.
2. 정전기 방전 보호소자(1000)의 전기적 연결구성
도 1, 5 및 도 6을 참조하면, 제 1 n-MOSFET 유닛(NMU1)의 제 1 드레인 전극(111a)은 집적회로(10)의 공급전원단(VDD)과 전기적으로 연결되고, 제 1 게이트 전극(115a)과 제 1 바디 전극(118a)은 집적회로(10)의 접지전원단(GND)과 전기적으로 연결되며, 제 1 소스 전극(113a)은 집적회로(10)의 출력단(VOUT)과 전기적으로 연결된다.
제 2 n-MOSFET 유닛(NMU2)의 제 2 드레인 전극(211a)은 제 1 n-MOSFET 유닛(NMU1)의 제 1 소스 전극(113a)과 함께 집적회로(10)의 출력단(VOUT)과 전기적으로 연결되고, 제 2 게이트 전극(215), 제 2 소스 전극(213a) 및 제 2 바디 전극(218a)은 제 1 n-MOSFET 유닛(NMU1)의 제 1 게이트 전극(115a)과 제 1 바디 전극(118a)와 함께 집적회로(10)의 접지전원단(GND)과 전기적으로 연결된다.
3. 정전기 방전 보호소자(1000)의 보호동작
정전기 방전 보호소자(1000)의 보호동작은, 아래와 같이 보호동작구간에 따라 두 가지 케이스((1), (2))로 나눌 수 있고, 보호동작구간에 따른 각각의 케이스는 출력단(VOUT)의 전위에 따라 다시 두 가지 케이스(①, ②)로 나눌 수 있다.
(1) 보호동작구간 1 [출력단(
VOUT
) 및
접지전원단
(
GND
) 사이]
① 전위조건 1-1 [출력단(VOUT[+]) > 접지전원단(GND)]
출력단(VOUT[+])에서 정전기가 발생되면, 제 2 n-MOSFET 유닛(NMU2)의 제 2 드레인 영역(211)에서 전자-홀 쌍(electron-hole pair)이 생성됨으로 인해, 제 2 기생 BJT(Bipolar Junction Transistor, BJT2)가 턴온되어, 출력단(VOUT[+])에서부터 제 2 드레인 전극(211a), 제 2 기생 BJT(BJT2) 및 제 2 소스 전극(213a)을 통해 접지전원단(GND)으로 전류가 흐름으로써, 집적회로(10)의 보호동작이 수행될 수 있다.
② 전위조건 1-2 [출력단(VOUT[-]) < 접지전원단(GND)]
출력단(VOUT[+])에서 정전기가 발생되면, 제 2 바디 영역(217)과 제 2 드레인 영역(211)이 이루는 PN 다이오드가 순방향 턴온되어, 접지전원단(GND)과 연결된 제 2 바디 영역(217)에서부터 출력단(VOUT[-])과 연결된 제 2 드레인 전극(121a)으로 전류가 흐름으로써, 집적회로(10)의 보호동작이 수행될 수 있다.
(2) 보호동작구간 2 [출력단(
VOUT
) 및
공급전원단
(
VDD
) 사이]
① 전위조건 2-1 [출력단(VOUT[+]) > 공급전원단(VDD)]
출력단(VOUT[+]에서 정전기가 발생되면, 제 1 n-MOSFET 유닛(NMU1)의 제 1 바디 영역(117)과 제 1 드레인 영역(111)이 이루는 PN 다이오드가 순방향 턴온되어, 출력단(VOUT[+])에서부터 제 1 소스 영역(113, n+), 제 1 바디 영역(117) 및 제 1 드레인 영역(111)을 통해 공급전원단(VDD)로 전류가 흐름으로써, 집적회로(10)의 보호동작이 수행될 수 있다.
② 전위조건 2-2 [출력단(VOUT[-]) < 공급전원단(VDD)]
출력단(VOUT[-]에서 정전기가 발생되면, 제 1 n-MOSFET 유닛(NMU1)의 제 1 드레인 영역(111)에서 전자-홀 쌍(electron-hole pair)이 생성됨으로 인해, 제 1 기생 BJT(BJT1)가 턴온되어, 공급전원단(VDD)과 연결된 제 1 드레인 전극(111a)에서부터 출력단(VOUT[-])과 연결된 제 1 소스 전극(113a)로 전류가 흐름으로써, 집적회로(10)의 보호동작이 수행될 수 있다.
4. 정전기 방전 실험 및 결과
하기의 표 1은 정전기 방전 보호소자(1000)의 내량(Tolerance)을 실험한 결과표이다.
상술한 바와 같이, 보호동작구간 1(출력단(VOUT) 및 접지전원단(GND) 사이)과 보호동작구간 2(출력단(VOUT) 및 공급전원단(VDD) 사이)에 대한 정전기 방전 내량(ESD Tolerance)을 나누고, 각 동작구간 별로 기계 모델(Machine Model)과 인체 모델(Human Body Model, HBM)을 대상으로 실험한 결과이다. 또한, 정전기 방전 보호소자의 n-MOSFET 유닛들에 구성된 n-MOSFET의 게이트의 폭(W1, W2), 길이(L1, L2) 그리고 드레인 전극과 게이트 간의 간격(D1, D2)을 달리하여 진행하였으며, ‘m/nx8 Finger’에서 ‘m’은 각각의 게이트의 폭(W1, W2)을 나타낸 것이고, ‘n’은 각각의 게이트의 길이(L1, L2)를 나타낸 것이며, 숫자 ‘8’은 게이트 핑거(finger)의 개수 즉, 8개의 라인을 적용했음을 의미한다. 또한, 게이트와 드레인 전극 간의 간격(D1, D2)은 모두 5㎛가 되도록 구성하였다.
실험 결과, 상기 표 1과 같이, ‘NMOS 45/5×X8 Finger’와 ‘NMOS 55/5×8 Finger’에서는, 집적회로의 설계 규칙(design rule)에 관계없이, 기계 모델(Machine Model)에 대해서는 200V 이상, 그리고 인체 모델(Human Body Model, HBM) 모드에 대해서는 200V 이상의 내량(tolerance)을 만족한다.
이와 같이 본 실시예에 따르면, 집적회로의 설계에 영향을 받지 않으면서 정전기 방전에 대하여 일정한 내량(tolerance)을 갖는 정전기 방전 보호소자를 제공함으로써, 시행착오(trial and error) 과정에 의한 비용을 절감할 수 있다.
이상에서 설명한 것은 본 발명에 따른 정전기 방전 보호소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
1000: 정전기 방전 보호소자
NMU1: 제 1 n-MOSFET 유닛
NMU2: 제 2 n-MOSFET 유닛
BJT 1: 제 1 기생 BJT
BJT 2 제 2 기생 BJT
100: 기판
111: 제 1 드레인 영역
111a: 제 1 드레인 전극
113: 제 1 소스 영역
113a: 제 1 소스 전극
115: 제 1 게이트 영역
116: 제 1 게이트 절연막
117: 제 1 바디 영역
118: 제 1 P형 도핑 영역
118a: 제 1 바디 전극
211: 제 2 드레인 영역
211a: 제 2 드레인 전극
213: 제 2 소스 영역
213a: 제 2 소스 전극
215: 제 2 게이트 영역
216: 제 2 게이트 절연막
217: 제 2 바디 영역
218: 제 2 P형 도핑 영역
218a: 제 2 바디 전극
NMU1: 제 1 n-MOSFET 유닛
NMU2: 제 2 n-MOSFET 유닛
BJT 1: 제 1 기생 BJT
BJT 2 제 2 기생 BJT
100: 기판
111: 제 1 드레인 영역
111a: 제 1 드레인 전극
113: 제 1 소스 영역
113a: 제 1 소스 전극
115: 제 1 게이트 영역
116: 제 1 게이트 절연막
117: 제 1 바디 영역
118: 제 1 P형 도핑 영역
118a: 제 1 바디 전극
211: 제 2 드레인 영역
211a: 제 2 드레인 전극
213: 제 2 소스 영역
213a: 제 2 소스 전극
215: 제 2 게이트 영역
216: 제 2 게이트 절연막
217: 제 2 바디 영역
218: 제 2 P형 도핑 영역
218a: 제 2 바디 전극
Claims (20)
- 공급전압단, 접지전압단 및 출력단을 갖는 집적회로를 정전기 방전으로부터 보호하기 위한 소자에 관한 것으로,
상기 공급전압단과 상기 접지전압단 사이에 직렬 연결된 적어도 두 개의 n-MOSFET 유닛을 포함하고,
상기 n-MOSFET 유닛은 상호 병렬 연결된 복수의 n-MOSFET을 각각 포함하며,
상기 n-MOSFET 유닛 사이를 연결하는 드레인 전극과 소스 전극은 상기 출력단과 각각 연결되고,
상기 n-MOSFET 유닛 각각의 게이트와 바디는 상기 접지전압단과 연결되고,
상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 5 ㎛ 이상 10 ㎛ 이하로 이루어지고,
상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 40㎛ 이상 60㎛ 이하로 이루어진 것을 특징으로 하는 정전기 방전 보호소자. - 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 적어도 5 ㎛ 이상으로 이루어진 것을 특징으로 하는 정전기 방전 보호소자. - 제 6 항에 있어서,
상기 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트와 드레인 전극 간의 간격은 5 ㎛ 이상 10 ㎛ 이하로 이루어진 것을 특징으로 하는 정전기 방전 보호소자. - 공급전압단, 접지전압단 및 출력단을 갖는 집적회로를 정전기 방전으로부터 보호하기 위한 소자에 관한 것으로,
상호 병렬 연결된 복수의 n-MOSFET으로 각각 이루어진 제 1 n-MOSFET 유닛과 제 2 n-MOSFET 유닛을 포함하고,
상기 제 1 n-MOSFET 유닛은, 상기 공급전압단과 연결된 드레인 전극, 상기 접지전압단과 연결된 게이트와 바디, 및 상기 출력단과 연결된 소스 전극을 포함하고,
상기 제 2 n-MOSFET 유닛은, 상기 출력단과 연결된 드레인 전극, 상기 접지전압단과 연결된 게이트, 소스 전극 및 바디를 포함하고,
상기 제 1 n-MOSFET 유닛 및 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 길이는 5 ㎛ 이상 10 ㎛ 이하로 이루어지고,
상기 제 1 n-MOSFET 유닛 및 상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET의 각 게이트의 폭은 40㎛ 이상 60㎛ 이하로 이루어진 것을 특징으로 하는 정전기 방전 보호소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제 8 항에 있어서,
상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 적어도 5 ㎛ 이상으로 이루어진 것을 특징으로 하는 정전기 방전 보호소자. - 제 17 항에 있어서,
상기 제 1 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 5 ㎛ 이상 10 ㎛ 이하로 이루어진 것을 특징으로 하는 정전기 방전 보호소자. - 제 8 항에 있어서,
상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 적어도 5 ㎛ 이상으로 이루어진 것을 특징으로 하는 정전기 방전 보호소자. - 제 19 항에 있어서,
상기 제 2 n-MOSFET 유닛에 포함된 복수의 n-MOSFET 각각의 게이트와 드레인 전극 간의 간격은 5 ㎛ 이상 10 ㎛ 이하로 이루어진 것을 특징으로 하는 정전기 방전 보호소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120141234A KR101418044B1 (ko) | 2012-12-06 | 2012-12-06 | 정전기 방전 보호소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120141234A KR101418044B1 (ko) | 2012-12-06 | 2012-12-06 | 정전기 방전 보호소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140073236A KR20140073236A (ko) | 2014-06-16 |
| KR101418044B1 true KR101418044B1 (ko) | 2014-08-13 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| KR (1) | KR101418044B1 (ko) |
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| KR100382836B1 (ko) * | 1993-09-29 | 2003-07-16 | 세이코 인스트루먼트 가부시키가이샤 | 전류조절반도체집적회로장치및그제조방법 |
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2012
- 2012-12-06 KR KR1020120141234A patent/KR101418044B1/ko active IP Right Grant
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