CN101599491B - Esd保护电路和半导体器件 - Google Patents
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Abstract
本发明提供了ESD保护电路和半导体器件。静电放电保护电路具有双极晶体管，其包括：第一导电型的第一扩散层，该第一导电型的第一扩散层与第一电源相连接并且用作基极；第二导电型的第二扩散层，该第二导电型的第二扩散层与第二电源相连接并且用作集电极；以及第二导电型的第三扩散层，该第二导电型的第三扩散层与输入/输出焊盘相连接并且用作发射极。第三扩散层的与第一扩散层相对的第一区域的面积大于第二扩散层的与第一扩散层相对的第二区域的面积。
Description
技术领域
本发明涉及一种用于保护内部电路不受ESD(静电放电)影响的ESD保护电路。
背景技术
近年来，已经在各个领域中要求改进半导体器件的可靠性。例如，尤其地，如在用于车载导航系统和医用液晶监视器的驱动器电路中，在由于故障影响人类生活的产品中使用的半导体器件中要求有较高的可靠性。为了在这些产品中实现高可靠性，必须增加对于来自外部的过电压(或者ESD)的抵抗性。更具体地，已经要求具有高ESD抵抗性的半导体器件。
用于增强LSI(大规模集成电路)中的ESD抵抗性的传统技术包括被放置在LSI芯片的外围中的保护电路(即，ESD保护电路)。ESD保护电路通过改变从外部输入的ESD的电流路径防止LSI的内部元件被损坏。
图1示出被提供有ESD保护电路和电源保护电路的LSI(或者半导体器件)的等效电路的示例。参考图1，LSI包括用于输入/输出外部信号的输入/输出焊盘101、要被连接至高电位电源VDD的VDD互连102、要被连接至低电位电源VSS的VSS互连103、ESD保护电路110、电源保护电路120、以及内部电路130。
ESD保护电路110被提供有被连接至输入/输出焊盘101的PNP双极晶体管121，和寄生二极管122。PNP双极晶体管121具有被连接至输入/输出焊盘101的发射极(E)、被连接至VDD互连102(即，高电位电源VDD)的基极(B)、以及被连接至VSS互连103(即，低电位电源VSS)的集电极(C)。寄生二极管122也具有被连接至输入/输出焊盘101的阳极(A)，和被连接至VDD互连102(即，高电位电源VDD)的阴极(K)。
电源保护电路具有二极管，该二极管具有被连接至低电位电源VSS的阳极(A)和被连接至高电位电源VDD的阴极(K)。当ESD电压被施加于VDD互连102和VSS互连103之间时，ESD电流在电源保护电路中流动以保护内部电路130。
在日本专利申请公开JP-A-Heisei 10-223846(现有技术1)、JP-P2001-223277A(现有技术2)、以及JP-P2000-269440A(现有技术3)中公布了根据传统技术的ESD保护电路。
将会参考图2和图3描述传统技术中的ESD保护电路。图2是示出根据传统技术的ESD保护电路的布局示例的平面视图，并且图3是示出沿着图2的线A-A’的半导体器件的横截面结构的横截面视图。应注意的是，在图2中省略了VDD互连102、被连接至输入/输出焊盘101的互连、以及VSS互连103。
传统技术的ESD保护电路110包括在P型衬底111的Z轴的方向上的表面区域中形成的N型阱112，以及在N型阱112中形成的元件隔离区域113、P+扩散层114A和114B以及N+扩散层115。经由接触116将N+扩散层115连接至VDD互连102。经由接触117将P+扩散层114A连接至输入/输出焊盘101。经由接触118将P+扩散层114B连接至VSS互连103。元件隔离区域113被示例为场氧化物膜并且被提供插入在P+扩散层114A和114B以及N+扩散层115之中的间隔中。通过LOCOS(硅的局部氧化)或者STI(浅沟槽隔离)形成元件隔离区域113。
通过采用此种结构，通过使用P+扩散层114A作为发射极(E)、P+扩散层114B作为集电极(C)以及N+扩散层115作为基极(B)形成PNP双极晶体管121。P+扩散层114A和N型阱112还组成寄生二极管122。
在这里，如果由于ESD具有高于高电位电源VDD的电势的正静电被施加于输入/输出焊盘101，那么PNP双极晶体管121的骤回(snap-back)操作允许过电流(即，ESD电流)从被连接至输入/输出焊盘101的P+扩散层114A流到被连接至VSS互连103的P+扩散层114B。该过电流流过PNP双极晶体管121以保护内部电路130。相反地，如果具有低于低电位电源VSS的电势的负静电被施加于输入/输出焊盘101，那么寄生二极管122对PNP双极晶体管121的击穿操作允许过电流(即，ESD电流)从被连接至VDD互连102的N+扩散层115流到被连接至输入/输出焊盘101的P+扩散层114A。因此，保护内部电路130不受ESD电流的影响。
图4是示出当负静电被施加于输入/输出焊盘101时流入P+扩散层114A的ESD电流的电流密度的概念性视图。当负静电被施加于输入/输出焊盘101时，ESD电流经由与N+扩散层115相对的区域(即，图4中的示为宽度W10的区域)流入P+扩散层114A。参考图4，与N+扩散层115相对的P+扩散层114A的宽度W10极度窄于N+扩散层115的宽度W20。因此，P+扩散层114A的宽度W10的区域中的ESD电流的电流密度较大，并因此会损坏P+扩散层114A。即，在传统技术中的ESD保护电路中，相对于负静电，ESD抵抗性非常低。
发明内容
本发明的主旨是提供一种ESD保护电路和一种包括ESD保护电路的半导体器件，其中能够改进ESD抵抗性。
在本发明的方面中，静电放电保护电路具有双极晶体管，其包括：与第一电源相连接并且用作基极的第一导电型的第一扩散层；与第二电源相连接并且用作集电极的第二导电型的第二扩散层；以及与输入/输出焊盘相连接并且用作发射极的第二导电型的第三扩散层。与第一扩散层相对的第三扩散层的第一区域的面积大于与第一扩散层相对的第二扩散层的第二区域的面积。
在本发明的另一方面中，半导体器件包括：与输入/输出焊盘以及第一和第二电源相连接的内部电路；和具有双极晶体管的静电放电保护电路，该静电放电保护电路包括：与第一电源相连接并且用作基极的第一导电型的第一扩散层；与第二电源相连接并且用作集电极的第二导电型的第二扩散层；以及与输入/输出焊盘相连接并且用作发射极的第二导电型的第三扩散层。第三扩散层的与第一扩散层相对的第一区域的面积大于第二扩散层的与第一扩散层相对的第二区域的面积。
根据本发明的ESD保护电路能够改进ESD抵抗性。
附图说明
从以下结合附图的某些实施例的描述中，本发明的上述和其它方面、优点和特征将会变得更加明显，其中：
图1是示出具有ESD保护电路的半导体器件的一个示例的框图；
图2是示出根据传统技术的ESD保护电路的一个布局示例的平面图；
图3是示出传统技术中的ESD保护电路的结构的横截面视图；
图4是示出当负静电被施加于根据传统技术的ESD保护电路中的输入/输出焊盘时流入P+扩散层的ESD电流的电流密度的概念性视图；
图5是示出根据本发明的第一实施例的ESD保护电路的布局结构的平面图；
图6是示出根据本发明的第一实施例的ESD保护电路的结构的横截面视图；
图7是示出当负静电被施加于根据第一实施例的输入/输出焊盘时流入P+扩散层的ESD电流的电流密度的概念性视图；
图8是示出根据本发明的第二实施例的ESD保护电路的布局结构的平面视图；
图9是示出根据本发明的第二实施例的ESD保护电路的结构的横截面视图；
图10是示出当负静电被施加于根据第二实施例的输入/输出焊盘时流入P+扩散层的ESD电流的电流密度的概念性视图；以及
图11是示出根据本发明的ESD保护电路的布局结构的修改示例的平面视图。
具体实施方式
在下文中，将参考附图详细地描述根据本发明的静电放电(ESD)保护电路。
[第一实施例]
将会参考图1、图5以及图6详细地描述根据本发明的第一实施例的ESD保护电路110。图1是示出为了保护内部电路130不受ESD电流的影响而被提供有ESD保护电路110和电源保护电路120的半导体器件的结构的电路图。内部电路130被放置在被连接至高电位电源VDD的VDD互连102与被连接至低电位电源VSS的VSS互连103之间，并且被连接至用于输入/输出信号的输入/输出焊盘101。ESD保护电路110被提供有PNP双极晶体管和寄生二极管，其中所述PNP双极晶体管用于引起与正静电相对应的ESD电流在输入/输出焊盘101和VSS互连103之间流动，并且寄生二极管用于引起与负静电相对应的ESD电流在输入/输出焊盘101和VDD互连102之间流动。
将会参考图5描述根据本发明的第一实施例的ESD保护电路110的结构。图5是示出根据本发明的第一实施例的ESD保护电路110的布局结构的平面视图。图6是示出沿着图5的线B-B’的半导体器件的横截面视图。应注意的是，在图5中省略了VDD互连102、要被连接至输入/输出焊盘101的互连、以及VSS互连103。
根据本实施例的ESD保护电路包括在P型衬底111的在Z轴方向上部的表面区域中形成的N型阱112，以及在N型阱112中形成的元件隔离区域113、P+扩散层14A和114B以及N+扩散层115。经由接触116将N+扩散层115连接至VDD互连102。经由接触117将P+扩散层14A连接至输入/输出焊盘101。经由接触118将P+扩散层114B连接至VSS互连103。应注意的是，接触117和118、或者接触116和接触117没有必要被安排在同一直线上并且可以被安排在任何位置。
参考图5，P+扩散层14A和114B被交替地安排在图5中的X轴方向。N+扩散层115的至少一部分被安排在与P+扩散层14A和114B部分相对的位置上。例如，P+扩散层14A和114B被安排在布置在Y轴方向上部和下部中的两个N+扩散层115之间，如图5中所示。优选地，两个N+扩散层115中的每一个具有在用作长边方向的X轴方向中延伸的矩形形状。参考图6，被示例为场氧化物膜的元件隔离区域113被安排在被插入在P+扩散层14A和114B以及N+扩散层115之中的每一个间隔中。
通过采用此种结构，形成PNP双极晶体管121以具有P+扩散层14A作为发射极(E)、P+扩散层114B作为集电极(C)以及N+扩散层115作为基极(B)。P+扩散层14A和N型阱112还构成寄生二极管122。
参考图5，在P+扩散层14A中，将与N+扩散层115相对的区域的面积设置为足以防止由于负ESD电流导致的元件损坏的大小。在P+扩散层14A中，通过X轴方向上P+扩散层14A的宽度与Z轴方向上扩散层的深度D(参考图6)的乘积来计算与N+扩散层115相对的区域的面积。在这里，当扩散层的深度D被固定时，X轴方向上P+扩散层14A的宽度优选地被设置为基于从N+扩散层115流动的ESD电流的量而确定的大小。同时，根据与P+扩散层14A相对的N+扩散层115的区域的大小确定从N+扩散层115流动的ESD电流的量。因此，X轴方向上P+扩散层14A的宽度优选地被设置为基于X轴方向上N+扩散层115的宽度而确定的大小。
图7是示出当比VSS电源的电势低的电势的负静电被施加于根据第一实施例的输入/输出焊盘101时流入P+扩散层14A的电流密度的概念性视图。被施加于输入/输出焊盘101的负静电流动作为从被连接至高电位电源VDD的N+扩散层115到被连接至输入/输出焊盘101的P+扩散层14A的电流。流入P+扩散层14A的ESD电流经由与N+扩散层115相对的区域(即，如图7中所示的宽度W1的区域)流动。这时，宽度W1的区域被设置为足以防止由于ESD电流导致的元件损坏的大小。即，宽度W1被设置为大于根据传统的技术的宽度W10，从而到P+扩散层14A的电流被扩散以实现与传统的技术相比，宽度W1的区域中的ESD电流的较小的电流密度。因此不同于传统的技术，能够防止由于被施加于输入/输出焊盘101的负静电引起的过电流(即，ESD电流)导致的元件损坏。
P+扩散层14A的宽度W1相对于N+扩散层115的X轴方向上的宽度W20的比率优选地被设置为大于传统的技术的比率。或者，宽度W1优选地被设置为大于与N+扩散层115相对的区域中的P+-扩散层114B的X轴方向上的宽度W3。此种结构允许从N+扩散层115流到P+扩散层14A的过电流(即，ESD电流)在宽度W1的宽广区域中扩散，从而显著地改进了P+扩散层14A中的ESD抵抗性或者更准确地说，显著地改进了ESD保护电路110中的ESD抵抗性。
[第二实施例]
将会参考图8和图9描述根据本发明的第二实施例的ESD保护电路110。图8是示出根据本发明的第二实施例的ESD保护电路110的布局结构的平面视图。图9是示出沿着图8的线C-C’的半导体器件的横截面视图。应注意的是，在图8中省略了VDD互连102、被连接至输入/输出焊盘101的互连、以及VSS互连103。
根据本实施例的ESD保护电路110包括在P型衬底111的Z轴的方向上的表面区域中形成的N型阱112，以及在N型阱上形成的元件隔离区域113、P+扩散层24A和24B以及N+扩散层15。经由接触116将N+扩散层15连接至VDD互连102。经由接触117将P+扩散层24A连接至输入/输出焊盘101。经由接触118将P+扩散层24B连接至VSS互连103。应注意的是，接触117和118、或者接触116和接触117没有必要被安排在直线上并且能够被安排在任何位置上。
参考图8，P+扩散层24A和P+扩散层24B被交替地安排在X轴方向上。N+扩散层15被划分成被安排为在Y轴方向上与P+扩散层24A和P+扩散层24B相对的部分和被安排为在X轴方向上仅与P+扩散层24A相对的另外部分。例如，如图8中所示，N+扩散层15A被优选地环状地安排在P+扩散层24A和P+扩散层24B的周围。根据本实施例，P+扩散层24A和P+扩散层24B被这样交替地安排在X轴方向上并且其数目比率应是(n+1)∶n。
参考图9，以与第一实施例相同的方式，元件隔离区域113被示例为场氧化物膜的并且被安排在被插入在P+扩散层24A和24B以及N+扩散层15之中的间隔中。
通过采用此种结构，形成PNP双极晶体管121以具有P+扩散层24A作为发射极(E)、P+扩散层24B作为集电极(C)以及N+扩散层15作为基极(B)。P+扩散层24A和N型阱112还构成寄生二极管122。
参考图8，P+扩散层24A和P+扩散层24B中的每一个优选地具有在Y轴方向上具有长边并且在X轴方向上具有短边的矩形形状。在这样的情况下，在X轴方向上与N+扩散层15相对的P+扩散层24A的区域的面积等于其长边的长度与扩散层的深度D(参考图9)的乘积，并因此大于其在Y轴方向上与N+扩散层15相对的区域的面积。
图10是示出当比VSS电源的电势低的电势的负静电被施加于根据第二实施例的输入/输出焊盘101时流入P+扩散层14A的ESD电流的电流密度的概念性视图。被施加于输入/输出焊盘101的负静电流动作为从被连接至高电位电源VDD的N+扩散层15到被连接至输入/输出焊盘101的P+扩散层24A的ESD电流。流入P+扩散层24A的ESD电流经由与N+扩散层15相对的区域(即，如图10中所示的宽度W10的区域和宽度W2的区域)流动。在本实施例中，ESD电流不仅在Y轴方向上与N+扩散层15相对的区域(即，宽度W10)中流动而且在X轴方向上与N+扩散层15相对的宽度W2的区域中流动。因此，与传统的技术相比较，分散了流入P+扩散层24A的ESD电流的路径并且减少了相对于P+扩散层24A的ESD电流的电流密度。因此不同于传统的技术，能够防止由于被施加于输入/输出焊盘101的负静电引起的过电流(即，ESD电流)导致的元件损坏。
本实施例还提供了在X轴方向上与N+扩散层15相对的区域中用作长边的宽度W2，从而能够有效地扩散ESD电流以减少电流密度。因此，能够减少ESD电流的电流密度同时，如图10中所示，将在Y轴方向上与N+扩散层15相对的P+扩散层24A的区域的宽度维持为与传统技术相同的宽度W10。因此，本实施例的ESD保护电路110能够改进ESD抵抗性同时抑制电路面积的增加。
尽管在上面已经描述了本发明，但是本发明不限于上述实施例的具体结构并且能够在不偏离本发明的范围的情况下进行任何修改。PNP双极晶体管121也可以具有通过组合第一实施例和第二实施例的结构而实现的结构。例如，根据第二实施例的PNP双极晶体管121也可以具有通过用在X轴方向上具有较大宽度的P+扩散层14替换被插入在P+扩散层24B之间的P+扩散层24A而获得的结构。在第二实施例中，提供了从N+扩散层15到被插入在P+扩散层24B之间的P+扩散层24A的ESD电流的路径以仅经由与N+扩散层15相对的区域在Y轴方向上延伸。因此，被插入在P+扩散层24B之间的P+扩散层24A中的ESD抵抗性等效于传统技术的抵抗性。相反地，通过用具有宽度W1的P+扩散层14A替换被插入在P+扩散层24B之间的P+扩散层，能够减少ESD电流的电流密度，以改进被插入在P+扩散层24B之间的P+扩散层中的ESD抵抗性。
尽管在前述实施例中已经描述了被提供有PNP双极晶体管121的ESD保护电路110，但是本发明也能够被应用于被提供有具有被连接至输入/输出焊盘101的发射极(E)、被连接至VSS互连103的基极(B)、以及被连接至VDD互连102的集电极(C)的NPN双极晶体管的ESD保护电路。在这样的情况下，被连接至输入/输出焊盘的N+扩散层被设置为具有较大的宽度，以便于防止由于具有高于被施加于输入/输出焊盘101的正电势电源VDD的电势的电势的正静电引起的ESD电流导致的元件损坏。
在本发明中，进一步增加与N+扩散层相对的区域的宽度以便于增加ESD电流流入区域的面积，但是能够通过加深扩散层的深度D以减少ESD电流的电流密度来改进ESD抵抗性。
尽管结合本发明的若干实施例已经在上面描述了本发明，但是本领域的技术人员应了解，那些实施例仅仅出于说明本发明而提供，而不应以限制的意义来依赖上述实施例解释本申请的权利要求。
Claims (10)
1.一种包括双极晶体管的静电放电保护电路，包括：
第一导电型的第一扩散层，所述第一导电型的第一扩散层与第一电源相连接并且用作基极；
第二导电型的第二扩散层，所述第二导电型的第二扩散层与第二电源相连接并且用作集电极；以及
第二导电型的第三扩散层，所述第二导电型的第三扩散层与输入/输出焊盘相连接并且用作发射极，
其中所述第三扩散层的与所述第一扩散层相对的第一区域的面积大于所述第二扩散层的与所述第一扩散层相对的第二区域的面积，
其中所述第二扩散层和所述第三扩散层被交替地安排，并且
所述第一扩散层的至少一部分与所述第一区域和所述第二区域相对，
其中所述第二扩散层和所述第三扩散层中的每一个是具有短边和长边的矩形，
所述第二扩散层和所述第三扩散层被安排为使得它们的长边彼此相对，并且
所述第一扩散层的所述至少一部分被安排为与所述第二扩散层和所述第三扩散层的短边相对。
2.根据权利要求1所述的静电放电保护电路，
其中所述第一扩散层被安排在所述第二扩散层和所述第三扩散层的周围区域中。
3.一种包括双极晶体管的静电放电保护电路，包括：
第一导电型的第一扩散层，所述第一导电型的第一扩散层与第一电源相连接并且用作基极；
第二导电型的第二扩散层，所述第二导电型的第二扩散层与第二电源相连接并且用作集电极；以及
第二导电型的第三扩散层，所述第二导电型的第三扩散层与输入/输出焊盘相连接并且用作发射极，
其中所述第三扩散层的与所述第一扩散层相对的第一区域的面积大于所述第二扩散层的与所述第一扩散层相对的第二区域的面积，
其中所述第二扩散层和所述第三扩散层被交替地安排，并且
所述第一扩散层的至少一部分与所述第一区域和所述第二区域相对，
其中所述第二扩散层和所述第三扩散层中的每一个是具有短边和长边的矩形，
所述第二扩散层和所述第三扩散层被安排为使得它们的长边彼此相对，并且
所述第一扩散层的至少一部分与所述第三扩散层的长边相对。
4.根据权利要求3所述的静电放电保护电路，
其中所述第一扩散层被安排在所述第二扩散层和所述第三扩散层的周围区域中。
5.一种包括双极晶体管的静电放电保护电路，包括：
第一导电型的第一扩散层，所述第一导电型的第一扩散层与第一电源相连接并且用作基极；
第二导电型的第二扩散层，所述第二导电型的第二扩散层与第二电源相连接并且用作集电极；以及
第二导电型的第三扩散层，所述第二导电型的第三扩散层与输入/输出焊盘相连接并且用作发射极，
其中所述第三扩散层的与所述第一扩散层相对的第一区域的面积大于所述第二扩散层的与所述第一扩散层相对的第二区域的面积，
其中所述第二扩散层和所述第三扩散层被交替地安排，并且
所述第一扩散层的至少一部分与所述第一区域和所述第二区域相对，
其中所述第一扩散层被安排在所述第二扩散层和所述第三扩散层 的周围区域中。
6.一种半导体器件，包括：
内部电路，所述内部电路与输入/输出焊盘、以及第一和第二电源相连接；以及
具有双极晶体管的静电放电保护电路，所述静电放电保护电路包括：
第一导电型的第一扩散层，所述第一导电型的第一扩散层与所述第一电源相连接并且用作基极，
第二导电型的第二扩散层，所述第二导电型的第二扩散层与所述第二电源相连接并且用作集电极，以及
第二导电型的第三扩散层，所述第二导电型的第三扩散层与所述输入/输出焊盘相连接并且用作发射极，
其中所述第三扩散层的与所述第一扩散层相对的第一区域的面积大于所述第二扩散层的与所述第一扩散层相对的第二区域的面积，
其中所述第二扩散层和所述第三扩散层被交替地安排，并且
所述第一扩散层的至少一部分与所述第一区域和所述第二区域相对，
其中所述第二扩散层和所述第三扩散层中的每一个是具有短边和长边的矩形，
所述第二扩散层和所述第三扩散层被安排为使得它们的长边彼此相对，并且
所述第一扩散层的所述至少一部分被安排为与所述第二扩散层和所述第三扩散层的短边相对。
7.根据权利要求6所述的半导体器件，其中所述第一扩散层被安排在所述第二扩散层和所述第三扩散层的周围区域中。
8.一种半导体器件，包括：
内部电路，所述内部电路与输入/输出焊盘、以及第一和第二电源 相连接；以及
具有双极晶体管的静电放电保护电路，所述静电放电保护电路包括：
第一导电型的第一扩散层，所述第一导电型的第一扩散层与所述第一电源相连接并且用作基极，
第二导电型的第二扩散层，所述第二导电型的第二扩散层与所述第二电源相连接并且用作集电极，以及
第二导电型的第三扩散层，所述第二导电型的第三扩散层与所述输入/输出焊盘相连接并且用作发射极，
其中所述第三扩散层的与所述第一扩散层相对的第一区域的面积大于所述第二扩散层的与所述第一扩散层相对的第二区域的面积，
其中所述第二扩散层和所述第三扩散层被交替地安排，并且
所述第一扩散层的至少一部分与所述第一区域和所述第二区域相对，
其中所述第二扩散层和所述第三扩散层中的每一个是具有短边和长边的矩形，
所述第二扩散层和所述第三扩散层被安排为使得它们的长边彼此相对，并且
所述第一扩散层的至少一部分与所述第三扩散层的长边相对。
9.根据权利要求8所述的半导体器件，其中所述第一扩散层被安排在所述第二扩散层和所述第三扩散层的周围区域中。
10.一种半导体器件，包括：
内部电路，所述内部电路与输入/输出焊盘、以及第一和第二电源相连接；以及
具有双极晶体管的静电放电保护电路，所述静电放电保护电路包括：
第一导电型的第一扩散层，所述第一导电型的第一扩散层与所述第一电源相连接并且用作基极，
第二导电型的第二扩散层，所述第二导电型的第二扩散层与所述第二电源相连接并且用作集电极，以及
第二导电型的第三扩散层，所述第二导电型的第三扩散层与所述输入/输出焊盘相连接并且用作发射极，
其中所述第三扩散层的与所述第一扩散层相对的第一区域的面积大于所述第二扩散层的与所述第一扩散层相对的第二区域的面积，
其中所述第二扩散层和所述第三扩散层被交替地安排，并且
所述第一扩散层的至少一部分与所述第一区域和所述第二区域相对，
其中所述第一扩散层被安排在所述第二扩散层和所述第三扩散层的周围区域中。
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