CN1922739A - 在接合焊盘下的低电容静电放电保护结构 - Google Patents

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Abstract

本发明揭示一种大体上位于一集成电路接合焊盘下的静电放电保护结构。通过将一正向二极管插入所述接合焊盘与所述静电放电箝位电路之间，来将此静电放电保护结构形成为一低电容结构。将所述静电放电保护结构放置在所述接合焊盘下可消除寄生衬底电容，且利用由所述插入的正向偏压二极管所形成的一寄生PNP晶体管。所述静电放电保护结构包含大体上位于一要受静电放电保护的接合焊盘下的相邻交替的P+和N+扩散。使用金属通孔将所述P+扩散连接到所述接合焊盘金属，所述金属通孔穿过一位于所述接合焊盘与所述P+和N+扩散之间的绝缘层。所述N+扩散邻近所述P+扩散。一N+扩散围绕所述N+和P+扩散，并将所述N+扩散连接在一起，以便形成一完全围绕所述P+扩散中每一者的连续的N+扩散。一N－阱大体上位于所述N+和P+扩散下。所述围绕的N+扩散部分地与其下的所述N－阱的边缘重叠。所述N+扩散的外侧部分(即与所述N－阱重叠的部分)位于一P－阱内。所述P－阱可为所述集成电路的衬底。另一N+扩散将围绕所述P+扩散的N+扩散包围起来。所述另一N+扩散位于所述P－阱中，且一场氧化物可位于所述N+扩散与所述另一N+扩散之间。形成一NPN场效晶体管，其中以所述N+扩散为晶体管集极，以所述P－阱为晶体管基极，且以所述另一N+扩散为射极。可通过一例如金属或低电阻半导体材料的导电连接件将所述另一N+扩散(射极)接地。

Description

在接合焊盘下的低电容静电放电保护结构
技术领域
本发明一般来说涉及半导体集成电路，更明确地说，涉及保护半导体集成电路免受静电放电(ESD)。
背景技术
现代电子设备使用数字半导体集成电路来进行其操作。数字半导体集成电路从例如按钮、传感器等的各种来源接收输入，且具有用于基于到其的各种输入来控制设备操作的输出。除了所要的输入或输出信号电平之外，半导体集成电路的输入和输出还可能会经受不合需要的高电压静电放电(ESD)。以快速的瞬变高电压放电为特征的ESD可能来自因设备的用户、设备操作、电源电压瞬变(power supply voltage transient)及其类似物而产生的静电。
半导体集成电路的功能变得更强大，且以更快的速度操作。此增强的功能能力由每个集成电路中的较高晶体管计数所导致，因此允许更复杂的软件和/或固件的操作产生许多可用在设备中的特征。较快的操作速度进一步增强设备的操作。为了将集成电路晶粒的大小保持在合理的费用内，必须将其中的电子电路更密集地集中在尽可能小的区域中，因而必须使组成集成电路内的电子电路的许多晶体管尽可能小。随着这些晶体管变得越来越小，每个晶体管的各部分(例如源极、栅极、漏极)的间隔也变得更小，且这些部分之间的绝缘体的电介质厚度也随之变小。极薄的电介质非常容易因ESD事件中出现的过大电压而受到损坏。同样，随着操作速度增加，对低电容结构的需要也变得更为重要。
已使用各种电压保护电路来限制集成电路的输入和/或输出处的峰值电压。已尝试将ESD保护并入集成电路内，但不是非常有效，和/或需要占用集成电路晶粒内的大量区域，且可能会向受保护的电路节点添加不可接受的额外电容。
因此，需要一种集成在集成电路晶粒内的ESD保护电路，其能有效地保护敏感的输入和/或输出电路，且具有低电容。
发明内容
本发明通过提供一种大体上位于集成电路接合焊盘下、具有低电容且能够吸收高电流ESD事件的ESD保护结构，来克服现有技术的上述问题以及其它缺点与不足。ESD保护结构大体上位于集成电路接合焊盘下，其中通过将正向二极管插入所述接合焊盘与ESD箝位电路之间而形成低电容结构。将所述ESD保护结构放置在接合焊盘下可消除寄生衬底电容，且由所插入的正向偏压二极管形成寄生PNP晶体管。
本发明包含大体上位于要受ESD保护的接合焊盘下的相邻交替P+和N+扩散的半导体结构。P+扩散的形状可为正方形、矩形、带形及类似形状(本文中还涵盖其它形状)，且可使用导电通孔连接到接合焊盘，所述导电通孔穿过位于所述接合焊盘与所述P+和N+扩散之间的绝缘层。所述N+扩散邻近并围绕所述P+扩散而配置。所述绝缘层使N+扩散与接合焊盘绝缘。N-阱位于集成电路的P-阱中，且大体上位于所述N+和P+扩散下。所述N+扩散部分地与N-阱的边缘重叠并进入P-阱中。N+扩散的外侧部分，即与N-阱重叠的部分，位于P-阱内。
另一N+扩散将围绕P+扩散的N+扩散包围起来。所述另一N+扩散位于P-阱中，且场氧化物位于所述N+扩散与所述另一N+扩散之间。因此形成一场效晶体管(NPN)，其中以所述N+扩散为晶体管集极，以所述P-阱为晶体管基极，且以所述另一N+扩散为射极。可通过例如金属或低电阻半导体材料的导电连接件将所述另一N+扩散(射极)接地。所述P-阱可为一集成电路的P-衬底，或所述P-阱可以是一位于集成电路的N-衬底中的P-阱。
上述ESD保护结构的电容极小，因为接合焊盘所经历的唯一电容为P+扩散到N-阱和N+与P+扩散/N+二极管的结电容。通过大多位于接合焊盘下的ESD保护结构来实质上减小接合焊盘金属到P-阱的电容。
本发明的ESD保护结构通过NPN场效晶体管结合寄生PNP晶体管来箝制电压瞬变。NPN和PNP晶体管合作，以通过倍增这两个晶体管的增益来增加ESD保护回应。接合焊盘到接地的电压增加，直到N+扩散到P-阱二极管击穿(导通)为止。因此，接合焊盘电压将为此击穿电压上的二极管电压降。接着，NPN场效晶体管快速弹回。通过由P+扩散、N-阱和P-阱所形成的垂直PNP寄生结构来进一步增强ESD保护箝制操作。当瞬变电流流过NPN场效晶体管时，由于前述垂直PNP寄生结构的存在，电流中的一部分直接流向P-阱。
本发明的技术优势在于，接合焊盘的额外电容非常小。另一技术优势在于对ESD瞬变的高电流箝制。另一技术优势在于，通过垂直PNP寄生结构来增强ESD箝制。另一技术优势在于，缩小了ESD结构的大小。另一技术优势在于使接合焊盘与衬底电容隔离。
通过以下出于揭示目的并结合附图而给出的对实施例的描述，本发明的特征和优势将变得显而易见。
附图说明
可通过结合附图参考以下描述内容，来获得对本揭示内容和其优势的更全面的了解，其中：
图1a说明根据本发明示范性实施例的ESD保护结构的截面正视图的示意图；
图1b说明图1a所示的ESD保护结构的平面视图的示意图；
图1c说明另一ESD保护结构的平面视图的示意图；和
图2说明图1的ESD保护结构的示意性电路图。
虽然本发明容许各种修改和替代形式，但其特定的示范性实施例已在图式中举例显示，并在本文中加以详细描述。然而，应了解，本文对特定实施例的描述内容无意将本发明限于所揭示的特定形式，相反，本发明意在涵盖由所附权利要求书所界定的本发明的精神和范围内的所有修改、等同物和替代物。
具体实施方式
现在参看图式，其示意性地说明本发明的示范性实施例的细节。图式中相同的元件将由相同的数字来表示，且相似的元件将由具有不同小写字母后缀的类似数字来表示。P-指代较轻掺杂的p-硅，P+指代较重掺杂的p-硅，N-指代较轻掺杂的n-硅，且N+指代较重掺杂的n-硅，其中p-硅具有复数个正的稳定硅离子，且n-硅具有复数个负的稳定硅离子。
参看图1，其描绘根据本发明示范性实施例的ESD保护结构的示意图。图1a说明截面正视图，图1b说明ESD保护结构的平面视图，且图1c说明另一ESD保护结构的平面视图。半导体集成电路包含许多晶体管、输入和输出。图1中所示的ESD保护结构可有利地用于集成电路的输入和输出两者，以保护与其连接的精密晶体管。
图1的ESD保护结构(一般用数字100表示)大体上位于集成电路接合焊盘114下。ESD保护结构100包含大体上位于集成电路接合焊盘114下的交替的P+扩散126与N+扩散128。P+扩散126可配置为带形(见图1b)或配置为交替的正方形(见图1c)，且使用导电通孔116连接到接合焊盘114，所述导电通孔116穿过位于接合焊盘114与P+扩散126及N+扩散128之间的绝缘层124。所述N+扩散128邻近并围绕所述P+扩散126。可使用其它形状的P+扩散126，且其涵盖于本文中。N+扩散128a围绕N+扩散128和P+扩散126，且将所述N+扩散128连接在一起，以便形成完全环绕所述P+扩散126中每一者的连续的N+扩散128。N+扩散128可在集成电路的制造期间形成为一个N+扩散128。所述绝缘层124使N+扩散128与接合焊盘金属绝缘。通过导电通孔116将P+扩散126连接到接合焊盘114。N-阱130大体上位于N+扩散128和P+扩散126下。围绕的N+扩散128a与下面的N-阱130的边缘部分重叠。集成电路衬底132包含起P-阱作用的P-半导体材料。本发明的ESD结构还可形成在位于集成电路的N-衬底中的P-阱内。N+扩散128a的外侧部分(即与N-阱130重叠的部分)位于P-阱132内。另一N+扩散128b包围将N+扩散128连接在一起的N+扩散128a。另一N+扩散128b位于所述P-阱132中，且场氧化物122可位于N+扩散128a与所述另一N+扩散128b之间。另外，可通过导电通孔来将所述N+扩散128连接在一起，所述导电通孔通过导电路径(未图示)连接在一起。
形成NPN场效晶体管104，其中以所述N+扩散128a为晶体管集极，以所述P-阱132为晶体管基极，且以所述另一N+扩散128b为晶体管射极。可通过例如金属或低电阻半导体材料(例如通孔118和导体120，各一个或一个以上)的导电连接件，来将所述另一N+扩散128b(射极)接地。形成PNP晶体管102，其中以所述P+扩散126为晶体管射极，以所述N-阱130为晶体管基极，且以P-阱132为晶体管集极。二极管108形成于N-阱130与P-阱132之间。一般来说，P-阱132耦合到接地(和/或电源的负轨道)，且充当通往接地的电阻，一般以电阻器110表示。
上述ESD保护结构100的电容极小，因为所述接合焊盘114所经历的唯一电容为P+扩散126到N-阱130的电容，其形成二极管结电容。因为ESD保护结构100通常位于所述接合焊盘114下，所以接合焊盘114到P-阱132的电容实质上减小。
参看图2，其描绘图1的ESD保护结构的示意性电路图。本发明ESD保护结构100箝制接合焊盘114上的电压瞬变，这大体上与NPN场效晶体管或其它半导体结构的通常情况相同。接合焊盘到接地的电压增加，直到N+扩散到P-阱二极管108击穿(导通)为止。因此，接合焊盘电压将为此击穿电压上的二极管电压降。接着，NPN场效晶体管104快速弹回。通过由P+扩散、N-阱和P-阱所形成的垂直PNP寄生结构(晶体管102)来增强ESD箝制操作。当瞬变电流流过NPN场效晶体管104时，由于前述垂直PNP寄生结构(晶体管102)的存在，电流中的一部分直接流向P-阱。
因此，本发明很适用于实施所述目的，并获得所提及的目标和优势以及本文中的其它固有方面。虽然已参考本发明的示范性实施例描述、说明并定义了本发明，但此类参考并不暗示对本发明的限制，且不可推断此类限制。如所属领域的一般技术人员和受益于本揭示内容者将想到，本发明在形式和功能方面能够有相当大的修改、变更和对等。所描绘并描述的本发明的实施例仅为示范性的，而非详尽说明本发明的范围。因此，希望本发明仅受所附权利要求书的精神和范围的限制，并在各方面给予均等物完全的认可。

Claims (28)

1.一种静电放电保护结构，其包含：
一集成电路，其具有一较轻掺杂的p-硅阱(P-阱)；
一位于所述P-阱中的较轻掺杂的n-硅阱(N-阱)；
复数个位于所述N-阱中的较重掺杂的p-硅扩散(P+扩散)；
一位于所述N-阱中的第一较重掺杂的n-硅扩散(N+扩散)，其中所述第一N+扩散围绕所述复数个P+扩散，且与所述N-阱重叠并进入所述P-阱中；
一位于所述P-阱中的第二较重掺杂的n-硅扩散(N+扩散)，其中所述第二N+扩散围绕所述第一N+扩散；
一接合焊盘，其连接到所述复数个P+扩散；和
一连接件，其连接到所述第二N+扩散。
2.根据权利要求1所述的静电放电保护结构，其中所述P-阱为所述集成电路衬底。
3.根据权利要求1所述的静电放电保护结构，其进一步包含一位于所述第一与第二N+扩散之间的场氧化物。
4.根据权利要求1所述的静电放电保护结构，其进一步包含所述集成电路的一较轻掺杂的n-硅衬底(N-衬底)，其中所述P-阱位于所述N-衬底中。
5.根据权利要求1所述的静电放电保护结构，其中所述复数个P+扩散的形状为带形。
6.根据权利要求1所述的静电放电保护结构，其中所述复数个P+扩散的形状为矩形。
7.根据权利要求1所述的静电放电保护结构，其中所述复数个P+扩散的形状为正方形。
8.根据权利要求1所述的静电放电保护结构，其中所述接合焊盘使用第一复数个导电通孔连接到所述复数个P+扩散。
9.根据权利要求1所述的静电放电保护结构，其中连接到所述第二N+扩散的所述连接件具有第二复数个导电通孔。
10.根据权利要求8所述的静电放电保护结构，其中所述第一复数个导电通孔为金属。
11.根据权利要求8所述的静电放电保护结构，其中所述第一复数个导电通孔包含导电半导体硅。
12.根据权利要求9所述的静电放电保护结构，其中所述第二复数个导电通孔为金属。
13.根据权利要求9所述的静电放电保护结构，其中所述第二复数个导电通孔包含导电硅。
14.根据权利要求1所述的静电放电保护结构，其进一步包含一连接到所述第一N+扩散的具有第三复数个导电通孔的第二连接件扩散。
15.根据权利要求1所述的静电放电保护结构，其中所述P-阱耦合到接地。
16.根据权利要求1所述的静电放电保护结构，其中所述P-阱耦合到一共用电源轨道。
17.根据权利要求1所述的静电放电保护结构，其中所述复数个P+扩散、所述第一N+扩散和所述N-阱大体上位于所述接合焊盘下。
18.一种静电放电保护结构，其包含：
一集成电路，其具有一较轻掺杂的p-硅阱(P-衬底)；
一位于所述P-衬底中的较轻掺杂的n-硅阱(N-阱)；
复数个位于所述N-阱中的较重掺杂的p-硅扩散(P+扩散)，其中所述复数个P+扩散的形状为矩形；
一位于所述N-阱中的第一较重掺杂的n-硅扩散(N+扩散)，其中所述第一N+扩散围绕所述复数个P+扩散，且与所述N-阱重叠并进入所述P-阱中；
一位于所述P-衬底中的第二较重掺杂的n-硅扩散(N+扩散)，其中所述第二N+扩散围绕所述第一N+扩散；
一场氧化物，其位于所述第一与第二N+扩散之间；
一接合焊盘，其连接到所述复数个P+扩散；和
一连接件，其连接到所述第二N+扩散。
19.根据权利要求18所述的静电放电保护结构，其中所述接合焊盘使用第一复数个导电通孔连接到所述复数个P+扩散。
20.根据权利要求18所述的静电放电保护结构，其中连接到所述第二N+扩散的所述连接件具有第二复数个导电通孔。
21.根据权利要求19所述的静电放电保护结构，其中所述第一复数个导电通孔为金属。
22.根据权利要求19所述的静电放电保护结构，其中所述第一复数个导电通孔包含导电半导体硅。
23.根据权利要求20所述的静电放电保护结构，其中所述第二复数个导电通孔为金属。
24.根据权利要求20所述的静电放电保护结构，其中所述第二复数个导电通孔包含导电半导体硅。
25.根据权利要求18所述的静电放电保护结构，其中所述P-阱耦合到接地。
26.根据权利要求18所述的静电放电保护结构，其中所述P-阱耦合到一共用电源轨道。
27.根据权利要求18所述的静电放电保护结构，其中所述复数个P+扩散、所述第一N+扩散和所述N-阱大体上位于所述接合焊盘下。
28.一种用于保护一集成电路免受静电放电损坏的系统，所述系统包含：
一静电放电保护结构，其用于一集成电路的复数个输入和输出连接件中的至少一者，其中所述静电放电保护结构包含：
一集成电路，其具有一较轻掺杂的p-硅阱(P-阱)；
一位于所述P-阱中的较轻掺杂的n-硅阱(N-阱)；
复数个位于所述N-阱中的较重掺杂的p-硅扩散(P+扩散)；
一位于所述N-阱中的第一较重掺杂的n-硅扩散(N+扩散)，其中所述第一N+扩散围绕所述复数个P+扩散，且与所述N-阱重叠并进入所述P-阱中；
一位于所述P-阱中的第二较重掺杂的n-硅扩散(N+扩散)，其中所述第二N+扩散围绕所述第一N+扩散；
一接合焊盘，其连接到所述复数个P+扩散；和
一连接件，其连接到所述第二N+扩散。
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