CN1157789C - 静电放电缓冲装置 - Google Patents

Abstract

一种静电放电缓冲装置，包括一栅极、一第一掺杂区、一第二掺杂区、一第三掺杂区、以及一电阻区，设置于一半导体基板上，且并联于一静电放电保护装置而连接于一焊盘与一接地线之间。其中，该栅极是绝缘地设置于该半导体基板上，而位于设置在该半导体基板内该第一与第二掺杂区之间。该第三掺杂区亦设置于该半导体基板中，并耦合于该焊盘。且在该第三掺杂区与该第二掺杂区之间具有一电阻层，当有静电放电应力及于该焊盘时，该电阻层得以确保该静电放电应力是通过该静电放电保护装置而释放。

Description

静电放电缓冲装置

本发明涉及一种集成电路的防护技术，特别是有关于一种静电放电缓冲装置设计。

随着互补型金属氧化物半晶体管(Complementary Metal OxideSemiconductor，CMOS)技术演进，次微米CMOS工艺已广泛地被用来增进集成电路(IC)性能与运算速度，并降低每颗芯片的成本。此外，在先进次微米工艺中，为了降低热载流子效应(hot carrier effect)，MOS组件都有做LDD(Lightly-Doped Drain)轻掺杂漏结构；并且，为了降低MOS晶体管在源/漏极与栅极串联杂散电阻，更发展出一种名为″Salicide″(金属硅化物)工艺。然而，这些先进工艺却都对集成电路留下一个不良的影响，亦即，利用这些工艺所制作的CMOS IC很容易被静电放电(Electrostatic Discharge，以下以ESD简称之)破坏，而引发IC的可靠度问题。更甚于此，ESD几乎存在于集成电路的量测、组装、及使用过程里，因此不论在量产或是使用中，都必须要严加防止ESD对IC的破坏。

为了克服LDD结构所带来ESD防护能力的下降，因此工艺上遂发展出一种ESD离子植入工艺(ESD-Implant Process)，其是于CMOS工艺中，做出两种不同的MOS组件，一种具有轻掺杂漏LDD结构，用于内部电路(internal circuit)中；另一种则不具LDD的结构，用于I/O(输入/输出)。由于该种利用ESD-Implant Process所制作的MOS组件不具LDD，且具有较深结深度(junction depth)，因此会有较严重横向扩散作用，这导致该MOS组件不能有太短的沟道长度(channellength)，方可具有较高的ESD防护能力。

另一方面，为了降低″Salicide″工艺对MOS组件所造成的ESD电流破坏，在工艺上并发展出一种金属硅化物扩散层分隔工艺(Silicided-Diffusion Blocking Process)，旨在将输出用MOS组件中金属硅化物去除，使其源/漏极的片电阻(sheet resistance)上升，而有效限制ESD放电时瞬间峰值电流(peak current)的大小，因而提高了MOS组件对ESD的防护能力。

除此之外，亦有在金属硅化物扩散层分隔工艺中，不但利用ESD-implant技术，并去掉LDD结构，这样更可以大幅地提高CMOS IC输出级对ESD防护能力。

然而，利用上述的ESD-implant技术必须增加一层掩膜(ESD-implant mask)的使用，因而必须增加工艺步骤及其制造成本；而金属硅化物扩散层分隔工艺技术则增加了工艺复杂度，且因金属硅化物的处理过程而容易造成污染，这会造成低成品率(low yield)的问题，有待改善。

本发明的目的在于提供一种静电放电缓冲装置，是利用布局(layout)方式，而不需要增加掩膜或是增加工艺处理程序，甚而增加了制造成本，但却能达到与金属硅化物扩散层分隔工艺以及ESD离子扩散工艺相同作用结果。

为了达到本发明目的，是提供一种静电放电缓冲装置，包括一栅极、一第一掺杂区、一第二掺杂区、一第三掺杂区、以及一电阻区，设置于一半导体基板上，且并联于一静电放电保护装置而连接于一焊盘与一接地线之间。其中，该栅极绝缘地设置于该半导体基板上，而位于设置在该半导体基板内该第一与第二掺杂区之间。该第三掺杂区亦设置于该半导体基板中，并耦合于该焊盘。且在该第三掺杂区与该第二掺杂区之间具有一电阻层，当有静电放电应力及于该焊盘时，该电阻层得以确保该静电放电应力是通过该静电放电保护装置而释放。

在此请特别注意：该第三掺杂区与该第二掺杂区之间电阻层，用以抵抗大量的电荷流过本发明缓冲装置，亦即，当有静电应力及于该焊盘时，由于本发明电阻层提供阻值，方可使大量的静电应力自一静电放电保护装置排除，进而达到保护内部电路的目的。此外，这种利用提供一缓冲装置电阻层以降低″Salicide″工艺对MOS组件所造成ESD电流破坏设计，利用组件布局方式，在该半导体基板形成一电阻层，不但可以减少一个掩膜的使用，且不需增加制造成本，更不会增加工艺复杂度，就能够达到本发明保护内部电路的目的，有助于大幅提高CMOS IC输出级对ESD防护能力。

依据本发明设计，其中，该电阻层可为一井区，是设置于该半导体基板之内，且位于该第二掺杂区与该第三掺杂区之间。

依据本发明另一设计，其中，该电阻层亦可为一多晶硅层，连接该第二掺杂区与该第三掺杂区而设置于该半导体基板上方。

依据本发明再一设计，其中，该电阻层可为一掩埋层，连接该第二掺杂区与该第三掺杂区而设置于该半导体基板中。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

第1图显示一防止静电放电保护电路图；

第2图为依据本发明第一实施例静电放电缓冲装置的剖面图；

第3图为依据本发明第二实施例静电放电缓冲装置剖面图；以及

第4图为依据本发明第三实施例静电放电缓冲装置剖面图。

符号说明

10静电放电缓冲装置

101电阻器       102NMOS晶体管

11硅控整流器    12内部电路

13焊盘          Vss接地端

20硅基板        21栅电极

210栅氧化层     22a漏极

22b源极         23离子浓掺杂区

24 N型井区      25金属硅化物

26焊盘          31二氧化硅层

34多晶硅层      44掩埋层

在此，请参照第1图，所示为一常用防止静电放电保护电路图，其中，10代表本发明静电放电缓冲装置，是由一电阻器101与一NMOS晶体管102所组成；当ESD电流由焊盘13流入，由于本发明缓冲装置10与硅控整流器11的存在，使得ESD电流会沿着A与B路径流入，而不会大量流入内部电路12中造成内部电路的损坏；甚且，本发明的静电放电缓冲装置10中电阻器101可减缓ESD电流由A路径流入，使大部分的ESD电流沿B路径经硅控整流器11而流至Vss。此外，由于硅控整流器11在单位布局面积上具有较高的ESD承受能力，因此该种电路能够提供一较佳的保护。

第一实施例

接下来，请参看第2图，如图所示为依据本发明静电放电缓冲装置其剖面图；是在一半导体基板，例如是P型的硅基板20上具有一栅极结构21，且该栅极结构21底部位于该硅基板20表面处具有一栅氧化层210，在该栅极结构21两侧下方该硅基板20中则分别浓掺杂有N型离子而形成漏极22a与源极22b；另外，在靠近该漏极22a的一侧该硅基板20内则形成有一N型离子浓掺杂区23，而在该漏极22a与该N型离子浓掺杂区23之间则形成一N型井区24以作为如第1图所示该静电放电缓冲装置中电阻。

在此需注意的是，上述漏极22a、源极22b、与该N型离子浓掺杂区23在该硅基板20表面处皆形成一层金属硅化物25。请参考第1、2图，若有ESD电流自焊盘26处流入，由于该N型井区24存在所提供电阻值，因此能够尽量避免该ESD电流路径是经由该缓冲装置10而流入Vss，并因此促使该ESD电流经第1图中所示具有高ESD承受能力硅控整流器11而流至Vss，故达到了防止ESD电流对内部电路破坏目的。

第二实施例

此外，依据本发明实施例，在第1图中所示的电阻器101型态尚可如第3图所示剖面图表示的；在此，为了方便说明起见，与第2图中相同的组件是给予相同的标号；如第3图所示，一位于绝缘层，例如是二氧化硅层31表面多晶硅层34连接该漏极22a与该N型离子浓掺杂区23以作为如第1图所示该静电放电缓冲装置中电阻。

请参看第1、3图，当ESD电流由焊盘26流入，由于该晶硅层34多提供阻值以尽量避免电流经本发明该静电放电缓冲装置10而流至Vss，因此该ESD电流遂改走另一路径而经该对ESD具有高防护能力硅控整流器11流入Vss，所以防止了ESD电流对内部电路的破坏。

第三实施例

请参考第4图，依据本发明实施例，在第1图中所示电阻器101型态尚可如第4图所示剖面图表示的；在此，为了方便说明起见，与第2图中相同的组件给予相同的标号；如第4图所示，一位于该半导体基板中，例如是硅基板20连接该漏极22a与该N型离子浓掺杂区23掩埋层44作为如第1图所示该静电放电缓冲装置中电阻。

接下来，请参看第1、4图，当有ESD电流由焊盘26流入，由于该掩埋层44提供了适当阻值，因此可尽量避免该ESD电流经本发明该静电放电缓冲装置10流入Vss，而使电流能够经硅控整流器11流入Vss，所以防止了ESD电流对内部电路破坏。

根据本发明的三种阻值设计，其仅需在各工艺步骤中利用布局方式形成，不若公知方式是以增加掩膜或是增加工艺步骤，进一步使其复杂度与制造成本上升，而能抵抗大量的电荷流过本发明静电放电缓冲装置，且使静电放电应力经由与本发明并联硅控整流器释放，因此能够达到保护内部电路的目的，并达到实用且省钱最佳效果。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明保护范围当视本发明的权利要求并结合说明书和附图为准。

Claims (11)

1.一种静电放电缓冲装置，并联于一静电放电保护装置而连接于一焊盘与一接地线之间；且该静电放电缓冲装置设置于一半导体基板上，其特征在于：所述静电放电缓冲装置包括：

一栅极，绝缘地设置于该半导体基板上；

一第一掺杂区，设置于该栅极一侧下方该半导体基板内，且耦合至该接地线；

一第二掺杂区，设置于该栅极另一侧该半导体基板内；

一第三掺杂区，设置于该半导体基板内，且耦合至该焊盘；以及

一电阻层，绝缘地设置于该半导体基板上，并连接该第三掺杂区与该第二掺杂区，当有静电放电应力及于该焊盘时，该电阻层促使该静电放电应力是通过该静电放电保护装置而释放。

2.如权利要求1所述静电放电缓冲装置，其特征在于：该电阻层经由一二氧化硅层而设置于该半导体基板上。

3.如权利要求1或2所述静电放电缓冲装置，其特征在于：该电阻层为一多晶硅层。

4.如权利要求1所述静电放电缓冲装置，其特征在于：在该焊盘与该第一、第二、与第三掺杂区表面形成一层金属硅化物层。

5.如权利要求1所述静电放电缓冲装置，其特征在于：该半导体基板为硅基板。

6.如权利要求1所述静电放电缓冲装置，其特征在于：该栅极经由一栅氧化层而设置于该半导体基板上。

7.一种静电放电缓冲装置，并联于一静电放电保护装置而连接于一焊盘与一接地线之间；且该静电放电缓冲装置设置于一半导体基板上，其特征在于：所述静电放电缓冲装置包括：

一栅极，绝缘地设置于该半导体基板上；

一第一掺杂区，设置于该栅极一侧下方该半导体基板内，且耦合至该接地线；

一第二掺杂区，设置于该栅极另一侧该半导体基板内；

一第三掺杂区，设置于该半导体基板内，且耦合至该焊盘；以及

一电阻层，埋设于该半导体基板内，并连接该第三掺杂区与该第二掺杂区，当有静电放电应力及于该焊盘时，该电阻层促使该静电放电应力是通过该静电放电保护装置而释放。

8.如权利要求7所述静电放电缓冲装置，其特征在于：该电阻层为一掩埋层，且其中所浓掺杂离子电性与该第一、第二、第三掺杂区内的离子电性相同。

9.如权利要求7所述静电放电缓冲装置，其特征在于：在该焊盘与该第一、第二、与第三掺杂区表面形成一层金属硅化物层。

10.如权利要求7所述静电放电缓冲装置，其特征在于：该半导体基板为硅基板。

11.如权利要求7所述静电放电缓冲装置，其特征在于：该栅极经由一栅氧化层而设置于该半导体基板上。

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