CN1130769C

CN1130769C - 低压触发的静电放电保护电路

Info

Publication number: CN1130769C
Application number: CN 01110189
Authority: CN
Inventors: 俞大立; 林锡聪
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2003-12-10
Anticipated expiration: 2021-03-29
Also published as: CN1378279A

Abstract

本发明提供一种低压触发静电放电保护电路，它耦合于一集成电路接合焊盘上，以保护该集成电路内部电路免受静电放电破坏，它包含第一导电类型半导体基底、第二导电类型阱区、以及作为半导体控制整流器阳极的第一导电类型阳极掺杂区。

Description

低压触发的静电放电保护电路

本发明是有关于一种低压触发的静电放电保护电路(low voltagetriggered electrostatic discharge protection circuit)，尤指一种包含一个强韧的金属氧化物半导体晶体管所构成静电放电保护电路。

在亚微米CMOS的技术领域中，静电放电(electrostatic discharge)效应是评价集成电路可靠度优劣时所需考量的重要因素之一。所制造出的集成电路(integrated circuit，IC)中的所有的外接组件，如输出端口(output port)、输入端口(input port)、电源端口(power port)、等，均需要能将相接触的物品静电放电掉，以保护IC中的内部电路(core circuit)。

请参阅图1，图1为一种公知的静电放电电路。在美国专利编号5,465,189中，静电放电电路是使用一个侧向的半导体控制整流器，以及一个MOS晶体管来达成静电放电保护的目的，如图1所示。静电放电电路上有一p型半导体基底16、一n型阱区18、一在阱区18中的p型的阳极掺杂区20、以及一n型的MOS晶体管22，而且n型MOS晶体管22包含有一栅(gate)极26、一n型第二掺杂区30以及一n型第一掺杂区28，而阳极掺杂区20、阱区18、半导体基底16以及第二掺杂区30构成了一个侧向的半导体控制整流器。第一掺杂区28设在阱区18与半导体基底16交界处，藉以导引阱区18中的电流。一p型第一接触区34与一n型第二接触区36分别设于半导体基底16与阱区18上。如图1所示，第二接触区36与阳极掺杂区20均耦合至一接合焊盘12，而接合焊盘12再耦合至一内部电路(core circuit)，而栅极26、第二掺杂区30以及第一接触区34均耦合至一电源焊盘(power pad)，如V_SS。

当静电高电压出现在接合焊盘12时，绝大多数的电压降(voltagedrop)会先产生在阱区18与半导体基底16接面(junction)上。因为掺杂浓度的差异，第一掺杂区28与半导体基底16接面的累增崩溃(avalanchebreakdown)电压会最低，导致了些许的电流流到半导体基底16，进而触发了侧向的半导体控制整流器。所以静电高电压便经由半导体控制整流器放电，避免过高的电压伤害到内部电路。

然而随着半导体工艺的进步，为了降低MOS源极以及漏极的电阻，所以引进了自动对准金属硅化物(self-align silicide，salicide)工艺。在第一掺杂区28的电阻很小的情况下，将有很大的电压降在栅极26与第一掺杂区28之间。然而栅极26下的栅氧化层(gate oxide)原本只设计用来处理正常工作时的小电压(大约3V)，于高电压的应力(stress)下，将会对栅极26下的栅氧化层造成损伤。

一种解决方法是在只在内部电路中进行自对准硅化物(salicide)工艺，而不在静电保护电路中进行自对准硅化物工艺。但是，面对这样的方法，半导体工艺中便需要多一道光掩膜(photo mask)，会大幅地增加工艺上的成本。

另一种解决方法是拉大第一掺杂区28的长度，以增加第一掺杂区28电阻。但是，第一掺杂区28所占的面积会变得非常的大，成本会大增，而且，第一掺杂区28到MOS侧边的阻值可能会不均匀，容易造成MOS栅极上负载不同，依然会使局部的栅极26下的栅氧化层造成损伤。

本发明的目的，在于提供一种包含一个强韧的MOS晶体管所构成静电放电保护电路，MOS晶体管的第一掺杂区经过特别的图案设计，能够在不改变工艺的条件下，得到一个较大的电阻，同时，所有的MOS栅极上负载均相同，以避免MOS晶体管在静电放电时栅氧化层遭受损害。

根据上述目的，本发明提出一种低压触发静电放电保护电路，耦合于一集成电路的接合焊盘，以保护该集成电路中内部电路免于受静电放电破坏。静电放电保护电路包含有一第一导电类型半导体基底，一第二导电类型阱区，设于该半导体基底内，以及一第一导电类型阳极掺杂区，设于该阱区内，用以作为一半导体控制整流器阳极。而在MOS晶体管的结构中，一栅结构设于该阱区外半导体基底上，包含有一第一侧边以及一第二侧边。一第二导电类型第一掺杂区设于该半导体基底内以及该阱区与该栅结构之间，且紧邻该栅结构的第一侧边。一第二导电类型第二掺杂区设于该半导体基底内，且紧邻该栅结构第二侧边，用以作为该半导体控制整流器的阴极。该第一掺杂区内均匀地设有多个隔离岛(isolated island)，以使流经该第一掺杂区电流绕行该多个隔离岛，用以增加该第一掺杂区电阻值。

就电路的观点，本发明另提出一种低压触发静电放电保护电路，耦合于一集成电路的接合焊盘，以保护该集成电路中内部电路免于受静电放电的破坏。静电放电保护电路包含有一半导体控制整流器以及一第二导电类型金属氧化物半导体晶体管。半导体控制整流器包含有一阳极、一阳极栅(gate)、一阴极栅(gate)以及一阴极，且该阳极是耦合于该接合焊盘。该金氧半导体晶体管设于一含有一第二导电类型阱区的一第一导电类型半导体基底上，包含有一栅结构、一第二导电类型的第一掺杂区以及一第二导电类型第二掺杂区。该栅结构设于该半导体基底上，包含有第一侧边以及第二侧边。该第一掺杂区设于该半导体基底内以及该第二导电类型阱区与该栅结构之间，且紧邻该栅结构第一侧边，并包含有至少一接触端，而该接触端是与该阳极栅相耦合。该第二掺杂区，设于该半导体基底内，且紧邻该栅结构第二侧边，并耦合于该阴极。多个的隔离岛(isolated island)均匀地设于该第一掺杂区内与该接触端至该第一侧边之间，以使流经该第一掺杂区电流绕行该多个隔离岛，用以增加该第一掺杂区的电阻值。

隔离岛可以用许多种方式产生，目的是使该第一掺杂区的电流不能直线的流动，必须绕经隔离岛以增加电阻值。譬如说，一场氧化层(field oxide)可以用来当作一隔离岛，一个氧化层加上一个多晶硅层的浮动栅(floating gate)也可以当作一隔离岛。而每个隔离岛最好有细长的外形，并且每一该细长外形的隔离岛的长度方向平行或垂直于栅结构第一侧边，如此能够使第一掺杂区中的电阻值大幅增加。

本发明的优点在于不改变工艺的条件下，能使第一掺杂区得到一个较大的电阻，同时，所有的MOS极上负载均相同，以避免MOS晶体管在静电放电时栅氧化层遭受损害。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

附图简要说明：

图1为一种已知的静电放电电路；

图2A为本发明静电放电电路芯片剖面图；

图2B为图2A俯视图；

图2C为图2A电路示意图；以及

图3为本发明静电放电电路芯片剖面图另一实施例。

图号说明：

10静电放电保护电路 12接合焊盘

14内部电路 16半导体基底

18阱区 20阳极掺杂区

22栅结构 24第一侧边

26第二侧边 28第一掺杂区

30第二掺杂 32场氧化层

34第一接触 36第二接触区

40浮动栅极 42氧化层

44多晶硅层

实施例：

本发明提供了一种包含一个强韧的MOS晶体管所构成静电放电保护电路，MOS晶体管的一第二导电类型第一掺杂区经过特别的图案设计，能够在不改变工艺的条件下，得到一个较大的电阻，以避免MOS晶体管在静电放电时栅氧化层遭受损害。

为了解说上的方便，以下以p型作为第一导电类型、并且以n型作为第二导电类型。当然，n型物与p型物的对调对于熟知半导体产品的人已经是一个非常简单的技术，在此不再多述。

请参阅图2A至图2C，图2A为本发明静电放电电路芯片剖面图，图2B为图2A俯视图，图2C为图2A电路示意图。本发明提供了一种低压触发静电放电保护电路10，耦合于一集成电路一接合焊盘12，以保护该集成电路中内部电路14免于受静电放电破坏。静电放电保护电路10包含有一p型半导体基底16、一n型阱区18以及一p型阳极掺杂区20。n型阱区18设于半导体基底16内。阳极掺杂区20设于阱区18内。一栅结构22设于阱区18外的半导体基底16上，包含有一第一侧边24以及一第二侧边26。一n型的第一掺杂区28设于半导体基底16内以及阱区18与栅结构22之间，且紧邻该栅结构第二侧边26。一n型第二掺杂区30设于半导体基底16内，且紧邻栅结构22的第一侧边24。一p型的第一接触区34以及一n型的第二接触区36分别设于半导体基底16内与阱区18内。如图2A所示，阳极掺杂区20、阱区18、半导体基底16以及第二掺杂区30形成PNPN结构。因此，阳极掺杂区20、阱区18、半导体基底16以及第二掺杂区30分别作为一半导体控制整流器的阳极、阳极栅、阴极栅以及阴极。

第一掺杂区28内均匀地设有多个隔离岛(isolated island)，如图2A以及图2B中所示的长宽大约相同场氧化层32。当电流于第一掺杂区28中流动时，电流不能跨过场氧化层32，只能绕行经过，所以可以增加第一掺杂区28电阻值。

第一接触区34、第二掺杂区30以与栅结构22栅极耦合至集成电路的一电源焊盘46，譬如说V_SS。第一掺杂区28因为场氧化层32阻挡，所以可以视为一个电阻，电阻一端连在栅结构22旁，电阻另一端耦合于阱区18，也就是阳极栅。第二接触区36与阳极掺杂区20均耦合于接合焊盘12，也就是阳极。如果以电路图的符号表示，便如图2C所示的连结关系。

静电电位(electrostatic voltage)出现于接合焊盘12时，因为第一掺杂区28的隔离岛32阻挡，电压并不会很快地传导至栅结构22的边缘。所以只要调整隔离岛32所造成的电阻值大小，便可以控制在栅结构22的边缘电压高到会损害栅氧化层之前便触发半导体控制整流器。如此，在栅结构22的边缘电压便会大幅地下降，便不会对栅结构22中的氧化层造成损伤。

隔离岛均匀地设在第一掺杂区28内。如此，流经第一掺杂区28内的电流便能均匀地错开，并且均匀地到栅结构22的边缘，使栅结构22均匀地负责触发半导体控制整流器，所以能使栅结构22达到最好的功效。

隔离岛只要达到阻挡电流的效果便可。所以每一隔离岛也可以用一个浮动栅极40来构成，如图3所示。浮动栅极40包含有一氧化层42，设于半导体基底16上，以及一多晶硅层44，设于氧化层42上。栅图形形成(gate patterning)往往是半导体工艺中设计(design rule)最紧(tight)的地方，所以能做出更小更多的隔离岛，能大幅增加第一掺杂区28的电阻值。此外，每一隔离岛可以有一细长外形，如一个长岛状物，且每一该细长外形的隔离岛的长度方向大约平行或垂直于栅结构第一侧边，如此便能增加电流的路径，增大漏极掺杂区28的阻值。

相较于公知的低压触发静电放电保护电路，当半导体工艺加入硅化物(salicide)时，依据本发明，只要均匀地加上隔离岛，便可以大幅地增加金属氧化物半导体晶体管的漏极掺杂区中的电阻值，所以不像公知的放电保护电路一样需要多一道光掩膜的处理。此外，隔离岛可以制作得又细又长，并且平行或垂直于栅结构第一侧边，所以不会增大太多的面积，而且隔离岛能使栅结构22均匀地负责触发半导体控制整流器，所以能使栅结构22达到最好的功效。

本发明虽以一较佳实施例披露如上，然其并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求并结合说明书与附图所界定者为准。

Claims

1.一种低压触发的静电放电保护电路，耦合于一集成电路的接合焊盘，它包括：

一第一导电类型半导体基底；

一第二导电类型阱区，设于该半导体基底内；

一第一导电类型阳极掺杂区，设于该阱区内；

一栅结构，设于该阱区外该半导体基底上，包含有一第一侧边以及一第二侧边；

一第二导电类型第一掺杂区，设于该半导体基底内以及该阱区与该栅结构之间，且紧邻该栅结构的第一侧边；

一第二导电类型第二掺杂区，设于该半导体基底内，且紧邻该栅结构的第二侧边；以及

多个隔离岛，均匀的设于该第一掺杂区内，以使流经该第一掺杂区的电流绕行该多个隔离岛，用以增加该第一掺杂区电阻值。

2.如权利要求1所述的静电放电保护电路，其中它还包括：

一第一导电类型第一接触区，设于该半导体基底内；以及

一第二导电类型第二接触区，设于该阱区内；

其中，该第一接触区是耦合于该第二掺杂区以及集成电路的电源焊盘，且该阳极掺杂区是耦合于该接合焊盘。

3.如权利要求2所述的静电放电保护电路，其中该第二接触区是耦合于该阳极掺杂区。

4.如权利要求1所述的静电放电保护电路，其中该栅结构包括一氧化层，设于该半导体基底上，以及一多晶硅层，设于该氧化层上。

5.如权利要求4所述的静电放电保护电路，其中该栅结构的多晶硅层是耦合于该第二掺杂区。

6.如权利要求1所述的静电放电保护电路，其中每一隔离岛包含有一氧化层，设于该半导体基底上，以及一多晶硅层，设于该氧化层上。

7.如权利要求1所述的静电放电保护电路，其中该多个隔离岛由场氧化层所构成。

8.如权利要求1所述的静电放电保护电路，其中每一隔离岛的长宽相同。

9.如权利要求1所述的静电放电保护电路，其中每一隔离岛包含有一细长外形，且每一该细长外形的隔离岛的长度方向平行于该栅结构的第一侧边。

10.如权利要求1所述的静电放电保护电路，其中每一隔离岛包含有一细长外形，且每一该细长外形的隔离岛的长度方向垂直于该栅结构的第一侧边。

11.如权利要求1所述的静电放电保护电路，其中，该第一导电类型为p型，且该第二导电类型为n型。

12.一种低压触发静电放电保护电路，耦合于一集成电路的一接合焊盘，它包括：

一半导体控制整流器，包含有一阳极、一阳极栅、一阴极栅以及一阴极，且该阳极是耦合于该接合焊盘；以及

一第二导电类型的金属氧化物半导体导体晶体管，设于含有一第二导电类型的阱区的一第一导电类型的半导体基底上，包含有：

一栅结构，设于该半导体基底上，包含有一第一侧边以及一第二侧边；

一第一掺杂区，设于该半导体基底内以及该阱区与该栅结构之间，且紧邻该栅结构第一侧边，并包含有至少一接触端，而该接触端是与该阳极栅相耦合；

一第二掺杂区，设于该半导体基底内，且紧邻该栅结构的第二侧边，并耦合于该阴极；以及

隔离岛，设于该第一掺杂区内与该接触端至该第一侧边之间，以使流经该第一掺杂区电流绕行该多个隔离岛，用以增加该第一掺杂区电阻值。

13.如权利要求12所述的静电放电保护电路，其中每一隔离岛包含有一氧化层，设于该半导体基底上，以及一多晶硅层，设于该氧化层上。

14.如权利要求12所述的静电放电保护电路，其中该集成电路另包含有多个场氧化层，而每一隔离岛是以一场氧化层所形成。

15.如权利要求12所述的静电放电保护电路，其中每一隔离岛的长宽相同。

16.如权利要求12所述的静电放电保护电路，其中每一隔离岛包含有一细长外形，且每一该细长外形的隔离岛的长度方向平行于该栅结构的第一侧边。

17.如权利要求12所述的静电放电保护电路，其中每一隔离岛包含有一细长外形，且每一该细长外形的隔离岛的长度方向垂直于该栅结构的第一侧边。

18.如权利要求12所述的静电放电保护电路，其中，该第一导电类型是为p型，且该第二导电类型为n型。